JPS62156831A - 絶縁的に分離された単結晶シリコン領域を得る方法 - Google Patents

絶縁的に分離された単結晶シリコン領域を得る方法

Info

Publication number
JPS62156831A
JPS62156831A JP30182786A JP30182786A JPS62156831A JP S62156831 A JPS62156831 A JP S62156831A JP 30182786 A JP30182786 A JP 30182786A JP 30182786 A JP30182786 A JP 30182786A JP S62156831 A JPS62156831 A JP S62156831A
Authority
JP
Japan
Prior art keywords
single crystal
wafer
insulating layer
pyramid section
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP30182786A
Other languages
English (en)
Other versions
JPH0821614B2 (ja
Inventor
リチャード エイ.ブランチャード
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vishay Siliconix Inc
Original Assignee
Vishay Siliconix Inc
Siliconix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vishay Siliconix Inc, Siliconix Inc filed Critical Vishay Siliconix Inc
Publication of JPS62156831A publication Critical patent/JPS62156831A/ja
Publication of JPH0821614B2 publication Critical patent/JPH0821614B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76278Vertical isolation by selective deposition of single crystal silicon, i.e. SEG techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76286Lateral isolation by refilling of trenches with polycristalline material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路を製造する方法に関するものであって
、更に詳細には、単一基板上に集積回路又は分離した個
別デバイスを製造する為の出発基板として使用すること
の可能な、絶縁的に分離された単結晶島状部を支持する
単結晶ウェハを製造する方法に関するものである。
集積回路(I C)又は個別デバイスのアレイは、多数
の半導体デバイスを有している。電流の漏れ及びデバイ
ス間の寄生容量は、回路の意図する動作と干渉すること
があり、従って多くの回路において、デバイスを互いに
電気的に分離させることが必要である。幾つかの分離技
術が使用されている。接合分離においては、各デバイス
は、デバイス周辺部のものと反対極性の導電型の物質か
らなる層で取り囲むことによって分離される。このこと
は、浮遊電流を阻止する為に逆バイアスすることの可能
なPN接合を形成する。然し乍ら、接合分離は幾つかの
欠点を持っている。各接合は多少の容量を持っており、
それは回路の高周波数応答を劣化させる。逆バイアスさ
れた接合を横断して小さな熱的に発生される電流は、接
合の外側の大きなコレクタの様な区域によって容易化さ
れる。
イオンか照射に露呈されるとPN接合は光電流を発生し
、それは障害となり且つ接合を破壊することさえある。
幾つかの適用においては、隣のデバイス間の接合におけ
る不所望の電流の焦がれ又はブレークダウンを起こさせ
る様な電圧差を必要と視、それは接合分離を使用するこ
とを禁止することもある。最後に、接合拡散は著しい横
方向寸法を持っており、それは幾何学的に回路密度を制
限する。何故ならば、ICコストは回路寸法に逆比例し
、回路要素は可及的に小型化すべきであって、特に大規
模集積(LSI)回路において然りである。
周波数応答、照射免疫性、電気的分離を改良する為には
、ICデバイスは屡々PN接合よりも、高度に抵抗性乃
至は「絶縁性」の領域によって分離される6幾つかの従
来技術の絶縁分離技術によれば、二酸化シリコンの如き
絶縁物質の薄層上に単結晶シリコン島状部を設け、それ
が単結晶を下側の支持ウェハから絶縁する。
単結晶シリコンウェハは、米国特許第3,855.00
9号の如く、イオン注入して、ウェハ表面下側約0.4
ミクロンに埋設させて、酸化シリコン、炭化シリコン、
又は窒化シリコンの絶縁層を形成することが可能である
。イオン衝撃によって発生される表面の損傷はアニール
によって略回復させることが可能であり、妥当な程度に
高品質の単結晶シリコンの表面とさせ、その上にエピタ
キシャルシリコンを成長させることが可能である。
この技術は薄い分離層を形成し且つ高コストでバルクシ
リコンを処理する。何故ならば、それは高価で高エネル
ギのイオン注入装置を必要とするからである。爾後のエ
ピタキシャル付着は、多くのタイプの回路に対してシリ
コン領域を形成する為に必要とされる。
絶縁的に分離された単結晶島状部を形成する為の共通の
プロセスは、単結晶シリコンウェハで開始する。島状部
用の単結晶領域は該ウェハの表面下領域によって構成す
ることが可能であり、それは初期的に横方向に分離され
ている(米国特許第4、.468,414号における如
く、■溝によって)か、又はその他のステップの後に分
離される(米国特許第4,056,414号における如
く、エツチングによって)。又は、パターン形成した絶
縁層内のシード窓を介して露出されたウェハ表面からエ
ピタキシャルシリコンを成長させることによって島状部
を形成させることも可能である(米国特許第3,850
,707号及び第3,756.877号)。いずれの個
所に島状部を形成しようとも、それらの上部は絶縁層(
酸化物)で被覆されており、且つウェハ全体上に厚い多
結晶支持構成体が成長される。次に、ウェハを逆様にし
て、且つ基の基板を、典型的にはラッピング及び/又は
研削及び研磨によって、最終的な単結晶島状部表面のレ
ベルへ除去する。表面下表面島状部の場合、このレベル
は、ウェハ表面下側の島状部の深さであり1表面上島状
部の場合、このレベルは、元のウェハ表面である。島状
部領域が既に横方向に分離されいない場合、このことが
なされる。
多結晶支持層は、単結晶程の強度がないという欠点を持
っている。又、多結晶及び単結晶シリコンは異なった熱
膨張係数を持っており、島状部間に多少の湾曲を発生し
且つウェハを最終的な精密な島状部厚さヘラッピングす
ることを干渉する。
これらの問題は、支持ウェハが単結晶であると回避され
るものであるが、付着形成されるシリコンはSiO□絶
縁層上に多結晶形態で成長する。
単結晶支持体を得るための1つの方法は、サファイア(
酸化アルミニウム)又はスピネル(アルミニウムマグネ
シウム酸化物)等の結晶性絶縁性基板上に単結晶シリコ
ンをヘテロエピタキシャル的に成長させることである。
然し乍ら、これらの絶縁体は、シリコンのものとはあま
りマツチしない結晶構造を持っており、不整合格子上に
シリコン結晶を成長させることは境界応力及び積層欠陥
を発生させる。これらの結晶欠陥は、バイポーラトラン
ジスタ及びDMOSトランジスタの如き高品質の活性デ
バイスを形成する為の出発基板として使用する為の満足
のいく均一性のシリコン島状部のエピタキシャル付着を
防止する。最後に、アルミニウム酸化物及び単結晶シリ
コンは、異なった熱膨張係数を持っており、それは極限
温度において更に干渉応力を発生する。
多結晶支持体は又、米国特許第4,411,060号(
メタリックボンディング)米国特許第3゜909.32
2号(ガラス溶融)における如く、絶縁膜上方の単結晶
支持層をボンディングすることによって置換させること
が可能である。然し乍ら、ボンディングは「接着」層を
必要とし、それは熱及び圧力によって溶融される。この
様なボンディングは高温において損傷することがある。
別法として、エピタキシャル的に成長した島状部をそれ
らのシード区域から分離させることが可能であると、基
の単結晶ウェハ支持体を節約することが可能である。こ
のことは、多結晶シリコンを成長させ且つ単結晶シリコ
ンを除去するステップ、及び多結晶支持体の機械的な欠
陥を回避する。
米国特許第4,461,670号において、単結晶ウェ
ハ上に絶縁性パターンを付着させ、次いでシリコン島状
部を、絶縁吸上に多結晶形態で且つシード用窓上にエピ
タキシャル単結晶形態で付着形成させる。該多結晶シリ
コンは溶融され、且つ注意深く制御した温度勾配の下で
、該絶縁膜内の孔を介して及び横断してシード用窓から
再結晶される。該シード用窓を除去し且つ絶縁膜と置換
させて該島状部の分離を完了する。然し乍ら、この様な
溶融は、島状部が集中したり又はrボール状」になり且
つ不均一になることを防止する為に島状部物質上に「キ
ャップ」層を必要とする欠点を持っている。この様な単
結晶シリコンの核形成は低電圧MoSトランジスタに対
してのみ使用されている。
従って、爾後に多様なデバイスを製造する為に使用する
ことの可能な単結晶ウェハ内に絶縁的に分離された単結
晶島状部を製造する方法の必要性が存在している。
本発明は以上の点に鑑みなされたものであって、上述し
た如き従来技術の欠点を解消し、単結晶支持ウェハから
分離されその上にエピタキシャル的に成長された単結晶
島状部を提供することである。
以下の説明はシリコン及び選択した格子面を使用するも
のであるが、本発明は適宜の任意の半導体物質を使用し
て実施可能であることを理解すべきである。
1実施例において、本発明はこの目的を、〈100〉面
格子と弊硬な矩形区域において単結晶シリコンウェハの
(100>ミラー指数表面を優先的にエツチングして反
転ピラミッドセクションであってそのセクションの平坦
で矩形又は正方形底部において<100>面へ向かって
集束する〈111〉面において側壁を持った反転ピラミ
ッドセクションを形成することによって達成される。該
セクションの少なくとも底部表面は燐で高度にドープさ
れて、<111>側壁面上よりもく100〉底部面上で
一層迅速に酸化物が成長する速度を増加させる。次に、
酸化物絶縁層が露出されたシリコン上に熱的に成長され
る。ドーピングの為に。
エツチングした領域の底部上の酸化物層はエツチングし
た領域の側部上のものよりも一層厚い。該酸化物は、側
壁酸化物付着を全ての除去するのに十分であるが、全て
の底部絶縁層を除去するのには十分でない程度に非優先
的にエツチングする。
ピラミッド空間は、<111>側壁からの選択的エピタ
キシャルシリコン成長によって再充填され、且つ必要に
応じてアニールして再充填格子規則性を改善させる。該
再充填物又はその選択した部分の周囲の周りに垂直絶縁
性壁を形成して単結晶島状部をウェハから分離させる。
このことは、元のウェハを島状部支持構成体として維持
することを可能とし、且つ多結晶シリコン層を成長させ
るか又は第2単結晶ウエハを分離させた島状部上ヘボン
ディングさせることによって置換支持体を設けることの
欠点を解消し、且つ元の単結晶ウェハを研削することを
回避している。この段階でのウェハ構成体は、多様なデ
バイス又は集積回路用の出発基板として使用することが
可能である。単結晶島状部導電度及び厚さは非常に正確
に制御することが可能である。本発明は、従って、単結
晶島状部基板の!(I!備を簡単化させ、且つコストを
低下させ、且つ該島状部基板上に爾後に形成されるデバ
イスの歩留まり及び品質を改善することを容易化させる
。本発明方法は、大型又は小型の面積の島状部を形成す
るために拡縮して適用することが可能であり、且つ1つ
のウェハ上に同時的に多数の島状部を形成することを可
能とする。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
支持ウェハ上に5in2の如き絶縁層によって個々的に
取り囲まれた単結晶シリコンの島状部は、多様な回路及
びアレイを形成する出発基板として有用である。該絶縁
層は該島状部を該支持ウェハから及び互いに、たとえそ
うでなければ該島状部上に形成される回路の通常の動作
と干渉する様な高電界、照明、又は照射の下であっても
、電気的に分離させる。本発明方法は、面積の大きさを
特定すること無しに説明するが、異なった寸法で実施し
て、例えば、6インチ直径ウェハの表面の実質的に全て
をカバーする単一の大きな分離島状部、又は1つのウェ
ハ北の同時的な多数の小さな島状部を得ることが可能で
ある。簡単化の為に、1つの島状部のみの形成に付いて
説明する。
第1図を参照すると、本方法は、好適にはく100〉面
である低結晶指数面での上部表面11を持った単結晶シ
リコンウェハ10で開始する。優先的に〈100〉シリ
コンをエツチングすることにより、正方形又は矩形及び
平担な底部表面(17、第3図)を持った凹所を提供し
、且つ表面11に対して角度を持った側壁(18,第3
図)上に核形成個所を提供する。その他の低指数結晶表
面は、<100>シリコンの利点の全てを有するもので
はなく且つ上部表面11としてはより好敵性に掛ける。
好適にはS i O2又は5in2/Si、N4のサン
ドインチ構造の如き絶縁層であるマスキング物質層12
が、熱酸化及び/又は化学蒸着(CVD)によって表面
11上に形成する。
第2図を参照すると、標準のホトマスク技術及びエツチ
ング技術を使用して、窓13を絶縁層(又はサンドイッ
チ構造)マスク12内に開口して、その下側に島状部(
30,第9図)を形成すべき矩形区域14内の表面゛1
1を露出させる。ウェハ10を正確にエツチングする為
に、マスク12をその端部15をウェハ表面11内の〈
100〉面の格子と平行にして整合させる。
次いで、露出したウェハ区域14を(100>面に対し
て垂直に優先的にエツチングして、第3図において台形
断面で示した如く、4つの側部を持った反転ピラミッド
セクション16の形状にシリコンを除去する。このステ
ップの為に、水酸化カリウム(K OH)及びエチレン
ジアミンピロカテコール等の幾つかのエツチング流体の
いずれも適している。矩形面積14が正方形でないと、
厳密に言えば、エツチング除去される「ピラミッド1部
分16はピラミッドセクションではない。何故ならば、
長い側壁の面は、短い側壁の面よりも浅い深さで交差す
るからである。矩形ピラミッドベース区域14が正方形
であるかないかに拘らず、セクション16は好適には底
部レベル17ヘエツチングして、側壁の面が交差する深
さよりも浅い個所で平担な表面を形成する。典型的に0
.5乃至1.5ミクロンのエツチング深さは、単結晶島
状部(30,第9図)を提供する後のシリコン再純点部
(22,23,第7図)の深さを決定する要因である。
本発明は、表面の結晶指数に応じて異なった結晶表面上
に異なった速度で絶a層が形成されることを可能とする
為に適した物質でドープされたエピタキシャルウェハ1
0に実施することが可能である。この物質は、ウェハ内
で約5 X I O”原子/allの濃度の燐が好適で
ある。ウェハ10は、その製造期間中に初めてドープさ
れるものであっても良く、又ウェハ10が少なくともこ
の濃度の燐で既にドープされていない場合には、2つの
ドーピング方法のいずれかによって底部表面17をドー
プする。1つのドーピング方法においては、第3図に示
したピラミッドセクション16の優先的エツチングの前
に、露出表面14を非優先的にエツチングして1表面絶
縁膜12をアンダーカットし、それは第3a図で示した
如く、オーバーハング12aを残存させる。次いで、ウ
ェハ10を優先的にエツチングして、ピラミッドセクシ
ョン16を形成し、且つ次いで燐イオンで注入するが、
該イオンはオーバーハング12aによって側壁18へ到
着することが防止されるが、該イオンは第4図中にマイ
ナスの記号19で示した如く底部17内に侵入する。
別のドーピング方法においては、ピラミッドセクション
16を第3図に示した如く優先的にエツチングし、次い
で絶縁膜12、側壁18、底部17を全て第3b図に示
した如く熱成長した酸化物12bで被覆する。底部表面
17上方にのみ窓を酸化物12b内に開講し、それは次
いで熱プレデポジションによるか又は第4図中にマイナ
スの記号19で示した如くイオン注入によって、燐をド
ープさせる。次いで、ピラミッドセクション16内に延
在する酸化物12a又は12bを除去する。
ピラミッドセクション16の表面が適宜ドープされると
、ウェハ10は750乃至850°Cの範囲内の温度で
湿潤酸素中において酸化させる。ここで、燐で高度にド
ープしたシリコンにおけろく100〉面表面は<111
>面表面よりも著しく高速で酸化する。第5図に示した
如く、この結果、ピラミッドセクションの底部17上に
3,000乃至9,000人の厚さの酸化物層20が形
成される、それは側部18上の厚さ1.000乃至3゜
000人の層21よりも著しく厚い。
酸化したウェハ10を、ウェット又はドライエツチング
技術を使用して、側壁18から全ての8102層21を
除去するのに十分であるが底部17から全てのS i 
02層20を除去するのには十分でない期間に渡り、非
優先的にエツチングを行う。残存する層20は2,00
0乃至6,000人の厚さである。元のマスキング層1
2が、Sin7層21がエツチングされる如くエツチン
グされる5j−02の如き物質であると、その元の厚さ
に応じて、このステップの期間中にその厚さが薄くなる
(第6a図)か又は完全にエツチングされる(第6b図
)。そうでない場合、窒化物マスキングサンドインチ構
造を使用した場合、それは残存し且つ別のエツチングス
テップを必要とする。
この期間中にマスキング層12が残存するか又は薄くな
るか又は完全に除去されるかは、本発明の実施上特に重
要なことではないが、本発明の一部を構成するものでは
ない爾後の処理ステップに関して懸念となる場合がある
次いで、爾後に形成すべき島状部(30)の為のシリコ
ン再充填は、第7a1図及び第7b1図における如く、
マスキング層12が所定個所に残存されるか又は除去さ
れて多結晶形態22で付着されるか、又は第7a2図及
び第7b2図における如くマスキング層12が同様に所
定個所に残存されるか又は除去されて単結晶形態で付着
される。
単結晶シリコン23は、例えば、S i H4,5iH
2C1□、5iHC1,又は5iC14を使用して、1
.000乃至1,200℃の範囲内の温度で形成させる
。多結晶シリコン22は、例えば、SiH4を使用して
600乃至700°Cの範囲内の温度で形成する。この
シリコン22又は23の付着はSin、層(20)上で
あって、それは通常多結晶シリコンを形成することとな
るが、側壁18内の<I L L>結晶面からの選択的
エビタキシャク成長によって実質的な単結晶シリコン2
3が得られ、それは絶縁層2oの上部に渡って伝播する
次に、第7a1図、第7a2図、第7b1図、17b2
図に示したステップにおいて再充填したシリコン22又
は23を、再充填格子規則性を改善する為に、第8aL
図、第8a2図、第8b1図、第8b2図の夫々のステ
ップにおいて再成長させる。電子ビーム、レーザビーム
、ヒータストリップ、光照射等を包含する幾つかの公知
のシリコン再成長技術のいずれかを使用して、多結晶シ
リコン22を再結晶化させるか、又は単結晶シリコン2
3をより高い品質の単結晶シリコンエピタキシャル再充
填物24へ結晶化させる。
エピタキシャル再充填物24は、ウェハ1o及びその他
の再充填物24(不図示)から横方向に分離されている
。このことは、例えば、第9図に断面で示した如く、絶
B層20の周辺部内側の再充填部24を介して酸化物2
5を成長させることによって行うことが可能である。一
方、再充填物24は、第10a図に示した如く溝26を
エツチングさせ、第10b図における如くエツチングし
た表面上に熱S i 02層27を成長させ、次いで第
1. Oc図の如く多結晶シリコン28又はその他の適
宜の物質を使用して溝26を再充填させることによって
、分離させることが可能である。多結晶シリコン28の
層の上部は、第10d図に示した如く除去し、且つ第1
0d図に示した如く熱成長Si02層29でキャップし
て、多結晶シリコン28を爾後に形成すべき導電層(不
図示)から電気的に分離させる。
最後に、エピタキシャル再充填物24及び元のウェハ表
面11の上部表面は、従来のマスキング及びエツチング
及び/又は機械的技術を使用して、必要に応じて同一面
とさせることが可能であり、爾後のステップにおいてデ
バイスを形成する基板として有用な基板31(第11図
)で島状部3゜を形成する。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるへきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
【図面の簡単な説明】
第1図乃至第3図は本発明を実施する第1ステツプを示
したウェハの各断面図、第3a図及び第3b図は第3図
のステップの前又は後のウェハをドーピングする為の別
のステップを示した各説明図、第4図及び第5図は底部
をドープしたピラミッドセクションを得た後に行うステ
ップを示したステップを示した説明図、第8図は第7図
の夫々のステップに続くステップを示した説明図、第9
図は島状部を形成する為にエピタキシャル再充填物が横
方向に分離されるステップを示した説明図、第10a図
乃至第10e図は島状部を形成する為にエピタキシャル
再充填島状部が横方向に分離される別の方法を示した各
説明図、第11図は第10a図乃至第10e図のステッ
プによって製造される構成体を示した説明図、である。 (符号の説明) 10:ウェハ 11:上部表面 12:マスキング物質 13:窓 16二反転ピラミッドセクション FIG、 3b

Claims (1)

  1. 【特許請求の範囲】 1、単結晶ウェハ基板内に絶縁的に分離された単結晶島
    状部を形成する方法において、低結晶指数面における上
    部表面を持った単結晶半導体ウェルを用意し、前記上部
    表面をマスク物質でマスクし前記上部表面内の前記結晶
    面の格子と平行な矩形側部を持った窓区域において前記
    表面を露出させておき、前記上部表面の面に垂直に優先
    的に前記露出されたウェハ表面をエッチングして平担な
    底部表面を持った反転ピラミッドセクションを除去し且
    つ側壁表面が前記底部表面へ向けて集束させ、前記ピラ
    ミッドセクションの底部表面のみの上に絶縁層を設け、
    前記ピラミッドセクションを前記絶縁層上方へ半導体充
    填物で再充填し、前記半導体再充填物が前記側壁の単結
    晶半導体物質とエピタキシャルである様に設けて単結晶
    再充填物を構成し、その表面と絶縁物質層の間を前記単
    結晶を横方向に分離させる、上記各ステップを有するこ
    とを特徴とする方法。 2、特許請求の範囲第1項において、前記半導体ウェル
    及び半導体再充填物はシリコンを有することを特徴とす
    る方法。 3、特許請求の範囲第1項において、前記上部表面は<
    100>結晶指数面であり、且つ前記側壁表面は<11
    1>面であることを特徴とする方法。 4、特許請求の範囲第1項において、前記絶縁層を設け
    るステップにおいて、前記ピラミッドセクションの少な
    くとも底部表面は高度に燐でドープさせ、側部壁表面上
    よりも底部表面上で実質的に厚くなる様に前記ピラミッ
    ドセクション表面上に絶縁層を形成し、前記底部表面上
    には絶縁層があるが前記側壁上には絶縁層がない様に前
    記絶縁層を非優先的にエッチングすることを特徴とする
    方法。 5、特許請求の範囲第4項において、前記底部表面は少
    なくとも5×10^1^9/cm^3の濃度へ燐でドー
    プすることを特徴とする方法。 6、特許請求の範囲第4項において、前記ピラミッドセ
    クションの少なくとも底部表面がドープされる様にする
    前記ステップにおいて、高度に燐でドープさせた単結晶
    ウェハ基板を用意し、且つその上に高度に燐でドープさ
    れていないエピタキシャル層が存在することを特徴とす
    る方法。 7、特許請求の範囲第4項において、前記ピラミッドセ
    クションの少なくとも底部表面がドープされる様にさせ
    る前記ステップにおいて、前記底部表面が優先的なエッ
    チングステップによって露出された後にそれをドーピン
    グすることを特徴とする方法。 8、特許請求の範囲第7項において、前記ピラミッドセ
    クションの底部表面がドープされる様にするステップに
    おいて、前記優先的なエッチングステップの前に、前記
    窓区域内の露出されたウェハ表面を非優先的にエッチン
    グして非優先的にエッチングしたウェハ表面からオーバ
    ーハングするマスク物質の一部を残存させ、且つ前記優
    先的なエッチングステップの後に、前記ピラミッドセク
    ションの底部表面をイオン注入させその間前記オーバー
    ハングするマスク物質がイオンが前記側壁表面へ到達す
    ることを防止することを特徴とする方法。 9、特許請求の範囲第7項において、前記優先的なエッ
    チングステップの後に、前記ピラミッドセクションの前
    記底部表面をドープさせる様にするステップにおいて、
    前記ピラミッドセクションの側壁表面をマスク物質でマ
    スクし、前記底部表面を露出させたままとし、且つ前記
    露出した底部表面をドープさせることを特徴とする方法
    。 10、特許請求の範囲第4項において、前記絶縁膜はシ
    リコン酸化物であることを特徴とする方法。 11、特許請求の範囲第1項において、前記酸化物は湿
    潤酸素から形成されることを特徴とする方法。 12、特許請求の範囲第1項において、前記半導体再純
    点物がエピタキシャルである様にするステップにおいて
    、前記再充填ステップにおいて選択的エピタキシャル付
    着を行うことを特徴とする方法。 13、特許請求の範囲第1項において、前記半導体再充
    填物がエピタキシャルである様にするステップにおいて
    、前記再充填ステップの後に前記半導体再充填物をアニ
    ールすることを特徴とする方法。 14、特許請求の範囲第1項において、複数個の単結晶
    島状部を共通単結晶ウェハ上に同時的に形成させること
    を特徴とする方法。 15、初期的な上部表面が<100>結晶面を持った単
    結晶ウェハ上にそれから絶縁層によって分離されて単結
    晶島状部を形成する方法において、前記単結晶島状部を
    前記ウェハの初期的上部表面下側の体積内にエピタキシ
    ャル的に形成し、前記絶縁層を前記島状部下側に形成す
    ることを特徴とする方法。 16、特許請求の範囲第15項において、前記ウェハ表
    面は優先的にエッチングされて<111>結晶面の側壁
    を持った矩形ベース反転ピラミッドセクションを空洞化
    させて後に前記島状部を形成する体積を設け、前記島状
    部形成ステップが選択的エピタキシャル再充填を使用し
    て<111>側壁格子を前記ピラミッドセクション内に
    付着したシリコンを介して横方向へ伝播させることを特
    徴とする方法。
JP61301827A 1985-12-19 1986-12-19 絶縁的に分離された単結晶シリコン領域を得る方法 Expired - Lifetime JPH0821614B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US81160085A 1985-12-19 1985-12-19
US811600 1985-12-19

Publications (2)

Publication Number Publication Date
JPS62156831A true JPS62156831A (ja) 1987-07-11
JPH0821614B2 JPH0821614B2 (ja) 1996-03-04

Family

ID=25207009

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61301827A Expired - Lifetime JPH0821614B2 (ja) 1985-12-19 1986-12-19 絶縁的に分離された単結晶シリコン領域を得る方法

Country Status (2)

Country Link
EP (1) EP0227523A3 (ja)
JP (1) JPH0821614B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014183195A (ja) * 2013-03-19 2014-09-29 Hitachi Ltd 半導体装置とその製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2819630B1 (fr) 2001-01-12 2003-08-15 St Microelectronics Sa Dispositif semi-conducteur a zone isolee et procede de fabrication correspondant

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57180147A (en) * 1981-04-30 1982-11-06 Fujitsu Ltd Semiconductor device
JPS60244036A (ja) * 1984-05-18 1985-12-03 Hitachi Ltd 半導体装置とその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4507158A (en) * 1983-08-12 1985-03-26 Hewlett-Packard Co. Trench isolated transistors in semiconductor films
FR2571544B1 (fr) * 1984-10-05 1987-07-31 Haond Michel Procede de fabrication d'ilots de silicium monocristallin isoles electriquement les uns des autres

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57180147A (en) * 1981-04-30 1982-11-06 Fujitsu Ltd Semiconductor device
JPS60244036A (ja) * 1984-05-18 1985-12-03 Hitachi Ltd 半導体装置とその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014183195A (ja) * 2013-03-19 2014-09-29 Hitachi Ltd 半導体装置とその製造方法

Also Published As

Publication number Publication date
JPH0821614B2 (ja) 1996-03-04
EP0227523A2 (en) 1987-07-01
EP0227523A3 (en) 1989-05-31

Similar Documents

Publication Publication Date Title
US4824795A (en) Method for obtaining regions of dielectrically isolated single crystal silicon
US7777275B2 (en) Silicon-on-insulator structures
US7510945B2 (en) Element formation substrate, method of manufacturing the same, and semiconductor device
JPS6076118A (ja) 半導体デバイスの製作法
US4891092A (en) Method for making a silicon-on-insulator substrate
JPH0799239A (ja) 半導体装置及び半導体装置の製造方法
JP2699359B2 (ja) 半導体基板の製造方法
KR100353174B1 (ko) 절연체 상 실리콘 기판 제조 방법
JP3153632B2 (ja) Soi構造の製造方法
JP2900588B2 (ja) 結晶物品の形成方法
JPS62156831A (ja) 絶縁的に分離された単結晶シリコン領域を得る方法
JPS59182538A (ja) 半導体装置およびその製造方法
JPH01184957A (ja) Mosトランジスタの製造方法
KR0150998B1 (ko) 이중 스토퍼를 이용한 소이 웨이퍼 제조방법
JPH05326692A (ja) 半導体装置の製造方法
JPH04307735A (ja) 半導体装置の製造方法
JPH0212854A (ja) 誘電体分離型半導体集積回路基板の製造方法
JP3144707B2 (ja) 結晶基材の製造方法
JP2001144095A (ja) アニーリングを伴った半導体ウェーハの製造方法及び半導体素子の製造方法
JPS61174736A (ja) 誘電体分離基板の製造方法
JPH02298047A (ja) 誘電体分離型半導体基板の製造方法
JPS61125145A (ja) 半導体集積回路装置及びその製造方法
JPS5892209A (ja) 半導体装置の製造方法
JPS59165435A (ja) 半導体装置の製造方法
JPS6221269B2 (ja)