KR100689677B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 단채널 효과를 최소화하여 소자의 동작 특성을 개선시킬 수 있는 반도체 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 반도체 기판과, 상기 기판 상에 형성된 실리콘층과, 상기 실리콘층의 내부에 형성된 제1 전극과, 상기 기판 및 상기 실리콘층과 상기 제1 전극 간을 전기적으로 분리시키도록 상기 제1 전극을 둘러싸는 제1 절연막과, 상기 실리콘층 상에 형성된 제2 절연막과, 상기 게이트 절연막 상에 형성된 제2 전극을 포함하는 반도체 소자를 제공한다.
반도체 소자, 듀얼 게이트, 이중 채널영역, 단채널 효과, 실리콘층.

Description

반도체 소자 및 그 제조방법{A SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자를 도시한 단면도.
도 2 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도.
도 11은 도 5에 따른 실험 결과를 도시한 SEM 사진.
도 12는 도 8에서와 같이 실리콘층이 형성된 결과를 도시한 SEM 사진.
<도면의 주요 부분에 대한 부호의 설명>
10 : 실리콘 기판 11 : 패드 산화막
12 : 패드 질화막 13 : 반사방지막
15 : 포토레지스트 패턴 16 : 식각공정
18 : 스페이서 20 : 측면 식각공정
10a : 하부 전극 21 : 산화막
23 : 건식식각공정 25 : 실리콘층
26 : 제2 절연막(또는, 게이트 산화막)
28 : 제2 전극 30 : 제1 절연막
35 : 게이트 전극 CH1 : 제1 채널영역
CH2 : 제2 채널영역
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 0.18㎛ 이하급 디램(DRAM; Dynamic Random Access Memory) 소자의 듀얼(dual) 게이트 전극(gate electrode) 및 그 형성방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트 전극의 길이가 줄어들게 되었고, 이에 따라 채널(channel) 길이가 서브 마이크론(sub-micron)급 이하로 줄어들게 되었다. 특히, 디램(DRAM; Dynamic Random Access Memory)과 같은 메모리 소자에 사용되는 MOS(Metal Oxide Semiconductor) 트랜지스터는 채널 영역에서의 전계 및 전위 분포가 게이트 전극에 가해지는 전압에 의해 조절되어야 한다. 그러나, MOS 트랜지스터의 채널 길이가 줄어듦에 따라 게이트 전극에 가해지는 전압뿐만 아니라 소오스 및 드레인 영역의 공핍층(depletion layer) 등에 의해서도 채널 영역에서의 전계(electri field) 및 전위 분포가 달라진다.
구체적으로, 드레인 전압이 증가할 수록 드레인의 공핍층이 비례하여 증가하 게 되어 드레인 공핍층이 소오스에 근접해지게 된다. 게이트의 길이가 감소하면서 드레인 공핍층과 소오스 공핍층은 더욱 가까워지기 때문에, 증가된 드레인 공핍층은 소오스 공핍층과 맞닿게 된다. 이러한 상태에서는 드레인 전계가 소오스 측에까지 영향을 미쳐서 소오스 근방의 확산 전위를 저하시키기 때문에, 채널이 형성되어 있지 않아도 소오스와 드레인 간에 전류가 흐르게 된다. 이것이 펀치 쓰루(punch through)라고 불리는 현상인데, 펀치 쓰루가 일어나기 시작하면 포화 영역에서도 드레인 전류가 포화되지 않고 급격히 증가하게 된다. 이러한 펀치 쓰루 현상은 MOS 트랜지스터의 채널 길이가 감소함에 따라 더욱 빈번히 발생하게 된다. 따라서, 최근의 고집적화된 반도체 소자에서 MOS 트랜지스터의 제조 공정은 펀치 쓰루 현상을 최소화하는 방향으로 발전되고 있다.
이와 같이, 펀치 스루 현상과 같은 단채널 효과(short channel effect)를 최소화하기 위해서 최근에는, 소오스 및 드레인 영역의 정션 깊이를 최대한 얇게 형성하거나 채널 영역에 도오즈량을 증가시키는 방법을 사용하고 있다. 그러나, 상기에서 제시된 두가지 방법을 사용하는 경우에는 게이트 전극의 저항이 증가한다. 이에 따라, MOS 트랜지스터의 구동 전류가 감소되고 스윙 특성이 열화되어 MOS 트랜지스터의 특성이 저하된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 반도체 소자의 단채널 효과를 최소화하여 소자의 동작 특성을 개선시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 반도체 기판과, 상기 기판 상에 형성된 실리콘층과, 상기 실리콘층의 내부에 형성된 제1 전극과, 상기 기판 및 상기 실리콘층과 상기 제1 전극 간을 전기적으로 분리시키도록 상기 제1 전극을 둘러싸는 제1 절연막과, 상기 실리콘층 상에 형성된 제2 절연막과, 상기 게이트 절연막 상에 형성된 제2 전극을 포함하는 반도체 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 반도체 기판 상에 제1 절연막을 증착하는 단계와, 상기 제1 절연막을 식각하고 상기 기판을 일정 깊이로 리세스시키는 단계와, 리세스되지 않고 돌출된 상기 기판 및 상기 제1 절연막이 적층된 구조물의 양측벽에 각각 스페이서를 형성하는 단계와, 상기 스페이서 저부의 상기 기판 및 리세스되지 않고 돌출된 상기 기판을 측면 방향으로 식각하여 상기 스페이서와 상기 기판을 분리시키는 단계와, 노출된 상기 기판 표면을 산화막으로 변환시켜 상기 산화막 상에 일정두께 잔류하는 상기 기판을 제1 전극으로 형성하는 단계와, 상기 스페이서의 양측으로 노출된 상기 산화막을 식각하는 단계와, 상기 제1 절연막을 덮도록 상기 기판 상부로 노출된 전체 구조 내에 매립되는 실리콘층을 형성하는 단계와, 상기 실리콘층 상에 제2 절연막을 형성하는 단계와, 상기 제2 절연막 상에 제2 전극을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다.
실시예
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 소자는, N 타입 또는 P 타입의 불순물로 도핑된 실리콘 기판(10)과, 기판(10) 상에 형성된 실리콘층(25)과, 실리콘층(25)의 내부에 형성된 제1 전극(10a)과, 기판(10) 및 실리콘층(25)과 제1 전극(10a) 간을 전기적으로 분리시키도록 제1 전극(10a)을 둘러싸는 제1 절연막(30)과, 실리콘층(25) 상에 형성된 제2 절연막(26)과, 제2 절연막(26) 상에 형성된 제2 전극(28)을 포함한다. 제1 전극(10a)은 도핑된 기판(10)을 이용하여 형성됨에 따라 도전성을 갖는다.
여기서, 제1 전극(10a) 및 제2 전극(28)은 한쌍을 이루어 하나의 게이트 전극(35)으로 기능하므로, 제1 및 제2 전극(10a, 28)에 바이어스(bias) 전압이 인가되는 경우 제1 및 제2 전극(10a, 28) 간의 실리콘층(25)에 이중 채널영역(CH1, CH2) 이 형성된다. 즉, 제1 전극(10a) 상부의 실리콘층(25)에 제1 채널영역(CH1)이 형성되고 제2 전극(28) 하부의 실리콘층(25)에 제2 채널영역(CH2)이 형성된다. 이에 따라, 제1 및 제2 전극(10a, 28) 간의 실리콘층(25)에 이중으로 공통 채널이 형성된다. 따라서, 게이트 전극(35)의 채널영역 면적을 넓혀 반도체 소자의 집적화에 따라 발생되는 단채널 효과를 억제할 수 있다.
제1 절연막(30)은 제1 전극(10a)과 기판(10) 간에 형성된 제1 산화막(21)과, 제1 전극(10a)과 실리콘층(25) 간에 형성된 제2 산화막(11; 또는, 패드 산화막)과, 제1 전극(10a)의 양측벽에 형성된 절연막 스페이서(18)로 이루어진다. 이때, 제1 산화막(21)은 'I'자 형태로 형성되는 것을 특징으로 하고, 스페이서(18)는 ONO(Oxide/Nitride/Oxide) 구조로 기판(10)과 일정 거리 이격되도록 형성된다.
제2 절연막(26)은 게이트 산화막으로 기능한다.
도 2 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도들이다. 여기서, 도 2 내지 도 10에 도시된 참조부호들 중 동일한 참조부호는 동일한 기능을 하는 동일 요소이다.
먼저, 도 2에 도시된 바와 같이, 벌크 기판(10)에 N 또는 P 타입(Type)의 불순물을 도핑(doping)시켜 N 또는 P 타입의 도전형 기판(10)을 형성한다. 예컨대, 인(Phosphorus) 또는 아세닉(Arsenic)과 같은 N형 불순물을 낮은 에너지(low energy)와 고농도(high doped)로 도핑시켜 N 타입의 도전형 기판(10)을 형성하거나, 보론(boron)과 같은 P형 불순물을 도핑시켜 P 타입의 도전형 기판(10)을 형성 한다. 여기서는, 바람직하게 N형 기판(10)을 형성한다.
이어서, 상기 기판(10) 상에 패드 산화막(11), 패드 질화막(12) 및 반사방지막(13, ARC; Anti Reflection Coating)을 증착한다. 이때, 반사방지막(13)은 유기계열의 물질로 형성한다.
이어서, 도 3에 도시된 바와 같이, 상기 반사방지막(13) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(15)을 형성한다. 여기서, 포토레지스트는 COMA(CyclOolefin-Maleic Anhydride, 제품명) 또는 아크릴레이트(acrylate) 계통의 폴리머(polymer)를 이용하고 노광공정시에는 불화아르곤(ArF) 노광원을 이용한다.
또한, 포토레지스트 패턴(15)은 단면도상으로 바(bar) 형태 또는 'T'자 형태로 형성한다.
이어서, 포토레지스트 패턴(15)을 식각마스크로 이용한 식각공정(16)을 실시하여 노출된 반사방지막(13), 패드 질화막(12) 및 패드 산화막(11)을 식각한다. 이때, 패드 질화막(12) 및 패드 산화막(11)은 CF4/CHF3/O2 가스를 혼합한 혼합가스를 이용하여 식각하되, 그 유량은 각각 10 내지 100 sccm/10 내지 300 sccm/10 내지 70 sccm으로 한다.
이어서, 식각공정(16)을 통해 노출된 기판(10)을 식각하여 기판(10)을 일정 깊이로 리세스(recess) 시킨다. 이때, 기판(10)은 Cl2/HBr의 혼합가스를 이용하여 식각하되, 그 유량은 각각 10 내지 1000 sccm/10 내지 100 sccm으로 한다. 또한, 이때 리세스되는 깊이는 1000 내지 2000Å으로 한다.
이어서, 도 4에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(15, 도 3 참조)을 제거한 후, 반사방지막(13, 도 3 참조)을 식각한다.
이어서, 리세스된 기판(10)을 포함한 전체 구조 상부의 단차를 따라 스페이서용 절연막(미도시)을 증착한다. 이때, 스페이서용 절연막은 ONO 구조로 형성한다.
이어서, 건식식각공정을 실시하여 스페이서용 절연막을 식각한다. 이로써, 리세스되지 않고 돌출된 기판(10)과 그 돌출된 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)이 적층된 구조물의 양측벽에 ONO 구조의 스페이서(18)가 형성된다.
이어서, 도면에 도시되진 않았지만, 수소 분위기에서 800 내지 1000℃의 온도에서 열처리 공정을 실시하여 스페이서(18) 형성을 위한 건식식각공정시 발생된 이물질을 제거한다.
이어서, 도 5에 도시된 바와 같이, 측면 식각공정(20, lateral etch)을 실시하여 스페이서(18) 형성으로 인해 노출된 기판(10)을 측면 방향으로 식각한다. 측면 식각공정(20)시 사용되는 식각액은 실리콘에 대한 식각 선택비가 높은 케미컬(chemical)로 한다. 따라서, 스페이서(18) 하부로 노출된 기판(10)으로부터 리세스되지 않고 돌출된 기판(10) 내부로 케미컬이 침투(점선 화살표 방향)하여 리세스되지 않고 돌출된 기판(10)을 식각한다. 이로써, 스페이서(18)와 기판(10)이 분리된다.
도 11은 도 5에서와 같이 측면 식각공정(20)을 실시한 반도체 소자를 도시한 SEM(Scanning Electron Microscope) 사진이다.
여기서, 측면 식각공정(20)은 HCl/H2의 혼합가스를 이용하여 2 내지 200 Torr의 압력으로 0.5 내지 60분간 진행한다. 이때, 식각속도 및 식각 프로파일(profile)은 HCl/H2의 유량을 각각 0.1~1slm/10~50slm의 범위 내에서 조절하거나, 식각온도를 700 내지 1000℃의 범위 내에서 조절함으로써 결정된다.
이어서, 도 6에 도시된 바와 같이, 산화공정(oxidation)을 실시하여 노출된 기판(10) 표면을 산화시킨다. 이로써, 기판(10) 표면에 산화막(21)이 형성되면서 산화막(21) 상에는 하부 전극(10a; 이하, 제1 전극이라 함)이 형성된다. 이때, 제1 전극(10a)은 이미 도핑되어있던 기판(10)을 이용하는 것으로 도전성을 갖고 있고 제1 전극(10a)은 산화막(21)에 의해 기판(10)과 분리된다.
이어서, 도 7에 도시된 바와 같이, 건식식각공정(23)을 실시하여 스페이서(18)의 양측으로 노출된 산화막(21)을 식각한다. 이로써, 스페이서(18) 사이의 기판(10)이 노출되면서 산화막(21)이 'I'자 형태가 된다.
이어서, 도 8에 도시된 바와 같이, 인산(H3PO4)용액을 이용한 습식식각공정을 실시하여 패드 질화막(12, 도 6 참조)을 제거한다.
이어서, 1차로 실리콘 에미택시 성장(SEG : Silicon Epitaxy Growth) 공정을 실시하여 수직 방향으로 기판(10) 상에 실리콘을 성장시킨다. 그런 다음, 2차로 에피택셜 측면 과도성장(ELO : Epitaxial Lateral Overgrowth) 공정을 실시하여 수평 방향으로 기판(10) 상에 실리콘을 성장시킨다. 이로써, 패드 산화막(11)을 덮고 기판(10) 상부로 노출된 전체 구조 내에 매립되는 실리콘층(25)이 형성된다.
여기서, SEG 및 ELO 공정을 통해 실리콘을 수직 및 수평 방향으로 성장시키는 것이 구현 가능함은 도 12에 도시된 논문용 SEM 사진을 통해 입증된 바 있다. 이 사진은 논문(학회지 : 1999 American Vacuum Society, 논문명 : Multiple layers of silicon-on-insulator for nanostructure devices, 발표자 : Gerold W. Neudeck, Sangwoo Pae, John P. Denton, and Tai-chi Su, 발표 일자 : Received 19 November 1998, accepted 12 February 1999, 사진 : 3 page)에 실린 사진이다.
이어서, 도 9에 도시된 바와 같이, 산화공정을 실시하여 실리콘층(25) 상에 게이트 산화막(26)을 형성한다. 이때, 산화공정은 수증기와 같은 산화기체 내에서 실리콘 기판을 대략 900 내지 1000℃의 온도에서 가열하는 습식산화방식으로 실시하거나, 순수한 산소를 산화기체로 사용하여 약 1200℃의 온도에서 가열하는 건식산화방식으로 실시한다.
이어서, 도 10에 도시된 바와 같이, 게이트 산화막(26) 상에 폴리실리콘층(미도시)을 증착한 다음, 포토리소그래피(photolithography) 공정을 실시하여 폴리실리콘층을 식각한다. 이로써, 게이트 산화막(26) 상에 상부 전극(28; 이하, 제2 전극이라 함)이 형성된다.
이어서, 도면에 도시되지는 않았지만, 소오스/드레인 이온주입 공정을 실시하여 제2 전극(28)의 양측으로 노출된 실리콘층(25)에 소오스/드레인 영역을 형성한다. 이와 동시에 제2 전극(28) 내에도 불순물을 도핑시켜 도전성을 갖게 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 기판 상에 형성된 실리콘층의 내부에 제1 전극을 형성하고 실리콘층의 상부에 제1 전극과 한쌍이 되어 하나의 게이트 전극을 이루는 제2 전극을 형성함으로써, 제1 및 제2 전극 간의 실리콘층에 이중으로 공통 채널영역이 형성된다. 따라서, 반도체 소자의 채널영역의 면적을 넓혀 반도체 소자의 집적화에 따라 발생되는 단채널 효과를 억제할 수 있다.

Claims (19)

  1. 반도체 기판;
    상기 기판 상에 형성된 실리콘층;
    상기 실리콘층의 내부에 형성된 제1 전극;
    상기 기판 및 상기 실리콘층과 상기 제1 전극 간을 전기적으로 분리시키도록 상기 제1 전극을 둘러싸는 제1 절연막;
    상기 실리콘층 상에 형성된 제2 절연막; 및
    상기 제2 절연막 상에 형성된 제2 전극
    을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 전극은 상기 제2 전극과 한쌍으로 하나의 게이트 전극을 이루는 반도체 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 전극은 N 타입 또는 P 타입의 불순물이 도핑된 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 전극은 각각 인가되는 바이어스 전압에 의해 상기 제1 및 제2 전극 간의 상기 실리콘층에 형성된 공통 채널영역을 갖는 반도체 소자.
  5. 제 1 항에 있어서, 상기 제1 절연막은,
    상기 제1 전극 및 상기 기판 사이에 형성된 제1 산화막;
    상기 제1 전극 및 상기 실리콘층 사이에 형성된 제2 산화막; 및
    상기 제1 게이트 전극의 양측벽에 형성된 스페이서
    로 이루어진 반도체 소자.
  6. 제 5 항에 있어서,
    상기 스페이서는 상기 기판과 일정 거리 이격되어 형성된 반도체 소자.
  7. 제 5 항에 있어서,
    상기 제1 산화막은 'I'자 형태로 형성된 반도체 소자.
  8. 반도체 기판 상에 제1 절연막을 증착하는 단계;
    상기 제1 절연막을 식각하고 상기 기판을 일정 깊이로 리세스시키는 단계;
    리세스되지 않고 돌출된 상기 기판 및 상기 제1 절연막이 적층된 구조물의 양측벽에 각각 스페이서를 형성하는 단계;
    상기 스페이서 저부의 상기 기판 및 리세스되지 않고 돌출된 상기 기판을 측면 방향으로 식각하여 상기 스페이서와 상기 기판을 분리시키는 단계;
    노출된 상기 기판 표면을 산화막으로 변환시켜 상기 산화막 상에 일정두께 잔류하는 상기 기판을 제1 전극으로 형성하는 단계;
    상기 스페이서의 양측으로 노출된 상기 산화막을 식각하는 단계;
    상기 제1 절연막을 덮도록 상기 기판 상부로 노출된 전체 구조 내에 매립되는 실리콘층을 형성하는 단계;
    상기 실리콘층 상에 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막 상에 제2 전극을 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  9. 제 8 항에 있어서,
    상기 제1 절연막을 증착하기 전 상기 반도체 기판에 N 또는 P 타입의 불순물을 도핑시키는 단계를 더 포함하는 반도체 소자 제조방법.
  10. 제 8 항 또는 제 9 항에 있어서, 상기 실리콘층을 형성하는 단계는,
    실리콘 에미택시 성장법을 이용하여 수직방향으로 상기 기판 상에 상기 실리콘층을 성장시키는 단계; 및
    에미택셜 측면 과도성장법을 이용하여 수평방향으로 상기 기판 상에 상기 실리콘층을 성장시키는 단계
    를 포함하는 반도체 소자 제조방법.
  11. 제 8 항에 있어서,
    상기 스페이서와 상기 기판을 분리시키는 단계는 HCl/H2의 혼합가스를 이용하는 측면 식각공정을 실시하여 이루어지는 반도체 소자 제조방법.
  12. 제 11 항에 있어서,
    상기 혼합가스는 HCl의 유입량을 0.1 내지 1 slm으로 하고 H2의 유입량을 10 내지 50 slm으로 하는 반도체 소자 제조방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 스페이서와 상기 기판을 분리시키는 단계는 700 내지 1000℃의 온도와 2 내지 200 Torr의 압력 조건에서 0.5 내지 60분 동안 측면 식각공정을 실시하여 이루어지는 반도체 소자 제조방법.
  14. 제 8 항 또는 제 9 항에 있어서,
    상기 스페이서를 형성한 후 수소 분위기에서 800 내지 1000℃로 열처리공정을 실시하여 이물질을 제거하는 단계를 더 포함하는 반도체 소자 제조방법.
  15. 제 8 항에 있어서,
    상기 제1 절연막은 패드 산화막으로 형성하는 반도체 소자 제조방법.
  16. 제 8 항 또는 제 9 항에 있어서,
    상기 제1 절연막을 식각하는 단계는 CF4/CHF3/O2의 혼합가스를 이용하여 실시하는 반도체 소자 제조방법.
  17. 제 8 항에 있어서,
    상기 기판을 리세스시키는 단계는 Cl2/HBr의 혼합가스를 이용하여 실시하는 반도체 소자 제조방법.
  18. 제 8 항 또는 제 17 항에 있어서,
    상기 기판을 리세스시키는 단계는 COMA 또는 아크릴레이트 계통의 폴리머로 이루어진 감광막을 이용한 포토리소그래피 공정을 실시하여 이루어지는 반도체 소자 제조방법.
  19. 제 8 항, 제 9 항 및 제 15 항 중 어느 하나의 항에 있어서,
    상기 제1 절연막을 증착한 후, 상기 제1 절연막 상에 패드 질화막 및 유기계열의 반사방지막을 증착하는 단계를 더 포함하는 반도체 소자 제조방법.
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