CN104752186B - 半导体器件的半导体衬垫 - Google Patents

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Abstract

本发明提供了半导体器件的半导体衬垫。本发明涉及一种鳍式场效应晶体管(FinFET)。示例性FinFET包括具有主要表面的衬底；从主要表面突出并包括下部、上部及位于上部和下部之间的中部的鳍结构，其中，鳍结构包括具有第一晶格常数的第一半导体材料；延伸到中部的相对两侧中的一对凹槽；以及邻接下部并包括具有大于第一晶格常数的第二晶格常数的第二半导体材料的半导体衬垫。

Description

半导体器件的半导体衬垫
技术领域
本发明涉及集成电路制造，且更具体地，涉及具有半导体衬垫的半导体器件。
背景技术
由于半导体工业已经进步到追求较高器件密度、较高性能和较低成本的纳米技术工艺节点，来自制造和设计问题的挑战导致了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。典型的FinFET制造有从衬底开始延伸的薄垂直鳍(或鳍结构)，其例如通过蚀刻掉衬底的硅层的一部分而形成。FinFET的沟道在该垂直鳍中形成。栅极设置在该鳍上方(例如，包裹)。在该沟道的两侧具有栅极允许从两侧对沟道进行栅极控制。此外，FinFET的源极/漏极(S/D)部分中采用选择性生长硅锗(SiGe)的应变材料可被用以提高载流子迁移率。
然而，在互补金属氧化物半导体(CMOS)制造中实施这种部件和工艺存在挑战。例如，如果应变材料不能向FinFET的沟道区域中提供给定量的应变，则难于实现提高的载流子迁移率用于FinFET，从而提高了器件不稳定性和/或器件失效的可能。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种鳍式场效应晶体管(FinFET)，包括：
衬底，具有主要表面；
鳍结构，从主要表面突出并包括下部、上部及位于上部和下部之间的中部，其中，鳍结构包括具有第一晶格常数的第一半导体材料；
一对凹槽，延伸到中部的相对两侧中；以及
半导体衬垫，邻接下部并包括具有大于第一晶格常数的第二晶格常数的第二半导体材料。
根据本发明的一个实施例，半导体衬垫进一步包括延伸至主要表面的部分。
根据本发明的一个实施例，半导体衬垫的第一厚度小于所述一对凹槽中的一个凹槽的第二厚度。
根据本发明的一个实施例，第一厚度与第二厚度的比值从约0.2至约0.9。
根据本发明的一个实施例，第二半导体材料包括SiGe或SiGeB。
根据本发明的一个实施例，第二半导体材料的硼浓度从约1*1019原子/cm3至约5*1020原子/cm3。
根据本发明的一个实施例，所述一对凹槽包括SiGeOx或SiGeBOy。
根据本发明的另一方面，提供了一种鳍式场效应晶体管(FinFET)，包括：
衬底，具有主要表面；
鳍结构，从主要表面突出并包括下部、上部及位于上部和下部之间的中部，其中，鳍结构包括具有第一晶格常数的第一半导体材料；
一对凹槽，延伸到中部的相对两侧中；
半导体衬垫，邻接下部并包括具有大于第一晶格常数的第二晶格常数的第二半导体材料；以及
隔离结构，围绕半导体衬垫，其中，隔离结构的顶面高于半导体衬垫与所述一对凹槽中的一个凹槽的接触峰。
根据本发明的一个实施例，半导体衬垫进一步包括延伸至主要表面的部分。
根据本发明的一个实施例，半导体衬垫的第一厚度小于所述一对凹槽中的一个凹槽的第二厚度。
根据本发明的一个实施例，第一厚度与第二厚度的比值从约0.2至约0.9。
根据本发明的一个实施例，第二半导体材料包括SiGe或SiGeB。
根据本发明的一个实施例，第二半导体材料的硼浓度从约1*1019原子/cm3至约5*1020原子/cm3。
根据本发明的一个实施例，所述一对凹槽包括SiGeOx或SiGeBOy。
根据本发明的一个实施例，顶面与接触峰之间的高度差从约1nm至约10nm。
根据本发明的又一方面，提供了一种制造鳍式场效应晶体管的方法，包括：
提供衬底；
形成从衬底的主要表面突出并包括下部、上部及位于上部和下部之间的中部的鳍结构，其中，鳍结构包括具有第一晶格常数的第一半导体材料；
外延生长覆盖鳍结构的第二半导体材料，其中，第二半导体材料具有大于第一晶格常数的第二晶格常数；
形成围绕第二半导体材料的浅沟槽隔离(STI)区域；
凹进STI区域的第一部分以暴露第二半导体材料的第一部分；
去除第二半导体材料的第一部分以暴露上部；
凹进STI区域的第二部分以暴露第二半导体材料的第二部分；以及
对第二半导体材料的第二部分执行氧化工艺以形成延伸到中部的相对两侧中的一对凹槽，其中，剩余的第二半导体材料形成半导体衬垫。
根据本发明的一个实施例，外延生长覆盖鳍结构的第二半导体材料的步骤采用LPCVD工艺执行。
根据本发明的一个实施例，对第二半导体材料的第二部分执行氧化工艺以形成延伸到中部的相对两侧中的一对凹槽的步骤在约500℃至约600℃的温度下执行。
根据本发明的一个实施例，对第二半导体材料的第二部分执行氧化工艺以形成延伸到中部的相对两侧中的一对凹槽的步骤在约1atm至约20atm的压力下执行。
根据本发明的一个实施例，对第二半导体材料的第二部分执行氧化工艺以形成延伸到中部的相对两侧中的一对凹槽的步骤采用O2、O3或H2O作为反应气体来执行。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各种部件没有按比例绘制并且仅被用于示意性目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1为示出根据本发明的各个方面制造半导体器件的方法的流程图；
图2示出了根据本发明的各个方面包括半导体衬垫的半导体器件的俯视图；以及
图3至图11为根据本发明的各个实施例的处于各个制造阶段的半导体器件的截面图。
具体实施方式
应当理解，为了实施本公开的不同特征，以下公开提供了许多不同的实施例或示例。下面描述了元件和布置的特定示例以简化本公开。当然这些仅仅是示例而不旨在限制。例如，在以下描述中第一部件形成在第二部件上方或第二部件上可包括第一和第二部件被形成为直接接触的实施例，并且还可以包括在第一和第二部件之间形成附加部件使得第一和第二部件可以不直接接触的实施例。此外，本公开可在各个示例中重复参考标号和/或字母。该重复是为了简明和清楚的目的，而且其本身没有规定所讨论的多个实施例和/或结构之间的关系。
参照图1，示出了根据本发明的各个方面制造半导体器件的方法100的流程图。方法100在提供衬底的步骤102处开始。方法100继续至步骤104，其中，鳍结构形成为从该衬底的主要表面突出，鳍结构包括下部、上部及位于下部和上部之间的中部，其中鳍结构包括具有第一晶格常数的第一半导体材料。方法100继续至步骤106，其中，第二半导体材料外延生长覆盖鳍结构，其中，第二半导体材料具有大于第一晶格常数的第二晶格常数。
方法100继续至步骤108，其中，浅沟槽隔离(STI)区域形成为围绕第二半导体材料。方法100继续至步骤110，其中，STI区域的第一部分凹进以暴露第二半导体材料的第一部分。方法100继续至步骤112，其中，第二半导体材料的第一部分被去除以暴露上部。方法100继续至步骤114，其中，STI区域的第二部分凹进以暴露第二半导体材料的第二部分。
方法100继续至步骤116，其中，对第二半导体材料的第二部分执行氧化工艺以形成延伸到中部的相对两侧中的一对凹槽，其中，剩余的第二半导体材料形成半导体衬垫。下面的讨论示出了能够根据图1的方法100制造的半导体器件的实施例。
图2示出了根据本发明的各个方面的包括半导体衬垫230的半导体器件200的俯视图。图3至图11为根据本发明的各个实施例的处于各个制造阶段的半导体器件200的截面图。正如本发明中所使用的，术语半导体器件200指代鳍式场效应晶体管(FinFET)且此后被称作FinFET 200。FinFET200指代任何基于鳍的、多栅极晶体管。其它晶体管结构和类似结构位于本发明的考虑范围内。FinFET 200可被包括在微处理器、存储单元和/或其它集成电路(IC)中。
应注意的是，图1的方法并不产生完整的FinFET 200。完整的FinFET200可采用互补金属氧化物半导体(CMOS)技术工艺进行制造。因此，应当理解，在图1的方法100之前、期间和之后，可提供另外的工艺，并且一些其它工艺可仅在本文中简要描述。并且，图1至图11被简化用于更好地理解本发明的范围。例如，尽管附图示出了FinFET 200，但应当理解，IC可包括多个其它器件，这些器件包括电阻器、电容器、电感器、熔断器等。
图2示出了采用图1的步骤制造的FinFET 200。为了阐释，FinFET 200包括鳍结构220(虚线)、围绕鳍结构220的半导体衬垫230以及在鳍结构220的沟道区域之上横越的栅极结构240。为了阐释，FinFET 200包括两个鳍。在一些实施例中，FinFET 200可包括少于或多于两个鳍，例如一个鳍或三个鳍。
如图3和图1中的步骤102所示，提供衬底202，其中，衬底202包括具有第一晶格常数的第一半导体材料并因此在本发明中还被称作第一半导体材料202。在一个实施例中，衬底202包括半导体衬底(例如，晶体硅衬底)。在替代实施例中，衬底202包括绝缘体上硅(SOI)衬底。该衬底202根据设计需求(例如，p型衬底或n型衬底)可包括多种掺杂区域。在一些实施例中，掺杂区域可掺杂有p型或n型掺杂剂。例如，掺杂区域可掺杂有诸如硼或BF2的p型掺杂剂；诸如磷或砷的n型掺杂剂；和/或上述的组合。该掺杂区域可配置用于n型FinFET或可选地配置用于p型FinFET。
在一个实施例中，焊盘层204a和掩模层204b在半导体衬底202的顶面202t上形成。焊盘层204a可为薄膜，其包括例如采用热氧化工艺形成的氧化硅。焊盘层204a可充当半导体衬底202与掩模层204b之间的粘合层。焊盘层204a还可充当蚀刻停止层用于蚀刻掩模层204b。在实施例中，掩模层204b例如采用低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)由氮化硅形成。掩模层204b在后续光刻工艺期间被用作硬掩模。感光层206在掩模层204b上形成并随后被图案化，如此在感光层206中形成开口208。
如图4和图1中步骤104所示，通过形成从衬底202的主要表面202s突出的鳍结构220而产生图4中的结构，该结构包括下部220l、上部220u及位于下部220l和上部220u之间的中部220m，其中，鳍结构220包括具有第一晶格常数的第一半导体材料。在一些实施例中，第一半导体材料202由其它半导体材料替换以提高器件性能。
在一些实施例中，穿过开口208来蚀刻掩模层204b和焊盘层204a以暴露下层半导体衬底202。然后蚀刻暴露的半导体衬底202以形成具有半导体衬底202的主要表面202s的沟槽210。半导体衬底202位于沟槽210之间的部分形成鳍结构220。在一些实施例中，沟槽210可为彼此平行并相对于彼此紧密间隔开的条状件(从FinFET200的顶部观察)。在一些实施例中，沟槽210可为连续的并围绕着鳍结构220。
在所述实施例中，从衬底主要表面202s突出的鳍结构220包括两个鳍。此外，鳍结构220的每个鳍可包括下部220l、上部220u及位于上部220u和下部220l之间的中部220m。感光层226随后被去除。接下来，可执行清洗以去除半导体衬底202的自然氧化物。可采用稀氢氟(DHF)酸执行清洗。
随后可选地在沟槽210中形成衬垫氧化物(未示出)。在实施例中，衬垫氧化物可为具有厚度在从约至约的范围中的热氧化物。在一些实施例中，衬垫氧化物可采用原位蒸气生成(ISSG)等形成。衬垫氧化物围绕沟槽210的拐角形成，这样减小了电场并且因此提高了由此产生的集成电路的性能。
到达此步骤的工艺已经提供了具有从主要表面202s突出的鳍结构220的衬底202。通常，围绕鳍结构220形成浅沟槽隔离(STI)区域并随后凹进以暴露鳍结构220的沟道部分。然后，在鳍上方提供(例如，包裹)栅极。在沟道的两侧上具有栅极允许从两侧对沟道进行栅极控制。然而如果应变材料不能向FinFET的沟道区域中提供给定量的应变，则难以实现提高的载流子迁移率用于FinFET，从而增加了器件失效的可能性。
因此，下面参照图5至图10所讨论的工艺可形成半导体衬垫(具有较大晶格常数)，其邻接鳍结构220(具有较小晶格常数)的下部220l以将给定量的应变提供到FinFET的沟道区域中。因此，申请人的方法可获得诸如饱和电流的期望器件性能特性。
如图5至图10中所述，用于形成邻接下部220l的半导体衬垫(诸如图10中所示的半导体衬垫230)，图5中的结构通过外延生长覆盖鳍结构220的第二半导体材料222(诸如SiGe或SiGeB)而产生(图1中的步骤106)，其中，第二半导体材料222具有大于第一晶格常数的第二晶格常数。在一些实施例中，第二半导体材料222具有的厚度在从约0.5nm至约2nm的范围内。在一些实施例中，第二半导体材料222(诸如SiGeB)的硼浓度从约1*1019原子/cm3至约5*1020原子/cm3。
在所述实施例中，第二半导体材料222(诸如SiGe或SiGeB)通过LPCVD工艺选择性生长。在一个实施例中，LPCVD工艺在约350℃至约800℃的温度和约1Torr至约200Torr的压力下采用SiH4、Si2H6、GeH4、Ge2H6、HCl、B2H6和H2作为反应气体来执行。
在所述实施例中，第二半导体材料222进一步包括延伸至主要表面202s的部分222e。在一些实施例中，可在第二半导体材料222上执行各向异性蚀刻工艺以在鳍结构220(未示出)的两侧上形成一对侧壁半导体。由此，该一对侧壁半导体并不包括延伸至主要表面202s的一部分。在一些实施例中，使用HCl作为蚀刻气体来执行各向异性蚀刻工艺。
如图6和图1中的步骤108所述，在形成覆盖鳍结构220的第二半导体材料222之后，通过形成围绕第二半导体材料222的浅沟槽隔离(STI)区域216而产生图6中的结构。
在一些实施例中，沟槽210填充了介电材料214。介电材料214可包括氧化硅，因此在本发明中也被称作氧化物214。在一些实施例中，还可使用诸如氮化硅、氮氧化硅、掺氟硅玻璃(FSG)或低k介电材料的其它介电材料。在一些实施例中，氧化物214可采用高密度等离子体(HDP)CVD工艺，采利用硅烷(SiH4)和氧气(O2)作为反应前体而形成。在其它实施例中，可采用次大气压CVD(SACVD)工艺或高纵横比工艺(HARP)形成氧化物214，其中，工艺气体可包括正硅酸乙酯(TEOS)和臭氧(O3)。在其它实施例中，氧化物214可采用旋涂电介质(SOD)工艺形成，诸如氢倍半硅氧烷(HSQ)或甲基倍半硅氧烷(MSQ)。
然后执行化学机械抛光来形成STI区域216，随后去除掩模层204b和焊盘层204a。在一个实施例中，掩模层204b由氮化硅形成，可使用湿工艺利用热H3PO4去除掩模层204b，而同时可在焊盘层204a由氧化硅形成的情况下采用稀HF酸去除焊盘层204a。
如图7和图1中步骤110所示，在形成围绕第二半导体材料222的STI区域216之后，通过凹进STI区域216的第一部分以暴露第二半导体材料222的第一部分222a形成凹槽232而产生图7中的结构。在一些实施例中，可采用湿蚀刻工艺执行该凹进步骤，例如通过将衬底202浸泡在氢氟酸(HF)中。在一些实施例中，可采用干蚀刻工艺执行该凹进步骤，例如，可采用CHF3或BF3作为蚀刻气体来执行干蚀刻工艺。
接下来，通过去除第二半导体材料222的第一部分222a以暴露上部220u(图1中的步骤112)而产生图8的结构。在一些实施例中，采用干蚀刻工艺执行该去除步骤，例如，该干蚀刻工艺可采用HCl作为蚀刻气体来执行。在所述实施例中，上部220u包括源极/漏极(S/D)部分和位于S/D部分之间的沟道部分。沟道部分被用以形成FinFET200的沟道区域。
如图9和图1中的步骤114所述，在去除第二半导体材料222的第一部分222a之后，通过凹进STI区域216的第二部分以暴露第二半导体材料222的第二部分222b从而形成凹槽234和剩余氧化物214而产生图9中的结构。围绕第二半导体材料222的剩余氧化物214此后被称作隔离结构218，其中，隔离结构218的顶面218s低于上部220u和中部220m之间的交界面220a。在一些实施例中，可采用湿蚀刻工艺执行该蚀刻步骤，例如通过将衬底202浸泡在氢氟酸(HF)中。在一些实施例中，可采用干蚀刻工艺来执行蚀刻步骤，例如可使用CHF3或BF3作为蚀刻气体来执行该干蚀刻工艺。
如图10和图1中步骤116所述，为了制造邻接下部220l的半导体衬垫230，通过对第二半导体材料222的第二部分222b执行氧化工艺236以形成延伸到中部220m的相对两侧中的一对凹槽226和剩余的第二半导体材料222而产生图10中的结构，其中，剩余第二半导体材料222形成半导体衬垫230。在一些实施例中，半导体衬垫230进一步包括延伸至主要表面202s的部分230a(即，部分222e)。在一些实施例中，如果形成一对侧壁半导体(段落【0025】)，半导体衬垫230并不包括延伸到主要表面202s的部分。
在所述实施例中，该对凹槽226可使每个鳍自身中的载流子传输路径变窄。可减少和/或避免由于不良隔离导致的高泄露电流的相关问题。此外，与鳍结构220(诸如具有较小晶格常数的第一半导体材料202)的下部220l邻接的半导体衬垫230(诸如具有较大晶格常数的第二半导体材料222)可向FinFET 200的沟槽区域内提供给定量的应变。因此，申请人的方法可实现诸如饱和电流的期望器件性能特性。
在一些实施例中，对第二半导体材料222的第二部分222b执行氧化工艺236以形成延伸到中部220m的相对两侧中的一对凹槽226的步骤在约500℃至约600℃的温度下和约1atm至约20atm的压力下采用O2、O3或H2O作为反应气体来执行。
由于氧化，而非氧化上部220u(具有低应变或无应变)的外表面，一对凹槽226邻近半导体衬垫230(具有高应变)产生。在一些实施例中，该对凹槽226延伸到第二半导体222的第二部分222b中(即，沿着向下的方向)。在一些实施例中，该对凹槽226进一步延伸到中部220m的相对两侧中(即，沿着向内的方向)，这是由于从第二半导体材料222的第二部分222b增加了中部220m的表面应变。
由此，半导体衬垫的第一厚度T1小于该对凹槽226中的一个的第二厚度T2。在一些实施例中，第一厚度T1与第二厚度T2的比值从约0.2至约0.9。在一些实施例中，该对凹槽226包括SiGeOx或SiGeBOy。在一些实施例中，隔离结构218的顶面218s高于半导体衬垫230与该对凹槽226中的一个的接触峰224。在一些实施例中，顶面218s与接触峰224之间的高度差H1从约1nm至约10nm。
在所述实施例中，FinFET 200包括含有主要表面202s的衬底202；鳍结构220从主要表面202s突出并包括下部220l、上部220u以及介于上部220u与下部220l之间的中部220m，其中，鳍结构220包括具有第一晶格常数的第一半导体材料202；该对凹槽226延伸到中部220m的相对两侧中；半导体衬底230邻接下部220l并包括具有大于第一晶格常数的第二晶格常数的第二半导体材料222；以及围绕半导体衬底230的隔离结构218，其中，隔离结构218的顶面218s高于半导体衬垫230与该对凹槽226中的一个的接触峰224。在一些实施例中，包括栅极介电层240a和栅电极240b的栅极结构240在鳍结构220(图11中所示)的沟道部分上方横越。
由此，使用半导体衬垫230向FinFET 200的沟槽区域中提供给定量的应变，可减少和/或避免由于低应变而与FinFET200的低载流子迁移率相关的问题。因此，申请人的方法可实现诸如饱和电流的期望器件性能特性。
应当理解，FinFET 200可经历进一步的CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的多种部件。
根据实施例，一种鳍式场效应晶体管(FinFET)包括具有主要表面的衬底；从主要表面突出并包括下部、上部及位于上部和下部之间的中部的鳍结构，其中，鳍结构包括具有第一晶格常数的第一半导体材料；延伸到中部的相对两侧中的一对凹槽；以及邻接下部并包括具有大于第一晶格常数的第二晶格常数的第二半导体材料的半导体衬垫。
根据另外的实施例，一种鳍式场效应晶体管(FinFET)包括具有主要表面的衬底；从主要表面突出并包括下部、上部及位于上部和下部之间的中部的鳍结构，其中，鳍结构包括具有第一晶格常数的第一半导体材料；延伸到中部的相对两侧中的一对凹槽；邻接下部并包括具有大于第一晶格常数的第二晶格常数的第二半导体材料的半导体衬垫；以及围绕半导体衬垫的隔离结构，其中，隔离结构的顶面高于半导体衬垫与该一对凹槽中的一个的交界面。
根据另外的实施例，一种制造鳍式场效应晶体管的方法包括提供衬底；形成从主要表面突出并包括下部、上部及位于上部和下部之间的中部的鳍结构，其中，鳍结构包括具有第一晶格常数的第一半导体材料；外延生长覆盖鳍结构的第二半导体材料，其中，第二半导体材料具有大于第一晶格常数的第二晶格常数；形成围绕第二半导体材料的浅沟槽隔离(STI)区域；凹进STI区域的第一部分以暴露第二半导体材料的第一部分；去除第二半导体材料的第一部分以暴露上部；凹进STI区域的第二部分以暴露第二半导体材料的第二部分；以及对第二半导体材料的第二部分执行氧化工艺以形成延伸到中部的相对两侧中的一对凹槽，其中，剩余第二半导体材料形成半导体衬垫。
尽管通过示例和根据优选的实施例描述了本发明，但是应理解本发明不限于公开的实施例。相反地，本发明意图涵盖各种改进和相似的布置(对本领域的技术人员来说显而易见的)。因此，所附权利要求的范围应与最广泛的解释一致以涵盖所有这些改进和相似的布置。

Claims (20)

1.一种鳍式场效应晶体管(FinFET)，包括：
衬底，具有主要表面；
鳍结构，从所述主要表面突出并包括下部、上部及位于所述上部和所述下部之间的中部，其中，所述鳍结构包括具有第一晶格常数的第一半导体材料；
一对凹槽，延伸到所述中部的相对两侧中；
半导体衬垫，邻接所述下部并包括具有大于所述第一晶格常数的第二晶格常数的第二半导体材料，其中，所述一对凹槽延伸到部分所述半导体衬垫的中；以及
隔离结构，围绕所述半导体衬垫，其中，所述隔离结构的顶面高于所述半导体衬垫与所述一对凹槽中的一个凹槽的接触峰，并且低于所述上部和所述中部之间的交界面。
2.根据权利要求1所述的鳍式场效应晶体管，其中，所述半导体衬垫进一步包括延伸至所述主要表面的部分。
3.根据权利要求1所述的鳍式场效应晶体管，其中，所述半导体衬垫的第一厚度小于所述一对凹槽中的一个凹槽的第二厚度。
4.根据权利要求3所述的鳍式场效应晶体管，其中，所述第一厚度与所述第二厚度的比值从0.2至0.9。
5.根据权利要求1所述的鳍式场效应晶体管，其中，所述第二半导体材料包括SiGe或SiGeB。
6.根据权利要求1所述的鳍式场效应晶体管，其中，所述第二半导体材料的硼浓度从1*1019原子/cm3至5*1020原子/cm3。
7.根据权利要求1所述的鳍式场效应晶体管，其中，所述一对凹槽包括SiGeOx或SiGeBOy。
8.一种鳍式场效应晶体管(FinFET)，包括：
衬底，具有主要表面；
鳍结构，从所述主要表面突出并包括下部、上部及位于所述上部和所述下部之间的中部，其中，所述鳍结构包括具有第一晶格常数的第一半导体材料；
一对凹槽，延伸到所述中部的相对两侧中；
半导体衬垫，邻接所述下部并包括具有大于所述第一晶格常数的第二晶格常数的第二半导体材料，其中，所述一对凹槽延伸到部分所述半导体衬垫中；以及
隔离结构，围绕所述半导体衬垫，其中，所述隔离结构的顶面高于所述半导体衬垫与所述一对凹槽中的一个凹槽的接触峰，并且低于所述上部和所述中部之间的交界面。
9.根据权利要求8所述的鳍式场效应晶体管，其中，所述半导体衬垫进一步包括延伸至所述主要表面的部分。
10.根据权利要求8所述的鳍式场效应晶体管，其中，所述半导体衬垫的第一厚度小于所述一对凹槽中的一个凹槽的第二厚度。
11.根据权利要求10所述的鳍式场效应晶体管，其中，所述第一厚度与所述第二厚度的比值从0.2至0.9。
12.根据权利要求8所述的鳍式场效应晶体管，其中，所述第二半导体材料包括SiGe或SiGeB。
13.根据权利要求8所述的鳍式场效应晶体管，其中，所述第二半导体材料的硼浓度从1*1019原子/cm3至5*1020原子/cm3。
14.根据权利要求8所述的鳍式场效应晶体管，其中，所述一对凹槽包括SiGeOx或SiGeBOy。
15.根据权利要求8所述的鳍式场效应晶体管，其中，所述顶面与所述接触峰之间的高度差从1nm至10nm。
16.一种制造鳍式场效应晶体管的方法，包括：
提供衬底；
形成从所述衬底的主要表面突出并包括下部、上部及位于所述上部和所述下部之间的中部的鳍结构，其中，所述鳍结构包括具有第一晶格常数的第一半导体材料；
外延生长覆盖所述鳍结构的第二半导体材料，其中，所述第二半导体材料具有大于所述第一晶格常数的第二晶格常数；
形成围绕所述第二半导体材料的浅沟槽隔离(STI)区域；
凹进所述浅沟槽隔离区域的第一部分以暴露所述第二半导体材料的第一部分；
去除所述第二半导体材料的所述第一部分以暴露所述上部；
凹进所述浅沟槽隔离区域的第二部分以暴露所述第二半导体材料的第二部分；以及
对所述第二半导体材料的所述第二部分执行氧化工艺以形成延伸到所述中部的相对两侧中的一对凹槽，所述一对凹槽进一步延伸到所述第二半导体材料的所述第二部分中，其中，剩余的第二半导体材料形成半导体衬垫，
其中，所述浅沟槽隔离区域的顶面高于所述半导体衬垫与所述一对凹槽中的一个凹槽的接触峰，并且低于所述鳍结构的所述上部和所述中部之间的交界面。
17.根据权利要求16所述的制造鳍式场效应晶体管的方法，其中，外延生长覆盖所述鳍结构的第二半导体材料的步骤采用LPCVD工艺执行。
18.根据权利要求16所述的制造鳍式场效应晶体管的方法，其中，对所述第二半导体材料的所述第二部分执行氧化工艺以形成延伸到所述中部的相对两侧中的一对凹槽的步骤在500℃至600℃的温度下执行。
19.根据权利要求16所述的制造鳍式场效应晶体管的方法，其中，对所述第二半导体材料的所述第二部分执行氧化工艺以形成延伸到所述中部的相对两侧中的一对凹槽的步骤在1atm至20atm的压力下执行。
20.根据权利要求16所述的制造鳍式场效应晶体管的方法，其中，对所述第二半导体材料的所述第二部分执行氧化工艺以形成延伸到所述中部的相对两侧中的一对凹槽的步骤采用O2、O3或H2O作为反应气体来执行。
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