KR20150079442A - 반도체 디바이스의 반도체 라이너 - Google Patents

반도체 디바이스의 반도체 라이너 Download PDF

Info

Publication number
KR20150079442A
KR20150079442A KR1020140191810A KR20140191810A KR20150079442A KR 20150079442 A KR20150079442 A KR 20150079442A KR 1020140191810 A KR1020140191810 A KR 1020140191810A KR 20140191810 A KR20140191810 A KR 20140191810A KR 20150079442 A KR20150079442 A KR 20150079442A
Authority
KR
South Korea
Prior art keywords
semiconductor material
semiconductor
finfet
lattice constant
liner
Prior art date
Application number
KR1020140191810A
Other languages
English (en)
Other versions
KR101672603B1 (ko
Inventor
쿠오 청 칭
치 하오 왕
카를로스 에이치 디아즈
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20150079442A publication Critical patent/KR20150079442A/ko
Application granted granted Critical
Publication of KR101672603B1 publication Critical patent/KR101672603B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type

Abstract

본 발명은 핀 전계 효과 트랜지스터(FinFET)에 관한 것이다. 예시적인 FinFET 은 주 표면을 포함하는 기판, 하부 부분과 상부 부분 그리고 상기 하부 부분과 상부 부분 사이의 중간 부분을 포함하며, 주 표면으로부터 돌출하며 제1 격자 상수를 갖는 제1 반도체 물질을 포함하는 핀 구조물, 중간 부분의 대향 측들 내로 연장하는 한 쌍의 노치들, 및 제1 격자 상수보다 큰 제2 격자 상수를 갖는 제2 반도체 물질을 포함하는, 하부 부분에 인접한 반도체 라이너를 포함한다.

Description

반도체 디바이스의 반도체 라이너{SEMICONDUCTOR LINER OF SEMICONDUCTOR DEVICE}
본 발명은 집적 회로 제조에 관한 것으로서, 특히 반도체 라이너(liner)를 갖는 반도체 디바이스에 관한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 더 낮은 비용을 추구하여 나노미터 기술 공정 노드로 진행함에 따라, 제조와 설계 모두로부터의 과제는 핀(fin) 전계 효과 트랜지스터(FinFET)와 같은 3차원 설계의 발전으로 나타났다. 전형적인 FinFET 은 예를 들어 기판의 실리콘 층의 일부를 에칭함으로써 형성된 기판으로부터 연장하는 얇은 수직 "핀(또는 핀 구조물)"으로 제조된다. FinFET 의 채널은 이 수직 핀으로 형성된다. 게이트가 핀 위에 제공된다[예를 들어, 래핑(wrapping)]. 채널의 양측 상에 게이트를 갖는 것은 양측으로부터 채널의 게이트 제어를 허용한다. 또한, 선택적으로 성장한 실리콘 게르마늄(SiGe)을 사용하는 FinFET 의 소스/드레인(S/D) 부분의 스트레인된(strained) 물질은 캐리어 이동성을 강화시키는데 사용될 수 있다.
그러나 상보형(complementary) 금속-산화물 반도체(CMOS) 제조 시 이런 특징부 및 공정의 실행에는 과제가 있다. 예를 들어, 스트레인된 물질이 주어진 양의 스트레인을 FinFET 의 채널 영역 내로 전달할 수 없어서, 그에 따라 디바이스 불안정 및/또는 디바이스 고장의 가능성을 증가시킨다면, FinFET 을 위해 강화된 캐리어 이동성을 달성하는 것이 어렵다.
본 발명은 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 다양한 특징부들은 제 크기대로 도시되지 않으며 또한 단지 도시의 목적으로만 사용되는 것을 인식해야 한다. 실제로, 다양한 특징부들의 치수는 논의의 명료함을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 발명의 다양한 양태에 따른 반도체 디바이스를 제조하는 방법을 도시한 흐름도이다.
도 2는 본 발명의 다양한 양태에 따른 반도체 라이너를 포함하는 반도체 디바이스의 평면도를 도시하고 있다.
도 3-11은 본 발명의 다양한 양태에 따른 제조의 여러 단계에서 반도체 디바이스의 횡단면도이다.
하기의 설명은 발명의 상이한 특징부를 실행하기 위해 많은 상이한 실시예 또는 예를 제공하는 것을 인식해야 한다. 본 설명을 간단하기 위해 부품 및 장치의 특정한 예가 아래에 설명된다. 물론, 이들은 단순히 예에 불과하며 또한 제한하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 특징부 상에 또는 그 위에 제 1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 추가적인 특징부가 제1 및 제2 특징부들 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉하지 않을 수 있는 실시예를 포함할 수도 있다. 또한, 본 설명은 다양한 실시예에서 도면부호 및/또는 문자를 반복할 수 있다. 이 반복은 간단함 및 명확함을 위한 것이며 또한 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성을 나타내지는 않는다.
도 1을 참조하여, 본 발명의 다양한 양태에 따른 반도체 디바이스를 제조하는 방법(100)의 흐름도가 도시되어 있다. 방법(100)은 기판이 제공되는 단계(102)로 시작한다. 방법(100)은 하부 부분, 상부 부분, 상기 하부 부분과 상부 부분 사이의 중간 부분을 포함하는 기판의 주 표면으로부터 돌출하는 핀 구조물이 형성되고, 상기 핀 구조물이 제1 격자(lattice) 상수를 갖는 제1 반도체 물질을 포함하는 단계(104)로 계속된다. 방법(100)은 제2 반도체 물질이 에피-성장되어 핀 구조물을 덮고, 상기 제2 반도체 물질이 제1 격자 상수보다 큰 제2 격자 상수를 갖는 단계(106)로 계속된다.
방법(100)은 제2 반도체 물질을 둘러싸는 쉘로우 트렌치 아이솔레이션(shallow trench isolation)(STI) 영역이 형성되는 단계(108)로 계속된다. 방법(100)은 STI 영역의 제1 부분이 제2 반도체 물질의 제1 부분을 노출시키도록 리세싱되는 단계(110)로 계속된다. 방법(100)은 제2 반도체 물질의 제1 부분이 상부 부분을 노출시키도록 제거되는 단계(112)로 계속된다. 방법(100)은 STI 영역의 제2 부분이 제2 반도체 물질의 제2 부분을 노출시키도록 리세싱되는 단계(114)로 계속된다.
방법(100)은 중간 부분의 대향 측들 내로 연장하는 한 쌍의 노치들을 형성하기 위해 산화 공정이 제2 반도체 물질의 제2 부분에 실행되고, 나머지 제2 반도체 물질이 반도체 라이너를 형성하는 단계(116)로 계속된다. 하기에 이어지는 설명은 도 1의 방법(100)에 따라 제조될 수 있는 반도체 디바이스의 실시예를 나타내고 있다.
도 2는 본 발명의 다양한 양태에 따른 반도체 라이너(230)를 포함하는 반도체 디바이스(200)의 평면도를 도시하고 있다. 도 3-11은 본 발명의 다양한 실시예에 따른 다양한 제조 단계에서 반도체 디바이스(200)의 횡단면도이다. 본 발명에 사용되는 바와 같이, "반도체 디바이스(200)"라는 용어는 핀 전계 효과 트랜지스터(FinFET)를 지칭하며, 그리고 이하에서는 FinFET(200)으로 지칭된다. FinFET(200)은 임의의 핀-기반 멀티-게이트 트랜지스터를 지칭한다. 다른 트랜지스터 구조물 및 유사한 구조물은 본 발명의 예상된 범위 내에 있다. FinFET(200)은 마이크로프로세서, 메모리 셀, 및/또는 다른 집적 회로(IC)에 포함될 수 있다.
도 1의 방법은 완성된 FinFET(200)을 생산하지 않음을 인식해야 한다. 완성된 FinFET(200)은 상보형 금속-산화물-반도체(CMOS) 기술 공정을 사용하여 제조될 수 있다. 따라서 추가적인 공정이 도 1의 방법(100)의 전에, 중에, 및 후에 제공될 수 있으며 또한 여기에서는 단지 일부 다른 공정만 간략히 설명될 수 있음을 인식해야 한다. 또한, 도 1 내지 11은 본 발명의 개념의 더 좋은 이해를 위해 간략화될 수 있다. 예를 들어, 도면이 FinFET(200)을 도시하고 있더라도, IC 는 레지스터, 커패시터, 인덕터, 퓨즈, 등을 포함하는 다른 많은 디바이스를 포함할 수 있음을 인식해야 한다.
도 2는 도 1의 단계를 사용하여 제조된 FinFET(200)을 도시하고 있다. 도시를 위해, FinFET(200)은 핀 구조물(220)(점선), 상기 핀 구조물(220)을 둘러싸는 반도체 라이너(230), 및 핀 구조물(220)의 채널 부분 위를 횡단하는 게이트 구조물(240)을 포함한다. 도시를 위해, FinFET(200)은 2개의 핀을 포함한다. 일부 실시예에 있어서, FinFET(200)은 2개의 핀보다 적거나 또는 많은, 예를 들어 하나의 핀 또는 3개의 핀을 포함할 수 있다.
도 3과 그리고 도 1의 단계(102)에 도시된 바와 같이, 기판(200)이 제공되며, 상기 기판(202)은 제1 격자 상수를 갖는 제1 반도체 물질을 포함하며, 그에 따라 본 발명에서는 제1 반도체 물질(202)로서 지칭된다. 일 실시예에 있어서, 기판(202)은 반도체 기판[예를 들어, 결정성(crystalline) 실리콘 기판]을 포함한다. 대안적인 실시예에 있어서, 기판(202)은 실리콘-온-인슐레이터(silicon-on-insulator)(SOI) 구조물을 포함한다. 기판(202)은 설계 요구사항(예를 들어, p-타입 기판 또는 n-타입 기판)에 따라 다양한 도핑된 영역을 포함할 수 있다. 일부 실시예에 있어서, 도핑된 영역은 p-타입 또는 n-타입 도펀트로 도핑될 수 있다. 예를 들어, 도핑된 영역은 붕소 또는 BF2 와 같은 p-타입 도펀트로, 인 또는 비소(arsenic)와 같은 n-타입 도펀트로, 및/또는 그 조합물로 도핑될 수 있다. 도핑된 영역은 n-타입 FinFET 을 위해 구성될 수 있으며, 또는 대안적으로 p-타입 FinFET 을 위해 구성될 수 있다.
일 실시예에 있어서, 패드층(204a) 및 마스크층(204b)이 반도체 기판(202)의 상부 표면(202t) 상에 형성된다. 패드층(204a)은 예를 들어 열 산화(thermal oxidation) 공정을 사용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드층(204a)은 반도체 기판(202)과 마스크층(204b) 사이에서 접착제층으로서 작용할 수 있다. 패드층(204a)은 마스크층(204b)을 에칭하기 위한 에칭 정지층으로서 작용할 수도 있다. 실시예에 있어서, 마스크층(204b)은 예를 들어 저압 화학 증착(LPCVD), 또는 플라즈마 강화된 화학 증착(PECVD)을 사용하여 실리콘 질화물로 형성된다. 마스크층(204b)은 후속의 포토리소그래피 공정 중 하드 마스크로서 사용된다. 감광층(206)이 마스크층(204b) 상에 형성되고 그 후 패턴되어, 감광층(206)에 개구(208)를 형성한다.
도 4와 그리고 도 1의 단계(104)에 도시된 바와 같이, 도 4의 구조물은 하부 부분(220l), 상부 부분(220u), 및 상기 하부 부분(220l)과 상부 부분(220u) 사이의 중간 부분(220m)을 포함하는, 기판(202)의 주 표면(220s)으로부터 돌출하는 핀 구조물(220)을 형성함으로써 생산되며, 상기 핀 구조물(220)은 제1 격자 상수를 갖는 제1 반도체 물질(202)을 포함한다. 일부 실시예에 있어서, 제1 반도체 물질(202)은 디바이스 성능을 강화시키기 위해 다른 반도체 물질에 의해 대체된다.
일부 실시예에 있어서, 마스크층(204b) 및 패드층(204a)은 아래의 반도체 기판(202)을 노출시키기 위해 개구(208)를 통해 에칭된다. 노출된 반도체 기판(202)은 그 후 반도체 기판(202)의 주 표면(202s)을 갖는 트렌치(210)를 형성하도록 에칭된다. 트렌치들(210) 사이의 반도체 기판(202)의 부분들이 핀 구조물(220)을 형성한다. 일부 실시예에 있어서, 트렌치(210)는 서로 평행한, 그리고 서로에 대해 밀집된 스트립[FinFET(200)의 상부로부터 본]일 수 있다. 일부 실시예에 있어서, 트렌치(210)는 연속적일 수 있으며 또한 핀 구조물(220)을 둘러싼다.
도시된 실시예에 있어서, 기판 주 표면(202s)으로부터 돌출하는 핀 구조물(220)은 2개의 핀을 포함한다. 또한, 핀 구조물(220)의 각각의 핀은 하부 부분(220l), 상부 부분(220u), 및 상기 하부 부분(220l)과 상부 부분(220u) 사이의 중간 부분(220m)을 포함할 수 있다. 그 후, 감광층(206)이 제거된다. 다음에, 반도체 기판(202)의 자연적인 산화물을 제거하기 위해 세정이 실행될 수 있다. 세정은 희석된 불화수소(DHF: diluted hydrofluoride) 산을 사용하여 실행될 수 있다.
그 후, 라이너 산화물(도시되지 않음)이 트렌치(210)에 선택적으로 형성된다. 실시예에 있어서, 라이너 산화물은 약 20 Å 내지 약 500 Å 범위의 두께를 갖는 열 산화물일 수 있다. 일부 실시예에 있어서, 라이너 산화물은 인시튜 스팀 발생(in-situ steam generation)(ISSG) 등을 사용하여 형성될 수 있다. 라이너 산화물의 형성은 트렌치(210)의 모서리를 둥글게 하며, 이것은 전기장을 감소시키며, 그에 따라 결과적인 집적 회로의 성능을 개선시킨다.
이 지점까지의 공정 단계는 주 표면(202s)으로부터 돌출하는 핀 구조물(220)을 갖는 기판(202)을 제공하였다. 통상적으로, 핀 구조물(220)을 둘러싸는 쉘로우 트렌치 아이솔레이션(STI)이 형성되고, 그 후 핀 구조물(220)의 채널 부분을 노출시키도록 리세싱된다. 그 후, 게이트가 핀 위에 제공된다(예를 들어, 래핑). 채널의 두 측부 상에 게이트를 갖는 것은 두 측부로부터 채널의 게이트 제어를 허용한다. 그러나 주어진 양의 스트레인을 FinFET 의 채널 영역 내로 전달할 스트레인된 물질이 없다면 FinFET 을 위해 강화된 캐리어 이동성을 달성하는 것이 어려우며, 그에 따라 디바이스 고장의 가능성을 증가시킨다.
따라서 도 5-10을 참조하여 하기에 설명되는 공정은 주어진 양의 스트레인을 FinFET 의 채널 영역 내로 전달하기 위해 핀 구조물(220)(작은 격자 상수를 갖는)의 하부 부분(220l)에 인접한 반도체 라이너(큰 격자 상수를 갖는)를 형성할 수 있다. 따라서 본 출원인의 방법은 포화 전류와 같은 원하는 디바이스 성능 특성을 달성할 수 있다.
도 5-10에 도시된 바와 같이, 하부 부분(220l)에 인접한 반도체 라이너[도 10에 도시된 반도체 라이너(230)와 같은]를 형성하기 위해, 도 5의 구조물은 핀 구조물(220)을 덮고 있는 제2 반도체 물질(222)(SiGe 또는 SiGeB 와 같은)을 에피-성장시킴으로써 생산되며[도 1의 단계(106)], 상기 제2 반도체 물질(222)은 제1 격자 상수보다 큰 제2 격자 상수를 갖는다. 일부 실시예에 있어서, 제2 반도체 물질(222)은 약 0.5 nm 내지 약 2 nm 범위의 두께를 갖는다. 일부 실시예에 있어서, 제2 반도체 물질(222)(SiGeB 와 같은)의 붕소 농도는 약 1*1019 내지 약 5*1020 원자/㎤ 이다.
도시된 실시예에 있어서, 제2 반도체 물질(222)(SiGe 또는 SiGeB 와 같은)은 LPCVD 공정에 의해 선택적으로 성장된다. 일 실시예에 있어서, LPCVD 공정은 반응 가스로서 SiH4, Si2H6, GeH4, Ge2H6, HCL, B2H6, 및 H2 를 사용하여 약 350 ℃ 내지 약 800 ℃ 의 온도에서 그리고 약 1 Torr 내지 약 200 Torr 의 압력 하에서 실행된다.
도시된 실시예에 있어서, 제2 반도체 물질(222)은 주 표면(202s)으로 연장하는 부분(222e)을 추가로 포함한다. 일부 실시예에 있어서, 핀 구조물(220)의 두 측부 상에 한 쌍의 측벽 반도체(도시되지 않음)를 형성하기 위해, 이방성 에칭 공정이 제2 반도체 물질(222) 상에 실행될 수 있다. 따라서 상기 한 쌍의 측벽 반도체는 주 표면(202s)으로 연장하는 부분을 포함하지 않는다. 일부 실시예에 있어서, 이방성 에칭 공정은 에칭 가스로서 HCL 을 사용하여 실행될 수 있다.
도 6과 그리고 도 1의 단계(108)에 도시된 바와 같이, 핀 구조물(220)을 덮는 제2 반도체 물질(222)을 형성한 후, 도 6의 구조물은 제2 반도체 물질(222)을 둘러싸는 쉘로우 트렌치 아이솔레이션(STI) 영역(216)을 형성함으로써 생성된다.
일부 실시예에 있어서, 트렌치(210)는 유전체 물질(214)로 채워진다. 유전체 물질(214)은 실리콘 산화물을 포함할 수 있으며, 따라서 본 발명에서는 산화물(214)로도 지칭된다. 일부 실시예에 있어서, 실리콘 질화물, 실리콘 옥시질화물, 불화물-도핑된 규산염 유리(fluoride-doped silicate glass)(FSG), 또는 로우-K 유전체 물질과 같은 다른 유전체 물질이 사용될 수도 있다. 일부 실시예에 있어서, 산화물(214)은 고밀도 플라즈마(high-density-plasma)(HDP) CVD 공정을 사용하여, 반응 전구체로서 실란(SiH4) 및 산소(O2)를 사용하여 형성될 수 있다. 다른 실시예에 있어서, 산화물(214)은 준상압(sub-atmospheric) CVD(SACVD) 공정 또는 고 종횡비 공정(high aspect ratio process)(HARP)을 사용하여 형성될 수 있으며, 거기에서 공정 가스는 테트라에틸오르소실리케이트(tetraethylorthosilicate)(TEOS) 및 오존(O3)을 포함할 수 있다. 또 다른 실시예에 있어서, 산화물(214)은 수소 실세스퀴옥산(hydrogen silsesquioxane)(HSQ) 또는 메틸 실세스퀴옥산(methyl silsesquioxane)(MSQ)와 같은 스핀온 유전체(spin-on-dielectric)(SOD) 공정을 사용하여 형성될 수 있다.
그 후, 화학 기계적 연마가 STI 영역(216)을 형성하도록 실행된 후, 마스크층(204b) 및 패드층(204a)의 제거에 이어진다. 일 실시예에 있어서, 마스크층(204b)은 실리콘 질화물로 형성되며, 상기 마스크층(204b)은 뜨거운 H3PO4 를 사용하는 습식 공정을 사용하여 제거될 수 있는 반면에, 패드층(204a)은 실리콘 산화물로 형성될 경우 희석된 HF 산을 사용하여 제거될 수 있다.
도 7과 그리고 도 1의 단계(110)에 도시된 바와 같이, 제2 반도체 물질(222)을 둘러싸는 STI 영역(216)을 형성한 후, 도 7의 구조물은 제2 반도체 물질(222)의 제1 부분(222a)을 노출시키기 위해 STI 영역(216)의 제1 부분을 리세싱시킴으로써 형성되어, 리세스(232)로 나타난다. 일부 실시예에 있어서, 리세싱 단계는 습식 에칭 공정을 사용하여, 예를 들어 기판(202)을 불산(HF)에 담금으로써 실행될 수 있다. 일부 실시예에 있어서, 리세싱 단계는 건식 에칭 공정을 사용하여 실행될 수 있으며, 예를 들어 건식 에칭 공정은 에칭 가스로서 CHF3 또는 BF3 을 사용하여 실행될 수 있다.
다음에, 도 8의 구조물은 상부 부분(220u)을 노출시키기 위해 제2 반도체 물질(222)의 제1 부분(222a)을 제거함으로써 생성된다[도 1의 단계(112)]. 일부 실시예에 있어서, 제거 단계는 건식 에칭 공정을 사용하여 실행될 수 있으며, 예를 들어 건식 에칭 공정은 에칭 가스로서 HCl 을 사용하여 실행될 수 있다. 도시된 실시예에 있어서, 상부 부분(220u)은 소스/드레인(S/D) 부분 및 상기 S/D 부분들 사이의 채널 부분을 포함한다. 채널 부분은 FinFET(200)의 채널 영역을 형성하는데 사용된다.
도 9와 그리고 도 1의 단계(114)에 도시된 바와 같이, 제2 반도체 물질(222)의 제1 부분(222a)을 제거한 후, 도 9의 구조물은 제2 반도체 물질(222)의 제2 부분(222b)을 노출시키기 위해 STI 영역(216)의 제2 부분을 리세싱시킴으로써 생성되어, 리세스(234) 및 나머지 산화물(214)로 나타난다. 제2 반도체 물질(222)을 둘러싸는 나머지 산화물(214)은 이하에 아이솔레이션 구조물(218)로 지칭되며, 상기 아이솔레이션 구조물(218)의 상부 표면(218s)은 상부 부분(220u)과 중간 부분(220m) 사이의 인터페이스(220a)보다 낮다. 일부 실시예에 있어서, 에칭 단계는 습식 에칭 공정을 사용하여, 예를 들어 기판(202)을 불산(HF)에 담금으로써 실행될 수 있다. 일부 실시예에 있어서, 에칭 단계는 건식 에칭 공정을 사용하여 실행될 수 있으며, 예를 들어 건식 에칭 공정은 에칭 가스로서 CHF3 또는 BF3 를 사용하여 실행될 수 있다.
도 10과 그리고 도 1의 단계(116)에 도시된 바와 같이, 하부 부분(220l)에 인접한 반도체 라이너(230)를 제조하기 위해, 도 10의 구조물은 중간 부분(220m) 및 나머지 제2 반도체 물질(222)의 대향 측들 내로 연장하는 한 쌍의 노치들(226)을 형성하기 위해 제2 반도체 물질(222)의 제2 부분(222b)에 산화 공정(236)을 실행함으로써 생산되며, 상기 나머지 제2 반도체 물질(222)이 반도체 라이너(230)를 형성한다. 일부 실시예에 있어서, 반도체 라이너(230)는 주 표면(202s)으로 연장하는 부분(230a)[즉, 부분(222e)]을 추가로 포함한다. 일부 실시예에 있어서, 반도체 라이너(230)는 측벽 반도체(전술한 바를 참조하기 바란다)의 쌍을 형성한다면 주 표면(202s)으로 연장하는 부분을 포함하지 않는다.
도시된 실시예에 있어서, 노치(226)의 쌍은 각각의 핀 자체에 더 폭이 좁은 캐리어 이송 경로일 수 있다. 불량한 아이솔레이션으로 인한 높은 누설 전류와 관련된 문제가 감소 및/또는 회피될 수 있다. 또한, 핀 구조물(220)[보다 작은 격자 상수를 갖는 제2 반도체 구조물(202)과 같은]의 하부 부분(220l)에 인접한 반도체 라이너(230)[보다 큰 격자 상수를 갖는 제2 반도체 구조물(222)과 같은]는 주어진 양의 스트레인을 FinFET(200)의 채널 영역내로 전달할 수 있다. 따라서 본 출원인의 방법은 포화 전류와 같은 원하는 디바이스 성능 특성을 달성할 수 있다.
일부 실시예에 있어서, 중간 부분(220m)의 대향 측들 내로 연장하는 한 쌍의 노치들(226)을 형성하기 위해 제2 반도체 물질(222)의 제2 부분(222b)에 산화 공정(236)을 실행하는 단계는, 반응 가스로서 O2, O3, 또는 H2O 를 사용하여 약 500 ℃ 내지 약 600 ℃ 의 온도로 그리고 1 atm 내지 20 atm 의 압력 하에서 실행된다.
산화의 결과로서, 상부 부분(220u)(낮은 스트레인을 갖거나 또는 스트레인이 없는)의 외측 표면을 산화하기 보다는, 노치(226)의 쌍이 반도체 라인(230)(높은 스트레인을 갖는)에 인접하여 발생된다. 일부 실시예에 있어서, 노치(226)의 쌍은 제2 반도체 물질(222)의 제2 부분(222b) 내로(즉, 하향하는 방향으로) 연장한다. 일부 실시예에 있어서, 노치(226)의 쌍은 제2 반도체 물질(222)의 제2 부분(222b)으로부터 중간 부분(220m)의 증가하는 표면 스트레인으로 인해 중간 부분(220m)의 대향 측들 내로(즉, 내향하는 방향으로) 추가로 연장한다.
따라서 반도체 라이너의 제1 두께(T1)는 노치(226)의 쌍 중 하나의 제2 두께(T2)보다 작다. 일부 실시예에 있어서, 제2 두께(T2)에 대한 제1 두께(T1)의 비율은 약 0.2 내지 약 0.9 이다. 일부 실시예에 있어서, 노치(226)의 쌍은 SiGeOx 또는 SiGeBOy 를 포함한다. 일부 실시예에 있어서, 아이솔레이션 구조물(218)의 상부 표면(218s)은 반도체 라이너(230)와 노치(226)의 쌍 중 하나와의 접촉 정점(contact peak)(224)보다 높다. 일부 실시예에 있어서, 상부 표면(218s)과 접촉 정점(224) 사이의 높이 차이(H1)는 약 1 nm 내지 약 10 nm 이다.
도시된 실시예에 있어서, FinFET(200)은 주 표면(202s)을 포함하는 기판(202), 하부 부분(220l)과 상부 부분(220u) 그리고 상기 하부 부분(220l)과 상부 부분(220u) 사이의 중간 부분(220m)을 포함하는 주 표면(202s)으로부터 돌출하는 핀 구조물(220), 중간 부분(220m)의 대향 측들 내로 연장하는 노치(226)의 쌍, 제1 격자 상수보다 큰 제2 격자 상수를 갖는 제2 반도체 물질(222)을 포함하는 하부 부분(220l)에 인접하는 반도체 라이너(230), 및 상기 반도체 라이너(230)를 둘러싸는 아이솔레이션 구조물(218)을 포함하며, 상기 핀 구조물(220)은 제1 격자 상수를 갖는 제1 반도체 물질(202)을 포함하고, 상기 아이솔레이션 구조물(218)의 상부 표면(218s)은 반도체 라이너(230)와 노치(226)의 쌍 중 하나와의 접촉 정점(224)보다 높다. 일부 실시예에 있어서, 게이트 유전체(240a) 및 게이트 전극(240b)을 포함하는 게이트 구조물(240)은 핀 구조물(220)의 채널 부분 위로 횡단한다(도 11에 도시되어 있다).
따라서 주어진 양의 스트레인을 FinFET(200)의 채널 영역 내로 전달하기 위해 반도체 라이너(230)를 사용하여, 낮은 스트레인으로 인한 FinFET(200)에 대한 낮은 캐리어 이동성과 관련된 문제점이 감소 및/또는 회피될 수 있다. 따라서 본 출원인의 방법은 포화 전류와 같은 원하는 디바이스 성능 특성을 달성할 수 있다.
FinFET(200)은 컨택트/비아, 상호연결 금속층, 유전체층, 패시베이션층, 등과 같은 다양한 특징부를 형성하기 위해 추가적인 CMOS 공정을 받을 수 있음을 인식해야 한다.
실시예에 따라, 핀 전계 효과 트랜지스터(FinFET)는 주 표면을 포함하는 기판, 하부 부분과 상부 부분 그리고 상기 하부 부분과 상부 부분 사이의 중간 부분을 포함하는 주 표면으로부터 돌출하는 핀 구조물, 중간 부분의 대향 측들 내로 연장하는 한 쌍의 노치들, 및 제1 격자 상수보다 큰 제2 격자 상수를 갖는 제2 반도체 물질을 포함하는 하부 부분에 인접하는 반도체 라이너를 포함하며, 상기 핀 구조물은 제1 격자 상수를 갖는 제1 반도체 물질을 포함한다.
다른 실시예에 따라, 핀 전계 효과 트랜지스터(FinFET)는 주 표면을 포함하는 기판, 하부 부분과 상부 부분 그리고 상기 하부 부분과 상부 부분 사이의 중간 부분을 포함하는, 주 표면으로부터 돌출하는 핀 구조물, 중간 부분의 대향 측들 내로 연장하는 한 쌍의 노치들, 제1 격자 상수보다 큰 제2 격자 상수를 갖는 제2 반도체 물질을 포함하는, 하부 부분에 인접하는 반도체 라이너, 및 상기 반도체 라이너를 둘러싸는 아이솔레이션 구조물을 포함하며, 상기 핀 구조물은 제1 격자 상수를 갖는 제1 반도체 물질을 포함하며, 상기 아이솔레이션 구조물의 상부 표면은 반도체 라이너와 노치의 쌍 중 하나와의 인터페이스보다 높다.
다른 실시예에 따라, 핀 전계 효과 트랜지스터를 제조하는 방법은 기판을 제공하는 것, 하부 부분과 상부 부분 그리고 상기 하부 부분과 상부 부분 사이의 중간 부분을 포함하는, 기판의 주 표면으로부터 돌출하는 핀 구조물을 형성하는 것, 핀 구조물을 덮는 제2 반도체 물질을 에피-성장시키는 것, 제2 반도체 물질을 둘러싸는 쉘로우 트렌치 아이솔레이션(STI) 영역을 형성하는 것; 제2 반도체 물질의 제1 부분을 노출시키기 위해 STI 영역의 제1 부분을 리세싱시키는 것, 상부 부분을 노출시키기 위해 제2 반도체 물질의 제1 부분을 제거하는 것, 제2 반도체 물질의 제2 부분을 노출시키기 위해 STI 영역의 제2 부분을 리세싱시키는 것, 및 중간 부분의 대향 측들 내로 연장하는 한 쌍의 노치들을 형성하기 위해 제2 반도체 물질의 제2 부분에 산화 공정을 실행하는 것을 포함하며, 상기 핀 구조물은 제1 격자 상수를 갖는 제1 반도체 물질을 포함하며, 상기 제2 반도체 물질은 제1 격자 상수보다 큰 제2 격자 상수를 가지며, 나머지 제2 반도체 물질은 반도체 라이너를 형성한다.
본 발명이 예 및 바람직한 실시예에 관해 설명되었지만, 본 발명은 설명된 실시예에 제한되지 않음을 인식해야 한다. 그와는 반대로, 이것은 다양한 수정 및 유사한 장치(당업자에게 명백한 바와 같은)를 포함하는 것으로 의도된다. 따라서 첨부된 청구범위의 범위는 이런 수정 및 유사한 장치 모두를 포함하기 위해 가장 넓은 해석과 일치되어야만 한다.

Claims (10)

  1. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)로서,
    주 표면을 포함하는 기판;
    상기 주 표면으로부터 돌출하며, 하부 부분, 상부 부분, 및 상기 하부 부분과 상기 상부 부분 사이의 중간 부분을 포함하며, 제1 격자 상수를 갖는 제1 반도체 물질을 포함하는 핀 구조물;
    상기 중간 부분의 대향 측들 내로 연장하는 한 쌍의 노치들;
    상기 제1 격자 상수보다 큰 제2 격자 상수를 갖는 제2 반도체 물질을 포함하는, 상기 하부 부분에 인접한 반도체 라이너
    를 포함하는 핀 전계 효과 트랜지스터(FinFET).
  2. 제1 항에 있어서, 상기 반도체 라이너는 상기 주 표면으로 연장하는 부분을 더 포함하는 것인 핀 전계 효과 트랜지스터(FinFET).
  3. 제1 항에 있어서, 상기 반도체 라이너의 제1 두께는, 상기 한 쌍의 노치들 중 하나의 노치의 제2 두께보다 작은 것인 핀 전계 효과 트랜지스터(FinFET).
  4. 제3 항에 있어서, 상기 제2 두께에 대한 상기 제1 두께의 비는 0.2 내지 0.9 인 것인 핀 전계 효과 트랜지스터(FinFET).
  5. 제1 항에 있어서, 상기 제2 반도체 물질은 SiGe 또는 SiGeB 를 포함하는 것인 핀 전계 효과 트랜지스터(FinFET).
  6. 제1 항에 있어서, 상기 제2 반도체 물질의 붕소 농도는 1*1019 원자/㎤ 내지 5*1020 원자/㎤ 인 것인 핀 전계 효과 트랜지스터(FinFET).
  7. 제1 항에 있어서, 상기 한 쌍의 노치들은 SiGeOx 또는 SiGeBOy 를 포함하는 것인 핀 전계 효과 트랜지스터(FinFET).
  8. 핀 전계 효과 트랜지스터(FinFET)로서,
    주 표면을 포함하는 기판;
    상기 주 표면으로부터 돌출하며, 하부 부분, 상부 부분, 및 상기 하부 부분과 상기 상부 부분 사이의 중간 부분을 포함하며, 제1 격자 상수를 갖는 제1 반도체 물질을 포함하는 핀 구조물;
    상기 중간 부분의 대향 측들 내로 연장하는 한 쌍의 노치들;
    제1 격자 상수보다 큰 제2 격자 상수를 갖는 제2 반도체 물질을 포함하는, 상기 하부 부분에 인접한 반도체 라이너; 및
    상기 반도체 라이너를 둘러싸는 아이솔레이션 구조물로서, 상기 아이솔레이션 구조물의 상부 표면은 상기 반도체 라이너와 상기 한 쌍의 노치들 중 하나의 노치와의 접촉 정점보다 높은 것인 상기 아이솔레이션 구조물
    을 포함하는 핀 전계 효과 트랜지스터(FinFET).
  9. 제8 항에 있어서, 상기 상부 표면과 상기 접촉 정점 간의 높이 차이는 1 nm 내지 10 nm 인 것인 핀 전계 효과 트랜지스터(FinFET).
  10. 핀 전계 효과 트랜지스터를 제조하는 방법으로서:
    기판을 제공하는 것;
    상기 기판의 주 표면으로부터 돌출하며, 하부 부분, 상부 부분, 및 상기 하부 부분과 상기 상부 부분 사이의 중간 부분을 포함하는 핀 구조물을 형성하는 것으로서, 상기 핀 구조물은 제1 격자 상수를 갖는 제1 반도체 물질을 포함하는 것인 상기 핀 구조물을 형성하는 것;
    상기 핀 구조물을 덮으며, 상기 제1 격자 상수보다 큰 제2 격자 상수를 가지는 제2 반도체 물질을 에피-성장시키는 것;
    상기 제2 반도체 물질을 둘러싸는 쉘로우 트렌치 아이솔레이션(shallow trench isolation; STI) 영역을 형성하는 것;
    상기 제2 반도체 물질의 제1 부분을 노출시키기 위해 상기 STI 영역의 제1 부분을 리세싱시키는 것;
    상기 상부 부분을 노출시키기 위해 상기 제2 반도체 물질의 제1 부분을 제거하는 것;
    상기 제2 반도체 물질의 제2 부분을 노출시키기 위해 상기 STI 영역의 제2 부분을 리세싱시키는 것; 및
    상기 중간 부분의 대향 측들 내로 연장하는 한 쌍의 노치들을 형성하기 위해 상기 제2 반도체 물질의 제2 부분에 산화 공정을 실행하는 것으로서, 남아있는 제2 반도체 물질은 반도체 라이너를 형성하는 것인 상기 산화 공정을 실행하는 것
    을 포함하는 핀 전계 효과 트랜지스터 제조 방법.
KR1020140191810A 2013-12-30 2014-12-29 반도체 디바이스의 반도체 라이너 KR101672603B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/144,219 US9142676B2 (en) 2013-12-30 2013-12-30 Semiconductor liner of semiconductor device
US14/144,219 2013-12-30

Publications (2)

Publication Number Publication Date
KR20150079442A true KR20150079442A (ko) 2015-07-08
KR101672603B1 KR101672603B1 (ko) 2016-11-03

Family

ID=53482818

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140191810A KR101672603B1 (ko) 2013-12-30 2014-12-29 반도체 디바이스의 반도체 라이너

Country Status (3)

Country Link
US (4) US9142676B2 (ko)
KR (1) KR101672603B1 (ko)
CN (1) CN104752186B (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9093531B2 (en) * 2013-06-11 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9142676B2 (en) 2013-12-30 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor liner of semiconductor device
US9349836B2 (en) * 2014-01-14 2016-05-24 International Business Machines Corporation Fin end spacer for preventing merger of raised active regions
US9245892B2 (en) * 2014-02-20 2016-01-26 International Business Machines Corporation Semiconductor structure having buried conductive elements
US9178067B1 (en) * 2014-04-25 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9406782B2 (en) * 2014-06-27 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9306067B2 (en) 2014-08-05 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Nonplanar device and strain-generating channel dielectric
US9515185B2 (en) * 2014-12-31 2016-12-06 Stmicroelectronics, Inc. Silicon germanium-on-insulator FinFET
US9306001B1 (en) * 2015-04-14 2016-04-05 International Business Machines Corporation Uniformly doped leakage current stopper to counter under channel leakage currents in bulk FinFET devices
US9711644B2 (en) 2015-09-14 2017-07-18 Globalfoundries Inc. Methods of making source/drain regions positioned inside U-shaped semiconductor material using source/drain placeholder structures
US10020395B2 (en) * 2015-09-14 2018-07-10 Globalfoundries Inc. Semiconductor device with gate inside U-shaped channel and methods of making such a device
CN106611787A (zh) * 2015-10-26 2017-05-03 联华电子股份有限公司 半导体结构及其制作方法
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US9773911B2 (en) * 2016-02-05 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and fabricating method thereof
US9786765B2 (en) * 2016-02-16 2017-10-10 Globalfoundries Inc. FINFET having notched fins and method of forming same
KR102558829B1 (ko) * 2016-06-13 2023-07-25 삼성전자주식회사 게이트 유전 구조체를 포함하는 반도체 소자
US10269938B2 (en) * 2016-07-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having a doped passivation layer
CN107919284B (zh) * 2016-10-10 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US10014296B1 (en) * 2017-04-14 2018-07-03 Globalfoundries Inc. Fin-type field effect transistors with single-diffusion breaks and method
US10157800B2 (en) * 2017-04-24 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
DE102018114209A1 (de) * 2017-07-31 2019-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Source -und-drain-struktur mit einem reduzierten kontaktwiderstand und einer verbesserten beweglichkeit
US10515952B2 (en) * 2017-08-04 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US11164974B2 (en) * 2017-09-29 2021-11-02 Intel Corporation Channel layer formed in an art trench
US10720527B2 (en) * 2018-01-03 2020-07-21 International Business Machines Corporation Transistor having an oxide-isolated strained channel fin on a bulk substrate
US11437372B2 (en) * 2019-09-26 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Liner structures
CN112864093B (zh) * 2019-11-26 2023-07-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20210121464A (ko) 2020-03-30 2021-10-08 삼성전자주식회사 핀을 포함하는 반도체 소자 및 이의 제조 방법
CN112382663B (zh) * 2020-10-12 2021-11-02 西安电子科技大学 一种抗单粒子效应的FinFET器件及制备方法
US11916151B2 (en) 2021-06-25 2024-02-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having fin with all around gate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070095062A (ko) * 2006-03-20 2007-09-28 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
JP2009259865A (ja) * 2008-04-11 2009-11-05 Toshiba Corp 半導体装置、およびその製造方法
US20120086053A1 (en) * 2010-10-08 2012-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US20120292672A1 (en) * 2011-05-19 2012-11-22 Globalfoundries Inc. Finfet integrated circuits and methods for their fabrication

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005007822B4 (de) * 2005-02-21 2014-05-22 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Tunnel-Feldeffekttransistor
US7592675B2 (en) * 2006-10-02 2009-09-22 Taiwan Semiconductor Manufacutring Company, Ltd. Partial FinFET memory cell
US8048723B2 (en) * 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8101486B2 (en) * 2009-10-07 2012-01-24 Globalfoundries Inc. Methods for forming isolated fin structures on bulk semiconductor material
US9953885B2 (en) 2009-10-27 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. STI shape near fin bottom of Si fin in bulk FinFET
US8395195B2 (en) * 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
GB201106750D0 (en) * 2011-04-21 2011-06-01 Glaxosmithkline Llc Novel compounds
JP5580355B2 (ja) * 2012-03-12 2014-08-27 株式会社東芝 半導体装置
US9006786B2 (en) * 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9576964B2 (en) * 2013-04-05 2017-02-21 International Businesss Machines Corporation Integrated fin and strap structure for an access transistor of a trench capacitor
US9093531B2 (en) * 2013-06-11 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US20150021681A1 (en) * 2013-07-16 2015-01-22 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US9142676B2 (en) * 2013-12-30 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor liner of semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070095062A (ko) * 2006-03-20 2007-09-28 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
JP2009259865A (ja) * 2008-04-11 2009-11-05 Toshiba Corp 半導体装置、およびその製造方法
US20120086053A1 (en) * 2010-10-08 2012-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US20120292672A1 (en) * 2011-05-19 2012-11-22 Globalfoundries Inc. Finfet integrated circuits and methods for their fabrication

Also Published As

Publication number Publication date
CN104752186A (zh) 2015-07-01
US20170117364A1 (en) 2017-04-27
US20190245040A1 (en) 2019-08-08
KR101672603B1 (ko) 2016-11-03
US20150357443A1 (en) 2015-12-10
US9142676B2 (en) 2015-09-22
CN104752186B (zh) 2018-05-15
US10727301B2 (en) 2020-07-28
US20150187944A1 (en) 2015-07-02
US10269901B2 (en) 2019-04-23
US9543418B2 (en) 2017-01-10

Similar Documents

Publication Publication Date Title
KR101672603B1 (ko) 반도체 디바이스의 반도체 라이너
US10998425B2 (en) FinFET structure and method for fabricating the same
US10084071B2 (en) Isolation structure of fin field effect transistor
US9343551B2 (en) Methods for manufacturing a fin structure of semiconductor device
KR101556450B1 (ko) 반도체 소자용 핀 구조체, 핀 전계 효과 트랜지스터 및 반도체 소자 제조방법
US10186602B2 (en) Fin structure of semiconductor device
KR101372603B1 (ko) 핀 전계 효과 트랜지스터의 게이트 스택
KR101412837B1 (ko) Ｆｉｎｆｅｔ 및 그 제조방법
US9530710B2 (en) Passivation structure of fin field effect transistor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right