CN112466871A - 包括集成的标准单元结构的集成电路 - Google Patents

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standard cell
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gate
standard
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白尚训
姜明吉
朴在浩
李昇映
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种集成电路包括第一有源区和第二有源区、在第一有源区和第二有源区上的第一标准单元和第二标准单元以及在第一标准单元和第二标准单元之间并包括第一绝缘隔离物和第二绝缘隔离物的填充单元。填充单元具有一个节距的尺寸。第一绝缘隔离物和第二绝缘隔离物彼此间隔开所述一个节距的尺寸。填充单元的第一绝缘隔离物设置在第一标准单元和填充单元之间的第一边界处。填充单元的第二绝缘隔离物设置在第二标准单元和填充单元之间的第二边界处。第一绝缘隔离物和第二绝缘隔离物将第一有源区的至少一部分分隔开，并将第二有源区的至少一部分分隔开。

Description

包括集成的标准单元结构的集成电路
技术领域
本发明构思涉及包括集成的标准单元结构的集成电路。
背景技术
可以使用标准单元来设计集成电路。具体地，集成电路的布图可以通过根据限定集成电路的数据布置标准单元并通过对所布置的标准单元进行布线来生成。这样的标准单元被预先设计并存储在单元库中。
随着半导体制造工艺的小型化，标准单元中的图案的尺寸可以减小，并且标准单元的尺寸也可以减小。
发明内容
本发明构思的实施方式提供一种集成电路，该集成电路可以使用填充单元来提高布图的集成度并改善所设计的半导体器件的性能和可靠性。
然而，本发明构思的实施方式不限于这里阐述的实施方式。通过参照下面给出的本发明构思的详细描述，本发明构思的以上和其它的实施方式对于本发明构思所属的领域内的普通技术人员将变得更加明显。
根据本发明的一示范性实施方式，一种集成电路包括：第一有源区，在第一方向上延伸；第二有源区，在第一方向上延伸并在与第一方向不同的第二方向上与第一有源区间隔开；第一标准单元，设置在第一有源区和第二有源区上，第一标准单元包括在第一有源区上的第一p型晶体管和在第二有源区上的第一n型晶体管；第二标准单元，设置在第一有源区和第二有源区上，第二标准单元包括在第一有源区上的第二p型晶体管和在第二有源区上的第二n型晶体管；以及填充单元，设置在第一标准单元和第二标准单元之间并包括第一绝缘隔离物和第二绝缘隔离物，第一绝缘隔离物和第二绝缘隔离物的每个在第二方向上延伸。填充单元具有一个节距的尺寸。第一绝缘隔离物和第二绝缘隔离物在第一方向上彼此间隔开所述一个节距的尺寸。填充单元的第一绝缘隔离物设置在第一标准单元和填充单元之间的第一边界处。填充单元的第二绝缘隔离物设置在第二标准单元和填充单元之间的第二边界处。第一绝缘隔离物和第二绝缘隔离物将第一有源区的至少一部分和第二有源区的至少一部分分隔开。
根据本发明的一示范性实施方式，一种集成电路包括：第一标准单元，包括第一p型晶体管和第一n型晶体管；第二标准单元，包括第二p型晶体管和第二n型晶体管并在第一方向上与第一标准单元间隔开；填充单元，设置在第一标准单元和第二标准单元之间并包括第一绝缘隔离物和第二绝缘隔离物；以及第三标准单元，在与第一方向不同的第二方向上与第一标准单元和填充单元间隔开，并包括第三p型晶体管和第三n型晶体管。填充单元具有一个节距的尺寸。第一绝缘隔离物和第二绝缘隔离物在第一方向上彼此间隔开所述一个节距的尺寸。填充单元的第一绝缘隔离物设置在第一标准单元和填充单元之间的边界处。填充单元的第二绝缘隔离物设置在第二标准单元和填充单元之间的边界处。第一p型晶体管和第二p型晶体管形成在第一有源区上。第一n型晶体管和第二n型晶体管形成在第二有源区上。第三标准单元包括设置在第三标准单元的第一边界处的第三绝缘隔离物。第一绝缘隔离物和第二绝缘隔离物将第一有源区的至少一部分分隔开。第一绝缘隔离物和第二绝缘隔离物将第二有源区的至少一部分分隔开。第三绝缘隔离物在第二方向上与第二绝缘隔离物对准。
根据本发明的一示范性实施方式，一种集成电路包括：第一标准单元，包括第一p型晶体管和第一n型晶体管；第二标准单元，包括第二p型晶体管和第二n型晶体管并在第一方向上与第一标准单元间隔开；填充单元，设置在第一标准单元和第二标准单元之间，并包括第一绝缘隔离物和第二绝缘隔离物；以及第三标准单元，在与第一方向不同的第二方向上与第一标准单元和填充单元间隔开，并包括第三p型晶体管和第三n型晶体管。填充单元具有一个节距的尺寸。第一绝缘隔离物和第二绝缘隔离物在第一方向上彼此间隔开所述一个节距的尺寸。填充单元的第一绝缘隔离物设置在第一标准单元和填充单元之间的边界处。填充单元的第二绝缘隔离物设置在第二标准单元和填充单元之间的边界处。第三标准单元包括彼此间隔开所述一个节距的尺寸的第一栅极堆叠和第二栅极堆叠。第一栅极堆叠在第二方向上与填充单元的第一绝缘栅极对准。第二栅极堆叠在第二方向上与填充单元的第二绝缘栅极对准。
根据本发明的一示范性实施方式，一种集成电路包括：第一标准单元，包括第一p型晶体管和第一n型晶体管；第二标准单元，包括第二p型晶体管和第二n型晶体管并在第一方向上与第一标准单元间隔开；填充单元，包括第一虚设栅极堆叠和第二虚设栅极堆叠，填充单元设置在第一标准单元和第二标准单元之间，其中第一虚设栅极堆叠和第二虚设栅极堆叠中的每个在与第一方向不同的第二方向上延伸；电源轨，在第一方向上延伸并且连接到第一虚设栅极堆叠和第二虚设栅极堆叠；以及单元分隔膜，沿着第一标准单元的边界、填充单元的边界和第二标准单元的边界在第一方向上延伸并与电源轨重叠。填充单元具有一个节距的尺寸。第一虚设栅极堆叠和第二虚设栅极堆叠在第一方向上彼此间隔开所述一个节距的尺寸。填充单元的第一虚设栅极堆叠设置在第一标准单元和填充单元之间的边界处。填充单元的第二虚设栅极堆叠设置在第二标准单元和填充单元之间的边界处。填充单元包括连接到第一虚设栅极堆叠的第一填充接触和连接到第二虚设栅极堆叠的第二填充接触。第一填充接触和第二填充接触与分隔膜重叠。
根据本发明的一示范性实施方式，一种集成电路包括：第一标准单元，包括第一p型晶体管和第一n型晶体管；第二标准单元，包括第二p型晶体管和第二n型晶体管并设置为在第一方向上彼此相邻；填充单元，包括设置在第一标准单元和第二标准单元之间的第一虚设栅极堆叠和第二虚设栅极堆叠，第一虚设栅极堆叠和第二虚设栅极堆叠在与第一方向不同的第二方向上延伸；以及电源轨，在第一方向上延伸并且连接到第一虚设栅极堆叠和第二虚设栅极堆叠。填充单元具有一个节距的尺寸。第一虚设栅极堆叠和第二虚设栅极堆叠在第一方向上彼此间隔开所述一个节距的尺寸。填充单元的第一虚设栅极堆叠设置在第一标准单元和填充单元之间的边界处。填充单元的第二虚设栅极堆叠设置在第二标准单元和填充单元之间的边界处。第一标准单元包括在第二方向上延伸的第一栅极堆叠。第二标准单元包括在第二方向上延伸的第二栅极堆叠。第一虚设栅极堆叠和第二虚设栅极堆叠中的每个的长度大于第一栅极堆叠和第二栅极堆叠中的每个的长度。
根据本发明的一示范性实施方式，一种集成电路包括：第一标准单元，包括第一p型晶体管和第一n型晶体管；第二标准单元，包括第二p型晶体管和第二n型晶体管并在第一方向上与第一标准单元间隔开；填充单元，包括设置在第一标准单元与第二标准单元之间的第一虚设栅极堆叠和第二虚设栅极堆叠、连接到第一虚设栅极堆叠的第一填充接触以及连接到第二虚设栅极堆叠的第二填充接触，第一虚设栅极堆叠和第二虚设栅极堆叠在不同于第一方向的第二方向上延伸；以及电源轨，在第一方向上延伸并且经由第一填充接触连接到第一虚设栅极堆叠并经由第二填充接触连接到第二虚设栅极堆叠。填充单元具有一个节距的尺寸。第一虚设栅极堆叠和第二虚设栅极堆叠在第一方向上彼此间隔开所述一个节距的尺寸。填充单元的第一虚设栅极堆叠设置在第一标准单元和填充单元之间的边界处。填充单元的第二虚设栅极堆叠设置在第二标准单元和填充单元之间的边界处。第一p型晶体管和第二p型晶体管形成在第一有源区上。第一n型晶体管和第二n型晶体管形成在第二有源区上。填充单元还包括在有源区分隔膜上的虚设栅极切割图案,有源区分隔膜在第一方向上延伸并插设在第一有源区和第二有源区之间。第一虚设栅极堆叠包括通过虚设栅极切割图案分隔开的第一部分和第二部分。第二虚设栅极堆叠包括通过虚设栅极切割图案分隔开的第一部分和第二部分。第一填充接触包括连接到第一虚设栅极堆叠的第一部分的第一上填充接触和连接到第一虚设栅极堆叠的第二部分的第一下填充接触。第二填充接触包括连接到第二虚设栅极堆叠的第一部分的第二上虚设接触和连接到第二虚设栅极堆叠的第二部分的第二下填充接触。第一上填充接触、第一下填充接触、第二上填充接触和第二下填充接触与沿着第一标准单元的边界、填充单元的边界和第二标准单元的边界在第一方向上延伸的单元分隔膜重叠。
其它特征和实施方式可以从以下详细描述、附图和权利要求而变得明显。
附图说明
通过参照附图详细描述本发明构思的示范性实施方式，本发明构思的以上和其它的方面和特征将变得更加明显，附图中：
图1至图3、图4A和图4B、图5A和图5B、图6A至图6C、图7A和图7B、图8、图9以及图10A和图10B是用于说明根据一些实施方式的集成电路的图；
图11是用于说明根据一些实施方式的集成电路的俯视图；
图12是用于说明根据一些实施方式的集成电路的俯视图；
图13是用于说明根据一些实施方式的集成电路的俯视图；
图14是用于说明根据一些实施方式的集成电路的俯视图；
图15至图18以及图19A和图19B是用于说明根据一些实施方式的集成电路的图；
图20至图24分别是用于说明根据一些实施方式的集成电路的图；
图25和图26分别是用于说明根据一些实施方式的集成电路的俯视图；
图27和图28分别是用于说明根据一些实施方式的集成电路的俯视图；以及
图29和图30是与用于设计根据一些实施方式的集成电路的布图的方法有关的图。
具体实施方式
在下面的描述中，提供形成在基板(图2的100)(例如半导体基板)上的各种实施方式的集成电路。集成电路具有包括各种标准单元的布图。标准单元是被预先设计以在各个集成电路的设计中被重复地使用的集成电路结构。有效的集成电路设计布图包括与标准单元的布置有关的预定规则，以增强预先设计的各种标准单元和电路的性能并减小电路面积。
根据一些实施方式的集成电路包括通过预定规则设置在集成电路布图中的一个或更多个标准单元。这样的标准单元在集成电路设计中被重复地使用。因此，标准单元根据制造技术被预先设计并存储在标准单元库中。集成电路设计者可以搜索这样的标准单元并使它们被包括在集成电路设计中，并且可以根据预定的布置规则将它们设置在集成电路布图中。
标准单元可以包括各种基本电路器件，诸如反相器、AND、NAND、OR、XOR和NOR，其在用于电子设备诸如中央处理单元(CPU)、图形处理单元(GPU)和片上系统(SOC)的数字电路设计中经常使用。标准单元可以包括在电路块(诸如触发器和锁存器)中经常使用的其它单元。
填充单元可以是集成电路的被插入在两个相邻的标准单元之间的设计块，以符合集成电路设计和集成电路制造规则。标准单元和填充单元的适当的设计和布置可以提高封装密度和电路性能。
图1至图10B是用于说明根据一些实施方式的集成电路的图。
图1是根据一些实施方式的集成电路的FEOL(前端工序)的俯视图。图2是沿着图1的线A-A截取的截面图。图3是沿着图1的线B-B截取的截面图。图4A和图4B分别是沿着图1的线C-C截取的截面图。图5A和图5B是根据一些实施方式的集成电路的俯视图，示出直到MOL(中间工序)。图6A和图6B分别是沿着图5A的线D1-D1截取的截面图。图6C是沿着图5B的线D2-D2截取的截面图。图7A和图7B是通过在第二方向Y上切割图5A和图5B的源极/漏极接触170和170_1而可见的各种视图。图8是根据一些实施方式的集成电路的俯视图，示出直到BEOL(后端工序)。图9是沿着图8的线E-E和F-F截取的截面图。图10A和图10B是沿着图8的线E-E和F-F截取的其它示范性截面图。
作为参考，在图4A和图4B中，X-X和Y-Y表示切割方向。图8可以是其中布线层形成在图5A所示的俯视图上的图。此外，图8仅示出连接到栅极接触和源极/漏极接触的通路(via)以及在通路上的M1金属层。
参照图1至图10B，根据一些实施方式的集成电路包括第一标准单元20、第二标准单元22和第一绝缘填充单元10以及单元栅极切割图案160。
在图1至图4中，第一标准单元20、第二标准单元22和第一绝缘填充单元10可以形成在基板100上。
基板100可以是硅基板或SOI(绝缘体上硅)。可选地，基板100可以包括但不限于硅锗、SGOI(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。
第一有源区112可以被限定在第一方向X上。第一有源区112可以由深沟槽DT限定。第一有源区112可以是其中形成p型晶体管(例如pFET)的区域。第一有源区112可以包括例如掺有n型杂质的阱区。
第一有源区112可以包括第一下有源区112B、第一上有源区112U和第一纳米片112NS。第一下有源区112B可以具有由深沟槽DT限定的侧壁。第一上有源区112U可以具有从第一下有源区112B突出的鳍形。第一上有源区112U可以具有由比深沟槽DT浅的沟槽限定的侧壁。第一纳米片112NS可以设置为与第一上有源区112U间隔开。尽管示出两个第一纳米片112NS，但是这仅是为了说明的方便，其数量不限于此。
第二有源区114可以被限定在第一方向X上。第二有源区114可以被限定为在第二方向Y上与第一有源区112间隔开。第一有源区112和第二有源区114可以被深沟槽DT分隔开。第二有源区114可以是其中形成n型晶体管(例如nFET)的区域。第二有源区114可以包括例如掺有p型杂质的阱区。
在图1和图8中，第二有源区114可以包括第二下有源区114B、第二上有源区114U和第二纳米片114NS。第二下有源区114B可以具有由深沟槽DT限定的侧壁。第二上有源区114U可以具有从第二下有源区114B突出的鳍形。第二上有源区114U可以具有由比深沟槽DT浅的沟槽限定的侧壁。该沟槽可以连接到深沟槽DT。第二纳米片114NS可以设置为与第二上有源区114U间隔开。尽管示出两个第二纳米片114NS，但是这仅为了说明的方便，其数量不限于此。
第一标准单元20、第二标准单元22和第一绝缘填充单元10中的每个可以包括第一有源区112和第二有源区114。
有源区分隔膜105可以形成在基板100上。有源区分隔膜105可以插设在第一有源区112和第二有源区114之间。有源区分隔膜105可以在第一有源区112和第二有源区114之间在第一方向X上延伸。有源区分隔膜105可以填充将第一有源区112和第二有源区114分隔开的深沟槽DT。
单元分隔膜106可以形成在基板100上。单元分隔膜106可以填充将第一有源区112和第二有源区114分隔开的深沟槽DT。单元分隔膜106可以沿着第一标准单元20的边界、第二标准单元22的边界和第一绝缘填充单元10的边界在第一方向X上延伸。有源区分隔膜105和单元分隔膜106中的每个可以包括绝缘材料。
有源区分隔膜105和单元分隔膜106可以包括填充限定第一有源区112和第二有源区114的深沟槽DT的绝缘材料。在下面的描述中，有源区分隔膜105可以是设置在单个标准单元中包括的第一有源区112和第二有源区114之间的绝缘材料膜。例如，有源区分隔膜105将被描述为设置在单元内部的绝缘材料膜。单元分隔膜106可以是不设置在单元内部的绝缘材料膜，而是沿着所述单元边界当中的在第一方向X上延伸的单元边界延伸。例如，单元分隔膜106将被描述为沿着单元边界设置的绝缘材料膜。
根据一些实施方式的集成电路可以包括多个栅极堆叠120和多个绝缘栅极150。栅极堆叠120和绝缘栅极150可以在第二方向Y上延伸。栅极堆叠120和绝缘栅极150可以设置为在第一方向X上彼此相邻。所述多个绝缘栅极150也可以被称为多个绝缘隔离物。
设置为在第一方向X上相邻的栅极堆叠120和绝缘栅极150可以彼此间隔开1CPP(contacted poly pitch，接触多晶硅节距)。作为一示例，两个相邻的栅极堆叠120可以分隔开1CPP。作为另一示例，彼此相邻的栅极堆叠120和绝缘栅极150可以彼此间隔开1CPP。作为另一示例，两个相邻的绝缘栅极150可以彼此间隔开1CPP。
例如，假设存在彼此相邻的第一栅极堆叠和第二栅极堆叠。如果在第二方向Y上延伸的第一栅极堆叠的中心线与在第二方向Y上延伸的第二栅极堆叠的中心线之间的距离为1CPP，则这表示没有其它的栅极堆叠或绝缘栅极设置在第一栅极堆叠和第二栅极堆叠之间。
栅极堆叠120和绝缘栅极150可以设置在第一有源区112和第二有源区114之上。栅极堆叠120和绝缘栅极150可以从第一有源区112延伸到第二有源区114。栅极堆叠120和绝缘栅极150可以与有源区分隔膜105交叉。栅极堆叠120的一部分和绝缘栅极150的一部分可以延伸到单元分隔膜106的顶部。如图3所示，绝缘栅极150的底表面低于单元分隔膜106的上表面，并且单元分隔膜106的上表面高于有源区分隔膜105的上表面。
栅极堆叠120可以包括栅电极122、栅极绝缘膜124、栅极间隔物126和栅极覆盖膜128。本发明不限于此。在一示例实施方式中，栅极堆叠120可以不包括栅极覆盖膜128。栅极间隔物126可以限定其中可以形成栅极绝缘膜124和栅电极122的栅极沟槽。栅极间隔物126可以包括例如绝缘材料。栅极绝缘膜124可以沿着第一纳米片112NS的周边形成。尽管没有示出，但是栅极绝缘膜124可以沿着第二纳米片(图9的114NS)的周边形成。栅极绝缘膜124可以包括例如硅氧化物或高介电常数材料中的至少一种。高介电常数材料可以是例如具有大于硅氧化物的介电常数的材料。栅电极122可以形成在栅极绝缘膜124上。栅电极122可以包裹在第一纳米片112NS的周围。尽管没有示出，但是栅电极122可以包裹在第二纳米片(图9的114NS)周围。栅电极122可以包括例如金属(其表示包括包含两种或更多种金属的金属合金)、金属氮化物、金属碳化物、金属硅化物和半导体材料中的至少一种。栅极覆盖膜128可以设置在栅电极122上。栅极覆盖膜128可以包括例如绝缘材料。
绝缘栅极150可以将第一有源区112的至少一部分分隔开并将第二有源区114的至少一部分分隔开。绝缘栅极150可以将第一有源区112的第一上有源区112U分隔开。尽管绝缘栅极150被示出为将第一有源区112中的第一下有源区112B的一部分分隔开，但是实施方式不限于此。绝缘栅极150可以将第一下有源区112B完全分隔开以用于相邻元件的电分离。尽管没有示出，但是绝缘栅极150可以将第二有源区114中的第二上有源区114U分隔开，并可以将第二下有源区114B的一部分分隔开。考虑到用于形成绝缘栅极150的制造工艺，在去除第一有源区112的至少一部分和第二有源区114的至少一部分之后，绝缘材料填充在从其去除第一有源区112和第二有源区114的部分中。因此，可以形成绝缘栅极150。因此，绝缘栅极150的侧壁的一部分可以与第一有源区112和第二有源区114接触。绝缘栅极150的侧壁的一部分可以与被包括在第一有源区112和第二有源区114中的半导体材料膜接触。除非上下文另外指示，如这里使用的术语“接触”是指直接连接(即触碰)。
绝缘栅极150可以与有源区分隔膜105交叉。绝缘栅极150可以设置在有源区分隔膜105上。绝缘栅极150的一部分可以进入有源区分隔膜105。在形成绝缘栅极150的工艺中，可以去除有源区分隔膜105的一部分。因此，绝缘栅极150的一部分可以进入有源区分隔膜105。栅极间隔物126可以设置在绝缘栅极150的侧壁上。绝缘栅极150可以包括例如绝缘材料。尽管绝缘栅极150被示出为单个膜，但是实施方式不限于此。
在根据一些实施方式的集成电路中，在第二方向Y上延伸的绝缘栅极150的至少一部分可以设置在两个相邻的标准单元之间的边界处并将这两个相邻的标准单元分隔开。绝缘栅极150不仅可以设置在标准单元的边界中，而且可以设置在标准单元内部。然而，在下文，绝缘栅极150将被描述为设置在标准单元的在第二方向Y上延伸的边界处。
半导体图案130可以形成在彼此相邻的栅极堆叠120和绝缘栅极150之间。半导体图案130可以通过去除有源区112和114中的一些以形成凹陷、然后通过外延生长工艺填充该凹陷来形成。半导体图案130可以形成在第一有源区112上。在图6A和图6B中，半导体图案130可以形成在第一有源区112和第二有源区114上。半导体图案130的至少一部分可以被包括在晶体管的源极/漏极区域中。形成在第一有源区112上的半导体图案130可以掺有与形成在第二有源区114上的半导体图案130不同的导电类型的杂质。半导体图案130也可以形成在彼此相邻的绝缘栅极150之间。
单元栅极切割图案160可以设置在单元分隔膜106上。单元栅极切割图案160可以在第一方向X上延伸。单元栅极切割图案160可以沿着第一标准单元20的边界、第一绝缘填充单元10的边界和第二标准单元22的边界在第一方向X上延伸。栅极堆叠120和绝缘栅极150可以设置于在第二方向Y上彼此间隔开的单元栅极切割图案160之间。单元栅极切割图案160可以包括例如绝缘材料。
单元栅极切割图案160可以在单元的边界处切割栅极堆叠120或绝缘栅极150。单元栅极切割图案160可以与栅极堆叠120和绝缘栅极150接触。单元栅极切割图案160可以与栅极堆叠120的在第一方向X上延伸的短侧和绝缘栅极150的在第一方向X上延伸的短侧接触。第一标准单元20、第一绝缘填充单元10和第二标准单元22还可以包括沿着在第一方向X上延伸的边界形成的单元栅极切割图案160。
在图4A中，栅极绝缘膜124可以不形成在单元栅极切割图案160的侧壁上。本发明不限于此。在如图4B所示的示例实施方式中，栅极绝缘膜124可以沿着单元栅极切割图案160的侧壁延伸。这样的差异可以根据在哪个阶段形成单元栅极切割图案160而变化。当在形成栅电极122之后形成单元栅极切割图案160时，如图4A所示，栅极绝缘膜124可以不形成在单元栅极切割图案160的侧壁上。另一方面，当在制作栅电极122(用于形成栅电极122的模制栅极阶段)之前形成单元栅极切割图案160时，如图4B所示，栅极绝缘膜124可以沿着单元栅极切割图案160的侧壁延伸。
第一绝缘填充单元10可以设置在第一标准单元20和第二标准单元22之间。第一标准单元20和第二标准单元22可以设置为在第一方向X上彼此相邻，并且第一绝缘填充单元10插设在它们之间。第一绝缘填充单元10和第一标准单元20之间的边界在第二方向Y上延伸，并且第一绝缘填充单元10和第二标准单元22之间的边界在第二方向Y上延伸。
第一绝缘填充单元10可以包括与第一有源区112和第二有源区114交叉并在第一方向X上彼此相邻的两个绝缘栅极150。每个绝缘栅极150可以位于第一绝缘填充单元10的在第二方向Y上延伸的边界处。
第一绝缘填充单元10可以在第一方向X上具有一个节距的尺寸。所述一个节距的尺寸可以是1CPP(接触多晶硅节距)。例如，当第一绝缘填充单元10具有在第二方向Y上延伸的第一填充单元边界和第二填充单元边界时，第一绝缘填充单元10可以在第一方向X上从第一填充单元边界延伸所述一个节距的尺寸到第二填充单元边界。
为了便于描述，第一标准单元20可以在第一方向X上具有5CPP的宽度。第一标准单元20可以由彼此间隔开5CPP的距离的两个绝缘栅极150限定。四个栅极堆叠120可以设置在第一标准单元20中。例如，四个栅极堆叠120可以在第一方向X上设置在限定第一标准单元20的两个绝缘栅极150之间。第一标准单元20可以与第一绝缘填充单元10形成边界。第一绝缘填充单元10可以在第一绝缘填充单元10的两个绝缘栅极150中的一个中与第一标准单元20形成边界。彼此相邻的第一标准单元20和第一绝缘填充单元10可以共用公共边界处的绝缘栅极150。第一标准单元20还可以包括与所述两个绝缘栅极150中的所述一个间隔开5CPP并位于与第一绝缘填充单元10不同的边界处的绝缘栅极150。第一标准单元20可以包括设置在位于第一标准单元20的边界处的绝缘栅极150之间的一个或更多个(例如四个)栅极堆叠120。在图1中，第一标准单元20可以具有5CPP的宽度。
第二标准单元22可以与第一绝缘填充单元10形成边界。第一绝缘填充单元10可以在第一绝缘填充单元10的所述两个绝缘栅极150中的另一个中与第二标准单元22形成边界。彼此相邻的第二标准单元22和第一绝缘填充单元10可以共用公共边界处的绝缘栅极150。第二标准单元22还可以包括与所述两个绝缘栅极150中的所述另一个间隔开5CPP并位于与第一绝缘填充单元10不同的边界处的绝缘栅极150。第二标准单元22可以包括设置在位于第二标准单元22的边界处的绝缘栅极150之间的一个或更多个(例如四个)栅极堆叠120。在图1中，第二标准单元22可以具有5CPP的宽度。
第一标准单元20还可以包括第一有源区112的第一部分和第二有源区114的第一部分。第一标准单元20中包括的栅极堆叠120可以与第一有源区112的第一部分和第二有源区114的第一部分相交。第一标准单元20可以包括集成的第一p型晶体管132和第一n型晶体管134。在一示例实施方式中，第一p型晶体管132和第一n型晶体管134可以彼此连接以实现第一标准单元20的预期功能。第一p型晶体管132可以形成在栅极堆叠120与第一有源区112的第一部分彼此相交的位置，第一n型晶体管134可以形成在栅极堆叠120与第二有源区114的第一部分彼此相交的位置。例如，每个第一p型晶体管132可以包括栅电极122、作为沟道区的第一纳米片112NS以及作为源极/漏极区域的半导体图案130。
第二标准单元22还可以包括第一有源区112的第二部分和第二有源区114的第二部分。第二标准单元22中包括的栅极堆叠120可以与第一有源区112的第二部分和第二有源区114的第二部分相交。第二标准单元22可以包括集成的第二p型晶体管136和第二n型晶体管138。第二p型晶体管136可以形成在栅极堆叠120与第一有源区112的第二部分彼此相交的位置，第二n型晶体管138可以形成在栅极堆叠120与第二有源区114的第二部分彼此相交的位置。例如，每个第二p型晶体管136可以包括栅电极122、作为沟道区的第一纳米片112NS以及作为源极/漏极区域的半导体图案130。
第一p型晶体管132和第二p型晶体管136分别形成在第一有源区112的第一部分和第一有源区112的第二部分上，第一n型晶体管134和第二n型晶体管138分别形成在第二有源区114的第一部分和第二有源区114的第二部分上。
设置在第一标准单元20和第二标准单元22之间的第一绝缘填充单元10包括彼此间隔开例如1CPP的两个绝缘栅极150。由于每个绝缘栅极150将第一有源区112和第二有源区114中的至少一些分隔开，所以第一有源区112和第二有源区114可以分别在第一方向X上被分成至少三个部分。例如，除了第一有源区112的第一部分和第二部分之外，第一有源区112的至少三个部分还可以包括设置在第一绝缘填充单元10中的第三部分。类似地，除了第二有源区114的第一部分和第二部分之外，第二有源区114的至少三个部分还可以包括设置在第一绝缘填充单元10中的第三部分。半导体图案130可以设置在第一绝缘填充单元10中包括的所述两个绝缘栅极150之间。在第一绝缘填充单元10中，半导体图案130可以设置在第一有源区112和第二有源区114中且在第一绝缘填充单元10的所述两个绝缘栅极150之间。
第一标准单元20、第二标准单元22和第一绝缘填充单元10还可以包括单元栅极切割图案160。单元栅极切割图案160可以沿着第一标准单元20的在第一方向X上延伸的边界、第一绝缘填充单元10的在第一方向X上延伸的边界以及第二标准单元22的在第一方向X上延伸的边界延伸。单元栅极切割图案160可以与包括在第一标准单元20中的栅极堆叠120、包括在第二标准单元22中的栅极堆叠120以及包括在第一绝缘填充单元10中的绝缘栅极150接触。在一示例实施方式中，单元栅极切割图案160可以包括在第二方向Y上彼此间隔开的上单元栅极切割图案和下单元栅极切割图案。上单元栅极切割图案可以与第一标准单元20的第一侧接触，下单元栅极切割图案可以与第一标准单元20的在第二方向Y上与第一侧相反的第二侧接触。上单元栅极切割图案可以与第二标准单元22的第一侧接触，下单元栅极切割图案可以与第二标准单元22的在第二方向Y上与第一侧相反的第二侧接触。上单元栅极切割图案可以与第一绝缘填充单元10的第一侧接触，下单元栅极切割图案可以与第一绝缘填充单元10的在第二方向Y上与第一侧相反的第二侧接触。
在图5A至图7B中，根据一些实施方式的集成电路可以包括源极/漏极接触170、170_1和170_2以及栅极接触175。
源极/漏极接触170、170_1和170_2可以设置在第一有源区112和第二有源区114上。源极/漏极接触170、170_1和170_2可以连接到形成在第一有源区112和第二有源区114上的半导体图案130。源极/漏极接触170、170_1和170_2可以包括正常源极/漏极接触170、延伸源极/漏极接触170_1和填充源极/漏极接触170_2。正常源极/漏极接触170可以通常与第一有源区112或第二有源区114重叠。例如，正常源极/漏极接触170可以指的是第一有源区112中的源极/漏极接触或第二有源区114中的源极/漏极接触。延伸源极/漏极接触170_1的一部分可以延伸到单元分隔膜106和单元栅极切割图案160的顶部。延伸源极/漏极接触170_1可以连接到将在后面描述的电源轨(图8的195_1和195_2)。填充源极/漏极接触170_2可以设置在第一绝缘填充单元10的绝缘栅极150之间。填充源极/漏极接触170_2可以不电连接到形成在高于填充源极/漏极接触170_2的水平处的布线层。
栅极接触175形成在栅极堆叠120上，但是不形成在绝缘栅极150上。栅极接触175可以连接到栅极堆叠120。例如，栅极接触175可以电连接到栅极堆叠120的栅电极122。
栅极接触175可以设置在第一有源区112、第二有源区114或有源区分隔膜105上。在根据一些实施方式的集成电路中，一些栅极接触175可以设置在第一有源区112上，一些栅极接触175可以设置在第二有源区114上。
第一标准单元20和第二标准单元22中的每个可以包括正常源极/漏极接触170、延伸源极/漏极接触170_1和栅极接触175。
在图5A、图6A和图6B中，第一绝缘填充单元10可以包括填充源极/漏极接触170_2。在图5B和图6C中，第一绝缘填充单元10不包括填充源极/漏极接触170_2。
在图6A中，填充源极/漏极接触170_2可以包括接触阻挡膜170a和接触填充膜170b。接触填充膜170b可以填充由接触阻挡膜170a限定的沟槽。另一方面，在图6B中，接触阻挡膜170a可以仅形成在半导体图案130和接触填充膜170b之间，而可以不形成在层间绝缘膜190和接触填充膜170b之间。正常源极/漏极接触170和延伸源极/漏极接触170_1也可以具有如图6A或图6B所示的形状。在随后的附图中，接触阻挡膜170a和接触填充膜170b被示出为一个膜而没有区分。
图7A和图7B示出源极/漏极接触170和170_1的示范性截面。图7A和图7B可以是在第二方向Y上截取的截面图。由于栅极接触175设置在第一有源区112或第二有源区114中，所以应当考虑到栅极接触175与源极/漏极接触170和170_1之间的紧的裕度。例如，根据栅极接触175是否位于源极/漏极接触170和170_1周围，源极/漏极接触170和170_1的截面可以具有L形(图7A)或可以具有倒置的T形(图7B)。如果栅极接触175没有设置在源极/漏极接触170和170_1周围，则源极/漏极接触170和170_1可以具有如图6A和图6B所示的截面。
在图8至图10B中，根据一些实施方式的集成电路可以包括源极/漏极通路180和180_1、栅极通路185、布线图案195以及电源轨195_1和195_2。第一标准单元20和第二标准单元22中的每个可以包括源极/漏极通路180和180_1、栅极通路185、布线图案195以及电源轨195_1和195_2。
栅极通路185可以形成在栅极接触175上。栅极通路185可以连接栅极接触175和布线图案195。源极/漏极通路180和180_1可以形成在源极/漏极接触170和170_1上。源极/漏极通路180和180_1可以连接到源极/漏极接触170和170_1中的至少一些。源极/漏极通路180和180_1可以包括：正常通路180，连接正常源极/漏极接触170和布线图案195；以及电源轨通路180_1，连接延伸源极/漏极接触170_1和电源轨195_1和195_2。电源轨通路180_1可以与延伸源极/漏极接触170_1的一部分重叠，在第二方向Y上从延伸源极/漏极接触170_1进一步延伸到电源轨195_1和195_2上。
布线图案195和电源轨195_1和195_2可以在第一方向X上延伸。电源轨195_1和195_2可以包括第一电压供应到其的上电源轨195_1和第二电压供应到其的下电源轨195_2。上电源轨195_1可以向p型晶体管供应电力，下电源轨195_2可以向n型晶体管供应电力。
连接栅极接触175和布线图案195的结构以及连接源极/漏极接触170和170_1与布线图案195和电源轨195_1和195_2的结构可以不具有如图9所示的结构。
在图10A中，中间接触176可以插设在源极/漏极通路180和180_1与源极/漏极接触170和170_1之间。中间接触176也可以插设在栅极通路185和栅极接触175之间。尽管布线图案195和栅极通路185被示出为具有集成的结构，但是本发明不限于此。布线图案195和栅极通路185可以被阻挡膜分开。
在图10B中，源极/漏极接触170和170_1可以在没有源极/漏极通路180和180_1的情况下连接到布线图案195以及电源轨195_1和195_2。栅极接触175可以在没有栅极通路185的情况下连接到布线图案195。
图11是用于说明根据一些实施方式的集成电路的俯视图。在以下的描述和附图中，将仅说明栅极堆叠120、绝缘栅极150、第一有源区112、第二有源区114和单元栅极切割图案160。此外，将简化或省略使用图1至图10B说明的部分的重复内容。
参照图11，根据一些实施方式的集成电路可以包括第一绝缘填充单元10、第二绝缘填充单元12、第三标准单元24、第四标准单元26、第五标准单元28和第六标准单元30。
第一绝缘填充单元10和第二绝缘填充单元12可以在第一方向X上具有1CPP的宽度。第三标准单元24、第四标准单元26和第五标准单元28可以在第一方向X上具有3CPP的宽度。第六标准单元30可以在第一方向X上具有2CPP的宽度。当第一绝缘填充单元10、第二绝缘填充单元12、第三标准单元24、第五标准单元28和第六标准单元30在第二方向Y上具有高度B时，第四标准单元26可以具有高度2B。
第一绝缘填充单元10、第二绝缘填充单元12、第三标准单元24、第四标准单元26、第五标准单元28和第六标准单元30中的每个可以包括位于边界上的绝缘栅极150。
第一绝缘填充单元10和第二绝缘填充单元12中的每个包括两个绝缘栅极150。第三标准单元24可以设置在第一绝缘填充单元10和第二绝缘填充单元12之间。第三标准单元24可以在第一方向X上与第一绝缘填充单元10和第二绝缘填充单元12相邻。第三标准单元24可以在第一绝缘填充单元10的一个绝缘栅极150中与第一绝缘填充单元10形成第一边界，并可以在第二绝缘填充单元12的一个绝缘栅极150中与第二绝缘填充单元12形成第二边界，该第二边界在第一方向X上与第一边界相反。
第六标准单元30可以在第二方向Y上与第一绝缘填充单元10相邻。第五标准单元28可以在第一方向X上与第六标准单元30相邻。第五标准单元28可以在第二方向Y上与第二绝缘填充单元12相邻。第五标准单元28可以与第六标准单元30形成边界。绝缘栅极150可以位于第五标准单元28和第六标准单元30之间的边界处。例如，第五标准单元28和第六标准单元30可以共用公共边界处的绝缘栅极150。
包括在第六标准单元30中的栅极堆叠120可以在第二方向Y上与第一绝缘填充单元10的两个绝缘栅极150中的与第三标准单元24形成边界的一个对准。第五标准单元28的两个栅极堆叠120中的一个可以在第二方向Y上与第二绝缘填充单元12的两个绝缘栅极150中的与第三标准单元24形成边界的一个对准。
单元栅极切割图案160可以设置在第三标准单元24和第五标准单元28之间以及在第三标准单元24和第六标准单元30之间。单元栅极切割图案160可以与包括在第一绝缘填充单元10、第二绝缘填充单元12、第三标准单元24、第五标准单元28和第六标准单元30中的绝缘栅极150和/或栅极堆叠120接触。例如，第一绝缘填充单元10可以在单元栅极切割图案160中形成与第六标准单元30的边界。
第四标准单元26可以在第一绝缘填充单元10的绝缘栅极150中形成与第一绝缘填充单元10的边界。此外，第四标准单元26可以形成与第六标准单元30的边界。包括在第四标准单元26中的绝缘栅极150可以位于第四标准单元26和第六标准单元30之间的边界处。位于第一绝缘填充单元10和第四标准单元26之间的边界处的绝缘栅极150可以在第二方向Y上与位于第四标准单元26和第六标准单元30之间的边界处的绝缘栅极150间隔开。位于第一绝缘填充单元10和第四标准单元26之间的边界处的绝缘栅极150可以在第二方向Y上与位于第四标准单元26和第六标准单元30之间的边界处的绝缘栅极150对准。位于第一绝缘填充单元10与第四标准单元26之间的边界处的绝缘栅极150可以通过单元栅极切割图案160而与位于第四标准单元26与第六标准单元30之间的边界处的绝缘栅极150分隔开。
由于第四标准单元26形成与第一绝缘填充单元10和第六标准单元30的边界，所以第四标准单元26在第二方向Y上的高度可以是第一绝缘填充单元10在第二方向Y上的高度和第六标准单元30在第二方向Y上的高度之和。
此外，第一绝缘填充单元10在第一方向X上的宽度、第三标准单元24在第一方向X上的宽度以及第二绝缘填充单元12在第一方向X上的宽度之和可以与第五标准单元28在第一方向X上的宽度和第六标准单元30在第一方向X上的宽度之和相同。例如，集成电路布图的密度可以通过适当地使用具有1CPP宽度的绝缘填充单元10和12来提高。
设置在第三标准单元24与第五标准单元28之间以及在第三标准单元24与第六标准单元30之间的单元栅极切割图案160可以不延伸到第四标准单元26的内部。
第三标准单元24、第四标准单元26、第五标准单元28和第六标准单元30可以包括分别形成在第一有源区112和第二有源区114上的p型晶体管和n型晶体管。
上述的第三标准单元24、第四标准单元26、第五标准单元28和第六标准单元30在第一方向X上的宽度和在第二方向Y上的高度是示范性的，因此不限于此。在一示例实施方式中，具有与如上所述的那些不同的在第一方向X上的宽度和在第二方向Y上的高度的标准单元和绝缘填充单元被结合以允许集成电路布图具有正方形或矩形形状。
图12是用于说明根据一些实施方式的集成电路的俯视图。图13是用于说明根据一些实施方式的集成电路的俯视图。图14是用于说明根据一些实施方式的集成电路的俯视图。在以下的描述和附图中，将仅通过栅极堆叠120、绝缘栅极150、第一有源区112、第二有源区114和单元栅极切割图案160来描述。此外，将简化或省略使用图1至图11说明的部件的重复内容。
参照图12至图14，根据一些实施方式的集成电路可以包括第一绝缘填充单元10、第三标准单元24、第七标准单元32、第八标准单元34和第九标准单元36。
第三标准单元24、第七标准单元32、第八标准单元34和第九标准单元36可以在第一方向X上具有3CPP的宽度。第三标准单元24、第七标准单元32、第八标准单元34和第九标准单元36可以具有位于边界处的绝缘栅极150。此外，第三标准单元24、第七标准单元32、第八标准单元34和第九标准单元36中的每个可以包括两个栅极堆叠120。
第一绝缘填充单元10可以与在第一方向X上彼此相邻的第三标准单元24和第七标准单元32形成边界。第三标准单元24和第七标准单元32中的每个可以在第一绝缘填充单元10中包括的绝缘栅极150中形成与第一绝缘填充单元10的边界。
第八标准单元34可以设置为在第二方向Y上与第一绝缘填充单元10相邻。第九标准单元36可以设置为在第二方向Y上与第一绝缘填充单元10相邻。第一绝缘填充单元10可以设置在第八标准单元34和第九标准单元36之间。
在图12中，第一绝缘填充单元10的绝缘栅极150可以在第二方向Y上分别与包括在第八标准单元34中的栅极堆叠120对准。第一绝缘填充单元10的绝缘栅极150可以在第二方向Y上分别与包括在第九标准单元36中的栅极堆叠120对准。
在图13中，第一绝缘填充单元10的两个绝缘栅极150中的位于与第三标准单元24的边界上的一个可以在第二方向Y上与第八标准单元34的栅极堆叠120对准。第一绝缘填充单元10的两个绝缘栅极150中的位于与第七标准单元32的边界上的另一个可以在第二方向Y上与位于第八标准单元34的边界上的绝缘栅极150对准。然而，第一绝缘填充单元10的两个绝缘栅极150中的所述另一个可以在第二方向Y上与包括在第九标准单元36中的栅极堆叠120对准。
在图14中，第一绝缘填充单元10的两个绝缘栅极150中的位于与第三标准单元24的边界上的一个可以在第二方向Y上与第八标准单元34的栅极堆叠120对准。第一绝缘填充单元10的两个绝缘栅极150中的位于与第七标准单元32的边界上的另一个可以在第二方向Y上与位于第八标准单元34的边界上的绝缘栅极150对准。第一绝缘填充单元10的两个绝缘栅极150中的位于与第三标准单元24的边界上的所述一个可以在第二方向Y上与位于第九标准单元36的边界上的绝缘栅极150对准。第一绝缘填充单元10的两个绝缘栅极150中的位于与第七标准单元32的边界上的所述另一个可以在第二方向Y上与第九标准单元36的栅极堆叠120对准。
第三标准单元24、第七标准单元32、第八标准单元34和第九标准单元36中的每个可以包括分别形成在第一有源区112和第二有源区114上的p型晶体管和n型晶体管。
上述的第三标准单元24、第七标准单元32、第八标准单元34和第九标准单元36在第一方向X上的宽度是示范性的，因此不限于此。
图15至图19A和图19B是用于说明根据一些实施方式的集成电路的图。
图15是集成电路的俯视图，用于说明根据一些实施方式的集成电路。图16是沿着图15的线G-G截取的截面图。图17是沿着图15的线H-H截取的截面图。图18是沿着图15的线I-I截取的截面图。图19A和图19B是示出浮置(或虚设)栅极切割图案中的栅电极的平面图的示范性视图。在下面的描述中将简化或省略以上说明的部件的重复内容。
参照图15至图19A和图19B，根据一些实施方式的集成电路可以包括第十标准单元42、第十一标准单元44和导电填充单元40。
集成电路可以包括多个栅极堆叠120和多个浮置栅极堆叠125、125_1和125_2。栅极堆叠120和浮置栅极堆叠125、125_1和125_2可以沿着第二方向Y延伸。栅极堆叠120和浮置栅极堆叠125、125_1和125_2可以设置为在第一方向X上彼此相邻。栅极堆叠120和浮置栅极堆叠125、125_1和125_2可以在第一方向上彼此间隔开1CPP。所述多个浮置栅极堆叠125、125_1和125_2也可以被称为多个虚设栅极堆叠。如这里使用的，术语“虚设”用于指具有与其它部件相同或相似的结构和形状但是不具有实质功能并仅作为图案存在于器件中的部件。
浮置栅极堆叠125、125_1和125_2中的每个可以具有与栅极堆叠120的堆叠结构相同的堆叠结构。浮置栅极堆叠125、125_1和125_2中的每个可以包括栅电极(图2的122)、栅极绝缘膜(图2的124)、栅极间隔物(图2的126)和栅极覆盖膜128。
浮置栅极堆叠125、125_1和125_2可以设置在第一有源区112和第二有源区114之上。浮置栅极堆叠125、125_1和125_2可以从第一有源区112延伸到第二有源区114，并可以与有源区分隔膜105交叉。浮置栅极堆叠125、125_1和125_2中的一些可以延伸到单元分隔膜106的顶部。在根据一些实施方式的集成电路中，浮置栅极堆叠125、125_1和125_2中的至少一些可以设置在标准单元的在第二方向Y上延伸的边界处以将该标准单元和与其相邻的其它标准单元电分离。浮置栅极堆叠125、125_1和125_2可以将彼此相邻的标准单元电分离，而不是将标准单元物理地分离。尽管浮置栅极堆叠125、125_1和125_2具有与栅极堆叠120的结构相同的结构，但是由于浮置栅极堆叠125、125_1和125_2连接到电源轨195_1和195_2，所以浮置栅极堆叠125、125_1和125_2不用作晶体管的栅极。浮置栅极堆叠125、125_1和125_2不仅可以设置在标准单元的边界处，而且可以设置在标准单元内部。然而，在下文，浮置栅极堆叠125、125_1和125_2将被描述为设置在标准单元的在第二方向Y上延伸的边界处。
单元栅极切割图案160可以设置在单元分隔膜106上。单元栅极切割图案160可以沿着第十标准单元42的边界、导电填充单元40的边界和第十一标准单元44的边界在第一方向X上延伸。栅极堆叠120和浮置栅极堆叠125、125_1和125_2可以设置于在第二方向Y上彼此间隔开的单元栅极切割图案160之间。单元栅极切割图案160可以切割在单元的边界处的栅极堆叠120或浮置栅极堆叠125、125_1和125_2。单元栅极切割图案160可以与栅极堆叠120和浮置栅极堆叠125、125_1和125_2接触。
浮置(或虚设)栅极切割图案165可以设置在有源区分隔膜105上。浮置栅极切割图案165可以将浮置栅极堆叠125、125_1和125_2切割成两个部分。浮置栅极堆叠125、125_1和125_2的由浮置栅极切割图案165分开的两个部分彼此电绝缘。浮置栅极切割图案165与分成两个部分的浮置栅极堆叠125、125_1和125_2接触。浮置栅极切割图案165可以包括例如绝缘材料。在制造工艺时，浮置栅极切割图案165可以在与单元栅极切割图案160相同的制造工艺中形成，但是不限于此。
导电填充单元40可以设置在第十标准单元42和第十一标准单元44之间。第十标准单元42和第十一标准单元44可以设置为在第一方向X上彼此相邻，导电填充单元40插设在它们之间。导电填充单元40和第十标准单元42之间的边界在第二方向Y上延伸，导电填充单元40和第十一标准单元44之间的边界在第二方向Y上延伸。
导电填充单元40可以包括与第一有源区112和第二有源区114交叉并在第一方向X上彼此相邻的第一浮置栅极堆叠125_1和第二浮置栅极堆叠125_2。第一浮置栅极堆叠125_1和第二浮置栅极堆叠125_2可以分别位于导电填充单元40的在第二方向Y上延伸的相反边界处。导电填充单元40可以在第一方向X上具有一个节距的尺寸。
导电填充单元40还可以包括设置在有源区分隔膜105上的浮置栅极切割图案165。第一浮置栅极堆叠125_1包括由浮置栅极切割图案165分隔开的第一上浮置栅极堆叠125_1U和第一下浮置栅极堆叠125_1L。第二浮置栅极堆叠125_2包括由浮置栅极切割图案165分隔开的第二上浮置栅极堆叠125_2U和第二下浮置栅极堆叠125_2L。
导电填充单元40还可以包括第一浮置(或填充)接触201和202以及第二浮置(或填充)接触203和204。第一填充接触201和202将第一浮置栅极堆叠125_1连接到电源轨195_1和195_2。第二填充接触203和204将第二浮置栅极堆叠125_2连接到电源轨195_1和195_2。第一填充接触201和202包括第一上填充接触201和第一下填充接触202。第二填充接触203和204包括第二上填充接触203和第二下填充接触204。第一上填充接触201将第一上浮置栅极堆叠125_1U连接到上电源轨195_1。第一下填充接触202将第一下浮置栅极堆叠125_1L连接到下电源轨195_2。第二上填充接触203将第二上浮置栅极堆叠125_2U连接到上电源轨195_1。第二下填充接触204将第二下浮置栅极堆叠125_2L连接到下电源轨195_2。
在根据一些实施方式的集成电路中，包括在第一浮置栅极堆叠125_1和第二浮置栅极堆叠125_2的每个中的栅极绝缘膜124不沿着浮置栅极切割图案165的侧壁延伸。
第一填充接触201和202以及第二填充接触203和204可以设置在第一浮置栅极堆叠125_1和第二浮置栅极堆叠125_2与单元分隔膜106重叠的位置。第一填充接触201和202以及第二填充接触203和204不设置在单元内部，而是可以位于单元的边界处。因此，可以简化用于连接电源轨195_1和195_2与浮置栅极堆叠125_1和125_2的布线。例如，在根据本发明构思的一些实施方式的集成电路中，电源轨195_1和195_2与浮置栅极堆叠125_1和125_2之间的连接不穿过源极/漏极接触(图5的170和170_1)。
在根据一些实施方式的集成电路中，第一填充接触201和202以及第二填充接触203和204可以包括接触部分201_1、202_1、203_1和204_1以及通路部分201_2、202_2、203_2和204_2。接触部分201_1、202_1、203_1和204_1可以类似于图5A或图5B的栅极接触175。通路部分201_2、202_2、203_2和204_2可以类似于图8的栅极通路185。
第十标准单元42可以与导电填充单元40形成边界。导电填充单元40可以在第一浮置栅极堆叠125_1处与第十标准单元42形成边界。第十标准单元42可以包括位于与导电填充单元40不同的边界处的第三浮置栅极堆叠125。浮置栅极堆叠125和125_1可以位于第十标准单元42的边界处。第十标准单元42可以包括设置在位于第十标准单元42的边界处的浮置栅极堆叠125和125_1之间的一个或更多个(例如两个)栅极堆叠120。
第十一标准单元44可以与导电填充单元40形成边界。导电填充单元40可以在第二浮置栅极堆叠125_2处与第十一标准单元44形成边界。第十一标准单元44可以包括位于与导电填充单元40不同的边界处的第三浮置栅极堆叠125。浮置栅极堆叠125和125_2可以位于第十一标准单元44的边界处。第十一标准单元44可以包括设置在位于第十一标准单元44的边界处的浮置栅极堆叠125和125_2之间的一个或更多个(例如两个)栅极堆叠120。
位于第十标准单元42和第十一标准单元44的边界处的第三浮置栅极堆叠125可以通过浮置栅极切割图案165分成两个部分。第三浮置栅极堆叠125也可以通过与填充接触201和203以及202和204类似的填充接触连接到电源轨195_1和195_2。
第十标准单元42和第十一标准单元44还可以包括第一有源区112和第二有源区114。第十标准单元42和第十一标准单元44可以包括分别形成在第一有源区112和第二有源区114上的p型晶体管和n型晶体管。
第十标准单元42、第十一标准单元44和导电填充单元40还可以包括单元栅极切割图案160。单元栅极切割图案160可以沿着第十标准单元42在第一方向X上延伸的边界、导电填充单元40在第一方向X上延伸的边界和第十一标准单元44在第一方向X上延伸的边界延伸。单元栅极切割图案160可以与包括在第十标准单元42中的栅极堆叠120、包括在第十一标准单元44中的栅极堆叠120、以及第一和第二浮置栅极堆叠125_1和125_2接触。
在根据一些实施方式的集成电路中，单元栅极切割图案160可以具有“I”形的线形形状。
在图19A的平面图中，第一上浮置栅极堆叠125_1U的栅电极122可以与第一下浮置栅极堆叠125_1L的栅电极122间隔开，浮置栅极切割图案165在它们之间。第一上浮置栅极堆叠125_1U的栅电极122和浮置栅极切割图案165之间的边界可以具有在第二方向Y上的凹入形状。第一下浮置栅极堆叠125_1L的栅电极122和浮置栅极切割图案165之间的边界可以具有在与第二方向Y相反的方向上的凹入形状。相同的配置也可以应用于第二上浮置栅极堆叠125_2U的栅电极122和第二下浮置栅极堆叠125_2L的栅电极122。
在图19B的平面图中，第一上浮置栅极堆叠125_1U的栅电极122可以与第一下浮置栅极堆叠125_1L的栅电极122间隔开，浮置栅极切割图案165在它们之间。第一上浮置栅极堆叠125_1U的栅电极122和浮置栅极切割图案165之间的边界可以具有平坦的形状。第一下浮置栅极堆叠125_1L的栅电极122和浮置栅极切割图案165之间的边界可以具有平坦的形状。相同的配置也可以应用于第二上浮置栅极堆叠125_2U的栅电极122和第二下浮置栅极堆叠125_2L的栅电极122。
图20至图24分别是用于说明根据一些实施方式的集成电路的图。为了便于说明，将说明与使用图15至图19A和图19B说明的内容的差异。作为参考，图20是沿着图15的线H-H截取的截面图。图21和图22是用于说明第一上填充接触201和第二上填充接触203之间的关系的图。图23和图24是示出第一填充接触201和202的另一结构的图。
参照图20，在根据一些实施方式的集成电路中，包括在第一浮置栅极堆叠125_1中的栅极绝缘膜124可以沿着浮置栅极切割图案165的侧壁延伸。
包括在第二浮置栅极堆叠125_2中的栅极绝缘膜124可以沿着浮置栅极切割图案的侧壁延伸，类似于图20所示。
参照图21，在根据一些实施方式的集成电路中，第一上填充接触201的通路部分201_2和第二上填充接触203的通路部分203_2可以是彼此连接的单个导电图案。
类似地，第一下填充接触202的通路部分202_2和第二下填充接触204的通路部分204_2也可以是彼此连接的单个导电图案。
参照图22，在根据一些实施方式的集成电路中，第一上填充接触的接触部分201_1和第二上填充接触的接触部分203_1可以是彼此连接的单个导电图案。
类似地，第一下填充接触的接触部分202_1和第二下填充接触的接触部分204_1也可以是彼此连接的单个导电图案。
参照图23，在根据一些实施方式的集成电路中，第一上填充接触201和第一下填充接触202还可以分别包括连接接触部分201_3和202_3。
连接接触部分201_3和202_3可以类似于图10A的中间接触176。第二上填充接触203和第二下填充接触204也可以进一步包括连接接触部分。
参照图24，在根据一些实施方式的集成电路中，电源轨195_1和195_2可以连接到接触部分201_1和202_1，而没有如参照图23所述的通路部分201_2和202_2。类似地，电源轨195_1和195_2可以连接到接触部分203_1和204_1，而没有通路部分203_2和204_2。
图25和图26分别是用于说明根据一些实施方式的集成电路的俯视图。为了便于说明，将说明与使用图15至图19B说明的内容的差异。
参照图25和图26，在根据一些实施方式的集成电路中，浮置栅极堆叠125、125_1和125_2可以在第二方向Y上进一步延伸超过栅极堆叠120的一端。
浮置栅极堆叠125、125_1和125_2具有在第二方向Y上的比栅极堆叠120的长度大的长度。
在图25中，单元栅极切割图案160可以包括朝向栅极堆叠120突出的部分。单元栅极切割图案160的沿着第一方向X延伸的第一侧壁可以具有不规则性。
然而，单元栅极切割图案160的与第一侧壁相反的第二侧壁可以是平坦的而没有不规则性。
在图26中，单元栅极切割图案160可以具有其中哑铃形的形式被重复的形状。
图27和图28分别是用于说明根据一些实施方式的集成电路的俯视图。为了便于说明，将说明与使用图15至图19B说明的内容的差异。
参照图27和图28，根据一些实施方式的集成电路还可以包括第十二标准单元46。
第十二标准单元46可以在第二方向Y上与导电填充单元40相邻。第十二标准单元46可以包括第三浮置栅极堆叠125和栅极堆叠120。
第一下填充接触202可以连接到包括在第十二标准单元46中的栅极堆叠120。第二下填充接触204可以连接到包括在第十二标准单元46中的栅极堆叠120。
在图27中，包括在第十二标准单元46中的栅极堆叠120可以与单元栅极切割图案160接触。
在图28中，包括在第十二标准单元46中的栅极堆叠120不与单元栅极切割图案160接触。包括在第十二标准单元46中的栅极堆叠120可以与第一浮置栅极堆叠125_1和第二浮置栅极堆叠125_2接触。
图29和图30是与用于设计根据一些实施方式的集成电路布图的方法有关的图。
参照图29，设置在第一方向X上彼此间隔开1CPP的第一单元CELL1和第二单元CELL2。
第一单元CELL1和第二单元CELL2中的每个包括在第一方向X上彼此间隔开的正常栅极NG和虚设栅极DG。第一单元CELL1和第二单元CELL2中的每个可以包括在第二方向Y上彼此间隔开的第一自由有源区ACT1和第二自由有源区ACT2。
第一单元CELL1和第二单元CELL2中的每个可以包括用于去除虚设栅极DG的栅极去除掩模GRM。包括在第一单元CELL1中的栅极去除掩模GRM与包括在第二单元CELL2中的栅极去除掩模GRM间隔开1CPP。
包括在第一单元CELL1和第二单元CELL2的每个中的第一自由有源区ACT1不彼此连接。包括在第一单元CELL1和第二单元CELL2的每个中的第二自由有源区ACT2不彼此连接。
参照图30，第一单元CELL1的第一自由有源区ACT1和第二单元CELL2的第一自由有源区ACT1可以根据设计而彼此连接。第一单元CELL1的第二自由有源区ACT2和第二单元CELL2的第二自由有源区ACT2可以根据设计而彼此连接。
此外，可以用有源区去除掩模ARM代替栅极去除掩模GRM。因此，可以将彼此分离的SDB(单扩散中断)掩模改变为一个DDB(双扩散中断)掩模。
在详细描述的最后，本领域技术人员将理解，在实质上不脱离本发明构思的原理的情况下，可以对优选的实施方式进行许多变化和修改。因此，本发明的所公开的优选实施方式仅以一般性和描述性的含义来使用，而不是为了限制的目的。
本申请要求于2019年9月9日在韩国知识产权局提交的韩国专利申请第10-2019-0111302号的优先权，其公开内容通过引用整体结合于此。

Claims (20)

1.一种集成电路，包括：
第一有源区，在第一方向上延伸；
第二有源区，在所述第一方向上延伸并在与所述第一方向不同的第二方向上与所述第一有源区间隔开；
第一标准单元，设置在所述第一有源区和所述第二有源区上，所述第一标准单元包括在所述第一有源区上的第一p型晶体管和在所述第二有源区上的第一n型晶体管；
第二标准单元，设置在所述第一有源区和所述第二有源区上，所述第二标准单元包括在所述第一有源区上的第二p型晶体管和在所述第二有源区上的第二n型晶体管；以及
填充单元，设置在所述第一标准单元和所述第二标准单元之间，并包括第一绝缘隔离物和第二绝缘隔离物，所述第一绝缘隔离物和所述第二绝缘隔离物中的每个在所述第二方向上延伸，
其中：
所述填充单元具有一个节距的尺寸，
所述第一绝缘隔离物和所述第二绝缘隔离物在所述第一方向上彼此间隔开所述一个节距的尺寸，
所述填充单元的所述第一绝缘隔离物设置在所述第一标准单元和所述填充单元之间的第一边界处，
所述填充单元的所述第二绝缘隔离物设置在所述第二标准单元和所述填充单元之间的第二边界处，以及
所述第一绝缘隔离物和所述第二绝缘隔离物将所述第一有源区的至少一部分分隔开，并将所述第二有源区的至少一部分分隔开。
2.根据权利要求1所述的集成电路，
其中所述第一标准单元在所述第一方向上与所述第二标准单元间隔开，以及
其中所述第一有源区和所述第二有源区中的每个在所述第一方向上被分成三个部分。
3.根据权利要求2所述的集成电路，还包括：
第一填充半导体图案和第二填充半导体图案，所述第一填充半导体图案在所述第一绝缘隔离物和所述第二绝缘隔离物之间设置在所述第一有源区中，所述第二填充半导体图案在所述第一绝缘隔离物和所述第二绝缘隔离物之间设置在所述第二有源区中。
4.根据权利要求3所述的集成电路，还包括：
在所述第一填充半导体图案上的第一填充接触以及在所述第二填充半导体图案上的第二填充接触，
其中所述第一填充接触和所述第二填充接触不连接到布线层。
5.根据权利要求1所述的集成电路，
其中所述第一标准单元还包括在所述第二方向上延伸并从所述第一有源区延伸到所述第二有源区的栅极堆叠，
其中所述第一有源区包括纳米片，以及
所述栅极堆叠包裹在所述纳米片周围。
6.根据权利要求1所述的集成电路，还包括：
在所述第一方向上延伸的上单元分隔膜；
在所述第一方向上延伸的下单元分隔膜；和
有源区分隔膜，在所述第一方向上延伸并插设在所述第一有源区和所述第二有源区之间，
其中所述有源区分隔膜、所述第一有源区和所述第二有源区设置在所述上单元分隔膜和所述下单元分隔膜之间，
其中所述第一绝缘隔离物和所述第二绝缘隔离物设置在所述有源区分隔膜上，
其中所述第一绝缘隔离物的底表面和所述第二绝缘隔离物的底表面低于所述上单元分隔膜的上表面，并且
其中所述上单元分隔膜的所述上表面高于所述有源区分隔膜的上表面。
7.根据权利要求6所述的集成电路，
其中所述第一标准单元包括在所述第二方向上从所述第一有源区延伸到所述第二有源区的第一栅极堆叠以及连接到所述第一栅极堆叠的栅极接触，以及
其中所述栅极接触设置在与所述第一有源区和所述第二有源区中的一个重叠的位置。
8.根据权利要求7所述的集成电路，还包括：
在所述第一方向上延伸的上单元栅极切割图案，所述上单元栅极切割图案与所述上单元分隔膜重叠，
其中所述第二标准单元还包括在所述第二方向上从所述第一有源区延伸到所述第二有源区的第二栅极堆叠，以及
其中所述第一绝缘隔离物、所述第二绝缘隔离物、所述第一栅极堆叠和所述第二栅极堆叠与所述上单元栅极切割图案接触。
9.根据权利要求8所述的集成电路，还包括：
在所述第一方向上延伸的下单元栅极切割图案，所述下单元栅极切割图案与所述下单元分隔膜重叠，
其中所述上单元栅极切割图案沿着所述第一标准单元的上边界、所述填充单元的上边界和所述第二标准单元的上边界延伸，以及
其中所述下单元栅极切割图案沿着所述第一标准单元的下边界、所述填充单元的下边界和所述第二标准单元的下边界延伸。
10.一种集成电路，包括：
第一标准单元，包括第一p型晶体管和第一n型晶体管；
第二标准单元，包括第二p型晶体管和第二n型晶体管并在第一方向上与所述第一标准单元间隔开；
填充单元，设置在所述第一标准单元和所述第二标准单元之间并包括第一绝缘隔离物和第二绝缘隔离物；以及
第三标准单元，在与所述第一方向不同的第二方向上与所述第一标准单元和所述填充单元间隔开，并包括第三p型晶体管和第三n型晶体管，
其中所述填充单元具有一个节距的尺寸，
其中所述第一绝缘隔离物和所述第二绝缘隔离物在所述第一方向上彼此间隔开所述一个节距的尺寸，其中所述填充单元的所述第一绝缘隔离物设置在所述第一标准单元和所述填充单元之间的边界处，
其中所述填充单元的所述第二绝缘隔离物设置在所述第二标准单元和所述填充单元之间的边界处，
其中所述第一p型晶体管和所述第二p型晶体管形成在第一有源区上，
其中所述第一n型晶体管和所述第二n型晶体管形成在第二有源区上，
其中所述第三标准单元包括设置在所述第三标准单元的第一边界处的第三绝缘隔离物，
所述第一绝缘隔离物和所述第二绝缘隔离物将所述第一有源区的至少一部分分隔开，
所述第一绝缘隔离物和所述第二绝缘隔离物将所述第二有源区的至少一部分分隔开，并且
所述第三绝缘隔离物在所述第二方向上与所述第二绝缘隔离物对准。
11.根据权利要求10所述的集成电路，
其中所述第三标准单元的所述第三绝缘隔离物设置在所述第二标准单元和所述第三标准单元之间的边界处。
12.根据权利要求11所述的集成电路，
其中所述第二标准单元在所述第二方向上的高度是所述填充单元在所述第二方向上的高度和所述第三标准单元在所述第二方向上的高度之和。
13.根据权利要求10所述的集成电路，
其中所述第三标准单元还包括在所述第二方向上延伸的栅极堆叠，并且
其中所述第三标准单元的所述栅极堆叠在所述第二方向上与所述填充单元的所述第一绝缘隔离物对准。
14.根据权利要求13所述的集成电路，还包括：
单元栅极切割图案，在所述第一方向上延伸并插设在所述第一标准单元和所述第三标准单元之间以及在所述填充单元和所述第三标准单元之间，
其中所述第三标准单元的所述栅极堆叠和所述填充单元的所述第一绝缘隔离物与所述单元栅极切割图案接触。
15.根据权利要求10所述的集成电路，还包括：
第四标准单元，在所述第二方向上与所述第一标准单元和所述填充单元间隔开，并包括第四p型晶体管和第四n型晶体管，
其中所述填充单元设置在所述第三标准单元和所述第四标准单元之间。
16.根据权利要求15所述的集成电路，
其中所述第四标准单元包括在所述第四标准单元的边界上的第四绝缘隔离物以及与所述第四绝缘隔离物间隔开所述一个节距的尺寸的栅极堆叠，
所述第四绝缘隔离物在所述第二方向上与所述第一绝缘隔离物对准，以及
所述第四标准单元的所述栅极堆叠在所述第二方向上与所述第二绝缘隔离物对准。
17.根据权利要求15所述的集成电路，
其中所述第四标准单元包括彼此间隔开所述一个节距的尺寸的第一栅极堆叠和第二栅极堆叠，
其中所述第四标准单元的所述第一栅极堆叠在所述第二方向上与所述填充单元的所述第一绝缘隔离物对准，以及
其中所述第四标准单元的所述第二栅极堆叠在所述第二方向上与所述填充单元的所述第二绝缘隔离物对准。
18.一种集成电路，包括：
第一标准单元，包括第一p型晶体管和第一n型晶体管；
第二标准单元，包括第二p型晶体管和第二n型晶体管并在第一方向上与所述第一标准单元间隔开；
填充单元，设置在所述第一标准单元和所述第二标准单元之间并包括第一绝缘隔离物和第二绝缘隔离物；以及
第三标准单元，在与所述第一方向不同的第二方向上与所述第一标准单元和所述填充单元间隔开，并包括第三p型晶体管和第三n型晶体管，
其中所述填充单元具有一个节距的尺寸，
其中所述第一绝缘隔离物和所述第二绝缘隔离物在所述第一方向上彼此间隔开所述一个节距的尺寸，
其中所述填充单元的所述第一绝缘隔离物设置在所述第一标准单元和所述填充单元之间的边界处，
其中所述填充单元的所述第二绝缘隔离物设置在所述第二标准单元和所述填充单元之间的边界处，
其中所述第三标准单元包括彼此间隔开所述一个节距的尺寸的第一栅极堆叠和第二栅极堆叠，
其中所述第一栅极堆叠在所述第二方向上与所述填充单元的所述第一绝缘隔离物对准，并且
其中所述第二栅极堆叠在所述第二方向上与所述填充单元的所述第二绝缘隔离物对准。
19.根据权利要求18所述的集成电路，还包括：
第四标准单元，在所述第二方向上与所述第一标准单元和所述填充单元间隔开，并包括第四p型晶体管和第四n型晶体管，
其中所述填充单元设置在所述第三标准单元和所述第四标准单元之间。
20.根据权利要求19所述的集成电路，
其中所述第四标准单元包括在所述第四标准单元的边界上的第三绝缘栅极以及与所述第三绝缘栅极间隔开所述一个节距的尺寸的第三栅极堆叠，
所述第四标准单元的所述第三绝缘栅极在所述第二方向上与所述填充单元的所述第一绝缘隔离物对准，以及
所述第四标准单元的所述第三栅极堆叠在所述第二方向上与所述填充单元的所述第二绝缘隔离物对准。
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