CN117896979A - 集成电路装置 - Google Patents

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Abstract

提供了一种集成电路装置，包括：衬底，其具有由多个器件分离区域限定的有源区域；字线，其在衬底上并布置在沿第一水平方向延伸的字线沟槽中；位线，其在字线上并在正交于第一水平方向的第二水平方向上延伸；焊盘，其在有源区域上并具有大于有源区域的水平宽度；以及位线接触件，其将位线电连接到有源区域，其中，附加焊盘的最下表面的水平位于与位线接触件的最下表面的水平相同的竖直水平处。

Description

集成电路装置
相关申请的交叉引用
本申请基于并要求2022年10月13日提交于韩国知识产权局的韩国专利申请No.10-2022-0131655的优先权，其公开内容整体以引用方式并入本文中。
技术领域
各种示例实施例涉及集成电路装置，更具体地，涉及一种包括布置在有源区域上的附加焊盘的集成电路装置。
背景技术
根据电子行业的快速发展和用户的需求，电子装置正变得越来越小，越来越轻。因此，需要或期望电子装置中使用的具有高集成度的集成电路装置，并且集成电路装置的组件的设计规则正减少。因此，用于增加构成集成电路装置的导电图案之间的绝缘效果的制造工艺的难度正逐渐增加。
发明内容
各种示例实施例提供一种集成电路装置，其可通过使直接接触件的底表面的竖直水平与焊盘(附加焊盘)的底表面的竖直水平基本上相等来增加多个有源区域之间和/或多条字线之间的绝缘效果。
至少一些待解决或待部分缓解的问题不限于上述任务，本领域普通技术人员可从以下描述清楚地理解未提及的其它任务。
根据一些示例实施例，提供了一种集成电路装置，包括：衬底，其包括由多个器件分离区域限定的有源区域；字线，其在衬底上并布置在沿第一水平方向延伸的字线沟槽中；位线，其在字线上并在正交于第一水平方向的第二水平方向上延伸；焊盘，其在有源区域上并具有大于有源区域的水平宽度；以及位线接触件，其将位线电连接到有源区域，其中，附加焊盘的最下表面位于与位线接触件的最下表面相同的水平处。
另选地或另外地，根据一些示例实施例，提供了一种集成电路装置，包括：衬底，其包括由多个器件分离区域限定的有源区域；字线，其在衬底上并布置在沿第一水平方向延伸的字线沟槽中；位线，其在字线上并在正交于第一水平方向的第二水平方向上延伸；焊盘，其在有源区域上并具有大于有源区域的水平宽度；位线接触件，其将位线电连接到有源区域；以及埋置绝缘层，其在字线上并在字线沟槽中，其中，埋置绝缘层的最下表面与附加焊盘的最下表面之间的距离和埋置绝缘层的最下表面与直接接触件的最下表面之间的距离相同。
另选地或另外地，根据一些示例实施例，提供了一种集成电路装置，包括：衬底，其包括由多个器件隔离区域限定的有源区域；字线，其在衬底上并布置在沿第一水平方向延伸的字线沟槽中；位线，其在字线上并在正交于第一水平方向的第二水平方向上延伸；包括掺杂多晶硅的单层结构的焊盘，其在有源区域上并具有大于有源区域的水平宽度；以及位线接触件，其将位线电连接到有源区域，其中，有源区域的上表面的至少一部分接触器件隔离区域，焊盘的最下表面位于与位线接触件的最下表面以及与有源区域的最上表面相同的竖直水平处，并且焊盘中的一个侧壁的至少一部分具有圆角形状，焊盘中的面向这一个侧壁的另一侧壁具有竖直形状。
附图说明
将从以下结合附图进行的详细描述更清楚地理解各种示例实施例，在附图中：
图1是示出根据一些示例实施例的集成电路装置的主要组件的布局图；
图2示出根据一些示例实施例的集成电路装置的沿着线I-I’截取的截面图和沿着线II-II’截取的截面图；
图3是图2的部分III的放大图；
图4是示出根据各种示例实施例的集成电路装置的截面图；
图5A至图12B是示出工艺顺序的示图，说明根据一些示例实施例的集成电路装置的制造方法；
图13是示出包括根据一些示例实施例的集成电路装置的系统的框图。
具体实施方式
以下，将参照附图详细描述各种示例实施例。然而，本发明构思不必被配置为限于下面所描述的实施例，可按各种其它形式具体实现。提供以下示例实施例向本领域技术人员充分传达发明构思的范围，而非提供以使发明构思能够完整。
参照图1，集成电路装置10可包括被布置为在相对于第一水平方向(X方向)和第二水平方向(Y方向)的对角方向上具有长轴的多个有源区域ACT。第一水平方向可与第二水平方向正交。
多条字线WL可横跨多个有源区域ACT在第一水平方向(X方向)上彼此平行地延伸。多条数字线或位线BL可在多条字线WL上在与第一水平方向(X方向)交叉的第二水平方向(Y方向)上彼此平行地延伸。
多条位线BL可通过数字线接触件或位线接触件或直接接触件DC连接到多个有源区域ACT。在一些示例实施例中，多个埋置接触件BC可形成在多条位线BL当中的两条相邻的位线BL之间。多个埋置接触件BC可延伸到两条相互相邻的位线BL之一的上部。在一些示例实施例中，多个埋置接触件BC可在第一水平方向(X方向)和第二水平方向(Y方向)上布置成一条线。
多个着陆焊盘LP可形成在多个埋置接触件BC上。多个埋置接触件BC和多个着陆焊盘LP可将形成在多条位线BL的上部上的电容器和/或忆阻器的下电极(未示出)连接到多个有源区域ACT。多个着陆焊盘LP可被布置为分别与多个埋置接触件BC部分交叠。以下，将详细描述一些示例实施例。
图2示出根据一些示例实施例的集成电路装置的沿着线I-I’截取的截面图和沿着线II-II’截取的截面图，图3是图2的部分III的放大图。
具体地，图2是沿着与图1的线I-I’和线II-II’对应的位置截取的截面图。
参照图2和图3，集成电路装置10可包括衬底101，其具有由器件分离件112限定的多个有源区域ACT。
衬底101可以是或可包括包含硅(Si)的晶圆，或者可以是或可包括从晶圆划切或分离/单一化的芯片。另选地，衬底101可以是或可包括诸如锗(Ge)的半导体元素，或者可以是或可包括包含诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的化合物半导体的芯片或晶圆。此外，衬底101可具有绝缘体上硅(SOI)结构。在一些示例实施例中，衬底101可包括导电区域，例如掺杂阱和/或掺有杂质的结构。
器件分离区域或器件分离件112可形成在衬底101中形成的第一沟槽T1中。器件分离件112可由氧化硅、氮化硅或其组合形成。在一些示例实施例中，器件分离件112可以是浅沟槽隔离(STI)区域；然而，示例实施例不限于此。在一些示例实施例中，器件分离件112可以是旋涂玻璃(SOG)区域；然而，示例实施例不限于此。多个有源区域ACT可由衬底101中的器件分离件112限定。
多个有源区域ACT可布置成在相对于第一水平方向(X方向)和第二水平方向(Y方向)的对角方向上延伸的条形。除了着陆焊盘LP之外，诸如具有大于有源区域ACT的水平宽度的水平宽度的附加焊盘110的焊盘可布置在多个有源区域ACT中的每一个上。这一点的细节将稍后描述。
上面参照图1描述的多条字线WL可被嵌入或埋置在衬底101中。缓冲层122可形成在衬底101上。缓冲层122可覆盖附加焊盘110的上表面和器件分离件112的上表面。缓冲层122可具有顺序地形成在衬底101上的第一氧化硅、氮化硅和第二氧化硅的堆叠结构，但不限于此。
在第二水平方向(Y方向)上彼此平行地延伸的多条位线BL可布置在缓冲层122上。多条位线BL可在第一水平方向(X方向)上彼此间隔开。直接接触件DC可布置在多个有源区域ACT中的每一个的全部或至少部分区域上。多条位线BL中的每一条可通过直接接触件DC连接到有源区域ACT。直接接触件DC可例如由W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或其组合形成。在一些示例实施例中，直接接触件DC可由掺杂多晶硅制成或者可包括掺杂多晶硅。
多条位线BL中的每一条可包括顺序地形成在衬底101上的下导电层130、中间导电层132和上导电层134。多条位线BL中的每一条的上表面可被绝缘封盖图案136覆盖。绝缘封盖图案136可布置在上导电层134上。位线BL的下导电层130的上表面和直接接触件DC的上表面可布置在同一平面上。
在一些示例实施例中，下导电层130可由掺杂多晶硅形成。中间导电层132和上导电层134可由包括Ti、TiN、TiSiN、W、WN、WSi、WSiN、Ru或其组合的层形成。例如，中间导电层132可由TiN和/或TiSiN层制成，并且上导电层134可由包括Ti、TiN、W、WN、WSiN、Ru或其组合的层制成。绝缘封盖图案136可由氮化硅制成。
多个凹陷空间R3可形成在衬底101的部分区域中的有源区域ACT中。多个凹陷空间R3可分别由多个接触插塞150填充。多个接触插塞150中的每一个可具有从凹陷空间R3在竖直方向(Z方向)上延伸的柱形状。多个接触插塞150中的每一个可与有源区域ACT接触。多个接触插塞150中的每一个的下端部分可布置在比衬底101的上表面更低的水平处以嵌入在衬底101中。多个接触插塞150可完全由金属层形成或由金属和/或金属硅化物层和/或掺杂多晶硅形成，但不限于此。
在集成电路装置10中，一个直接接触件DC和面向彼此且该一个直接接触件DC位于二者之间的一对接触插塞150可分别通过附加焊盘110电连接到多个有源区域ACT当中的不同有源区域ACT。例如，接触插塞150可与具有大于有源区域ACT的水平宽度的附加焊盘110形成接触表面，并且可与之直接连接。
多个接触插塞150可在从多条位线BL当中选择并彼此相邻的一对位线BL之间在第二水平方向(Y方向)上布置成一条线。绝缘栅栏(未示出)可分别布置在沿第二水平方向(Y方向)布置成一条线的多个接触插塞150之间。多个接触插塞150可通过绝缘栅栏彼此绝缘。例如，绝缘栅栏可由氮化硅制成或包括氮化硅。绝缘栅栏可具有在衬底101上在竖直方向(Z方向)上延伸的柱形状。
多个金属硅化物层152和多个着陆焊盘LP可分别布置在多个接触插塞150上。多个着陆焊盘LP中的每一个可在接触插塞150上沿着竖直方向(Z方向)延伸。多个着陆焊盘LP中的每一个可通过金属硅化物层152电连接到多个接触插塞150中的每一个。
多个着陆焊盘LP中的每一个可包括导电屏障层154和金属层156。在一些示例实施例中，导电屏障层154可由Ti、TiN或其组合制成，并且金属层156可由钨(W)制成。在平面图中，多个着陆焊盘LP可具有多个岛状图案形状。在一些示例实施例中，金属硅化物层152可由硅化钴、硅化镍和/或硅化锰组成，但不限于此。在一些示例实施例中，可省略金属硅化物层152。
接触插塞150和金属硅化物层152可构成或可被包括在埋置接触件BC中。顺序地布置在衬底101上的接触插塞150、金属硅化物层152和着陆焊盘LP可在第一水平方向(X方向)上与位线BL相邻的位置处形成通过附加焊盘110电连接到有源区域ACT的接触结构。
多条位线BL和覆盖其上表面的多个绝缘封盖图案136中的每一个的两个侧壁可由间隔件结构SP覆盖。间隔件结构SP可被放置在从多条位线BL选择的一条位线BL与在与这一条位线BL相邻的位置处的沿第二水平方向(Y方向)布置成一条线的多个接触插塞150之间。多个间隔件结构SP中的每一个可包括内间隔件142、中间间隔件146和外间隔件148。
内间隔件142可与位线BL的侧壁和直接接触件DC的侧壁接触。内间隔件142可包括与接触插塞150接触的部分。内间隔件142可由氮化硅形成或者可包括氮化硅。
中间间隔件146可在第一水平方向(X方向)上放置在内间隔件142和外间隔件148之间。中间间隔件146可具有面向位线BL且内间隔件142在中间间隔件146与该位线BL之间的侧壁以及面向接触插塞150、金属硅化物层152和着陆焊盘LP且外间隔件148位于中间间隔件146与接触插塞150、金属硅化物层152和着陆焊盘LP之间的侧壁。中间间隔件146可由氧化硅、空气间隔件或其组合形成。
外间隔件148可与接触插塞150、金属硅化物层152和着陆焊盘LP中的每一个的侧壁接触。外间隔件148可与内间隔件142间隔开且中间间隔件146位于二者之间。在一些示例实施例中，外间隔件148可由氮化硅制成或者可包括氮化硅。
间隔件结构SP可在第二水平方向Y上平行于位线BL延伸。绝缘封盖图案136和间隔件结构SP可构成覆盖位线BL的上表面和两个侧壁的绝缘结构。
间隙填充图案144可放置在直接接触件DC和接触插塞150之间。间隙填充图案144可与直接接触件DC间隔开且内间隔件142位于二者之间。间隙填充图案144可覆盖直接接触件DC的侧壁并且围绕直接接触件DC。间隙填充图案144可与内间隔件142和接触插塞150接触。在一些示例实施例中，间隙填充图案144可由氮化硅制成或包括氮化硅。包括内间隔件142和间隙填充图案144的结构可被称为绝缘图案IP。
尽管未示出，多个忆阻器和/或多个电容器可布置在多个着陆焊盘LP上。多个电容器可包括多个下电极、电容器介电层和上电极。电容器介电层可覆盖多个下电极。上电极可覆盖电容器介电层并且可面向多个下电极且电容器介电层位于上电极与多个下电极之间。
根据各种示例实施例，诸如具有大于有源区域ACT的水平宽度的水平宽度的附加焊盘110的焊盘可形成在有源区域ACT的上表面上。另外，附加焊盘110可被布置为在条形有源区域ACT的两端彼此间隔开。通过附加焊盘110，可有效地确保或者可更有效地确保有源区域ACT和埋置接触件BC之间的接触面积。例如，电连接到有源区域ACT的附加焊盘110与包括在埋置接触件BC中的接触插塞150之间的接触面积可增加。总接触电阻可相应减小，和/或总电性能可改进。
例如，可通过穿透附加焊盘110的第一侧壁110RS来形成接触插塞150。因此，附加焊盘110中的接触接触插塞150的第一侧壁110RS的至少一部分可具有圆角(例如，圆形)形状，附加焊盘110中的不接触接触插塞150的第二侧壁110LS可具有竖直形状或笔直形状。另选地或另外地，如上所述，绝缘图案IP可被布置为围绕直接接触件DC的两个侧壁，绝缘图案IP可与附加焊盘110的第一侧壁110RS接触。
以下，为了描述方便，将参照图12A和图12B描述各种示例实施例。在一些示例实施例中，附加焊盘110的最下表面110B的水平可位于与直接接触件DC的最下表面DCB的水平基本上相同的竖直水平处。附加焊盘1110(诸如，通常的附加焊盘110)的最下表面110B的水平可低于直接接触件DC的最下表面DCB的水平或在直接接触件DC的最下表面DCB的水平下方。然而，当直接接触件DC的最下表面DCB的水平较低时，埋置绝缘层120的用于形成直接接触孔DCH的蚀刻区域相应变宽。当埋置绝缘层120的蚀刻区域变宽时，多条字线118之间的绝缘效果可能降低。另选地或另外地，当直接接触件DC的最下表面DCB的水平较低或较深时，器件分离件112的用于形成直接接触孔DCH的蚀刻区域相应变宽。当器件分离件112的蚀刻区域变宽时，多个有源区域ACT之间的绝缘效果可能降低。如图12B所示，使直接接触件DC的最下表面DCB的水平与附加焊盘110的最下表面110B的水平基本上相同，从而减小或最小化埋置绝缘层120的蚀刻区域和器件分离件112的蚀刻区域以增加多个有源区域ACT之间的绝缘效果。
埋置接触件BC可形成在附加焊盘110上。埋置接触件BC可包括在其下部与附加焊盘110接触的接触插塞150。接触插塞150的最下表面150B的水平可高于附加焊盘110的最下表面110B的水平，并且可低于附加焊盘110的最上表面110T的水平。接触插塞150的最下表面150B的水平可高于有源区域ACT的最上表面ACTS的水平或在有源区域ACT的最上表面ACTS的水平上方，并低于器件分离件112的最上表面112T的水平。另选地或另外地，附加焊盘110的最下表面110B的水平可与有源区域ACT的最上表面ACTS的水平基本上相同。例如，接触插塞150可不与有源区域ACT直接接触，而是可通过附加焊盘110电连接到有源区域ACT。
以下，为了描述方便，将参照图7和图9描述各种示例实施例。根据一些示例实施例，多个器件分离件112的至少一部分可具有限定在各个器件分离件112的侧壁上的阶梯差。多个器件分离件112的至少一部分可包括高于附加焊盘110的最下表面110B的竖直水平的第一部分P1以及与第一部分P1集成并布置在第一部分P1下方的第二部分P2。在这种情况下，在第一部分P1的侧壁与第二部分P2的侧壁之间可限定阶梯差。如将稍后描述的，可在通过蚀刻器件隔离层113的一部分而形成的多个凹陷R1和R2(参见图7和图9)上通过负蚀刻技术形成附加焊盘110。因此，在形成多个凹陷R1和R2的过程中，在多个凹陷R1和R2与有源区域ACT之间可能出现错位。错位可在第一部分P1的侧壁与第二部分P2的侧壁之间限定阶梯差。
根据各种示例实施例，可在通过蚀刻器件隔离层113(参见图7和图9)的一部分而形成的凹陷R1、R2上通过负蚀刻方法形成附加焊盘110。因此，附加焊盘110的面向接触绝缘图案IP的第一侧壁110RS的第二侧壁110LS可接触器件分离件112。
根据各种示例实施例，附加焊盘110可具有包括掺杂多晶硅的单层结构(例如，仅包括多晶硅)。这里，与附加焊盘110接触的接触插塞150可由与附加焊盘110基本上相同的材料制成。然而，示例实施例未必限于此，与附加焊盘110不同，接触插塞150可包括金属。在一些示例实施例中，接触插塞150可与附加焊盘110直接接触，并且当接触插塞150和附加焊盘110由相同的材料形成时，接触插塞150与附加焊盘110之间的接触电阻可能非常低。
最终，根据各种示例实施例的集成电路装置10包括附加焊盘110，其形成在有源区域ACT上以确保或帮助确保埋置接触件BC和有源区域ACT之间的接触面积，从而维持或帮助维持生产效率和/或更稳定的操作性能。
如图2所示，形成在字线118上的埋置绝缘层120的最下表面与附加焊盘110的最下表面之间的距离可被定义为第一距离h1。埋置绝缘层120的最下表面与直接接触件DC的最下表面之间的距离可被定义为第二距离h2。在这种情况下，第一距离h1和第二距离h2可基本上相同。直接接触孔DCH可形成为使得用于形成直接接触件DC的直接接触孔DCH(以下参见图12B)的最下表面的水平位于与附加焊盘110的最下表面的水平基本上相同的竖直水平处。因此，埋置绝缘层120的最下表面与附加焊盘110的最下表面之间的第一距离h1可与埋置绝缘层120的最下表面与直接接触件DC的最下表面之间的第二距离h2基本上相同。另选地或另外地，埋置绝缘层120的最下表面与有源区域ACT的最上表面之间的距离可与埋置绝缘层120的最下表面与附加焊盘110的最下表面之间的第一距离h1基本上相同。因此，埋置绝缘层120的最下表面与有源区域ACT的最上表面之间的距离可与埋置绝缘层120的最下表面与直接接触件DC的最下表面之间的第二距离h2基本上相同。
由于使直接接触件DC的最下表面的竖直水平和附加焊盘110的最下表面的竖直水平基本上相同，所以由绝缘材料制成的埋置绝缘层120的蚀刻(例如，无意中蚀刻)的发生可能性可最小化或降低。通过减少由绝缘材料制成的埋置绝缘层120的无意中蚀刻，多条字线118之间的绝缘效果可增加。
图4是示出根据各种示例实施例的集成电路装置20的截面图。
除了与图2所示的集成电路装置10相比还包括形成在附加焊盘210的两个侧壁上的附加间隔件220之外，图4所示的集成电路装置20可与图2所示的集成电路装置10基本上相似或相同。因此，将省略或简化与图2所示的集成电路装置10相同的组件的冗余描述。
参照图4，集成电路装置20可包括布置在有源区域ACT的上部的附加焊盘210和形成在附加焊盘210的任一侧壁上的附加间隔件220。因此，可通过穿透附加焊盘210的一个侧壁和附加间隔件220的一部分来形成接触插塞150。
例如，附加焊盘210的一个侧壁或上表面的至少一部分可具有圆角(例如，圆形或部分圆形)形状或圆角轮廓，并且接触附加焊盘210的这一个侧壁的附加间隔件220的一个侧壁或上表面可具有圆角形状。另外，附加焊盘210中面向这一个侧壁的另一侧壁可具有竖直形状或竖直轮廓或线性轮廓，与附加焊盘210的该另一侧壁接触的附加间隔件220的一个侧壁或上表面可具有圆角形状或圆角轮廓。
在一些示例实施例中，围绕直接接触件DC的两个侧壁的绝缘图案IP可接触附加焊盘210的一个侧壁和附加间隔件220的一个侧壁。另外，放置在埋置接触件BC下方的接触插塞150的下表面的竖直水平可高于附加焊盘210和附加间隔件220的最下表面的竖直水平或在附加焊盘210和附加间隔件220的最下表面的竖直水平上方，并且可低于附加焊盘210和附加间隔件220的最上表面的竖直水平或在附加焊盘210和附加间隔件220的最上表面的竖直水平下方。例如，接触插塞150可不与有源区域ACT直接接触，而是可通过附加焊盘210电连接到有源区域ACT。
图5A至图12B是示出工艺顺序的示图，以说明根据一些示例实施例的集成电路装置的制造方法。具体地，图5A、图6A、图11A和图12A是根据沿着图1的线I-I’截取的位置的截面图。图5B、图6B、图7、图8、图9、图10、图11B和图12B是沿着图1的线II-II’截取的截面图。
参照图5A和图5B，例如通过蚀刻衬底101来在衬底101中形成第一沟槽T1。尽管第一沟槽T1的宽度在其上部和下部以特定形状示出，但由于干法蚀刻工艺的特性，第一沟槽T1的宽度可朝其下部变窄。因此，第一沟槽T1的侧壁不是竖直的，而是可具有细微倾斜的渐缩形状。
参照图6A和图6B，例如，通过诸如浅沟槽隔离(STI)沉积工艺的沉积工艺和/或通过旋涂玻璃工艺，利用绝缘材料填充第一沟槽T1(参见图5B)以形成器件分离件112。
器件分离件112可根据第一沟槽T1(参见图5B)的水平宽度而具有不同结构。例如，器件分离件112可具有包括单个绝缘层的第一结构。另外，器件分离件112可具有包括第一绝缘层112A和第二绝缘层112B的第二结构。在一些示例实施例中，第二绝缘层112B可以是接缝和/或气隙；示例实施例不限于此。
可在器件分离件112上形成与器件分离件112集成的器件隔离层113。器件隔离层113可由与器件分离件112相同的绝缘材料制成和/或可与器件分离件112同时形成。器件隔离层113可覆盖有源区域ACT的上表面。
参照图7，可在器件隔离层113上形成第一牺牲层103。第一牺牲层103可由绝缘材料形成。例如，第一牺牲层103可由SiN、SiO、SiON、SiOC和金属氧化物或其组合组成。第一牺牲层103可由具有与器件隔离层113的蚀刻选择性不同的蚀刻选择性的材料形成。
在第一牺牲层103上形成诸如硬掩模图案和/或软掩模图案(未示出)的掩模图案之后，可通过使用掩模图案作为蚀刻掩模蚀刻第一牺牲层103和器件隔离层113来形成第一凹陷R1。尽管第一凹陷R1的宽度在其上部和下部以特定形状示出，但由于干法蚀刻工艺的特性，第一凹陷R1的宽度可朝其下部变窄。因此，第一凹陷R1的侧壁可以不是竖直的，而是可具有细微倾斜的渐缩形状。第一凹陷R1可穿过第一牺牲层103和器件隔离层113并朝着有源区域ACT的上表面形成。
参照图8和图9，可在通过蚀刻第一牺牲层103和器件分离件113而形成的第一凹陷R1中形成第二牺牲层105。第二牺牲层105可由与第一牺牲层103相同的材料形成或者可包括与第一牺牲层103相同的材料。
在第一牺牲层103和第二牺牲层105上形成掩模图案(未示出)之后，可使用掩模图案作为蚀刻掩模来重新蚀刻第一牺牲层103和器件分离件113，以形成第二凹陷R2。尽管第二凹陷R2的宽度在其上部和下部以特定形状示出，但由于干法蚀刻工艺的特性，第二凹陷R2的宽度可朝其下部变窄。因此，第二凹陷R2的侧壁不是竖直的，而是可具有细微倾斜的渐缩形状。
参照图10，在去除第一牺牲层103和第二牺牲层105之后，可在第一凹陷R1和第二凹陷R2中形成附加焊盘110。在一些示例实施例中，附加焊盘110可包括掺杂多晶硅，例如可被沉积为掺杂多晶硅和/或被沉积和注入为掺杂多晶硅。在第一凹陷R1和第二凹陷R2的底部，附加焊盘110的底表面可与有源区域ACT的上表面接触。在附图中，附加焊盘110的宽度在其上部和下部以恒定形状示出。然而，由于第二凹陷R2和第二牺牲层105可具有渐缩形状，所以附加焊盘110也可具有宽度朝其下部减小的渐缩形状。
参照图11A和图11B，可在衬底101中形成多个第二沟槽T2。
第二沟槽T2可在第一水平方向(X方向)上彼此平行延伸，并且可横跨有源区域ACT形成。在清洁形成有第二沟槽T2的衬底101上的所得产物之后，在第二沟槽T2内顺序地形成栅极介电层116、字线118和埋置绝缘层120。
例如，在形成第二沟槽T2之后，在衬底101的整个表面上形成栅极介电层116。栅极介电层116可被沉积和/或可通过热和/或等离子体工艺(诸如，通过热氧化工艺)来形成。因此，栅极介电层116可覆盖第二沟槽T2的内壁。栅极介电层116可例如由选自氧化硅、氮化硅、氮氧化硅、氧化物/氮化物/氧化物(ONO)和具有高于氧化硅的介电常数的高k介电层的至少一种材料形成。
在形成栅极介电层116之后，可通过利用导电层填充第二沟槽T2的下部来形成具有埋置结构的字线118。在一些示例实施例中，字线118的上表面可低于衬底101的上表面或有源区域ACT的上表面。字线118可例如由选自Ti、TiN、Ta、TaN、W、WN、TiSiN和WSiN中的至少一种材料形成。
在形成字线118之后，利用绝缘材料填充第二沟槽T2的上部以形成埋置绝缘层120。因此，埋置绝缘层120可形成在第二沟槽T2中的字线118上。
此后，在衬底101的整个表面上顺序地形成缓冲层122和下导电层130。
可形成缓冲层122以覆盖多个附加焊盘110的上表面、器件分离件112的上表面和多个埋置绝缘层120的上表面。为了形成缓冲层122，可在衬底101上形成顺序地第一氧化硅、氮化硅和第二氧化硅，但实施例不限于此。
可在缓冲层122上形成下导电层130。下导电层130可由掺杂多晶硅形成，但不限于此。
参照图12A和图12B，通过光刻工艺在下导电层130上形成掩模图案MP。
掩模图案MP可由可容易去除(例如，通过灰化和剥离工艺)的材料形成。例如，掩模图案MP可由光刻胶或碳含量高的材料形成(例如，旋涂硬(SOH)掩模)。
掩模图案MP可包括暴露与有源区域ACT的中心部分对应的部分的开放区域OP。通过开放区域OP暴露的有源区域ACT的中心部分可对应于要形成直接接触件DC(参见图2)的部分。
可使用掩模图案MP作为蚀刻掩模来蚀刻通过开放区域OP暴露的下导电层130、下衬底101、器件分离件112、栅极介电层116和附加焊盘110中的每一个的一部分，以形成暴露衬底101的有源区域ACT的直接接触孔DCH。
此外，根据掩模图案MP的开放区域的形状，直接接触孔DCH的形状和附加焊盘110的形状可不同地改变。例如，由于可通过直接接触孔DCH去除附加焊盘110的侧壁的一部分，所以附加焊盘110的形状可由直接接触孔DCH限定。
如图12A和图12B所示，附加焊盘110的最下表面的水平可位于与直接接触孔DCH的最下表面的水平基本上相同的竖直水平处。通常的附加焊盘110的最下表面110B的水平可低于直接接触件DC的最下表面DCB的水平。然而，当直接接触件DC的最下表面DCB的水平较低时，用于形成直接接触孔DCH的埋置绝缘层120的蚀刻区域相应变宽。当埋置绝缘层120的蚀刻区域变宽时，多条字线118之间的绝缘效果可能降低。另外，当直接接触件DC的最下表面DCB的水平较低时，用于形成直接接触孔DCH的器件分离件112的蚀刻区域相应变宽。当器件分离件112的蚀刻区域变宽时，多个有源区域ACT之间的绝缘效果可能降低。由于使直接接触件DC的最下表面DCB的水平与附加焊盘110的最下表面110B的水平基本上相同，所以埋置绝缘层120的蚀刻区域和器件分离件112的蚀刻区域可减小或最小化，以增加多个有源区域ACT之间的绝缘效果。
图13是示出包括根据一些示例实施例的集成电路装置的系统的框图。
参照图13，系统1000包括控制单元1010、输入/输出装置1020、存储器装置1030、接口1040和总线1050。
系统1000可以是移动系统或用于发送或接收信息的系统。在一些示例实施例中，移动系统可以是便携式计算机、网联平板、移动电话、数字音乐播放器或存储卡。
控制单元1010用于控制系统1000中的执行程序，并且可包括微处理器、数字信号处理器、微控制器或类似装置。
输入/输出装置1020可用于输入或输出系统1000的数据。系统1000可使用输入/输出装置1020连接到外部装置(例如，个人计算机或网络)，并且可与外部装置交换数据。输入/输出装置1020可以是例如触摸屏、触摸板、键盘或显示器。
存储器装置1030可存储用于控制单元1010的操作的数据，或者可存储控制单元1010所处理的数据。存储器装置1030可包括根据上述各种示例实施例的集成电路装置10、20和30中的任一个。
接口1040可以是系统1000和外部装置之间的数据传输路径。控制单元1010、输入/输出装置1020、存储器装置1030和接口1040可通过总线1050彼此通信。
当本说明书中结合数值使用术语“约”或“基本上”时，旨在关联的数值包括所述数值周围的制造或操作公差(例如，±10％)。此外，当结合几何形状使用词语“大致”和“基本上”时，旨在不要求几何形状的精度，而是形状的自由度在本公开的范围内。此外，当结合材料组成使用词语“大致”和“基本上”时，旨在不要求材料的精确度，而是材料的自由度在本公开的范围内。
此外，不管数值或形状是否被修饰为“约”或“基本上”，将理解，这些值和形状应该被解释为包括所述数值或形状周围的制造或操作公差(例如，±10％)。因此，在示例实施例的描述中使用术语“相同”或“相等”的同时，应该理解，可能存在一些不精确。因此，当一个元件或一个数值被称为与另一元件相同或等于另一数值时，应该理解，元件或数值在期望的制造或操作公差范围(例如，±10％)内与另一元件或另一数值相同。
上面公开的任何元件和/或功能块可包括诸如包括逻辑电路的硬件的处理电路、诸如执行软件的处理器的硬件/软件组合或其组合，或可实现于诸如包括逻辑电路的硬件的处理电路、诸如执行软件的处理器的硬件/软件组合或其组合中。例如，更具体地，处理电路可包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。处理电路可包括诸如晶体管、电阻器、电容器等中的至少一个的电组件。处理电路可包括诸如包括与门、或门、与非门、非门等中的至少一个的逻辑门的电组件。
尽管参考示例实施例的描述具体地示出和描述了示例实施例，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可在示例实施例中进行各种形式和细节上的改变。此外，示例实施例未必彼此互斥。例如，一些示例实施例可包括参考一个或更多个图描述的一个或更多个特征，并且还可包括参考一个或更多个其它图描述的一个或更多个其它特征。

Claims (20)

1.一种集成电路装置，包括：
衬底，其包括由多个器件分离区域限定的有源区域；
字线，其在所述衬底上并且布置在沿第一水平方向延伸的字线沟槽中；
位线，其在所述字线上并在正交于所述第一水平方向的第二水平方向上延伸；
焊盘，其在所述有源区域上并且具有大于所述有源区域的水平宽度；以及
位线接触件，其将所述位线电连接到所述有源区域，
其中，所述焊盘的最下表面位于与所述位线接触件的最下表面相同的竖直水平处。
2.根据权利要求1所述的集成电路装置，其中，所述焊盘的最下表面位于与所述有源区域的最上表面相同的竖直水平处。
3.根据权利要求1所述的集成电路装置，其中，所述焊盘中的一个侧壁的至少一部分具有圆角轮廓，并且所述焊盘中的面向所述一个侧壁的另一侧壁具有线性轮廓。
4.根据权利要求1所述的集成电路装置，其中，所述有源区域的上表面的至少一部分与所述器件分离区域接触。
5.根据权利要求1所述的集成电路装置，其中，
所述多个器件分离区域的至少一部分包括在所述焊盘的最下表面上方的第一部分以及与所述第一部分集成并在所述第一部分下方的第二部分，并且
在所述第一部分的侧壁和所述第二部分的侧壁上限定有阶梯。
6.根据权利要求1所述的集成电路装置，其中，所述焊盘具有包括掺杂多晶硅的单层结构。
7.根据权利要求1所述的集成电路装置，其中，
所述有源区域具有在相对于所述第一水平方向和所述第二水平方向的倾斜方向上延伸的条形，并且
所述焊盘与所述条形的两端间隔开。
8.根据权利要求1所述的集成电路装置，还包括：
绝缘图案，其围绕所述位线接触件的第一侧壁和第二侧壁，其中，
所述绝缘图案与所述焊盘的一个侧壁接触。
9.根据权利要求8所述的集成电路装置，其中，在所述焊盘中，面向所述焊盘的一个侧壁的另一侧壁与所述器件分离区域接触。
10.根据权利要求1所述的集成电路装置，还包括：
在所述焊盘上的埋置接触件，其中
所述埋置接触件的最下表面在所述焊盘的最下表面上方并在所述焊盘的最上表面下方。
11.根据权利要求10所述的集成电路装置，其中，所述埋置接触件的最下表面在所述有源区域的最上表面上方并在所述器件分离区域的最上表面下方。
12.一种集成电路装置，包括：
衬底，其包括由多个器件分离区域限定的有源区域；
字线，其在所述衬底上并布置在沿第一水平方向延伸的字线沟槽中；
位线，其在所述字线上并在正交于所述第一水平方向的第二水平方向上延伸；
焊盘，其在所述有源区域上并具有大于所述有源区域的水平宽度；
位线接触件，其将所述位线电连接到所述有源区域；以及
埋置绝缘层，其在所述字线上并在所述字线沟槽中，
其中，所述埋置绝缘层的最下表面与所述焊盘的最下表面之间的距离和所述埋置绝缘层的最下表面与所述位线接触件的最下表面之间的距离相同。
13.根据权利要求12所述的集成电路装置，其中，所述埋置绝缘层的最下表面与所述焊盘的最下表面之间的距离和所述埋置绝缘层的最下表面与所述有源区域的最上表面之间的距离相同。
14.根据权利要求12所述的集成电路装置，还包括：
在所述焊盘上的埋置接触件，其中，
所述埋置接触件的最下表面在所述焊盘的最下表面上方并在所述焊盘的最上表面下方。
15.根据权利要求14所述的集成电路装置，还包括：
间隔件，其在所述焊盘的第一侧壁和第二侧壁上，其中
所述埋置接触件的最下表面在所述间隔件的最下表面上方并在所述间隔件的最上表面下方。
16.根据权利要求15所述的集成电路装置，还包括：
绝缘图案，其围绕所述位线接触件的第一侧壁和第二侧壁，其中
所述绝缘图案与所述焊盘的一个侧壁和所述间隔件的一个侧壁接触。
17.根据权利要求12所述的集成电路装置，其中，
所述多个器件分离区域的至少一部分包括在所述焊盘的最下表面上方的第一部分以及与所述第一部分集成并在所述第一部分下方的第二部分，并且
在所述第一部分的侧壁和所述第二部分的侧壁上限定有阶梯。
18.根据权利要求12所述的集成电路装置，其中，所述焊盘具有包括掺杂多晶硅的单层结构。
19.一种集成电路装置，包括：
衬底，其包括由多个器件分离区域限定的有源区域；
字线，其在所述衬底上并且布置在沿第一水平方向延伸的字线沟槽中；
位线，其在所述字线上并在正交于所述第一水平方向的第二水平方向上延伸；
包括掺杂多晶硅的单层结构的焊盘，其在所述有源区域上并具有大于所述有源区域的水平宽度；以及
位线接触件，其将所述位线电连接到所述有源区域，
其中，所述有源区域的上表面的至少一部分接触所述器件分离区域，
所述焊盘的最下表面位于与所述位线接触件的最下表面和所述有源区域的最上表面相同的竖直水平处，并且
所述焊盘中的一个侧壁的至少一部分具有圆角轮廓，并且所述焊盘中的面向所述一个侧壁的另一侧壁具有线性轮廓。
20.根据权利要求19所述的集成电路装置，还包括：
绝缘图案，其围绕所述位线接触件的第一侧壁和第二侧壁，并且所述绝缘图案接触所述焊盘的一个侧壁；以及
在所述焊盘上的埋置接触件，其中，
所述埋置接触件的最下表面在所述焊盘的最下表面上方、在所述焊盘的最上表面下方、在所述有源区域的最上表面上方、并且在所述器件分离区域的最上表面下方，并且
在所述焊盘中，面向所述焊盘的一个侧壁的另一侧壁与所述器件分离区域接触。
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