KR20130120973A - 대체되는 채널을 구비한 다중-게이트 소자 및 이러한 소자를 형성하기 위한 방법 - Google Patents

대체되는 채널을 구비한 다중-게이트 소자 및 이러한 소자를 형성하기 위한 방법 Download PDF

Info

Publication number
KR20130120973A
KR20130120973A KR1020120120721A KR20120120721A KR20130120973A KR 20130120973 A KR20130120973 A KR 20130120973A KR 1020120120721 A KR1020120120721 A KR 1020120120721A KR 20120120721 A KR20120120721 A KR 20120120721A KR 20130120973 A KR20130120973 A KR 20130120973A
Authority
KR
South Korea
Prior art keywords
semiconductor
region
top surface
channel
strip
Prior art date
Application number
KR1020120120721A
Other languages
English (en)
Other versions
KR101424344B1 (ko
Inventor
치-웨이 쿼
위안-? 챠오
호우-유 첸
쉬-홍 양
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20130120973A publication Critical patent/KR20130120973A/ko
Application granted granted Critical
Publication of KR101424344B1 publication Critical patent/KR101424344B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)

Abstract

소자는 반도체 기판, 반도체 기판 내의 분리 영역과, 핀 전계-효과 트랜지스터(Fin Field-Effect Transistor; FinFET)를 포함한다. FinFET는 반도체 기판 위의 채널 영역, 채널 영역의 측벽 및 상단면 상의 게이트 유전체, 게이트 유전체 위의 게이트 전극, 소스/드레인 영역과, 소스/드레인 영역과 채널 영역 사이의 추가적인 반도체 영역을 포함한다. 채널 영역과 추가적인 반도체 영역은 상이한 반도체 물질로부터 형성되고, 서로 실질적으로 수평이 된다.

Description

대체되는 채널을 구비한 다중-게이트 소자 및 이러한 소자를 형성하기 위한 방법{MULTI-GATE DEVICES WITH REPLACED-CHANNELS AND METHODS FOR FORMING THE SAME}
관련 출원
본 출원은 다음과 같이 출원된 일반적으로 할당되고 공동-계류중인 미국 특허출원과 관련이 있다: 2012년 1월 24일에 출원되고 발명의 명칭이 "FinFET 및, 이러한 FinFET를 형성하기 위한 방법(FinFETs and Methods for Forming the Same)"이며, 참조에 의해 본 명세서에 병합된 출원번호 13/356,769인 출원.
집적회로의 계속되는 크기 감소와, 집적회로의 속도에 대한 증가하는 요구사항에 따라, 트랜지스터는 더 작은 치수와 함께 더 높은 구동 전류를 가질 필요가 있다. 따라서, 핀 전계-효과 트랜지스터(Fin Field-Effect Transistor; FinFET)가 개발되었다. FinFET는 채널 폭을 증가시켰다. 채널 폭의 증가는 반도체 핀의 측벽 상의 일부분과, 반도체 핀의 상단면 상의 일부분을 포함하는 채널을 형성함으로써 달성된다. 트랜지스터의 구동 전류는 채널 폭에 비례하므로, FinFET의 구동 전류가 증가한다.
기존 FinFET 형성 프로세스에서, 쉘로유 트렌치 분리(Shallow Trench Isolation; STI) 영역이 실리콘 기판 내에 먼저 형성된다. 그런 다음, STI 영역이 실리콘 핀을 형성하도록 리세스되며, 이러한 핀은 리세스된 STI 영역 위에 실리콘 기판의 일부분을 포함한다. 다음으로, 게이트 유전체와 게이트 전극이 형성된다. 그런 다음, 소스 및 드레인 영역이 예를 들면, 실리콘 핀을 리세스하고, 에피택시를 수행함으로써 형성된다. 에피택시 소스와 드레인 영역은 각각의 실리콘 핀의 격자 상수와는 다른 격자 상수를 가질 수 있고, 따라서, FinFET의 각각의 채널 영역에 이로운 변형(strain)을 제공할 수 있다.
하지만, 후속적인 열 프로세스 동안, 변형은 완화될 수 있다. 더 나아가, 에피택시 소스 및 드레인 영역 내의 불순물은 후속적 열 프로세스에서 채널 안으로 불리하게 확산될 수 있다.
본 발명은 반도체 기판; 상기 반도체 기판 내의 분리 영역; 핀 전계-효과 트랜지스터(Fin Field-Effect Transistor; FinFET)를 포함하고, 상기 핀 전계-효과 트랜지스터(FinFET)는, 상기 반도체 기판 위의 채널 영역; 상기 채널 영역의 측벽 및 상단면상의 게이트 유전체; 상기 게이트 유전체 위의 게이트 전극; 소스/드레인 영역; 및 상기 소스/드레인 영역 및 상기 채널 영역 사이의 추가적인 반도체 영역을 포함하고, 상기 채널 영역과 상기 추가적인 반도체 영역은 상이한 반도체 물질로부터 형성되고, 서로 수평이 되는 것인 소자를 제공한다.
또한, 본 발명은 반도체 기판; 상기 반도체 기판 내의 분리 영역; 및 핀 전계-효과 트랜지스터(Fin Field-Effect Transistor; FinFET)를 포함하고, 상기 핀 전계-효과 트랜지스터(FinFET)는, 반도체 스트립 - 상기 반도체 스트립의 반대쪽 에지(edge)는 상기 분리 영역의 반대쪽 측벽과 접촉함 -; 상기 분리 영역의 상단면 위에 배치되고 상기 반도체 스트립의 제1 부분과 중첩되는 반도체 채널 - 상기 반도체 채널과 상기 반도체 스트립은 상이한 물질을 포함함 -; 및 상기 반도체 채널에 인접한 소스/드레인 영역을 포함하고, 상기 반도체 스트립은 상기 반도체 채널과 상기 소스/드레인 영역 사이에서 연장되는 제2 부분을 포함하고, 상기 제2 부분은 상기 반도체 채널의 에지를 접촉하는 에지를 가지는 것인 소자를 제공한다.
또한, 본 발명은 반도체 기판의 상단면으로부터 상기 반도체 기판 안으로 연장되는 분리 영역 - 상기 분리 영역은 제1 상단면을 가지며, 상기 분리 영역 중 두 개의 인접한 영역 사이의 반도체 기판의 부분은 반도체 스트립을 형성함 - 을 형성하는 단계 ; 상기 반도체 스트립과 상기 분리 영역 위에 더미 게이트를 형성하는 단계; 상기 더미 게이트를 제거하는 단계; 상기 반도체 스트립 내에 제1 리세스를 형성하도록 상기 더미 게이트 아래의 상기 반도체 스트립의 일부분을 에칭하는 단계; 상기 제1 리세스 내에 에피택시(epitaxy) 반도체 영역을 성장시키도록 에피택시를 수행하는 단계; 및 제2 리세스를 형성하도록 상기 더미 게이트 아래의 분리 영역의 일부분을 리세스하는 단계를 포함하고, 상기 분리 영역의 리세스된 부분은 상기 제1 상단면보다 낮은 제2 상단면을 가지며, 상기 리세스를 통해 노출된 상기 에피택시 반도체 영역의 일부분은 상기 분리 영역의 제2 상단면 위에 반도체 핀을 형성하는 것인 방법을 제공한다.
실시예 및 이런 실시예의 이점의 보다 완전한 이해를 위해, 첨부된 도면과 결합되어 이하의 설명이 이제 주어진다.
도 1 내지 13은 다양한 예시적인 실시예에 따라 핀 전계-효과 트랜지스터(FinFET)를 제조하는 중간 스테이지의 투시도 및 단면도이다.
본 발명 개시(disclosure)의 실시예의 제조 및 사용이 이하에서 상세히 논의된다. 하지만, 실시예는 폭넓은 특정 환경에서 구현될 수 있는 수 많은 적용가능한 발명 개념을 제공한다는 점을 이해해야 한다. 논의된 특정 실시예는 예증적이고, 본 발명 개시의 범위를 제한하지 않는다.
핀 전계-효과 트랜지스터(FinFET) 및 이런 장치를 형성하는 방법이 다양한 실시예에 따라 제공된다. FinFET를 형성하는 중간 스테이지가 예증된다. 실시예의 변형이 논의된다. 다양한 뷰(view)와 예증적인 실시예 전체를 통해서, 유사한 참조 번호는 유사한 요소를 지정하기 위해 사용된다.
도 1 내지 13은 일부 예시적인 실시예에 따라 핀 전계-효과 트랜지스터(FinFET)를 제조하는 중간 스테이지의 단면도 및 투시도이다. 도 1은 초기 구조의 투시도를 예증한다. 초기 구조는 기판(20)을 포함한다. 기판(20)은 반도체 기판일 수 있으며, 이 기판은 또한 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 물질로부터 형성되는 기판일 수 있다. 기판(20)은 p형 불순물 또는 n형 불순물을 이용해 도핑될 수 있다. 쉘로우 트렌치 분리(STI) 영역(22)과 같은 분리 영역은 기판(20)의 상단면으로부터 기판(20) 안으로 연장되도록 형성될 수 있다. 기판(20)은 소자 영역(100) 내의 제1 부분과 소자 영역(200) 내의 제2 부분을 포함한다. 일부 실시예에서, 소자 영역(100 및 200) 중 하나는 p형 FinFET 영역이고, 다른 소자 영역은 n형 FinFET 영역이다. 인접하는 STI 영역들(22) 사이에 있는 기판(20)의 일부분은 반도체 스트립(21)을 형성한다. 반도체 스트립(21)의 상단면과 STI 영역(22)의 상단면은 서로 실질적으로 수평일 수 있다.
도 2를 참조하면, 반도체 스트립(21)의 적어도 상부, 또는 실질적으로 전체가 제거된다. 이에 따라, 리세스(23)가 STI 영역(22) 내에 형성된다. 다음으로, 도 3에 도시된 것과 같이, 에피택시는 리세스(23) 내에 반도체 스트립(24)을 에피택샬하게 성장시키도록 수행된다. 반도체 스트립(24)은 기판(20)의 격자 상수보다 크거나, 실질적으로 동일하거나, 또는 더 작은 격자 상수를 가질 수 있다. 일부 실시예에서, 반도체 스트립(24)은 실리콘 게르마늄, 실리콘 탄소, III-V 화합물 반도체 등을 포함한다. 생성된 반도체 스트립(24)의 상단면은 STI 영역(22)의 상단면보다 높거나, 수평이 되거나, 낮을 수 있다.
일부 실시예에서, 도 2 및 3의 프로세스 단계들은 생략되고, 반도체 스트립(21)은 남게 된다. 따라서, 후속 도면들에 예증된 반도체 스트립(24)은 실제로 기판(20)과 동일한 반도체 물질로 형성될 수 있는 반도체 스트립(21)이다.
도 4를 참조하면, 더미 게이트(26)가 형성된다. 비록 STI 영역(22)으로부터 높은 에칭 선택도를 갖는 다른 물질이 또한 이용될 수 있지만, 더미 게이트(26)는 예를 들면, 폴리실리콘으로부터 형성될 수 있다. 더미 게이트(26)는 반도체 스트립(24)의 일부분 위에 있고, 복수의 반도체 스트립(24) 및/또는 STI 영역(22)을 교차(cross-over)할 수 있다. 더미 게이트(26)는 반도체 스트립(24)의 길이 방향에 실질적으로 수직인 길이 방향을 또한 가질 수 있다. 더미 게이트(26)는 소자 영역(100)의 일부분과 소자 영역(200)의 일부분을 포함할 수 있다.
다음으로, 도 4에 또한 도시된 것과 같이, 게이트 스페이서(28)는 더미 게이트(26)의 측벽상에 형성된다. 일부 실시예에서, 게이트 스페이서(28)는 실리콘 산화물, 실리콘 질화물 등을 포함하고, 다중층 구조를 가질 수 있다.
도 5를 참조하면, 에칭 단계는 더미 게이트(26)와 게이트 스페이서(28)에 의해 덮이지 않는 반도체 스트립(24)의 일부분을 에칭하기 위해 수행된다. 따라서, 리세스된 반도체 스트립(24)의 생성된 상단면(24A)은 STI 영역(22)의 상단면(22A)보다 낮다. 따라서, 리세스(25)는 STI 영역들(22) 사이에서 형성된다. 리세스(25)는 더미 게이트(26)의 반대쪽에 위치한다. 다음으로, 도 6에 도시된 것과 같이, 에피택시 영역(30)은 리세스(25)에서 반도체 물질을 선택적으로 성장시킴으로써 형성된다. 일부 예시적인 실시예에서, 에피택시 영역(30)은 실리콘 게르마늄 또는 실리콘 탄소를 포함한다. 대안적으로, 에피택시 영역(30)은 실리콘, III-V 반도체 물질 등으로부터 형성된다. 리세스(25)가 에피택시 영역(30)으로 채워진 후에, 에피택시 영역(30)의 추가적인 에피택시 성장은 에피택시 영역(30)이 수평으로 확장되게 하고, 패싯(facet)이 형성되기 시작한다. 또한, STI 영역(22)의 상단면(22A)의 일부는 에피택시 영역(30)의 측방향 성장 때문에 에피택시 영역(30)의 일부분의 아래에 배치되고 정렬된다. 대안적으로, 반도체 스트립(24)의 어떠한 리세스도 수행되지 않고, 에피택시 영역(30)은 리세스되지 않은 반도체 스트립(24) 상에 형성된다.
에피택시 단계 이후에, 에피택시 영역(30)은 참조 번호(30)를 이용해서 또한 표시된 소스 및 드레인 영역을 형성하도록 주입될 수 있다. 소스 및 드레인 영역(30)은 더미 게이트(26)의 반대쪽에 있고, STI 영역(22)의 표면(22A) 일부분 위에 배치되고 이 일부분과 중첩될 수 있다. 소자 영역(100 및 200)이 n형 FinFET 영역과 p형 FinFET 영역을 포함할 때, 소자 영역(100 및 200) 내의 소스/드레인 영역(30)은 정반대의 전도성 유형을 가진다. 소스 영역 및 드레인 영역(30)의 형성에 후속해서, 소스 및 드레인 규화물 영역(미도시)은 소스 및 드레인 영역(30)의 상부를 규화(siliciding)함으로써 형성될 수 있다. 대안적으로, 소스 및 드레인 규화 영역은 도 13 내에 도시된 단계에서 수행될 수 있다.
도 7a는, 층간 유전체(Inter-Layer Dielectric; ILD)(32)가 형성된 후, 이 구조의 투시도를 예증한다. 화학 기계적 폴리싱(Chemical Mechanical Polish; CMP)은 ILD(32)의 상단면, 더미 게이트(26), 및 게이트 스페이서(28)와 수평이 되도록 수행될 수 있다. 도 7b는 도 7a의 평면 교차 라인 A-A로부터 획득된 단면도를 예증한다. 도 7c는 도 7a의 평면 교차 라인 B-B로부터 획득된 단면도를 예증한다. 도 7d는 도 7a의 평면 교차 라인 C1-C1 또는 C2-C2로부터 획득된 단면도를 예증한다. 영역(22, 24, 30, 및 32)의 예시적인 위치가 단면도들에서 또한 예증된다.
도 8a 내지 12g는 FinFET의 추가적인 제조 단계들에서의 투시도 및 각각의 단면도를 예증한다. 도 8a 내지 12g 전체를 통해, 각각의 도면은 하나의 번호 및 하나의 후속 문자로 표시된다. 동일 번호를 갖는 도면들은 동일 프로세스 단계 및 동일 구조의 상이한 뷰들(views)이다. 각각의 단면도에서, 각각의 소자 영역과, 각각의 단면도가 얻어지는 평면이 표시된다. 예를 들면, 도 8b에서, "100-A-A 뷰"가 표시되며, 단면도가 소자 영역(100)과, 도 8a의 평면 교차 라인 A-A로부터 획득된다는 것을 나타낸다.
도 8a를 참조하면, 소자 영역(100) 내의 더미 게이트(26)의 일부분은 예를 들면 에칭을 통해서 제거된다. 하지만, 소자 영역(200) 내의 더미 게이트(26)의 일부분은 제거되지 않은 채로 남게 된다. 도 8b 내지 8g는 도 8a에 도시된 구조의 상이한 뷰이며, 더미 게이트(26)의 제거가 도 8c 및 8d에 예증되고, 도 7c 및 7d 각각과 비교함으로써 관찰될 수 있다. 도 8d에 도시된 바와 같이, 더미 게이트(26)의 제거된 부분은 게이트 스페이서(28)와 실질적으로 동일한 레벨에 있다.
도 8a를 참조하면, 더미 게이트(26)의 제거는 소자 영역(200)을 보호하도록 포토 레지스트(미도시)를 형성하고, 그런 다음, 더미 게이트(26)를 에칭함으로써 수행될 수 있다. 다음으로, 도 8c 및 8d에 도시된 것과 같이, 노출된 반도체 스트립(24)이 리세스되어, STI 영역(22) 내에 리세스(34)를 형성한다. 리세싱은 게이트 스페이서(28)를 에칭 마스크로서 이용하는 이방성 에칭을 포함할 수 있어, 리세스(34)의 측벽이 실질적으로 수직이 되고, 게이트 스페이서(28)의 에지에 실질적으로 정렬이 되게 된다. 리세스(34)의 하단(34A)은 반도체 스트립(24)의 하단면보다 높을 수 있고, 소스/드레인 영역(30)의 하단과 실질적으로 수평이 될 수 있거나, 이 하단보다 약간 높을 수 있다(도 8d). 일부 실시예에서, 도 8d에 도시된 것과 같이, 반도체 스트립(24)은 리세스(34)에 노출된 측면 에지를 갖는 부분(24')을 가지면서, 에칭되지 않게 남겨진 부분(24')을 가질 수 있다. 하지만, 소자 영역(200)의 도면들인 도 8e, 8f, 및 8g에서, 더미 게이트(26)와 반도체 스트립(24)은 리세스되지 않는다.
도 9a 내지 9d는 선택적 에피택샬 성장에 의해 형성되는, 에피택시 반도체 영역(36)의 형성에서의(도 9c 및 9d) 투시도 및 단면도를 예증한다. 에피택시 반도체 영역(36)은 반도체 스트립(24)으로부터 성장되고, STI 영역(22) 상에서 성장되지 않는다. 도 9d에서 도시된 것과 같이, 에피택시 반도체 영역(36)은 게이트 스페이서(28)의 에지에 실질적으로 정렬되는 에지(36A){또한 부분(24')의 에지임}를 가질 수 있다. 에피택시 영역(36)과 반도체 스트립(24)이 상이한 프로세스 단계들에서 형성되므로, 에피택시 영역(36)과 반도체 스트립(24) 사이에서 뚜렷하고(visible) 구별가능한 계면(또한 36A로서 도시됨)이 존재한다. 도 9e, 9f, 및 도 9d는 동일한 프로세스 단계를 예증한다. 에피택시 반도체 영역(36)은 소자 영역(100)에서 성장하고, 에피택시 반도체 영역(36)은 소자 영역(200) 내에서 성장하지 않는다고 관찰된다.
일부 실시예에서, 에피택시 반도체 영역(36)은 반도체 스트립(24)의 격자 상수보다 더 크거나, 실질적으로 동일하거나, 더 작은 격자 상수를 가진다. 예를 들면, 에피택시 반도체 영역(36)은 실리콘 게르마늄, 실리콘 탄소, III-V 화합물 반도체 등을 포함할 수 있다. 더 나아가, 에피택시 반도체 영역(36)과 반도체 스트립(24)은 상이한 백분율을 갖는 동일 요소들을 포함할 수 있다. 일부 예시적인 실시예에서, 에피택시 반도체 영역(36)과 반도체 기판(24) 모두는 실리콘 게르마늄을 포함하고, 상이한 게르마늄 백분율을 가진다. 에피택시 영역(36)의 바람직한 물질은 소자 영역(100) 내의 FinFET의 채널 영역에서 요구되는 응력(stress)에 따라 선택된다.
도 10a 내지 도 10g는 소자 영역(200)으로부터 더미 게이트(26)의 제거시의 투시도 및 단면도를 예증한다. 도 10f와 10g에서 도시된 것과 같이, 더미게이트(26)는 소자 영역(200) 내에, 그리고 게이트 스페이서들(28) 사이에서 리세스(35)를 형성하도록 제거되고, 하부의 반도체 스트립(24)은 노출된다. 도 10b, 10c, 및 10d에 도시된 단면도는 도 9b, 9c, 및 9d에서 각각 동일하게 유지된다.
다음으로, 도 11a 내지 11g를 참조하면, 소자 영역들(100 및 200) 모두에서, 제거된 더미 게이트(26) 아래에 놓인 STI 영역(22)의 일부분을 에칭하도록 에칭이 수행되어, 소자 영역(200) 내의 에피택시 영역(36)(도 11c)과 소자 영역(200) 내의 반도체 스트립(24)(도 11f)이 각각의 인접 STI 영역(22) 위에 돌출하게 된다. 본 설명 전체를 통해, 에피택시 영역(36)의 돌출 부분은 반도체 핀(38)으로 지칭되고, 반도체 스트립(24)의 돌출 부분은 반도체 핀(40)이라고 지칭된다. 에칭의 결과로서, 도 11b 및 11e에 도시된 것과 같이, STI 영역(22)의 일부 부분이 에칭되지 않고, 상단면(22A)을 가지는 한편, 이전에 더미 게이트(26)의 아래에 놓였던 STI 영역(22)의 부분은 상단면(22B)을 갖도록 리세스된다(도 11c 및 11f). 상단면(22B)은 반도체 핀(38A 및 40)의 높이만큼 상단면(22A)보다 낮다. 더 나아가, 상단면(22A)은 반도체 핀(38 및 40)의 상단면과 실질적으로 수평이 될 수 있다.
도 11d 및 11g에 도시된 것과 같이, STI 영역(22)이 리세스되는 시점에, ILD(32)는 부작용(side effect)으로서 또한 리세스될 수 있다. ILD(32)의 리세스는 화살표로서 도시된다. ILD(32)의 에칭의 결과로서, ILD(32)의 상단면은 게이트 스페이스(28)의 상단면보다 낮을 수 있다.
도 12a 내지 12g는 게이트 유전체(42)(142 및 242를 포함함)와, 게이트 전극(44)(144 및 244를 포함함)의 형성을 예증한다. 게이트 유전체(42)와 게이트 전극(44)을 형성하도록, 먼저, 게이트 유전층이 리세스(34 및 35) 내에(도 11a)와, 반도체 핀(38 및 40)의 측벽 및 상단면(도 12c, 12d, 12f, 및 12g) 상에 형성된다. 일부 실시예에 따라, 게이트 유전층은 실리콘 산화물, 실리콘 질화물, 또는 이것들의 다중층을 포함한다. 대안적인 실시예에서, 게이트 유전층은 고-k 유전물질을 포함하고, 따라서 고-k 유전체이다. 고-k 게이트 유전층은 약 7.0보다 높은 k 값을 가질 수 있고, 금속산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 규산염 또는 이것들의 조합을 포함할 수 있다. 게이트 유전층의 형성 방법은 분자-빔 증착(MBD: Molecular-Beam Deposition), 원자층 증착(ALD: Atomic Layer Deposition), 물리적 증기 증착(PVD: Physical Vapor Deposition) 등을 포함할 수 있다.
다음으로, 게이트 전극(44)을 형성하기 위해 이용되는 전도 물질은 게이트 유전층 위에 형성되고, 나머지 리세스(34 및 35)를 채운다(도 11a). 전도 물질을 채운 후에, CMP는 게이트 유전층의 과잉 부분과, ILD(32)의 상단면 위의 전도 물질을 제거하도록 수행될 수 있다. CMP에서, 게이트 스페이서(28)의 일부분이 도 12d에서 화살표로 예증된 바와 같이 또한 폴리싱되고, 게이트 스페이서(28), ILD(32), 게이트 유전체(42)와 게이트 전극(44)의 상단면이 서로 수평이 된다. 게이트 전극(44)은 TiN, TaN, TaC, Co, Ru, Al, 및 이것들의 조합, 그리고 이것들의 다중층과 같은 금속-함유 물질을 포함한다.
패터닝 단계는 영역(37) 내의 전도 물질과 게이트 유전층의 일부분을 제거하도록 추가적으로 수행될 수 있다(도 12a). 결과적으로, 게이트 유전체(142 및 242)는 서로 분리되고, 게이트 전극(144 및 244)은 서로 분리된다. 따라서, FinFET(150 및 250)은 소자 영역(100 및 200) 내에 각각 형성된다. FinFET(150)은 게이트 유전체(142)와 게이트 전극(144)을 포함한다(도 12c 및 12d). FinFET(250)는 게이트 유전체(242)와 게이트 전극(244)을 포함한다(도 12f 및 12g). 게이트 전극(144 및 244)은 이하에서 대체 게이트라고 지칭되는데, 그 이유는 이러한 전극은 더미 게이트(26)를 대체시킴으로써 형성되기 때문이다. 대체 게이트 형성 때문에, 게이트 유전체(142 및 242)는 게이트 전극(144 및 244)의 상단면과 수평을 이루는 상단 에지를 가진다.
도 13은 FinFET(150 및 250)의 단면도를 개략적으로 예증한다. 비록 FinFET(150 및 250)의 단면도가 도 12a에서 상이한 평면 교차 라인들 C1-C1 및 C2-C2 내에 실제로 있지만, 이러한 단면도는 도 13에서 동일 평면에 있는 것으로 도시된다는 것이 인식된다. 후속 처리 단계에서, 추가적인 ILD(52)가 ILD(32) 위에 형성되고, 접촉 플러그(54)는 게이트 전극(44)과 소스/드레인 규화물 영역(미도시)을 전기적으로 연결시키도록 ILD(32 및 52)를 관통하기 위해 형성될 수 있다. ILD(52)와 ILD(32)는 동일한 유전 물질 또는 상이한 유전 물질로부터 형성될 수 있다. 가시적인(visible) 계면이 동일 물질 또는 상이한 물질로부터 형성되는지의 여부와 상관 없이, ILD(52) 및 ILD(32) 사이에서 생성될 수 있다.
생성되는 FinFET(150)에서, 동일 게이트 전극(144)의 반대쪽상에 배치된 STI 영역(22)(도 11b 및 11e)은 게이트 전극(44)의 아래에 배치되는(그리고 이러한 전극에 정렬되는) 상단면(22B)보다 높은 상단면(22A)을 가진다(도 11c 및 11f). 이러한 구성은 종래의 FinFET와는 다르다. 종래의 FinFET에서, 게이트 전극의 반대쪽상에 있는 STI 영역(22)은 각각의 게이트 전극의 아래에 배치되는(그리고 이러한 전극에 정렬되는) STI 영역의 일부분의 상단면과 수평이 되는 상단면을 가진다. 또한, 도 11c 및 11f에서, 동일 에피택시 소스/드레인 영역(30)의 반대쪽 상에 있는 STI 영역(22)의 상단면(22A)은 도 11c 및 11f에서 도시된 바와 같이 반도체 핀(fin)(38)의 상단면과 실질적으로 수평이 된다. 이러한 구성은, 동일 에피택시 소스/드레인 영역의 반대쪽상에 있는 STI 영역의 상단면이 각각의 FinFET의 각각의 반도체 핀보다 낮은, 종래의 FinFET와 또한 상이하다.
또한, 도 13을 참조하면, 원래의 반도체 스트립(24)을 대체시킴으로써 형성되는 대체 채널(38)의 형성 때문에, 반도체 스트립(24)은 (채널 영역을 또한 형성하는) 반도체 핀(38)과 소스/드레인 영역(30) 사이에서 연장하는 연장 부분(24')을 포함할 수 있고, 부분(24')은 반도체 핀(38)과 소스/드레인 영역(30) 둘 다의 물질과는 다른 물질로부터 형성된다.
도 13을 또한 참조하면, 각 FinFET(150 및 250)은 p형 FinFET 또는 n형 FinFET일 수 있다. 반도체 스트립(24)과 반도체 영역(36)의 각각의 물질은 각각의 FinFET(150 및 250)를 위한 바람직한 변형(strain)을 생성하도록 선택된다. 예를 들면, p형 FinFET를 위해, 압축 응력이 각각의 채널 영역{각각 도 11c 및 11f에서 핀(38) 또는 핀(40)}에서 생성된다. n형 FinFET를 위해, 인장 변형(tensile strain)이 각각의 채널 영역(38 또는 40)에서 생성된다. 일부 예시적인 실시예에서, FinFET(150)는 p형 FinFET이고, 반도체 스트립(24)은 실리콘, 게르마늄, 실리콘 게르마늄, III-V 화합물 반도체 물질 등을 포함할 수 있다. FinFET(25)는 n형 FinFET이고, 반도체 영역(36)은 실리콘, 실리콘 게르마늄, 게르마늄, III-V 화합물 반도체 등을 포함할 수 있다.
실시예에 따라, 소자는 반도체 기판, 이 반도체 기판 내의 분리 영역과, FinFET를 포함한다. FinFET는 반도체 기판 위의 채널 영역, 채널 영역의 측벽 및 상단면상의 게이트 유전체, 게이트 유전체 위의 게이트 전극, 소스/드레인 영역과, 소스/드레인 영역과 채널 영역 사이의 추가적인 반도체 영역을 포함한다. 반도체 영역과 추가적인 반도체 영역은 상이한 반도체 물질로부터 형성되고, 서로 실질적으로 수평이 된다.
다른 실시예에 따라, 소자는 반도체 기판, 이 반도체 기판 내의 분리 영역과, FinFET를 포함한다. FinFET는 반도체 스트립 - 반도체 스트립의 반대쪽 에지는 분리 영역의 반대쪽 측벽과 접촉함 -과, 분리 영역의 상단면 위에 있고, 반도체 스트립의 제1 부분과 중첩되는 반도체 채널을 포함한다. 반도체 채널과 반도체 스트립은 상이한 물질을 포함한다. 소스/드레인 영역은 반도체 채널에 인접하게 배치된다. 반도체 스트립은 반도체 채널과 소스/드레인 영역 사이에 연장하는 제2 부분을 포함하고, 제2 부분은 반도체 채널의 에지를 접촉하는 에지를 가진다.
또 다른 실시예에 따라, 방법은 반도체 기판의 상단면으로부터 반도체 기판 안으로 연장하는 분리 영역을 형성하는 단계를 포함하며, 분리 영역은 제1 상단면을 가지고, 분리 영역들의 두 개의 이웃하는 영역들 사이에 있는 반도체 기판의 일부분은 반도체 스트립을 형성한다. 방법은 반도체 스트립과 분리 영역 위에 더미 게이트를 형성하는 단계, 반도체 스트립 내에 제1 리세스를 형성하도록 더미 게이트 아래에 반도체 스트립의 일부분을 에칭하는 단계와, 제1 리세스 내에 에피택시 반도체 영역을 성장시키도록 에피택시(epitaxy)를 수행하는 단계를 또한 포함한다. 더미 게이트 아래의 분리 영역의 일부분은 제2 리세스를 형성하도록 리세스되고, 분리 영역의 리세스된 부분은 제1 상단면보다 낮은 제2 상단면을 가진다. 리세스를 통해 노출된 에피택시 반도체 영역의 일부분은 분리 영역의 제2 상단면 위에 반도체 핀을 형성한다.
본 발명의 실시예 및 이에 관한 이점을 자세하게 설명하였지만, 본 발명에 대한 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 실시예의 정신 및 범위로부터 이탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 명세서에서 설명된 공정, 기계, 제조와, 물질, 수단, 방법과 단계의 특정 실시예에 제한되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 기계, 제조, 물질, 수단, 방법, 또는 단계의 조합이 본 발명의 개시(disclosure)로부터 활용될 수 있다는 것을 본 발명개시로부터 쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 프로세스, 머신, 제조품, 구성을 청구항의 범위내에 포함하는 것으로 한다. 또한, 각 청구항은 분리된 실시예를 구성하고, 다양한 청구항과 실시예의 조합은 본 발명의 개시의 범위 내에 있다.

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 내의 분리 영역;
    핀 전계-효과 트랜지스터(Fin Field-Effect Transistor; FinFET)를
    포함하고,
    상기 핀 전계-효과 트랜지스터(FinFET)는,
    상기 반도체 기판 위의 채널 영역;
    상기 채널 영역의 측벽 및 상단면상의 게이트 유전체;
    상기 게이트 유전체 위의 게이트 전극;
    소스/드레인 영역; 및
    상기 소스/드레인 영역 및 상기 채널 영역 사이의 추가적인 반도체 영역을
    포함하고,
    상기 채널 영역과 상기 추가적인 반도체 영역은 상이한 반도체 물질로부터 형성되고, 서로 수평이 되는 것인 소자.
  2. 제1항에 있어서, 상기 반도체 기판 위에 반도체 스트립을 더 포함하고, 상기 반도체 스트립은 상기 채널 영역과 상기 추가적인 반도체 영역 아래에 배치되고, 상기 반도체 스트립과 상기 추가적인 반도체 영역은 동일한 반도체 물질로부터 형성되는 것인 소자.
  3. 제1항에 있어서, 상기 분리 영역은,
    상기 소스/드레인 영역의 반대쪽상의 제1 부분 - 상기 분리 영역의 제1 부분은 제1 상단면을 가짐 -; 및
    상기 채널 영역의 반대쪽상의 제2 부분 - 상기 분리 영역의 제2 부분은 상기 제1 상단면보다 낮은 제2 상단면을 가짐 - 을 포함하는 것인 소자.
  4. 제1항에 있어서,
    상기 소스/드레인 영역 위의 제1 층간 유전체(Inter-Layer Dielectric; ILD); 및
    상기 제1 ILD 위의 제2 ILD를
    더 포함하고,
    상기 제1 ILD와 상기 제2 ILD간의 계면(interface)은 상기 게이트 전극의 상단면과 수평이 되는 것인 소자.
  5. 반도체 기판;
    상기 반도체 기판 내의 분리 영역; 및
    핀 전계-효과 트랜지스터(Fin Field-Effect Transistor; FinFET)를
    포함하고,
    상기 핀 전계-효과 트랜지스터(FinFET)는,
    반도체 스트립 - 상기 반도체 스트립의 반대쪽 에지(edge)는 상기 분리 영역의 반대쪽 측벽과 접촉함 -;
    상기 분리 영역의 상단면 위에 배치되고 상기 반도체 스트립의 제1 부분과 중첩되는 반도체 채널 - 상기 반도체 채널과 상기 반도체 스트립은 상이한 물질을 포함함 -; 및
    상기 반도체 채널에 인접한 소스/드레인 영역을
    포함하고,
    상기 반도체 스트립은 상기 반도체 채널과 상기 소스/드레인 영역 사이에서 연장되는 제2 부분을 포함하고, 상기 제2 부분은 상기 반도체 채널의 에지를 접촉하는 에지를 가지는 것인 소자.
  6. 제5항에 있어서, 상기 반도체 채널에 인접한 분리 영역의 부분은 제1 상단면을 가지며, 상기 소스/드레인 영역에 인접한 분리 영역의 부분은 상기 제1 상단면보다 높은 제2 상단면을 가지는 것인 소자.
  7. 제5항에 있어서, 상기 반도체 기판은 실리콘을 포함하고, 상기 반도체 채널은 제1 실리콘 게르마늄을 포함하고, 상기 반도체 스트립의 제2 부분은 제2 실리콘 게르마늄을 포함하고, 상기 제1 실리콘 게르마늄과 제2 실리콘 게르마늄은 상이한 게르마늄 농도를 가지는 것인 소자.
  8. 반도체 기판의 상단면으로부터 상기 반도체 기판 안으로 연장되는 분리 영역 - 상기 분리 영역은 제1 상단면을 가지며, 상기 분리 영역 중 두 개의 인접한 영역 사이의 반도체 기판의 부분은 반도체 스트립을 형성함 - 을 형성하는 단계 ;
    상기 반도체 스트립과 상기 분리 영역 위에 더미 게이트를 형성하는 단계;
    상기 더미 게이트를 제거하는 단계;
    상기 반도체 스트립 내에 제1 리세스를 형성하도록 상기 더미 게이트 아래의 상기 반도체 스트립의 일부분을 에칭하는 단계;
    상기 제1 리세스 내에 에피택시(epitaxy) 반도체 영역을 성장시키도록 에피택시를 수행하는 단계; 및
    제2 리세스를 형성하도록 상기 더미 게이트 아래의 분리 영역의 일부분을 리세스하는 단계를
    포함하고,
    상기 분리 영역의 리세스된 부분은 상기 제1 상단면보다 낮은 제2 상단면을 가지며, 상기 리세스를 통해 노출된 상기 에피택시 반도체 영역의 일부분은 상기 분리 영역의 제2 상단면 위에 반도체 핀을 형성하는 것인 방법.
  9. 제8항에 있어서,
    상기 더미 게이트를 형성하는 단계 이후에, 그리고 상기 더미 게이트를 제거하는 단계 이전에, 추가적인 리세스를 형성하도록 상기 분리 영역의 인접 부분들 사이에 상기 반도체 기판의 일부분을 리세스하는 단계; 및
    상기 추가적인 리세스 내에 상기 반도체 스트립을 형성하도록 에피택시를 수행하는 단계를 더 포함하는 방법.
  10. 제8항에 있어서, 상기 더미 게이트를 제거하는 단계 이전에, 상기 더미 게이트의 반대쪽 측벽 상에 게이트 스페이서를 형성하는 단계를 더 포함하고, 상기 더미 게이트를 제거하는 단계는 상기 게이트 스페이서를 마스크로서 이용해서 수행되는 것인 방법.
KR1020120120721A 2012-04-26 2012-10-29 대체되는 채널을 구비한 다중-게이트 소자 및 이러한 소자를 형성하기 위한 방법 KR101424344B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/457,258 US9171925B2 (en) 2012-01-24 2012-04-26 Multi-gate devices with replaced-channels and methods for forming the same
US13/457,258 2012-04-26

Publications (2)

Publication Number Publication Date
KR20130120973A true KR20130120973A (ko) 2013-11-05
KR101424344B1 KR101424344B1 (ko) 2014-08-01

Family

ID=49463019

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120120721A KR101424344B1 (ko) 2012-04-26 2012-10-29 대체되는 채널을 구비한 다중-게이트 소자 및 이러한 소자를 형성하기 위한 방법

Country Status (3)

Country Link
US (3) US9171925B2 (ko)
KR (1) KR101424344B1 (ko)
CN (1) CN103378156B (ko)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101492740B1 (ko) * 2013-05-30 2015-02-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스들에서의 튜닝 응력
KR20150088701A (ko) * 2014-01-24 2015-08-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150118878A (ko) * 2014-04-15 2015-10-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160011126A (ko) * 2014-07-21 2016-01-29 삼성전자주식회사 반도체 장치의 제조 방법
US9349850B2 (en) 2013-07-17 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally tuning strain in semiconductor devices
KR20160099447A (ko) * 2015-02-12 2016-08-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 랩어라운드 실리사이드를 구비한 ｆｉｎｆｅｔ 및 그 형성 방법
US9659827B2 (en) 2014-07-21 2017-05-23 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices by forming source/drain regions before gate electrode separation
US9818649B2 (en) 2014-10-17 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET isolation
KR20180015567A (ko) * 2016-08-03 2018-02-13 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 구조물 및 그 형성 방법
US10084085B2 (en) 2015-06-11 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same
US10164108B2 (en) 2014-10-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5968708B2 (ja) 2012-01-23 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
US9466696B2 (en) 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9171925B2 (en) 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US9281378B2 (en) 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
US9224840B2 (en) * 2012-07-10 2015-12-29 GlobalFoundries, Inc. Replacement gate FinFET structures with high mobility channel
US9349837B2 (en) 2012-11-09 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase Fin height in Fin-first process
US9443962B2 (en) 2012-11-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase fin height in fin-first process
US8822290B2 (en) * 2013-01-25 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9412664B2 (en) 2013-05-06 2016-08-09 International Business Machines Corporation Dual material finFET on single substrate
US8859355B1 (en) * 2013-05-06 2014-10-14 International Business Machines Corporation Method to make dual material finFET on same substrate
US9059002B2 (en) * 2013-08-27 2015-06-16 International Business Machines Corporation Non-merged epitaxially grown MOSFET devices
US10825738B2 (en) 2013-11-28 2020-11-03 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor arrangements and methods of manufacturing the same
CN107818943B (zh) * 2013-11-28 2019-03-29 中国科学院微电子研究所 半导体装置及其制造方法
CN105960710B (zh) * 2013-12-23 2020-05-15 英特尔公司 用于迁移率改进的n-mos的拉伸的源极漏极iii-v族晶体管
US20150194433A1 (en) * 2014-01-08 2015-07-09 Broadcom Corporation Gate substantial contact based one-time programmable device
US9281192B2 (en) 2014-03-13 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMP-friendly coatings for planar recessing or removing of variable-height layers
US9236446B2 (en) 2014-03-13 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Barc-assisted process for planar recessing or removing of variable-height layers
US9698240B2 (en) * 2014-03-31 2017-07-04 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US10170332B2 (en) 2014-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET thermal protection methods and related structures
US9536879B2 (en) * 2014-07-09 2017-01-03 International Business Machines Corporation FinFET with constrained source-drain epitaxial region
CN105355576B (zh) * 2014-08-19 2018-06-01 中国科学院微电子研究所 一种沟道替换工艺的监测方法
US9543438B2 (en) * 2014-10-15 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contact resistance reduction technique
CN105552124B (zh) * 2014-10-30 2018-11-16 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
US9502567B2 (en) 2015-02-13 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor fin structure with extending gate structure
US9929242B2 (en) 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10269968B2 (en) * 2015-06-03 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
WO2016209219A1 (en) 2015-06-24 2016-12-29 Intel Corporation Sub-fin sidewall passivation in replacement channel finfets
US9917195B2 (en) * 2015-07-29 2018-03-13 International Business Machines Corporation High doped III-V source/drain junctions for field effect transistors
US10734488B2 (en) 2015-09-11 2020-08-04 Intel Corporation Aluminum indium phosphide subfin germanium channel transistors
US10032873B2 (en) 2015-09-15 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
CN114300363A (zh) * 2015-09-16 2022-04-08 蓝枪半导体有限责任公司 半导体元件及其制作方法
EP3353810A4 (en) 2015-09-25 2019-05-01 Intel Corporation PASSIVATION OF TRANSISTOR CHANNEL RANGE INTERFACES
KR102467848B1 (ko) * 2015-10-12 2022-11-16 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN106601674B (zh) * 2015-10-14 2019-08-06 中国科学院微电子研究所 半导体晶体管金属栅的集成工艺方法
CN106856172B (zh) * 2015-12-09 2019-12-31 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN106856171A (zh) * 2015-12-09 2017-06-16 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US10366900B2 (en) * 2016-03-25 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10163898B2 (en) * 2016-04-25 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
US10269793B2 (en) 2016-04-28 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions in fin field effect transistors (FinFETs) and methods of forming same
US9893070B2 (en) 2016-06-10 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor
EP3472867A4 (en) 2016-06-17 2020-12-02 INTEL Corporation SELF-ALIGNED GATE ELECTRODE FIELD-EFFECT TRANSISTORS ON A SEMICONDUCTOR FIN
US9680019B1 (en) * 2016-07-20 2017-06-13 Globalfoundries Inc. Fin-type field-effect transistors with strained channels
US11088033B2 (en) * 2016-09-08 2021-08-10 International Business Machines Corporation Low resistance source-drain contacts using high temperature silicides
CN109285808A (zh) * 2017-07-20 2019-01-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10062752B1 (en) 2017-10-25 2018-08-28 International Business Machines Corporation Fabrication of nanowire vertical gate devices
US10763116B2 (en) 2017-10-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure
US10403551B2 (en) * 2017-11-08 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain features with an etch stop layer
WO2019108237A1 (en) * 2017-11-30 2019-06-06 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
US10714347B2 (en) * 2018-10-26 2020-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cut metal gate processes
US11444181B2 (en) * 2020-07-23 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain formation with reduced selective loss defects
KR20220103460A (ko) 2021-01-15 2022-07-22 삼성전자주식회사 반도체 장치

Family Cites Families (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100335999B1 (ko) 2000-07-25 2002-05-08 윤종용 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법
JP2002151688A (ja) * 2000-08-28 2002-05-24 Mitsubishi Electric Corp Ｍｏｓ型半導体装置およびその製造方法
JP2002100762A (ja) * 2000-09-22 2002-04-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6720619B1 (en) 2002-12-13 2004-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating partially-depleted, fully-depleted, and multiple-gate devices
KR100471189B1 (ko) * 2003-02-19 2005-03-10 삼성전자주식회사 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7172943B2 (en) * 2003-08-13 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
US7714384B2 (en) * 2003-09-15 2010-05-11 Seliskar John J Castellated gate MOSFET device capable of fully-depleted operation
US7211864B2 (en) * 2003-09-15 2007-05-01 Seliskar John J Fully-depleted castellated gate MOSFET device and method of manufacture thereof
KR100555518B1 (ko) * 2003-09-16 2006-03-03 삼성전자주식회사 이중 게이트 전계 효과 트랜지스터 및 그 제조방법
US7863674B2 (en) 2003-09-24 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
KR101237172B1 (ko) * 2003-11-10 2013-02-25 스태츠 칩팩, 엘티디. 범프-온-리드 플립 칩 인터커넥션
US7105390B2 (en) 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US6936516B1 (en) * 2004-01-12 2005-08-30 Advanced Micro Devices, Inc. Replacement gate strained silicon finFET process
KR100598099B1 (ko) 2004-02-24 2006-07-07 삼성전자주식회사 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 및 그 제조방법
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
KR100528486B1 (ko) * 2004-04-12 2005-11-15 삼성전자주식회사 불휘발성 메모리 소자 및 그 형성 방법
KR100625175B1 (ko) * 2004-05-25 2006-09-20 삼성전자주식회사 채널층을 갖는 반도체 장치 및 이를 제조하는 방법
KR100612718B1 (ko) * 2004-12-10 2006-08-17 경북대학교 산학협력단 안장형 플래시 메모리 소자 및 제조방법
US20060202266A1 (en) * 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
KR100618893B1 (ko) 2005-04-14 2006-09-01 삼성전자주식회사 반도체 소자 및 그 제조방법
KR100621888B1 (ko) 2005-07-19 2006-09-11 삼성전자주식회사 소자 분리막 형성 방법 및 이를 이용 핀형 전계 효과트랜지스터의 제조방법
JP2007035957A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 半導体装置とその製造方法
KR100763330B1 (ko) * 2005-12-14 2007-10-04 삼성전자주식회사 활성 핀들을 정의하는 소자분리 방법, 이를 이용하는반도체소자의 제조방법 및 이에 의해 제조된 반도체소자
US7651893B2 (en) 2005-12-27 2010-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Metal electrical fuse structure
JP4635897B2 (ja) * 2006-02-15 2011-02-23 株式会社東芝 半導体装置及びその製造方法
JP2007242737A (ja) * 2006-03-06 2007-09-20 Toshiba Corp 半導体装置
JP2007250665A (ja) * 2006-03-14 2007-09-27 Toshiba Corp 半導体装置及びその製造方法
JP2007311491A (ja) * 2006-05-17 2007-11-29 Toshiba Corp 半導体集積回路
JP4271210B2 (ja) * 2006-06-30 2009-06-03 株式会社東芝 電界効果トランジスタ、集積回路素子、及びそれらの製造方法
US7799592B2 (en) 2006-09-27 2010-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-gate field-effect transistors formed by aspect ratio trapping
US7709312B2 (en) * 2006-09-29 2010-05-04 Intel Corporation Methods for inducing strain in non-planar transistor structures
US7544994B2 (en) * 2006-11-06 2009-06-09 International Business Machines Corporation Semiconductor structure with multiple fins having different channel region heights and method of forming the semiconductor structure
US7943469B2 (en) * 2006-11-28 2011-05-17 Intel Corporation Multi-component strain-inducing semiconductor regions
US7612405B2 (en) 2007-03-06 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication of FinFETs with multiple fin heights
TW200847292A (en) 2007-05-29 2008-12-01 Nanya Technology Corp Method of manufacturing a self-aligned FinFET device
US7812370B2 (en) 2007-07-25 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistor with narrow band-gap channel and strong gate coupling
JP2009054705A (ja) * 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
KR20090036831A (ko) 2007-10-10 2009-04-15 삼성전자주식회사 멀티 핑거 트랜지스터 및 그 제조 방법
US7910994B2 (en) 2007-10-15 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for source/drain contact processing
US7939889B2 (en) 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
JP4591525B2 (ja) * 2008-03-12 2010-12-01 ソニー株式会社 半導体装置
JP5159413B2 (ja) * 2008-04-24 2013-03-06 株式会社東芝 半導体装置及びその製造方法
US7700449B2 (en) * 2008-06-20 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Forming ESD diodes and BJTs using FinFET compatible processes
US8153493B2 (en) * 2008-08-28 2012-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET process compatible native transistor
US7915112B2 (en) 2008-09-23 2011-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate stress film for mobility enhancement in FinFET device
DE102008059500B4 (de) * 2008-11-28 2010-08-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen
US8120073B2 (en) * 2008-12-31 2012-02-21 Intel Corporation Trigate transistor having extended metal gate electrode
US7893492B2 (en) * 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same
US8053299B2 (en) * 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
JP5355692B2 (ja) * 2009-07-08 2013-11-27 株式会社東芝 半導体装置及びその製造方法
US8264032B2 (en) * 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8440517B2 (en) * 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
JP2011040458A (ja) * 2009-08-07 2011-02-24 Renesas Electronics Corp 半導体装置およびその製造方法
US8362575B2 (en) 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8653608B2 (en) * 2009-10-27 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design with reduced current crowding
US8530971B2 (en) * 2009-11-12 2013-09-10 International Business Machines Corporation Borderless contacts for semiconductor devices
US8598003B2 (en) * 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
US8211772B2 (en) * 2009-12-23 2012-07-03 Intel Corporation Two-dimensional condensation for uniaxially strained semiconductor fins
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
CN102117829B (zh) * 2009-12-30 2012-11-21 中国科学院微电子研究所 鳍式晶体管结构及其制作方法
US8557692B2 (en) * 2010-01-12 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET LDD and source drain implant technique
US8395195B2 (en) * 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8310013B2 (en) * 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8263451B2 (en) 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US8278179B2 (en) * 2010-03-09 2012-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. LDD epitaxy for FinFETs
US8466034B2 (en) 2010-03-29 2013-06-18 GlobalFoundries, Inc. Method of manufacturing a finned semiconductor device structure
DE102010029527B4 (de) * 2010-05-31 2012-04-05 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines selbstjustierenden Transistors mit Mehrfachgate auf einem Vollsubstrat
US8278173B2 (en) * 2010-06-30 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating gate structures
US8558279B2 (en) * 2010-09-23 2013-10-15 Intel Corporation Non-planar device having uniaxially strained semiconductor body and method of making same
US8367498B2 (en) * 2010-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US9166022B2 (en) * 2010-10-18 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
KR20120058962A (ko) * 2010-11-30 2012-06-08 삼성전자주식회사 반도체 장치의 제조 방법
DE102010064283B4 (de) * 2010-12-28 2012-12-27 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines selbstjustierten Steg-Transistors auf einem Vollsubstrat durch eine späte Stegätzung
US8901676B2 (en) 2011-01-03 2014-12-02 International Business Machines Corporation Lateral extended drain metal oxide semiconductor field effect transistor (LEDMOSFET) having a high drain-to-body breakdown voltage (Vb), a method of forming an LEDMOSFET, and a silicon-controlled rectifier (SCR) incorporating a complementary pair of LEDMOSFETs
US8461634B2 (en) * 2011-04-14 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Divot engineering for enhanced device performance
JP5325932B2 (ja) * 2011-05-27 2013-10-23 株式会社東芝 半導体装置およびその製造方法
US9761666B2 (en) * 2011-06-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel field effect transistor
US8618556B2 (en) * 2011-06-30 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design and method of fabricating same
US8994123B2 (en) * 2011-08-22 2015-03-31 Gold Standard Simulations Ltd. Variation resistant metal-oxide-semiconductor field effect transistor (MOSFET)
US8624326B2 (en) * 2011-10-20 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
JP2013115272A (ja) * 2011-11-29 2013-06-10 Toshiba Corp 半導体装置とその製造方法
US8735232B2 (en) 2011-11-29 2014-05-27 GlobalFoundries, Inc. Methods for forming semiconductor devices
US8759184B2 (en) * 2012-01-09 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US9698229B2 (en) 2012-01-17 2017-07-04 United Microelectronics Corp. Semiconductor structure and process thereof
US9466696B2 (en) 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9171925B2 (en) 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US20130200459A1 (en) * 2012-02-02 2013-08-08 International Business Machines Corporation Strained channel for depleted channel semiconductor devices
US8697523B2 (en) * 2012-02-06 2014-04-15 International Business Machines Corporation Integration of SMT in replacement gate FINFET process flow
US20130200455A1 (en) * 2012-02-08 2013-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dislocation smt for finfet device
US9105654B2 (en) * 2012-03-21 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain profile for FinFET
US8828813B2 (en) * 2012-04-13 2014-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Replacement channels

Cited By (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101492740B1 (ko) * 2013-05-30 2015-02-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스들에서의 튜닝 응력
US9419098B2 (en) 2013-05-30 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning strain in semiconductor devices
US9941404B2 (en) 2013-05-30 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning strain in semiconductor devices
US9871141B2 (en) 2013-07-17 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally tuning strain in semiconductor devices
US9349850B2 (en) 2013-07-17 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally tuning strain in semiconductor devices
KR20150088701A (ko) * 2014-01-24 2015-08-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150118878A (ko) * 2014-04-15 2015-10-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10355137B2 (en) 2014-06-27 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9991388B2 (en) 2014-06-27 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9659827B2 (en) 2014-07-21 2017-05-23 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices by forming source/drain regions before gate electrode separation
KR20160011126A (ko) * 2014-07-21 2016-01-29 삼성전자주식회사 반도체 장치의 제조 방법
US9935017B2 (en) 2014-07-21 2018-04-03 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices by forming source/drain regions before gate electrode separation
US10163722B2 (en) 2014-10-17 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFet isolation
US10867865B2 (en) 2014-10-17 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET isolation
US11721762B2 (en) 2014-10-17 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9818649B2 (en) 2014-10-17 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET isolation
US10164108B2 (en) 2014-10-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US10164109B2 (en) 2014-10-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US11605564B2 (en) 2014-10-17 2023-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET isolation
US10522414B2 (en) 2014-10-17 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET isolation
US10546956B2 (en) 2014-10-17 2020-01-28 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US10686077B2 (en) 2014-10-17 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US11158744B2 (en) 2014-10-17 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US10964819B2 (en) 2014-10-17 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US10840378B2 (en) 2014-10-17 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US11211498B2 (en) 2015-02-12 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with wrap-around silicide and method forming the same
KR20160099447A (ko) * 2015-02-12 2016-08-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 랩어라운드 실리사이드를 구비한 ｆｉｎｆｅｔ 및 그 형성 방법
US10763362B2 (en) 2015-06-11 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same
US11594634B2 (en) 2015-06-11 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same
US10084085B2 (en) 2015-06-11 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same
US10840242B2 (en) 2016-08-03 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure and method of forming same through two-step etching processes
KR20180015567A (ko) * 2016-08-03 2018-02-13 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 구조물 및 그 형성 방법
US11935889B2 (en) 2016-08-03 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure and method of forming same through two-step etching processes

Also Published As

Publication number Publication date
US9171925B2 (en) 2015-10-27
US10014223B2 (en) 2018-07-03
CN103378156B (zh) 2016-05-18
KR101424344B1 (ko) 2014-08-01
US10978355B2 (en) 2021-04-13
US20130285141A1 (en) 2013-10-31
US20180269112A1 (en) 2018-09-20
CN103378156A (zh) 2013-10-30
US20160043002A1 (en) 2016-02-11

Similar Documents

Publication Publication Date Title
KR101424344B1 (ko) 대체되는 채널을 구비한 다중-게이트 소자 및 이러한 소자를 형성하기 위한 방법
US11121213B2 (en) Fin recess last process for FinFET fabrication
US10679900B2 (en) Fin spacer protected source and drain regions in FinFETs
KR101631378B1 (ko) ＦｉｎＦＥＴ 내의 핀 스페이서에 의해 보호된 소스 및 드레인 영역을 포함하는 집적 회로 장치 및 그 제조 방법
US9466696B2 (en) FinFETs and methods for forming the same
US9460970B2 (en) Control fin heights in FinFET structures
KR101745771B1 (ko) 소스/드레인 클래딩을 갖는 ＦｉｎＦＥＴｓ 및 그 형성 방법
US10431673B2 (en) Semiconductor devices
US9899526B2 (en) Fin-type field effect transistor structure and manufacturing method thereof
US20220416023A1 (en) Semiconductor apparatus, manufacturing method therefor, and electronic equipment including the semiconductor apparatus
TWI762921B (zh) 半導體器件及其製造方法及包括該半導體器件的電子設備
TWI749363B (zh) 在閘極與源極/汲極接觸之間具有絕緣層的ｆｉｎｆｅｔ
US11978805B2 (en) Semiconductor device
TW201729419A (zh) 半導體裝置
KR102610265B1 (ko) 반도체 소자 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170711

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180711

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190710

Year of fee payment: 6