KR20200015160A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

소자의 집적도, 신뢰성 및 성능이 향상된 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 제1 방향으로 연장되는 제1 핀형 패턴, 제1 방향으로 연장되고, 제1 핀형 패턴과 제1 방향으로 이격되는 제2 핀형 패턴, 제1 핀형 패턴과 제2 핀형 패턴 사이의 필드 절연막으로, 필드 절연막의 상면은 제1 및 제2 핀형 패턴의 상면보다 낮거나 같은 필드 절연막, 및 제1 핀형 패턴과 필드 절연막 내에 형성되는 제1 분리 트렌치를 채우는 소자 분리 구조체를 포함하고, 소자 분리 구조체의 상면은 제1 및 제2 핀형 패턴의 상면보다 높다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 소자 분리 구조체를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 소자의 집적도, 신뢰성 및 성능이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 소자의 집적도, 신뢰성 및 성능이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 방향으로 연장되는 제1 핀형 패턴, 제1 방향으로 연장되고, 제1 핀형 패턴과 제1 방향으로 이격되는 제2 핀형 패턴, 제1 핀형 패턴과 제2 핀형 패턴 사이의 필드 절연막으로, 필드 절연막의 상면은 제1 및 제2 핀형 패턴의 상면보다 낮거나 같은 필드 절연막, 및 제1 핀형 패턴과 필드 절연막 내에 형성되는 제1 분리 트렌치를 채우는 소자 분리 구조체를 포함하고, 소자 분리 구조체의 상면은 제1 및 제2 핀형 패턴의 상면보다 높다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 방향으로 연장되는 제1 핀형 패턴, 제1 방향으로 연장되고, 제1 핀형 패턴과 제1 방향으로 이격되는 제2 핀형 패턴, 제1 방향으로 연장되고, 제1 및 제2 핀형 패턴과 제2 방향으로 이격되는 제3 핀형 패턴, 제1 핀형 패턴과 제2 핀형 패턴 사이의 제1 필드 절연막으로, 제1 필드 절연막의 상면은 제1 및 제2 핀형 패턴의 상면보다 낮거나 같은 제1 필드 절연막, 및 제2 방향으로 연장되는 소자 분리 구조체를 포함하고, 소자 분리 구조체는 제1 핀형 패턴과 제1 필드 절연막 사이를 가로지르며, 제3 핀형 패턴을 가로지른다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 방향으로 연장되는 제1 핀형 패턴, 제1 방향으로 연장되고, 제1 핀형 패턴과 제1 방향으로 이격되는 제2 핀형 패턴, 제1 핀형 패턴과 제2 핀형 패턴 사이의 필드 절연막으로, 필드 절연막의 상면은 제1 및 제2 핀형 패턴의 상면보다 낮거나 같은 필드 절연막, 및 제1 핀형 패턴과 필드 절연막 내에 형성되는 분리 트렌치를 채우고, 제1 방향과 교차하는 제2 방향으로 연장되는 소자 분리 구조체를 포함하고, 필드 절연막과 소자 분리 구조체는 서로 다른 물질을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 방향으로 연장되는 제1 핀형 패턴, 제1 방향으로 연장되고, 제1 핀형 패턴과 제1 방향으로 이격되는 제2 핀형 패턴, 제1 핀형 패턴과 제2 핀형 패턴 사이의 필드 절연막으로, 필드 절연막의 상면은 제1 및 제2 핀형 패턴의 상면보다 낮거나 같은 필드 절연막, 제1 핀형 패턴 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 구조체, 및 제1 핀형 패턴과 필드 절연막 내에 형성되는 분리 트렌치를 채우고, 제2 방향으로 연장되는 소자 분리 구조체를 포함하고, 제1 게이트 구조체의 상면과 소자 분리 구조체의 상면은 실질적으로 동일 평면 상에 배치된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 제1 방향으로 각각 연장되며, 제1 방향을 따라 서로 이격되는 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고, 제1 핀형 패턴과 제2 핀형 패턴 사이에, 그 상면이 제1 및 제2 핀형 패턴의 상면보다 낮거나 같은 필드 절연막을 형성하고, 제1 핀형 패턴과 필드 절연막 내에, 제1 방향과 교차하는 제2 방향으로 연장되는 제1 분리 트렌치를 형성하고, 제1 분리 트렌치를 채우며, 그 상면이 제1 및 제2 핀형 패턴의 상면보다 높은 소자 분리 구조체를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 도 1의 A-A를 따라 절단한 단면도이다.
도 3은 도 1의 B-B를 따라 절단한 단면도이다.
도 4는 도 1의 C-C를 따라 절단한 단면도이다.
도 5는 도 1의 D-D를 따라 절단한 단면도이다.
도 6 및 도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 14는 도 13의 E-E를 따라 절단한 단면도이다.
도 15는 도 13의 F-F를 따라 절단한 단면도이다.
도 16은 도 13의 G-G를 따라 절단한 단면도이다.
도 17은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 18은 도 17의 H-H를 따라 절단한 단면도이다.
도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 21은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 22는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 23 내지 도 30은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 31 내지 도 33은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 21을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예들에 따른 반도체 장치를 설명한다.
본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)를 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 2는 도 1의 A-A를 따라 절단한 단면도이다. 도 3은 도 1의 B-B를 따라 절단한 단면도이다. 도 4는 도 1의 C-C를 따라 절단한 단면도이다. 도 5는 도 1의 D-D를 따라 절단한 단면도이다.
도 1 내지 도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 내지 제3 핀형 패턴(F1, F2, F3), 제1 필드 절연막(112), 제2 필드 절연막(114), 제1 내지 제3 게이트 구조체(GS1, GS2, GS3), 소자 분리 구조체(160), 제1 내지 제3 소오스/드레인 영역(150, 250, 350), 제1 층간 절연막(191) 및 제2 층간 절연막(192)을 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 제한되는 것은 아니다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 도 1에서, 제1 영역(I)과 제2 영역(II)은 서로 연결된 영역인 것으로 도시되었으나, 이에 제한되는 것은 아니고, 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있다. 제1 영역(I) 및 제2 영역(II)에는, 서로 동일한 도전형의 반도체 소자가 형성될 수도 있고, 서로 다른 도전형의 반도체 소자가 형성될 수도 있다. 설명의 편의를 위해, 이하에서, 제1 영역(I)은 NMOS 영역이고 제2 영역(II)은 PMOS 영역인 것으로 설명한다.
제1 내지 제3 핀형 패턴(F1, F2, F3)은 각각 기판(100)으로부터 돌출되어 있을 수 있다. 제1 내지 제3 핀형 패턴(F1, F2, F3)은 각각 기판(100) 상에, 제1 방향(X)을 따라서 길게 연장될 수 있다. 예를 들어, 제1 내지 제3 핀형 패턴(F1, F2, F3)은 각각 제1 방향(X)으로 연장되는 장변과, 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다.
제1 내지 제3 핀형 패턴(F1, F2, F3)의 장변은 각각 핀 트렌치(114t)에 의해 정의될 수 있다. 예를 들어, 도 5에 도시된 것처럼, 제1 핀형 패턴(F1)의 장변 및 제3 핀형 패턴(F3)의 장변은 각각 핀 트렌치(114t)에 의해 정의될 수 있다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 길이 방향으로 정렬될 수 있다. 예를 들어, 제2 핀형 패턴(F2)은 제1 핀형 패턴(F1)과 제1 방향(X)으로 이격될 수 있다. 이에 따라, 제1 핀형 패턴(F1)의 단변과 제2 핀형 패턴(F2)의 단변은 서로 마주볼 수 있다.
제1 핀형 패턴(F1)과 제2 핀형 패턴(F2)은 핀컷 트렌치(112t)에 의해 분리될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제1 및 제2 핀형 패턴(F1, F2)의 단변은 각각 핀컷 트렌치(112t)에 의해 정의될 수 있다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 기판(100)의 제1 영역(I) 상에 배치될 수 있다. 예를 들어, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 각각 NMOS의 채널 영역으로 사용될 수 있다.
제3 핀형 패턴(F3)은 제1 및 제2 핀형 패턴(F1, F2)과 제2 방향(Y)으로 이격될 수 있다. 제2 방향(Y)은 제1 방향(X)과 교차하는 방향일 수 있다. 도 1에서, 제2 방향(Y)은 제1 방향(X)과 직교하는 것으로 도시되었으나, 이에 제한되는 것은 아니다.
제3 핀형 패턴(F3)은 기판(100)의 제2 영역(II) 상에 배치될 수 있다. 예를 들어, 제3 핀형 패턴(F3)은 PMOS의 채널 영역으로 사용될 수 있다.
제1 내지 제3 핀형 패턴(F1, F2, F3)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다. 제1 내지 제3 핀형 패턴(F1, F2, F3)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 내지 제3 핀형 패턴(F1, F2, F3)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
제1 필드 절연막(112)은 기판(100) 상에 형성될 수 있다. 제1 필드 절연막(112)은 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2) 사이에 개재될 수 있다. 제1 필드 절연막(112)은 핀컷 트렌치(112t)의 적어도 일부를 채울 수 있다. 예를 들어, 제1 필드 절연막(112)은 제1 및 제2 핀형 패턴(F1, F2)의 단변의 측벽의 일부 상에 형성될 수 있다.
제2 필드 절연막(114)은 기판(100) 상에 형성될 수 있다. 제2 필드 절연막(114)은 핀 트렌치(114t)의 일부를 채울 수 있다. 예를 들어, 제2 필드 절연막(114)은 제1 내지 제3 핀형 패턴(F1, F2, F3)의 장변의 측벽의 일부 상에 형성될 수 있다. 또한, 예를 들어, 제2 필드 절연막(114)은 제1 핀형 패턴(F1)과 제3 핀형 패턴(F3) 사이 및 제2 핀형 패턴(F2)과 제3 핀형 패턴(F3) 사이에 개재될 수 있다. 몇몇 실시예에서, 제1 내지 제3 핀형 패턴(F1, F2, F3)의 상면은 제2 필드 절연막(114)의 상면보다 위로 돌출되어 있을 수 있다.
몇몇 실시예에서, 제1 필드 절연막(112)의 두께(TH1)는 제2 필드 절연막(114)의 두께(TH2)와 실질적으로 동일할 수 있다. 예를 들어, 제1 필드 절연막(112)과 제2 필드 절연막(114)은 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 필드 절연막(112)의 두께(TH1)와 제2 필드 절연막(114)의 두께(TH2)는 서로 다를 수도 있다.
제1 필드 절연막(112) 및 제2 필드 절연막(114)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산질화물 및 실리콘 산탄질화물 및 알루미늄 산화물 중 적어도 하나를 포함할 수 있다. 제1 필드 절연막(112) 및 제2 필드 절연막(114)은 각각 단일막인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 필드 절연막(112)은 제1 핀형 패턴(F1) 및/또는 제2 핀형 패턴(F2)에 인장 스트레스(tensile stress)를 인가하는 물질을 포함할 수 있다. 예를 들어, 제1 필드 절연막(112)은 실리콘 산화물을 포함할 수 있다.
제1 내지 제3 게이트 구조체(GS1, GS2, GS3)는 각각 제2 방향(Y)을 따라서 길게 연장될 수 있다. 예를 들어, 제1 내지 제3 게이트 구조체(GS1, GS2, GS3)는 각각 제2 방향(Y)으로 연장되는 장변과, 제1 방향(X)으로 연장되는 단변을 포함할 수 있다.
제1 게이트 구조체(GS1)는 제1 핀형 패턴(F1) 및 제3 핀형 패턴(F3) 상에 형성될 수 있다. 제1 게이트 구조체(GS1)는 제1 핀형 패턴(F1) 및 제3 핀형 패턴(F3)과 교차할 수 있다. 또한, 제1 게이트 구조체(GS1)의 일부는 제2 필드 절연막(114)의 상면을 따라 연장될 수 있다.
제2 게이트 구조체(GS2)는 제2 핀형 패턴(F2) 및 제3 핀형 패턴(F3) 상에 형성될 수 있다. 제2 게이트 구조체(GS2)는 제2 핀형 패턴(F2) 및 제3 핀형 패턴(F3)과 교차할 수 있다. 또한, 제2 게이트 구조체(GS2)의 일부는 제2 필드 절연막(114)의 상면을 따라 연장될 수 있다.
제3 게이트 구조체(GS3)는 제2 핀형 패턴(F2) 및 제3 핀형 패턴(F3) 상에 형성될 수 있다. 제2 게이트 구조체(GS2)는 제2 핀형 패턴(F2) 및 제3 핀형 패턴(F3)과 교차할 수 있다. 또한, 제2 게이트 구조체(GS2)의 일부는 제2 필드 절연막(114)의 상면을 따라 연장될 수 있다.
몇몇 실시예에서, 제3 게이트 구조체(GS3)의 일부는 제1 필드 절연막(112) 상에 형성될 수 있다. 예를 들어, 제3 게이트 구조체(GS3)는 제2 핀형 패턴(F2)의 단변에 걸쳐 형성될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제3 게이트 구조체(GS3)의 일부는 제1 필드 절연막(112)의 상면을 따라 연장될 수 있고, 제3 게이트 구조체(GS3)의 다른 일부는 제2 핀형 패턴(F2)의 상면을 따라 연장될 수 있다.
각각의 제1 내지 제3 게이트 구조체(GS1, GS2, GS3)는 게이트 절연막(120, 220, 320)과, 게이트 전극(130, 230, 330)과, 게이트 스페이서(140, 240, 340)와, 게이트 스페이서(140, 240, 340)에 의해 정의되는 게이트 트렌치(140t, 240t, 340t)와, 캡핑 패턴(155, 255, 355)을 포함할 수 있다.
제1 내지 제3 게이트 절연막(120, 220, 320)은, 제1 내지 제3 핀형 패턴(F1, F2, F3)과 게이트 전극(130, 230, 330) 사이에 각각 개재될 수 있다. 몇몇 실시예에서, 각각의 제1 내지 제3 게이트 절연막(120, 220, 320)은 각각의 게이트 트렌치(140t, 240t, 340t)의 측벽 및 바닥면을 따라 연장될 수 있다.
제1 내지 제3 게이트 절연막(120, 220, 320)은 예를 들어, 고유전율 절연막을 포함할 수 있다. 상기 고유전율 절연막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 게이트 절연막(120, 220, 320)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 내지 제3 게이트 전극(130, 230, 330)은 제1 내지 제3 게이트 절연막(120, 220, 320) 상에 각각 형성될 수 있다. 또한, 제1 내지 제3 게이트 전극(130, 230, 330)은 각각 게이트 트렌치(140t, 240t, 340t)의 적어도 일부를 채울 수 있다.
제1 내지 제3 게이트 전극(130, 230, 330)은 예를 들어, Ti, Ta, W, Al, Co 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 또한, 예를 들어, 제1 내지 제3 게이트 전극(130, 230, 330)은 금속이 아닌, 실리콘 또는 실리콘 게르마늄 등을 포함할 수도 있다.
제1 내지 제3 게이트 스페이서(140, 240, 340)는 제1 내지 제3 게이트 전극(130, 230, 330)의 측벽 상에 각각 형성될 수 있다.
제1 내지 제3 게이트 스페이서(140, 240, 340)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 내지 제3 캡핑 패턴(155, 255, 355)은 게이트 전극(130, 230, 330) 상에 각각 형성될 수 있다.
제1 내지 제3 캡핑 패턴(155, 255, 355)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
그러나, 몇몇 실시예에서, 제1 내지 제3 캡핑 패턴(155, 255, 355)은 생략될 수도 있다.
몇몇 실시예에서, 제1 내지 제3 게이트 스페이서(140, 240, 340)는, 제1 내지 제3 게이트 전극(130, 230, 330)의 측벽 및 제1 내지 제3 캡핑 패턴(155, 255, 355)의 측벽 상에 각각 형성될 수 있다. 예를 들어, 도 2 내지 도 4에 도시된 것처럼, 제1 게이트 전극(130)은 제1 게이트 트렌치(140t)의 일부를 채울 수 있고, 제1 캡핑 패턴(155)은 제1 게이트 트렌치(140t)의 나머지 일부를 채울 수 있다.
소자 분리 구조체(160)는 제2 방향(Y)을 따라서 길게 연장될 수 있다. 예를 들어, 소자 분리 구조체(160)는 제2 방향(Y)으로 연장되는 장변과, 제1 방향(X)으로 연장되는 단변을 포함할 수 있다.
소자 분리 구조체(160)는 제1 핀형 패턴(F1)과 제1 필드 절연막(112) 사이를 가로지를 수 있다. 또한, 소자 분리 구조체(160)는 제3 핀형 패턴(F3)을 가로지를 수 있다. 예를 들어, 소자 분리 구조체(160)는 제1 핀형 패턴(F1), 제3 핀형 패턴(F3), 제1 필드 절연막(112) 및 제2 필드 절연막(114) 내에 형성되는 제1 분리 트렌치(ST1)를 채울 수 있다.
제1 분리 트렌치(ST1)는 제2 방향(Y)을 따라서 길게 연장될 수 있다. 제1 분리 트렌치(ST1)는 제1 핀형 패턴(F1) 내의 제1 트렌치(T1)와, 제1 필드 절연막(112) 내의 제2 트렌치(T2)와, 제3 핀형 패턴(F3) 내의 제3 트렌치(T3)와, 제2 필드 절연막(114) 내의 제4 트렌치(T4)를 포함할 수 있다.
도 2에 도시된 것처럼, 제1 트렌치(T1) 및 제2 트렌치(T2)를 채우는 소자 분리 구조체(160)는 제1 핀형 패턴(F1)과 제1 필드 절연막(112) 사이를 가로지를 수 있다. 도 3에 도시된 것처럼, 제3 트렌치(T3)를 채우는 소자 분리 구조체(160)는 제3 핀형 패턴(F3)을 가로지를 수 있다.
제1 분리 트렌치(ST1)의 측벽은 테이퍼진(tapered) 형상을 가질 수 있다. 예를 들어, 제1 분리 트렌치(ST1)의 폭은 기판(100)의 상면으로부터 멀어짐에 따라 증가할 수 있다. 이는 제1 분리 트렌치(ST1)를 형성하는 식각 공정의 특성에 기인할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 분리 트렌치(ST1)의 측벽은 기판(100)의 상면에 수직할 수도 있다.
소자 분리 구조체(160)의 바닥면은 제1 필드 절연막(112)의 상면 및 제2 필드 절연막(114)의 상면보다 낮을 수 있다. 예를 들어, 기판(100)의 상면으로부터 제1 분리 트렌치(ST1)의 바닥면까지의 높이(H1, H2, H3, H4)는, 제1 필드 절연막(112)의 두께(TH1) 및 제2 필드 절연막(114)의 두께(TH2)보다 작을 수 있다.
몇몇 실시예에서, 기판(100)의 상면으로부터 제1 트렌치(T1)의 바닥면까지의 높이(H1)는, 기판(100)의 상면으로부터 제3 트렌치(T3)의 바닥면까지의 높이(H3)와 실질적으로 동일할 수 있다. 예를 들어, 제1 핀형 패턴(F1)과 제3 핀형 패턴(F3)은 실질적으로 동일한 물질을 포함할 수 있고, 제1 트렌치(T1)의 바닥면의 높이(H1)는 제3 트렌치(T3)의 바닥면의 높이(H3)와 실질적으로 동일할 수 있다.
몇몇 실시예에서, 기판(100)의 상면으로부터 제2 트렌치(T2)의 바닥면까지의 높이(H2)는, 기판(100)의 상면으로부터 제4 트렌치(T4)의 바닥면까지의 높이(H4)와 실질적으로 동일할 수 있다. 예를 들어, 제1 필드 절연막(112)과 제2 필드 절연막(114)은 실질적으로 동일한 물질을 포함할 수 있고, 제2 트렌치(T2)의 바닥면의 높이(H2)는 제4 트렌치(T4)의 바닥면의 높이(H4)와 실질적으로 동일할 수 있다.
도 2에서, 제1 트렌치(T1)의 바닥면의 높이(H1)는 제2 트렌치(T2)의 바닥면의 높이(H2)와 동일한 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 분리 트렌치(ST1)를 형성하는 식각 공정의 특성에 따라, 제1 트렌치(T1)의 바닥면의 높이(H1)와 제2 트렌치(T2)의 바닥면의 높이(H2)는 서로 다를 수도 있다.
소자 분리 구조체(160)의 상면은 제1 내지 제3 핀형 패턴(F1, F2, F3)의 상면보다 높을 수 있다. 몇몇 실시예에서, 소자 분리 구조체(160)의 상면은 제1 내지 제3 게이트 구조체(GS1, GS2, GS3)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
몇몇 실시예에서, 소자 분리 구조체(160)의 측벽 상에 제1 분리 스페이서(440)가 더 형성될 수 있다. 제1 분리 스페이서(440)는 제2 방향(Y)을 따라서 길게 연장될 수 있다. 예를 들어, 소자 분리 구조체(160)의 일 측벽 상의 제1 분리 스페이서(440)는, 제1 핀형 패턴(F1)의 상면, 제3 핀형 패턴(F3)의 상면 및 제2 필드 절연막(114)의 상면을 따라 연장될 수 있다. 또한, 예를 들어, 소자 분리 구조체(160)의 다른 측벽 상의 제1 분리 스페이서(440)는, 제1 필드 절연막(112)의 상면, 제3 핀형 패턴(F3)의 상면 및 제2 필드 절연막(114)의 상면을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 분리 스페이서(440)는 제1 내지 제3 게이트 스페이서(140, 240, 340)와 동일 레벨에서 형성될 수 있다. 예를 들어, 제1 분리 스페이서(440)는 제1 내지 제3 게이트 스페이서(140, 240, 340)와 실질적으로 동일한 물질을 포함할 수 있다.
몇몇 실시예에서, 소자 분리 구조체(160)의 폭(W2)은 제1 분리 스페이서(440)들 사이의 거리에 의해 정의될 수 있다. 예를 들어, 소자 분리 구조체(160)의 폭(W2)은 제3 게이트 스페이서(140)들 사이의 거리와 실질적으로 동일할 수 있다. 몇몇 실시예에서, 소자 분리 구조체(160)의 폭(W2)은 제1 필드 절연막(112)의 폭(W1)보다 작을 수 있다.
소자 분리 구조체(160)는 절연 물질을 포함할 수 있다. 예를 들어, 소자 분리 구조체(160) 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산질화물 및 실리콘 산탄질화물 및 알루미늄 산화물 중 적어도 하나를 포함할 수 있다. 소자 분리 구조체(160)는 각각 단일막인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 소자 분리 구조체(160)는 제1 필드 절연막(112)과 다른 물질을 포함할 수 있다. 예를 들어, 소자 분리 구조체(160)는 제1 핀형 패턴(F1) 및/또는 제3 핀형 패턴(F3)에 압축 스트레스(compressive stress)를 인가하는 물질을 포함할 수 있다. 예를 들어, 소자 분리 구조체(160)는 실리콘 질화물을 포함할 수 있다.
제1 내지 제3 소오스/드레인 영역(150, 250, 350)은 각각의 제1 내지 제3 핀형 패턴(F1, F2, F3) 내에 각각 형성될 수 있다. 예를 들어, 제1 소오스/드레인 영역(150)은 제1 게이트 구조체(GS1)와 소자 분리 구조체(160) 사이의 제1 핀형 패턴(F1) 내에 형성될 수 있고, 제2 소오스/드레인 영역(250)은 제2 게이트 구조체(GS2)와 제3 게이트 구조체(GS3) 사이의 제2 핀형 패턴(F2) 내에 형성될 수 있다. 예를 들어, 제3 소오스/드레인 영역(350)은 제3 핀형 패턴(F3) 내에 형성될 수 있다.
제1 내지 제3 소오스/드레인 영역(150, 250, 350)은 제1 내지 제3 핀형 패턴(F1, F2, F3) 상에 각각 형성된 에피택셜층(epitaxial layer)을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 영역(150)은 제1 핀형 패턴(F1) 내에 형성된 제1 소오스/드레인 트렌치(150t)를 채우는 에피택셜 패턴일 수 있고, 제2 소오스/드레인 영역(250)은 제2 핀형 패턴(F2) 내에 형성된 제2 소오스/드레인 트렌치(250t)를 채우는 에피택셜 패턴일 수 있고, 제3 소오스/드레인 영역(350)은 제3 핀형 패턴(F3) 내에 형성된 제3 소오스/드레인 트렌치(250t)를 채우는 에피택셜 패턴일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 내지 제3 소오스/드레인 영역(150, 250, 350)은 제1 내지 제3 핀형 패턴(F1, F2, F3) 내에 각각 형성된 불순물 영역일 수도 있다.
몇몇 실시예에서, 제1 내지 제3 소오스/드레인 영역(150, 250, 350)은 제1 내지 제3 핀형 패턴(F1, F2, F3)의 상면보다 위로 돌출된 상면을 포함하는 상승된(elevated) 소오스/드레인 영역일 수도 있다.
몇몇 실시예에서, 제1 내지 제3 소오스/드레인 영역(150, 250, 350)은 제1 내지 제3 게이트 구조체(GS1, GS2, GS3) 및 제1 분리 스페이서(440)의 하단에 형성되는 언더컷(undercut)을 포함할 수 있다. 이는 제1 내지 제3 소오스/드레인 트렌치(150t, 250t, 350t)를 형성하는 식각 공정의 특성에 기인할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 내지 제3 소오스/드레인 영역(150, 250, 350)은 언더컷을 포함하지 않을 수도 있다.
제1 층간 절연막(191)은 제1 및 제2 필드 절연막(112, 114) 및 제1 내지 제3 소오스/드레인 영역(150, 250, 350) 상에 형성될 수 있다. 또한, 제1 층간 절연막(191)은 제1 내지 제3 게이트 구조체(GS1, GS2, GS3)의 측벽을 덮을 수 있다.
도시되지 않았으나, 몇몇 실시예에서, 제1 층간 절연막(191)은 제1 내지 제3 소오스/드레인 영역(150, 250, 350)의 상면을 따라 연장되는 식각 방지막을 더 포함할 수도 있다.
몇몇 실시예에서, 제1 층간 절연막(191)의 상면은 각각의 제1 내지 제3 캡핑 패턴(155, 255, 355)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다.
제2 층간 절연막(192)은 제1 층간 절연막(191), 제1 내지 제3 게이트 구조체(GS1, GS2, GS3) 및 소자 분리 구조체(160) 상에 형성될 수 있다. 이에 따라, 소자 분리 구조체(160)는 제1 분리 트렌치(ST1)의 바닥면으로부터 제2 층간 절연막(192)의 바닥면까지 연장될 수 있다. 층간 절연막(190)은 제1 층간 절연막(191) 및 제2 층간 절연막(192)을 포함할 수 있다.
제1 층간 절연막(191) 및 제2 층간 절연막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
핀형 패턴을 분리하기 위해 소자 분리 구조체가 이용될 수 있다. 몇몇 실시예에 따른 반도체 장치에서, 소자 분리 구조체(160)는 제1 분리 스페이서(440)들 사이에서 정의됨으로써 집적도 및 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 소자 분리 구조체(160)는 PMOS의 채널 영역으로 사용되는 제3 핀형 패턴(F3)에 압축 스트레스를 인가함으로써 성능이 향상된 반도체 장치를 제공할 수 있다.
한편, 핀형 패턴에 압축 스트레스를 인가하는 소자 분리 구조체가 NMOS 영역까지 연장되는 경우에, NMOS 영역의 성능이 열화되는 문제가 있다. 이를 방지하기 위해, PMOS의 채널 영역에만 소자 분리 구조체를 형성하는 방법이 이용될 수 있으나, 이는 제조 공정의 복잡성을 증가시키는 원인이 될 수 있다.
그러나, 몇몇 실시예에 따른 반도체 장치에서는, 제1 핀형 패턴(F1)과 제1 필드 절연막(112)을 가로지르도록 소자 분리 구조체(160)를 형성함으로써, NMOS 영역의 성능이 열화되는 것을 방지할 수 있다. 예를 들어, 제1 필드 절연막(112)은 NMOS의 채널 영역으로 사용되는 제1 핀형 패턴(F1)에 인장 스트레스를 인가함으로써 소자 분리 구조체(160)에 의해 반도체 장치의 성능이 열화되는 것을 방지할 수 있다.
도 6 및 도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6 및 도 7을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 소자 분리 구조체(160)의 바닥면은 기판(100)의 상면까지 연장된다.
예를 들어, 제1 분리 트렌치(ST1)의 바닥면은 기판(100)의 상면에 의해 정의될 수 있다. 즉, 제1 분리 트렌치(ST1)는 기판(100)의 상면을 노출시킬 수 있다.
이러한 경우에, 제3 핀형 패턴(F3)은 제1 분리 트렌치(ST1)에 의해 완전히 분리될 수 있다. 예를 들어, 도 7에 도시된 것처럼, 제3 핀형 패턴(F3)은 제3 트렌치(T3)에 의해 완전히 분리되어, 제1 방향(X)으로 이격되며 제1 방향(X)을 따라서 길게 연장되는 2개의 핀형 패턴으로 나누어질 수 있다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 소자 분리 구조체(160)는 제1 필드 절연막(112) 내에서보다 제1 핀형 패턴(F1) 내에서 더 깊게 형성된다.
예를 들어, 기판(100)의 상면으로부터 제1 트렌치(T1)의 바닥면까지의 높이(H1)는, 기판(100)의 상면으로부터 제2 트렌치(T2)의 바닥면까지의 높이(H2)보다 낮을 수 있다. 이는, 예를 들어, 제1 분리 트렌치(ST1)를 형성하는 식각 공정의 특성에 기인할 수 있다.
몇몇 실시예에서, 제1 트렌치(T1)의 바닥면의 높이(H1)와 제2 트렌치(T2)의 바닥면의 높이(H2)의 차이를 조절함으로써, 제1 핀형 패턴(F1)에 인가되는 스트레스가 조절될 수 있다. 이에 따라, 성능이 최적화된 반도체 장치가 제공될 수 있다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 소자 분리 구조체(160)는 제1 핀형 패턴(F1) 내에서보다 제1 필드 절연막(112) 내에서 더 깊게 형성된다.
예를 들어, 기판(100)의 상면으로부터 제1 트렌치(T1)의 바닥면까지의 높이(H1)는, 기판(100)의 상면으로부터 제2 트렌치(T2)의 바닥면까지의 높이(H2)보다 높을 수 있다. 이는, 예를 들어, 제1 분리 트렌치(ST1)를 형성하는 식각 공정의 특성에 기인할 수 있다.
몇몇 실시예에서, 제1 트렌치(T1)의 바닥면의 높이(H1)와 제2 트렌치(T2)의 바닥면의 높이(H2)의 차이를 조절함으로써, 제1 핀형 패턴(F1)에 인가되는 스트레스가 조절될 수 있다. 이에 따라, 성능이 최적화된 반도체 장치가 제공될 수 있다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 필드 절연막(112)의 상면은 제1 및 제2 핀형 패턴(F1, F2)의 상면과 실질적으로 동일 평면 상에 배치된다.
제1 트렌치(T1)의 바닥면의 높이(H1)는 제2 트렌치(T2)의 바닥면의 높이(H2)와 동일한 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 분리 트렌치(ST1)를 형성하는 식각 공정의 특성에 따라, 제1 트렌치(T1)의 바닥면의 높이(H1)와 제2 트렌치(T2)의 바닥면의 높이(H2)는 서로 다를 수도 있다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 각각의 제1 내지 제3 게이트 전극(130, 230, 330)은 일함수 조절막(132, 232, 332, 432), 삽입막(134, 234, 334, 434) 및 필링막(136, 236, 336, 436)을 포함한다.
제1 내지 제3 일함수 조절막(132, 232, 332, 432)은 제1 내지 제3 게이트 절연막(120, 220, 320) 상에 각각 형성될 수 있다. 몇몇 실시예에서, 제1 내지 제3 게이트 절연막(120, 220, 320) 및 제1 내지 제3 일함수 조절막(132, 232, 332, 432)은, 제1 내지 제3 게이트 트렌치(140t, 240t, 340t)의 측벽의 일부만을 따라 각각 연장될 수 있다.
제1 내지 제3 일함수 조절막(132, 232, 332, 432)은 예를 들어, TiN막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제3 삽입막(134, 234, 334, 434)은 제1 내지 제3 일함수 조절막(132, 232, 332, 432) 상에 각각 형성될 수 있다. 몇몇 실시예에서, 제1 내지 제3 삽입막(134, 234, 334, 434)은, 제1 내지 제3 게이트 트렌치(140t, 240t, 340t)의 측벽의 다른 일부 및 제1 내지 제3 일함수 조절막(132, 232, 332, 432)의 프로파일을 따라 각각 연장될 수 있다.
제1 내지 제3 삽입막(134, 234, 334, 434)은 예를 들어, Ti, TiAl, TiAlN, TiAlC, TiAlCN 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제3 필링막(136, 236, 336, 436)은 제1 내지 제3 삽입막(134, 234, 334, 434) 상에 각각 형성될 수 있다. 몇몇 실시예에서, 제1 내지 제3 필링막(136, 236, 336, 436)은 제1 내지 제3 게이트 트렌치(140t, 240t, 340t)의 나머지 영역을 각각 채울 수 있다.
제1 내지 제3 필링막(136, 236, 336, 436)은 예를 들어, W, Al, Co, Cu, Ru, Ni, Pt, Ni-Pt, TiN 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 각각의 제1 내지 제3 게이트 절연막(120, 220, 320)은 계면막(122, 222, 322, 422) 및 유전막(124, 224, 324, 424)를 포함할 수 있다.
제1 계면막(122)은 제1 핀형 패턴(F1)의 외면을 따라 연장될 수 있다. 제2 및 제3 계면막(222, 322)은 제2 핀형 패턴(F2)의 외면을 따라 연장될 수 있다. 제1 내지 제3 유전막(124, 224, 324, 424)은 제1 내지 제3 계면막(122, 222, 322, 422) 상에 각각 형성될 수 있다. 몇몇 실시예에서, 제1 내지 제3 유전막(124, 224, 324, 424)은 제1 내지 제3 게이트 트렌치(140t, 240t, 340t)의 측벽의 일부만을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 내지 제3 유전막(124, 224, 324, 424)의 최상면과, 제1 내지 제3 일함수 조절막(132, 232, 332, 432)의 최상면은 실질적으로 동일 평면 상에 배치될 수 있다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12를 참조하면, 몇몇 실시예에 따른 반도체 장치는 컨택(195)을 더 포함한다.
컨택(195)은 층간 절연막(190)을 관통하여 제1 및 제2 소오스/드레인 영역(150, 250)과 접속될 수 있다. 도시되지 않았으나, 컨택(195)은 층간 절연막(190)을 관통하여 제3 소오스/드레인 영역(350)과 접속될 수도 있다.
컨택(195)은 제1 내지 제3 게이트 구조체(GS1, GS2, GS3)와 접촉하지 않는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 컨택(195)은 제1 내지 제3 게이트 구조체(GS1, GS2, GS3)의 측벽과 접촉할 수도 있다. 이러한 컨택(195)은 예를 들어, 자기 정렬 컨택(SAC; self-aligned contact) 공정에 의해 형성될 수 있다.
컨택(195)은 하나의 구조체로 이루어진 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 컨택(195)은 복수의 구조체를 포함할 수도 있다. 또한, 도시된 것과 달리, 컨택(195)과 제1 및 제2 소오스/드레인 영역(150, 250) 사이에, 실리사이드막(silicide layer)이 형성될 수도 있다.
컨택(195)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 텅스텐(W), 코발트(Co), 루테늄(Ru), 몰리브덴(Mo), 니켈(Ni), 알루미늄(Al), 구리(Cu), 도핑된 폴리 실리콘 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 14는 도 13의 E-E를 따라 절단한 단면도이다. 도 15는 도 13의 F-F를 따라 절단한 단면도이다. 도 16은 도 13의 G-G를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 내지 도 16을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 소자 분리 구조체(160)는 제1 분리부(162) 및 제2 분리부(164)를 포함한다.
소자 분리 구조체(160)의 제1 분리부(162)는 제1 분리 트렌치(ST1)를 채울 수 있다. 소자 분리 구조체(160)의 제2 분리부(164)는 제2 분리 트렌치(ST2)를 채울 수 있다. 소자 분리 구조체(160)의 제1 분리부(162)는 도 1 내지 도 5에 따른 소자 분리 구조체(160)와 실질적으로 동일하므로, 이하에서 자세한 설명은 생략한다.
제2 분리 트렌치(ST2)는 제2 방향(Y)을 따라서 길게 연장될 수 있다. 제2 분리 트렌치(ST2)는 제1 필드 절연막(112) 내의 제5 트렌치(T5)와, 제2 핀형 패턴(F2) 내의 제6 트렌치(T6)와, 제3 핀형 패턴(F3) 내의 제7 트렌치(T7)와, 제2 필드 절연막(114) 내의 제8 트렌치(T8)를 포함할 수 있다.
도 14에 도시된 것처럼, 제5 트렌치(T5) 및 제6 트렌치(T6)를 채우는 제2 분리부(164)는 제2 핀형 패턴(F2)과 제1 필드 절연막(112) 사이를 가로지를 수 있다. 도 15에 도시된 것처럼, 제7 트렌치(T7)를 채우는 제2 분리부(164)는 제3 핀형 패턴(F3)을 가로지를 수 있다.
몇몇 실시예에서, 기판(100)의 상면으로부터 제5 트렌치(T5)의 바닥면까지의 높이(H5)는, 기판(100)의 상면으로부터 제7 트렌치(T7)의 바닥면까지의 높이(H7)와 실질적으로 동일할 수 있다.
몇몇 실시예에서, 기판(100)의 상면으로부터 제6 트렌치(T6)의 바닥면까지의 높이(H6)는, 기판(100)의 상면으로부터 제8 트렌치(T8)의 바닥면까지의 높이(H8)와 실질적으로 동일할 수 있다.
도 14에서, 제5 트렌치(T5)의 바닥면의 높이(H5)는 제6 트렌치(T6)의 바닥면의 높이(H6)와 동일한 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 트렌치(T1)의 바닥면의 높이(H1)는 제6 트렌치(T6)의 바닥면의 높이(H6)와 실질적으로 동일할 수 있고, 제2 트렌치(T2)의 바닥면의 높이(H2)는 제5 트렌치(T5)의 바닥면의 높이(H5)와 실질적으로 동일할 수 있다. 또한, 몇몇 실시예에서, 제3 트렌치(T3)의 바닥면의 높이(H3)는 제7 트렌치(T7)의 바닥면의 높이(H7)와 실질적으로 동일할 수 있고, 제4 트렌치(T4)의 바닥면의 높이(H4)는 제8 트렌치(T8)의 바닥면의 높이(H8)와 실질적으로 동일할 수 있다.
몇몇 실시예에서, 제1 분리부(162)와 제2 분리부(164)는 서로 이격될 수 있다. 예를 들어, 제1 분리부(162)와 제2 분리부(164) 사이에 제1 층간 절연막(191)이 개재될 수 있다.
몇몇 실시예에서, 제2 분리부(164)의 측벽 상에 제2 분리 스페이서(540)가 더 형성될 수 있다. 제2 분리 스페이서(540)는 제2 방향(Y)을 따라서 길게 연장될 수 있다. 예를 들어, 제2 분리부(164)의 일 측벽 상의 제2 분리 스페이서(540)는, 제2 핀형 패턴(F2)의 상면, 제3 핀형 패턴(F3)의 상면 및 제2 필드 절연막(114)의 상면을 따라 연장될 수 있다. 또한, 예를 들어, 제2 분리부(164)의 다른 측벽 상의 제2 분리 스페이서(540)는, 제1 필드 절연막(112)의 상면, 제3 핀형 패턴(F3)의 상면 및 제2 필드 절연막(114)의 상면을 따라 연장될 수 있다.
몇몇 실시예에서, 제2 분리 스페이서(540)는 제1 내지 제3 게이트 스페이서(140, 240, 340) 및 제1 분리 스페이서(440)와 동일 레벨에서 형성될 수 있다.
몇몇 실시예에서, 제2 분리부(164)의 폭(W3)은 제2 분리 스페이서(540)들 사이의 거리에 의해 정의될 수 있다. 예를 들어, 제2 분리부(164)의 폭(W3)은 제1 분리부(162)의 폭(W2)과 실질적으로 동일할 수 있다. 몇몇 실시예에서, 제1 분리부(162)의 폭(W2) 및 제2 분리부(164)의 폭(W3)은 제1 필드 절연막(112)의 폭(W1)보다 작을 수 있다.
도 17은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 18은 도 17의 H-H를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5, 도 13 내지 도 16을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17 및 도 18을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 소자 분리 구조체(160)는 연결부(166)를 더 포함한다.
소자 분리 구조체(160)의 연결부(166)는 제1 분리부(162)와 제2 분리부(164)를 연결할 수 있다. 예를 들어, 연결부(166)는 제1 분리부(162)와 제2 분리부(164) 사이의 제1 층간 절연막(191) 상에 형성될 수 있다. 이러한 경우에, 연결부(166)는 제1 분리부(162)의 상부와 제2 분리부(164)의 상부를 연결할 수 있다.
몇몇 실시예에서, 연결부(166)의 상면은 제1 내지 제3 게이트 구조체(GS1, GS2, GS3)의 상면보다 높을 수 있다. 연결부(166)는 예를 들어, 제1 분리부(162) 및 제2 분리부(164)를 형성하는 평탄화 공정의 잔류물에 의해 형성될 수 있다.
도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5, 도 13 내지 도 18을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 19를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 연결부(166)의 바닥면은 제1 필드 절연막(112)의 상면보다 높고, 제1 내지 제3 게이트 구조체(GS1, GS2, GS3)의 상면보다 낮다.
예를 들어, 연결부(166)는 제1 층간 절연막(191) 내의 제9 트렌치(T9)를 채울 수 있다. 제9 트렌치(T9)는 제1 분리부(162)와 제2 분리부(164) 사이의 제1 층간 절연막(191) 내에 형성될 수 있다.
제9 트렌치(T9)의 최하부의 높이(H9)는 제1 필드 절연막(112)의 상면보다 높을 수 있다. 그러나, 제9 트렌치(T9)의 최하부의 높이(H9)는 제1 내지 제3 게이트 구조체(GS1, GS2, GS3)의 상면보다 낮을 수 있다.
제9 트렌치(T9)의 최하부의 높이(H9)는 제1 및 제2 핀형 패턴(F1, F2)의 상면보다 낮은 것만이 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제9 트렌치(T9)의 최하부의 높이(H9)는 제1 및 제2 핀형 패턴(F1, F2)의 상면보다 높고, 제1 내지 제3 게이트 구조체(GS1, GS2, GS3)의 상면보다 낮을 수 있다.
몇몇 실시예에서, 연결부(166)의 바닥면은 아래로 볼록(convex downward)할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제9 트렌치(T9)를 형성하는 식각 공정의 특성에 따라, 연결부(166)의 바닥면은 다양한 형상을 가질 수 있다.
도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5, 도 13 내지 도 19를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 20을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 연결부(166)의 바닥면은 기판(100)의 상면보다 높고, 제1 및 제2 소오스/드레인 영역(150, 250)의 상면보다 낮다.
예를 들어, 제9 트렌치(T9)의 최하부의 높이(H9)는 기판(100)의 상면보다 높을 수 있다. 그러나, 제9 트렌치(T9)의 최하부의 높이(H9)는 제1 및 제2 소오스/드레인 영역(150, 250)의 상면보다 낮을 수 있다.
몇몇 실시예에서, 연결부(166)의 바닥면은 아래로 오목(concave downward)할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제9 트렌치(T9)를 형성하기 위한 식각 공정의 특성에 따라, 연결부(166)의 바닥면은 다양한 형상을 가질 수 있다.
도 21은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5, 도 13 내지 도 20을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 21을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 연결부(166)의 바닥면은 제1 분리부(162)의 바닥면 및 제2 분리부(164)의 바닥면과 실질적으로 동일 평면 상에 배치된다.
예를 들어, 제9 트렌치(T9)의 바닥면의 높이(H9)는 제1 트렌치(T1)의 바닥면의 높이(H1) 및 제6 트렌치(T6)의 바닥면의 높이(H6)와 실질적으로 동일 평면 상에 배치될 수 있다.
도 22는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5, 도 13 내지 도 21을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 22를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 연결부(166)의 바닥면은 제1 분리부(162)의 바닥면 및 제2 분리부(164)의 바닥면보다 낮다.
예를 들어, 제9 트렌치(T9)의 바닥면의 높이는 제1 트렌치(T1)의 바닥면의 높이(H1) 및 제6 트렌치(T6)의 바닥면의 높이(H6)보다 낮을 수 있다. 또한, 예를 들어, 제9 트렌치(T9)의 바닥면의 높이는 제2 트렌치(T2)의 바닥면의 높이(H2) 및 제5 트렌치(T5)의 바닥면의 높이(H5)보다 낮을 수 있다.
제9 트렌치(T9)의 바닥면의 높이는 기판(100)의 상면과 동일 평면 상에 배치되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제9 트렌치(T9)의 바닥면의 높이는 기판(100)의 상면보다 높을 수도 있고, 이보다 낮을 수도 있다.
이하에서, 도 1 내지 도 5, 도 13 내지 도 16, 도 23 내지 도 33을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명한다.
도 23 내지 도 30은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 21을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 23을 참조하면, 기판(100) 상에 활성 패턴(AP)을 형성한다.
활성 패턴(AP)은 기판(100)으로부터 돌출되도록 형성될 수 있다. 예를 들어, 활성 패턴(AP)은 제1 방향(도 1의 X)으로 연장될 수 있다. 활성 패턴(AP)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
도 24를 참조하면, 활성 패턴(AP)을 분리한다.
예를 들어, 활성 패턴(AP) 내에 핀컷 트렌치(112t)가 형성될 수 있다. 이어서, 핀컷 트렌치(112t)의 적어도 일부를 채우는 제1 필드 절연막(112)이 형성될 수 있다. 이에 따라, 기판(100) 상에, 제1 필드 절연막(112)에 의해 서로 분리되는 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)이 형성될 수 있다.
몇몇 실시예에서, 제1 필드 절연막(112)의 상면의 높이는, 제1 핀형 패턴(F1)의 상면 및 제2 핀형 패턴(F2)의 상면의 높이보다 낮을 수 있다. 예를 들어, 제1 필드 절연막(112)에 대한 리세스(recess) 공정이 수행되어, 제1 핀형 패턴(F1)의 상면 및 제2 핀형 패턴(F2)의 상면의 높이보다 낮은 상면을 갖는 제1 필드 절연막(112)이 형성될 수 있다.
도 25를 참조하면, 제1 필드 절연막(112), 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2) 상에 복수의 더미 게이트 구조체(DG)를 형성한다.
복수의 더미 게이트 구조체(DG)는 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)과 교차하도록 형성될 수 있다. 예를 들어, 각각의 더미 게이트 구조체(DG)는 제2 방향(도 1의 Y)으로 연장될 수 있다.
몇몇 실시예에서, 각각의 더미 게이트 구조체(DG)는 더미 게이트 절연막(520), 더미 게이트 전극(530), 예비 게이트 스페이서(545) 및 더미 캡핑 패턴(550)을 포함할 수 있다.
몇몇 실시예에서, 복수의 더미 게이트 구조체(DG) 중 일부는 제1 핀형 패턴(F1)의 상면 및 제1 필드 절연막(112)의 상면을 따라 연장될 수 있다. 또한, 복수의 더미 게이트 구조체(DG) 중 다른 일부는 제2 핀형 패턴(F4)의 상면 및 제1 필드 절연막(112)의 상면을 따라 연장될 수 있다.
도 26을 참조하면, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2) 내에 제1 및 제2 소오스/드레인 영역(150, 250)을 각각 형성한다.
예를 들어, 각각의 더미 게이트 구조체(DG)를 식각 마스크로 이용하여 제1 및 제2 핀형 패턴(F1, F2)의 일부를 식각할 수 있다. 이에 따라, 제1 핀형 패턴(F1) 내에 제1 소오스/드레인 트렌치(150t)가 형성될 수 있고, 제2 핀형 패턴(F2) 내에 제2 소오스/드레인 트렌치(250t)가 형성될 수 있다.
이어서, 제1 및 제2 소오스/드레인 트렌치(150t, 250t)를 채우는 제1 및 제2 소오스/드레인 영역(150, 250)이 각각 형성될 수 있다. 제1 및 제2 소오스/드레인 영역(150, 250)은 예를 들어, 에피택셜 성장(epitaxial growth) 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 27을 참조하면, 더미 게이트 절연막(520) 및 더미 게이트 전극(530)을 대체하여, 제1 내지 제3 게이트 구조체(GS1, GS2, GS3)를 형성한다.
예를 들어, 각각의 더미 게이트 구조체(DG)의 측벽을 덮는 제1 층간 절연막(191)이 형성될 수 있다. 이어서, 더미 게이트 절연막(520) 및 더미 게이트 전극(530)이 제거될 수 있다. 이에 따라, 제1 층간 절연막(191) 내에 복수의 게이트 트렌치(140t, 240t, 340t, 440t)가 정의될 수 있다. 이어서, 각각의 게이트 트렌치(140t, 240t, 340t, 440t) 내에, 게이트 절연막(120, 220, 320, 420), 게이트 전극(130, 230, 330, 430) 및 캡핑 패턴(155, 255, 355, 455)을 채울 수 있다. 이에 따라, 제2 방향(Y)으로 각각 연장되는 제1 내지 제4 게이트 구조체(GS1, GS2, GS3, GS4)가 형성될 수 있다.
도 28을 참조하면, 제4 게이트 구조체(GS4)를 노출시키는 제1 마스크 패턴(180)을 형성한다.
제1 마스크 패턴(M1)은 예를 들어, 제4 캡핑 패턴(455)의 상면을 노출시킬 수 있다. 제1 마스크 패턴(M1)은 제1 분리 스페이서(440)의 상면을 노출시키지 않는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 마스크 패턴(M1)은 제1 분리 스페이서(440)의 상면을 노출시킬 수도 있다.
도 29를 참조하면, 제1 핀형 패턴(F1) 및 제1 필드 절연막(112) 내에 제1 분리 트렌치(ST1)를 형성한다.
예를 들어, 제1 마스크 패턴(M1)을 식각 마스크로 이용하여, 제4 캡핑 패턴(455), 제4 게이트 전극(430), 제4 게이트 절연막(420), 제1 핀형 패턴(F1) 및 제1 필드 절연막(112)을 식각할 수 있다. 이에 따라, 제1 핀형 패턴(F1) 내의 제1 트렌치(T1)와, 제1 필드 절연막(112) 내의 제2 트렌치(T2)를 포함하는 제1 분리 트렌치(ST1)가 형성될 수 있다.
제1 트렌치(T1)의 바닥면의 높이(H1)는 제2 트렌치(T2)의 바닥면의 높이(H2)와 동일한 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 분리 트렌치(ST1)를 형성하는 식각 공정의 특성에 따라, 제1 트렌치(T1)의 바닥면의 높이(H1)와 제2 트렌치(T2)의 바닥면의 높이(H2)는 서로 다를 수도 있다.
도 30을 참조하면, 제1 분리 트렌치(ST1)를 채우는 소자 분리 구조체(160)를 형성한다.
예를 들어, 제1 분리 트렌치(ST1)를 채우는 절연막이 형성될 수 있다. 이어서, 제1 내지 제3 게이트 구조체(GS1, GS2, GS3)의 상면이 노출될 때까지 평탄화 공정이 수행될 수 있다. 이에 따라, 제1 핀형 패턴(F1)과 제1 필드 절연막(112) 사이를 가로지르는 소자 분리 구조체(160)가 형성될 수 있다.
이어서, 도 1 내지 도 5를 참조하면, 제1 층간 절연막(191), 제1 내지 제3 게이트 구조체(GS1, GS2, GS3) 및 소자 분리 구조체(160) 상에 제2 층간 절연막(192)을 형성한다.
이에 따라, 제1 분리 트렌치(ST1)의 바닥면으로부터 제2 층간 절연막(192)의 바닥면까지 연장되는 소자 분리 구조체(160)가 형성될 수 있다.
도 31 내지 도 33은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 30을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 31은 도 27 이후의 단계를 설명하기 위한 도면이다.
도 31을 참조하면, 제3 및 제4 게이트 구조체(GS3, GS4)를 노출시키는 제2 마스크 패턴(M2)을 형성한다.
제2 마스크 패턴(M2)은 예를 들어, 제3 및 제4 캡핑 패턴(355, 455)의 상면을 노출시킬 수 있다. 제2 마스크 패턴(M2)은 제3 게이트 구조체(GS3)와 제4 게이트 구조체(GS4) 사이의 제1 층간 절연막(191)을 노출시키는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제2 마스크 패턴(M2)은 제3 게이트 구조체(GS3)와 제4 게이트 구조체(GS4) 사이의 제1 층간 절연막(191)을 노출시키지 않을 수도 있다.
도 32를 참조하면, 제1 핀형 패턴(F1) 및 제1 필드 절연막(112) 내에 제1 분리 트렌치(ST1)를 형성하고, 제2 핀형 패턴(F2) 및 제1 필드 절연막(112) 내에 제2 분리 트렌치(ST2)를 형성한다.
예를 들어, 제2 마스크 패턴(M2)을 식각 마스크로 이용하여, 제4 캡핑 패턴(455), 제4 게이트 전극(430), 제4 게이트 절연막(420), 제1 핀형 패턴(F1), 제3 캡핑 패턴(355), 제3 게이트 전극(330), 제3 게이트 절연막(320), 제2 핀형 패턴(F2) 및 제1 필드 절연막(112)을 식각할 수 있다. 이에 따라, 제1 핀형 패턴(F1) 내의 제1 트렌치(T1)와, 제1 필드 절연막(112) 내의 제2 트렌치(T2)를 포함하는 제1 분리 트렌치(ST1)가 형성될 수 있다. 또한, 제2 핀형 패턴(F2) 내의 제6 트렌치(T6)와, 제1 필드 절연막(112) 내의 제5 트렌치(T5)를 포함하는 제2 분리 트렌치(ST2)가 형성될 수 있다.
몇몇 실시예에서, 제3 게이트 구조체(GS3)와 제4 게이트 구조체(GS4) 사이의 제1 층간 절연막(191) 및/또는 제1 필드 절연막(112)은 식각되지 않을 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 분리 트렌치(ST1) 및 제2 분리 트렌치(ST2)를 형성하는 식각 공정의 특성에 따라, 제3 게이트 구조체(GS3)와 제4 게이트 구조체(GS4) 사이의 제1 층간 절연막(191) 및/또는 제1 필드 절연막(112)은 식각될 수도 있다.
도 33을 참조하면, 제1 분리 트렌치(ST1) 및 제2 분리 트렌치(ST2)를 채우는 소자 분리 구조체(160)를 형성한다.
예를 들어, 제1 분리 트렌치(ST1)를 채우는 제1 분리부(162)와, 제2 분리 트렌치(ST2)를 채우는 제2 분리부(164)를 포함하는 소자 분리 구조체(160)가 형성될 수 있다.
이어서, 도 13 내지 도 16을 참조하면, 제1 층간 절연막(191), 제1 내지 제3 게이트 구조체(GS1, GS2, GS3) 및 소자 분리 구조체(160) 상에 제2 층간 절연막(192)을 형성한다.
이에 따라, 제1 분리 트렌치(ST1) 및 제2 분리 트렌치(ST2)의 바닥면으로부터 제2 층간 절연막(192)의 바닥면까지 연장되는 소자 분리 구조체(160)가 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 112, 114: 필드 절연막
120, 220, 320: 게이트 절연막 130, 230, 330: 게이트 전극
140, 240, 340: 게이트 스페이서 150, 250, 350: 소오스/드레인 영역
155, 255, 355: 캡핑 패턴 160: 소자 분리 구조체
190: 층간 절연막 F1, F2, F3: 핀형 패턴
GS1, GS2, GS3: 게이트 구조체

Claims (20)

  1. 제1 방향으로 연장되는 제1 핀형 패턴;
    상기 제1 방향으로 연장되고, 상기 제1 핀형 패턴과 상기 제1 방향으로 이격되는 제2 핀형 패턴;
    상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이의 필드 절연막으로, 상기 필드 절연막의 상면은 상기 제1 및 제2 핀형 패턴의 상면보다 낮거나 같은 필드 절연막; 및
    상기 제1 핀형 패턴과 상기 필드 절연막 내에 형성되는 제1 분리 트렌치를 채우는 소자 분리 구조체를 포함하고,
    상기 소자 분리 구조체의 상면은 상기 제1 및 제2 핀형 패턴의 상면보다 높은 반도체 장치.
  2. 제 1항에 있어서,
    상기 소자 분리 구조체는 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 필드 절연막과 상기 소자 분리 구조체는 서로 다른 물질을 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 핀형 패턴 및 상기 필드 절연막 상에, 상기 소자 분리 구조체의 양 측벽을 따라 연장되는 분리 스페이서를 더 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 분리 트렌치는, 상기 필드 절연막 내의 제1 트렌치와, 상기 소자 분리 구조체 내의 제2 트렌치를 포함하고,
    상기 제1 트렌치의 바닥면의 높이는 상기 제2 트렌치의 바닥면의 높이와 다른 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 핀형 패턴 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체를 더 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 게이트 구조체의 상면과 상기 소자 분리 구조체의 상면은 실질적으로 동일 평면 상에 배치되는 반도체 장치.
  8. 제 6항에 있어서,
    상기 소자 분리 구조체와 상기 게이트 구조체 사이의 상기 제1 핀형 패턴 내에, 소오스/드레인 영역을 더 포함하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 소자 분리 구조체는, 상기 제1 분리 트렌치를 채우는 제1 분리부와, 상기 제2 핀형 패턴과 상기 필드 절연막 내에 형성되는 제2 분리 트렌치를 채우는 제2 분리부를 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 소자 분리 구조체는, 상기 필드 절연막의 상면 상에, 상기 제1 분리부와 상기 제2 분리부를 연결하는 연결부를 더 포함하는 반도체 장치.
  11. 제1 방향으로 연장되는 제1 핀형 패턴;
    상기 제1 방향으로 연장되고, 상기 제1 핀형 패턴과 상기 제1 방향으로 이격되는 제2 핀형 패턴;
    상기 제1 방향으로 연장되고, 상기 제1 및 제2 핀형 패턴과 제2 방향으로 이격되는 제3 핀형 패턴;
    상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이의 제1 필드 절연막으로, 상기 제1 필드 절연막의 상면은 상기 제1 및 제2 핀형 패턴의 상면보다 낮거나 같은 제1 필드 절연막; 및
    상기 제2 방향으로 연장되는 소자 분리 구조체를 포함하고,
    상기 소자 분리 구조체는 상기 제1 핀형 패턴과 상기 제1 필드 절연막 사이를 가로지르며, 상기 제3 핀형 패턴을 가로지르는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제1 핀형 패턴과 상기 제3 핀형 패턴 사이의 제2 필드 절연막을 더 포함하고,
    상기 제2 필드 절연막의 상면은 상기 제1 및 제3 핀형 패턴의 상면보다 낮은 반도체 장치.
  13. 제 12항에 있어서,
    상기 소자 분리 구조체는, 상기 제1 핀형 패턴 내의 제1 트렌치와, 상기 제1 필드 절연막 내의 제2 트렌치와, 상기 제3 핀형 패턴 내의 제3 트렌치와, 상기 제2 필드 절연막 내의 제4 트렌치를 채우는 반도체 장치.
  14. 제 13항에 있어서,
    상기 제1 트렌치의 바닥면의 높이는 상기 제3 트렌치의 바닥면의 높이와 실질적으로 동일하고,
    상기 제2 트렌치의 바닥면의 높이는 상기 제4 트렌치의 바닥면의 높이와 실질적으로 동일한 반도체 장치.
  15. 제 11항에 있어서,
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴은 기판의 NMOS 영역 상에 형성되고,
    상기 제3 핀형 패턴은 상기 기판의 PMOS 영역 상에 형성되는 반도체 장치.
  16. 제 11항에 있어서,
    상기 소자 분리 구조체는 상기 제3 핀형 패턴에 압축 스트레스(compressive stress)를 인가하는 반도체 장치.
  17. 제1 방향으로 연장되는 제1 핀형 패턴;
    상기 제1 방향으로 연장되고, 상기 제1 핀형 패턴과 상기 제1 방향으로 이격되는 제2 핀형 패턴;
    상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이의 필드 절연막으로, 상기 필드 절연막의 상면은 상기 제1 및 제2 핀형 패턴의 상면보다 낮거나 같은 필드 절연막; 및
    상기 제1 핀형 패턴과 상기 필드 절연막 내에 형성되는 분리 트렌치를 채우고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 소자 분리 구조체를 포함하고,
    상기 필드 절연막과 상기 소자 분리 구조체는 서로 다른 물질을 포함하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 필드 절연막은 상기 제1 핀형 패턴에 인장 스트레스(tensile stress)를 인가하는 반도체 장치.
  19. 제 18항에 있어서,
    상기 소자 분리 구조체는 상기 제1 핀형 패턴에 압축 스트레스(compressive stress)를 인가하는 반도체 장치.
  20. 제 17항에 있어서,
    상기 필드 절연막은 실리콘 산화물을 포함하고,
    상기 소자 분리 구조체는 실리콘 질화물을 포함하는 반도체 장치.
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