CN111725208A - 一种半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，半导体结构包括：衬底，所述衬底上具有若干鳍部；多个存储单元，各所述存储单元包括横跨所述鳍部的栅极，以及位于所述栅极两侧的所述鳍部内的源漏掺杂区；凹槽，位于相邻所述存储单元之间的所述衬底内；隔离叠层，填充满所述凹槽，所述隔离叠层包括若干个膜层，所述隔离叠层中位于所述凹槽最底部的所述膜层的硬度最小。本发明有助于保证所述源漏掺杂区对沟道的应力。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着集成电路特征尺寸持续减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极之间的距离也随之缩短，导致栅极对沟道的控制能力随之变差，造成短沟道效应(SCE：short-channel effects)更容易发生。
鳍式场效应晶体管(FinFET)在抑制短沟道效应方面具有突出的表现，FinFET的栅极至少可以从两侧对鳍部进行控制，因而与平面MOSFET相比，FinFET的栅极对沟道的控制能力更强，能够很好的抑制短沟道效应。
但是，现有技术的半导体器件的沟道应力仍有待改进。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，有助于提高所述源漏掺杂区对沟道的应力。
为解决上述问题，本发明提供一种半导体结构，包括：衬底，所述衬底上具有若干鳍部；多个存储单元，各所述存储单元包括横跨所述鳍部的栅极，以及位于所述栅极两侧的所述鳍部内的源漏掺杂区；凹槽，位于相邻所述存储单元之间的所述衬底内；隔离叠层，填充满所述凹槽，所述隔离叠层包括若干个膜层，所述隔离叠层中位于所述凹槽最底部的所述膜层的硬度最小。
可选的，各所述存储单元还包括：位于所述源漏掺杂区上的介质层，所述介质层覆盖所述栅极的顶部和侧壁，所述凹槽贯穿所述介质层厚度。
可选的，所述膜层的数量为两个或三个。
可选的，当所述膜层的数量为两个时，所述隔离叠层包括第一膜层及位于所述第一膜层上的第二膜层。
可选的，当所述膜层的数量为三个时，由所述凹槽的底部至顶部，依次为第一膜层、第二膜层和第三膜层。
可选的，所述第一膜层的材料为氧化硅。
可选的，所述第二膜层的材料为氮化硅或非晶碳。
可选的，所述第三膜层的硬度大于所述第一膜层的硬度，且所述第三膜层的硬度小于所述第二膜层的硬度。
可选的，所述第三膜层的材料为氮化硅或非晶碳。
可选的，所述第一膜层及所述第二膜层的厚度总和为所述鳍部厚度的3倍至5倍。
可选的，所述第一膜层厚度为所述鳍部厚度的1倍至1.2倍。
可选的，所述第三膜层厚度为所述鳍部厚度的1.5倍至2倍。
可选的，所述鳍部厚度为50nm～70nm。
可选的，沿平行于所述鳍部延伸方向，所述凹槽的宽度为30nm～50nm。
相应的，本发明还提供一种半导体结构形成方法，包括：提供衬底，所述衬底上具有若干鳍部；形成多个存储单元，各所述存储单元包括横跨所述鳍部的栅极，以及位于所述栅极两侧的所述鳍部内的源漏掺杂区；在相邻所述存储单元之间的所述衬底内形成凹槽；形成填充满所述凹槽的隔离叠层，所述隔离叠层包括若干个膜层，所述隔离叠层中位于所述凹槽最底部的所述膜层的硬度最小。
可选的，形成所述存储单元的工艺中，还包括：在相邻所述存储单元间的所述鳍部上形成临时栅极，所述临时栅极与所述栅极间隔排列。
可选的，形成所述凹槽的工艺包括：刻蚀去除所述临时栅极及位于所述临时栅极底部的所述鳍部及衬底，形成所述凹槽。
与现有技术相比，本发明的技术方案具有以下优点：
由于在相邻所述存储单元之间的凹槽内具有隔离叠层，且各所述存储单元包括横跨鳍部的栅极，以及位于所述栅极两侧的所述鳍部内的源漏掺杂区，因此所述源漏掺杂区位于所述隔离叠层与所述鳍部之间。所述隔离叠层包括若干个膜层，其中，位于所述凹槽最底部的所述膜层的硬度最小，其余所述膜层的硬度较大，有助于抵挡所述源漏掺杂区对所述隔离叠层的应力释放，使得所述源漏掺杂区对沟道区域具有较强的挤压作用，从而可提高所述源漏掺杂区对沟道的应力。
附图说明
图1是本发明半导体结构一实施例中的结构示意图；
图2至图7是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
现结合一种半导体结构进行分析，所述半导体结构包括：衬底，所述衬底上具有若干鳍部；多个存储单元，各所述存储单元包括横跨所述鳍部的栅极，以及位于所述栅极两侧的所述鳍部内的源漏掺杂区；凹槽，位于相邻所述存储单元之间的所述衬底内；隔离层，填充满所述凹槽。
为保证所述隔离层具有优良的隔离性能，所述隔离层的材料为氧化硅。
上述半导体结构的所述源漏掺杂区对沟道的应力小，分析其原因在于：
由于所述隔离层的材料为氧化硅，氧化硅材质松软，硬度小，因而所述源漏掺杂区容易朝所述隔离层释放应力，导致应力流失，造成所述源漏掺杂区对沟道释放的应力小。
为了解决上述问题，本发明提供一种半导体结构及其形成方法。所述半导体结构包括：隔离叠层，填充满所述凹槽，所述隔离叠层包括若干个膜层，所述隔离叠层中位于所述凹槽最底部的所述膜层的硬度最小。
由于位于所述凹槽最底部的所述膜层的硬度最小，因此所述源漏掺杂区难以朝所述隔离叠层释放应力，从而避免应力流失，保证沟道应力符合工艺要求。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图1，一种半导体结构，包括：衬底100，所述衬底100上具有若干鳍部200；多个存储单元，各所述存储单元包括横跨所述鳍部200的栅极，以及位于所述栅极两侧的所述鳍部200内的源漏掺杂区400；凹槽，位于相邻所述存储单元之间的所述衬底100内；隔离叠层，填充满所述凹槽，所述隔离叠层包括若干个膜层，所述隔离叠层中位于所述凹槽最底部的所述膜层的硬度最小。
本实施例中，所述衬底100的材料为硅，在其他实施例中，所述衬底100的材料还可以为锗，所述衬底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述鳍部200的材料为硅，在其他实施例中，所述鳍部200的材料还可以为锗。
本实施例中，所述鳍部200厚度H1为50nm～70nm。
所述栅极包括栅介质层310以及位于所述栅介质层310表面的栅电极层300。
所述栅电极层300的材料为多晶硅或多晶锗，此外，所述栅电极层300材料还可以为金属材料，例如为Cu、W、Ag或Al。本实施例中，所述栅电极层300材料为多晶硅。
本实施例中，所述栅介质层310的材料为氧化硅。在其他实施例中，所述栅介质层310的材料还可以为氧化锗。
各所述存储单元还包括：位于所述源漏掺杂区400上的介质层500，所述介质层500覆盖所述栅极的顶部和侧壁，所述凹槽贯穿所述介质层500厚度。
所述介质层500的材料为绝缘材料。本实施例中，所述介质层500的材料为氧化硅。在其他实施例中，所述介质层500的材料还可以为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
本实施例中，沿平行于所述鳍部200延伸方向，所述凹槽的宽度为30nm～50nm。
本实施例中，所述膜层的数量为三个，由所述凹槽的底部至顶部，依次为第一膜层810、第二膜层820和第三膜层830。
其中，所述第一膜层810的硬度小于第二膜层820的硬度。所述第三膜层830的硬度大于所述第一膜层810的硬度，且所述第三膜层830的硬度小于所述第二膜层820的硬度。
所述第一膜层810的材料为氧化硅。
所述第一膜层810的作用为提高所述第二膜层820的填充性能，有助于改善所述第二膜层820的形成质量。此外，所述第一膜层810还具有优异的隔离性能。
本实施例中，所述第一膜层810厚度为所述鳍部200厚度H1的1倍至1.2倍。若所述第一膜层810的厚度过小，所述第一膜层810对所述第二膜层820的填充性能的改善效果差。若所述第一膜层810的厚度过大，导致所述第二膜层820的厚度过小，所述第二膜层820对沟道应力的改善效果差。
由于所述第二膜层820的硬度大于所述第一膜层810的硬度，因此当所述源漏掺杂区400朝所述第二膜层820释放的应力时，所述第二膜层820能够有效抵挡所述应力，使得所述源漏掺杂区400释放的大部分应力施加于沟道区域上，从而提高沟道应力，改善所述半导体结构的电学性能。
本实施例中，所述第二膜层820对所述源漏掺杂区400侧壁施加挤压作用力，强度为1600MPa～2000MPa。
本实施例中，所述第二膜层820的材料为氮化硅。在其他实施例中，所述第二膜层820的材料还可以为非晶碳。
本实施例中，所述第一膜层810及所述第二膜层820的厚度总和为所述鳍部200厚度的3倍至5倍。若所述第二膜层820的厚度过小，所述第二膜层820抵挡所述源漏掺杂区400的应力释放的性能较差。若所述第二膜层820的厚度过大，所述第二膜层820容易造成位于所述第二膜层820顶部的其它器件材料层的崩裂。
所述第三膜层830的硬度大于所述第一膜层810的硬度，且所述第三膜层830的硬度小于所述第二膜层820的硬度。一方面，相较于所述第一膜层810，所述第三膜层830材质较硬，能够适当抵挡所述源漏掺杂区400的应力释放。另一方面，相较于所述第二膜层820，所述第三膜层830材质较软，能够对所述第二膜层820对其它器件材料层施加的作用力进行缓冲，从而保护其它器件材料层。
本实施例中，所述第三膜层830对所述介质层50侧壁施加挤压作用力，强度为900MPa～1300MPa。
本实施例中，所述第三膜层830的材料为非晶碳。非晶碳材料具有良好的薄膜延展性，因而缓冲性能优异。
在其他实施例中，所述第三膜层830的材料还可以为氮化硅。
本实施例中，所述第三膜层830厚度为所述鳍部200厚度H1的1.5倍至2倍。若所述第三膜层830的厚度过小，所述第三膜层830的缓冲效果较差。若所述第三膜层830的厚度过大，所述第三膜层830不必要的增加所述半导体结构的体积，导致所述半导体结构难以符合小型化要求。
在其他实施例中，所述膜层的数量还可以为两个。即所述隔离叠层仅包括所述第一膜层810及所述第二膜层820，其中，所述第一膜层810的硬度小于第二膜层820的硬度。
本发明还提供一种上述半导体结构的形成方法，下面参考图2及图7，对所述半导体结构形成方法进行详细的介绍。
参考图2，提供衬底100，所述衬底100上具有若干鳍部200；形成多个存储单元，各所述存储单元包括横跨所述鳍部200的栅极，以及位于所述栅极两侧的所述鳍部200内的源漏掺杂区400。
本实施例中，所述鳍部200厚度H1为50nm～70nm。
所述栅极包括栅介质层310以及位于所述栅介质层310表面的栅电极层300。
本实施例中，形成所述栅极的工艺中，还包括：在相邻所述存储单元间的所述鳍部200上形成临时栅极，所述临时栅极延伸方向与所述栅极延伸方向相平行，且所述临时栅极与所述栅极间隔排列。
所述临时栅极包括临时栅介质层330以及位于所述临时栅介质层330表面的临时栅电极层320。
本实施例中，所述临时栅极与所述栅极共用所述源漏掺杂区400。
形成所述源漏掺杂区400后，还包括：在所述源漏掺杂区400顶部形成介质层500，所述介质层500覆盖所述栅极顶部。
参考图3及图4，在相邻所述存储单元之间的所述衬底100内形成凹槽700。
本实施例中，所述凹槽700贯穿所述介质层500厚度。
本实施例中，形成所述凹槽700的工艺包括：如图3所示，在所述介质层500顶部形成图形化层600，所述图形化层600覆盖位于所述临时栅极顶部的所述介质层500；如图4所示，刻蚀去除位于所述临时栅极顶部的介质层500、所述临时栅极及位于所述临时栅极底部的所述鳍部200及所述衬底100，形成所述凹槽700；去除所述图形化层600。
本实施例中，采用干法刻蚀工艺形成所述凹槽700。在其他实施例中，还可以采用湿法刻蚀工艺形成所述凹槽700。
本实施例中，由所述凹槽700的底部至顶部，所述凹槽700包括相互贯穿的第一凹槽、第二凹槽和第三凹槽。
后续形成填充满所述凹槽700的隔离叠层，所述隔离叠层包括若干个膜层，所述隔离叠层中位于所述凹槽最底部的所述膜层的硬度最小。
本实施例中，所述膜层的数量为三个时，由所述凹槽的底部至顶部，依次为第一膜层、第二膜层和第三膜层。下面参考图5至图7，对所述隔离叠层的形成工艺进行详细的介绍。
参考图5，在所述凹槽700内形成第一膜层810。
本实施例中，所述第一膜层810填充满所述第一凹槽。
具体的，形成所述第一膜层810的工艺包括：形成填充满所述凹槽700的第一初始膜层(图中未示出)，所述第一初始膜层覆盖所述介质层500顶部；回刻蚀去除部分厚度所述第一初始膜层，形成所述第一膜层810。
本实施例中，所述第一膜层810的材料为氧化硅。
在其他实施例中，所述第一膜层覆盖所述第三凹槽侧壁、所述第二凹槽侧壁、所述第一凹槽底部及侧壁表面。形成所述第一膜层的工艺包括：形成填充满所述凹槽的第一初始膜层，在所述第一初始膜层内刻蚀形成孔洞，剩余所述第一初始膜层作为所述第一膜层。
参考图6及图7，在所述第一膜层810上形成填充满所述第二凹槽的第二膜层820；在所述第二膜层820上形成填充满所述第三凹槽的第三膜层830
所述第二膜层820的硬度大于所述第一膜层810的硬度。
本实施例中，所述第二膜层820的材料为氮化硅。在其他实施例中，所述第二膜层820的材料还可以为非晶碳。
本实施例中，所述第二膜层820填充满所述第二凹槽。形成所述第二膜层820的工艺包括：如图6所示，形成填充满所述第二凹槽及所述第三凹槽的第二初始膜层821，所述第二初始膜层821顶部与所述介质层500顶部齐平；如图7所示，回刻蚀去除部分厚度所述第二初始膜层821(参考图6)，剩余所述第二初始膜层821作为所述第二膜层820。
形成所述第三膜层830的工艺包括：形成填充满所述第三凹槽的第三初始膜层(图中未示出)，所述第三初始膜层覆盖所述介质层500顶部；回刻蚀去除部分厚度所述第三初始膜层，剩余所述第三初始膜层作为所述第三膜层830。
所述第三膜层830的硬度大于所述第一膜层810的硬度，且所述第三膜层830的硬度小于所述第二膜层820的硬度。
本实施例中，所述第三膜层830的材料为非晶碳。在其他实施例中，所述第三膜层830的材料还可以为氮化硅。
在其他实施例中，在形成所述隔离叠层的工艺中，还可以仅形成所述第一膜层及所述第二膜层。其中，所述第一膜层的硬度小于第二膜层的硬度，所述第一膜层填充满所述第一凹槽，所述第二膜层填充满所述第二凹槽及第三凹槽。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体结构，其特征在于，包括：
衬底，所述衬底上具有若干鳍部；
多个存储单元，各所述存储单元包括横跨所述鳍部的栅极，以及位于所述栅极两侧的所述鳍部内的源漏掺杂区；
凹槽，位于相邻所述存储单元之间的所述衬底内；
隔离叠层，填充满所述凹槽，所述隔离叠层包括若干个膜层，所述隔离叠层中位于所述凹槽最底部的所述膜层的硬度最小。
2.如权利要求1所述的半导体结构，其特征在于，各所述存储单元还包括：位于所述源漏掺杂区上的介质层，所述介质层覆盖所述栅极的顶部和侧壁，所述凹槽贯穿所述介质层厚度。
3.如权利要求2所述的半导体结构，其特征在于，所述膜层的数量为两个或三个。
4.如权利要求3所述的半导体结构，其特征在于，当所述膜层的数量为两个时，所述隔离叠层包括第一膜层及位于所述第一膜层上的第二膜层。
5.如权利要求3所述的半导体结构，其特征在于，当所述膜层的数量为三个时，由所述凹槽的底部至顶部，依次为第一膜层、第二膜层和第三膜层。
6.如权利要求4或5所述的半导体结构，其特征在于，所述第一膜层的材料为氧化硅。
7.如权利要求4或5所述的半导体结构，其特征在于，所述第二膜层的材料为氮化硅或非晶碳。
8.如权利要求5所述的半导体结构，其特征在于，所述第三膜层的硬度大于所述第一膜层的硬度，且所述第三膜层的硬度小于所述第二膜层的硬度。
9.如权利要求8所述的半导体结构，其特征在于，所述第三膜层的材料为氮化硅或非晶碳。
10.如权利要求5所述的半导体结构，其特征在于，所述第一膜层及所述第二膜层的厚度总和为所述鳍部厚度的3倍至5倍。
11.如权利要求10所述的半导体结构，其特征在于，所述第一膜层厚度为所述鳍部厚度的1倍至1.2倍。
12.如权利要求10所述的半导体结构，其特征在于，所述第三膜层厚度为所述鳍部厚度的1.5倍至2倍。
13.如权利要求10所述的半导体结构，其特征在于，所述鳍部厚度为50nm～70nm。
14.如权利要求1所述的半导体结构，其特征在于，沿平行于所述鳍部延伸方向，所述凹槽的宽度为30nm～50nm。
15.一种半导体结构形成方法，其特征在于，包括：
提供衬底，所述衬底上具有若干鳍部；
形成多个存储单元，各所述存储单元包括横跨所述鳍部的栅极，以及位于所述栅极两侧的所述鳍部内的源漏掺杂区；
在相邻所述存储单元之间的所述衬底内形成凹槽；
形成填充满所述凹槽的隔离叠层，所述隔离叠层包括若干个膜层，所述隔离叠层中位于所述凹槽最底部的所述膜层的硬度最小。
16.如权利要求15所述的半导体结构形成方法，其特征在于，形成所述存储单元的工艺中，还包括：在相邻所述存储单元间的所述鳍部上形成临时栅极，所述临时栅极与所述栅极间隔排列。
17.如权利要求16所述的半导体结构形成方法，其特征在于，形成所述凹槽的工艺包括：刻蚀去除所述临时栅极及位于所述临时栅极底部的所述鳍部及衬底，形成所述凹槽。
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