CN107452712B - 半导体结构 - Google Patents

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Abstract

本发明实施例揭示一种半导体结构，其包含：衬底；栅极结构，其经安置于所述衬底上方；介电材料，其经安置于所述衬底和所述栅极结构上方；导电结构，其在所述介电材料内延伸；和空隙，其在所述介电材料内延伸且经安置于所述栅极结构上方。本发明实施例揭示的半导体结构，其性能能够得到有效的改良。

Description

半导体结构
技术领域
本揭露涉及半导体结构。
背景技术
使用半导体装置的电子设备对于许多现代应用是必要的。随着电子技术的进展，半导体装置的大小变得愈来愈小同时具有更大的功能性和更大量的集成电路。半导体装置的制造通常涉及将许多组件安置于半导体衬底上方。介电材料或隔离结构用于将所述组件彼此电隔离。接着，通过在半导体衬底上方形成导电线而使所述组件互连。
归因于半导体装置的小型化规模，半导体衬底上方的组件密度继续增大，而组件之间的距离继续减小。许多制造操作在这一小型半导体装置内实施，且组件的隔离变得具有挑战。制造半导体装置的复杂度的增大可造成缺陷，例如不良电隔离、裂缝的产生或半导体装置的高良率损失。由于涉及具有不同材料的更多不同组件，故修改半导体装置的结构且改良制造操作存在许多挑战。
发明内容
在本揭露中，揭示一种半导体结构。所述半导体结构包含安置于栅极结构上方且延伸在介电材料内的空隙。所述空隙填充有空气，或处于真空中。所述空隙的存在可最小化所述半导体结构内的寄生电容。此外，所述空隙的体积可通过侧向移除所述介电材料的额外部分而放大。经放大空隙可进一步减小寄生电容。
在一些实施例中，一种半导体结构包含：衬底；栅极结构，其经安置于所述衬底上方；介电材料，其经安置于所述衬底和所述栅极结构上方；导电结构，其延伸在所述介电材料内；和空隙，其延伸在所述介电材料内且经安置于所述栅极结构上方。
在一些实施例中，空隙安置于栅极结构上方。在一些实施例中，空隙通过介电材料围封且密封。在一些实施例中，空隙的宽度对高度的比显著大于1:2。在一些实施例中，空隙包含在介电材料内伸长的主体部分和远离栅极结构的端部分，所述端部分与主体部分耦合且从主体部分远离栅极结构呈楔形。在一些实施例中，空隙包含栅极结构上方的第一部分、第一部分上方的第二部分和第一部分和第二部分上方的第三部分，第二部分安置于第一部分与第三部分之间，第二部分的宽度显著小于第一部分的宽度或第三部分的宽度。在一些实施例中，第一部分的宽度大体上相同于第三部分的宽度。在一些实施例中，第一部分的宽度或第三部分的宽度是约250nm到约450nm，且第二部分的宽度是约80nm到约220nm。在一些实施例中，导电结构与栅极结构和空隙相邻。在一些实施例中，导电结构与衬底或栅极结构电连接。在一些实施例中，空隙处于真空中或填充有空气或气体。在一些实施例中，栅极结构是晶体管或包含多晶硅。
在一些实施例中，一种半导体结构包含：衬底；栅极结构，其经安置于所述衬底上方；第一介电层，其经安置于所述衬底和所述栅极结构上方；第二介电层，其经安置于所述第一介电层上方；导电结构，其延伸穿过所述第一介电层和所述第二介电层且延伸在其等之内；第三介电层，其经安置于所述第二介电层和所述导电结构上方；和空隙，其经安置于所述栅极结构上方且从所述第一介电层延伸到所述第三介电层。
在一些实施例中，空隙包含：第一部分，其被第一介电层包围；第二部分，其经安置于第一部分上方且被第一介电层和第二介电层包围；第三部分，其经安置于第二部分上方且被第二介电层包围；和端部分，其经安置于第三部分上方且被第三介电层包围。在一些实施例中，端部分从第二介电层朝向第三介电层呈楔形。在一些实施例中，第二部分的体积显著小于第一部分的体积或第三部分的体积。在一些实施例中，半导体结构进一步包含：第一罩盖层，其经安置于第一介电层与第二介电层之间；或第二罩盖层，其经安置于第二介电层与第三介电层之间且经安置保形于第一介电层的侧壁或第二介电层的侧壁。
在一些实施例中，一种制造半导体结构的方法包含：接纳衬底；在衬底上方形成栅极结构；将介电材料安置于衬底和栅极结构上方；形成延伸在介电材料内的导电结构；形成经安置于栅极结构上方且延伸在介电材料内的空隙。
在一些实施例中，所述方法进一步包含：于介电材料上方安置图案化掩模；正交地移除从图案化掩模暴露的介电材料的第一部分；侧向移除被图案化掩模覆盖的介电材料的第二部分；从介电材料移除图案化掩模。在一些实施例中，通过干式蚀刻操作移除介电材料的第一部分，或通过湿式蚀刻操作移除介电材料的第二部分。
附图说明
当结合附图阅读时从下列实施方式最好地理解本揭露的方面。强调，根据行业中的标准实践，各种构件未按比例绘制。事实上，为讨论清晰起见，可任意增大或减小各种构件的尺寸。
图1是根据本揭露的一些实施例的半导体结构的示意性横截面图。
图2到5是根据本揭露的一些实施例的具有呈各种形状或配置的空隙的半导体结构的示意性横截面图。
图6是根据本揭露的一些实施例的半导体结构的示意性横截面图。
图7到10是根据本揭露的一些实施例的具有呈各种形状或配置的空隙的半导体结构的示意性横截面图。
图11是根据本揭露的一些实施例的制造半导体结构的方法的流程图。
图11A到11F是根据本揭露的一些实施例的通过图11的方法制造半导体结构的示意图。
图12是根据本揭露的一些实施例的制造半导体结构的方法的流程图。
图12A到12L是根据本揭露的一些实施例的通过图12的方法制造半导体结构的示意图。
具体实施方式
下列揭露提供许多不同实施例或实例以用于实施经提供的标的物的不同构件。下文描述组件和布置的特定实例以简化本揭露。当然，这些仅为实例且不旨在限制。举例来说，在下列描述中的第一构件形成在第二构件上方或上可包含其中所述第一构件和所述第二构件经形成直接接触的实施例，且还可包含其中额外构件可形成在所述第一构件与所述第二构件之间使得所述第一构件和所述第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号和/或字母。此重复出于简化和清晰的目的，且本身不指示所讨论的各种实施例和/或配置之间的关系。
此外，为便于描述，例如“在……下面”、“在……下方”、“下”、“在……上方”、“上”和类似物的空间相对术语可在本文中用于描述一个元件或构件与图中绘示的另一(些)元件或构件的关系。空间相对术语旨在涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。设备可以其它方式经定向(旋转90度或按其它定向)且因此还可解释本文中使用的空间相对描述符。
在半导体结构中采用介电材料来将半导体组件彼此电隔离。半导体组件形成于所述介电材料内且通过所述介电材料分离。随着半导体结构的大小变得愈来愈小，组件更靠近彼此。因而，组件之间将引发非所需寄生电容。可通过在介电材料内形成气隙来隔离组件而最小化寄生电容。由于相较于介电材料(例如二氧化硅)，空气具有低介电常数，故组件之间的寄生电容可减小。因此，组件之间的信号泄露或串扰还将减少，且半导体结构的敏感度将得以改良。
在本揭露中，揭示一种半导体结构。所述半导体结构包含：衬底；栅极结构，其经安置于所述衬底上方；介电材料，其经安置于栅极结构和衬底上方；导电结构，其经安置于介电材料内；和空隙，其经安置于栅极结构上方且在介电材料内延伸。空隙填充有空气，或处于真空中。由于空隙包含低介电常数，故改良导电结构的隔离且减小寄生电容。此外，通过移除介电材料的一部分形成空隙。空隙的体积可通过移除介电材料的额外部分而放大。举例来说，通过干式蚀刻操作移除介电材料的一部分以形成凹部，且接着，通过湿式蚀刻操作或各向同性蚀刻操作侧向移除介电材料的额外部分以便放大凹部的体积。接着，通过介电材料密封放大的凹部以形成空隙。此放大空隙可进一步减小寄生电容。因此，改良半导体结构的性能。
图1是根据本揭露的一些实施例的半导体结构100的示意性横截面图。在一些实施例中，半导体结构100包含衬底101、栅极结构102、介电材料103、导电结构104和空隙105。在一些实施例中，半导体结构100是半导体装置的一部分。在一些实施例中，半导体结构100是开关电路或切换装置的一部分。
在一些实施例中，衬底101包含半导体材料，例如硅、锗、砷化镓等。在一些实施例中，衬底101是硅衬底、硅晶片、玻璃衬底或绝缘体上覆半导体(SOI)衬底。在一些实施例中，衬底101是单晶或多晶硅衬底。在一些实施例中，衬底101包含若干电组件或电路。
在一些实施例中，衬底101包含第一表面101a和与第一表面101a相对的第二表面101b。在一些实施例中，第一表面101a在衬底101的前侧处，且第二表面101b在衬底101的背侧处。在一些实施例中，若干电路或组件形成于第一表面101a上方。在一些实施例中，第一表面101a包含作用区，组件形成于所述区上方。
在一些实施例中，衬底101用p型掺杂剂(例如硼)或n型掺杂剂(例如磷)掺杂以包含源极区和漏极区。在一些实施例中，源极区和漏极区通过浅沟槽隔离(STI)电隔离。在一些实施例中，STI由衬底101包围或至少部分安置于衬底101内。在一些实施例中，STI经配置以将安置于衬底101内或上方的组件彼此电隔离。在一些实施例中，STI包含介电材料，例如氧化物、氧化硅等。
在一些实施例中，栅极结构102安置于衬底101上方。在一些实施例中，栅极结构102是晶体管的一部分。在一些实施例中，栅极结构102安置于衬底101的第一表面101a上方。在一些实施例中，栅极结构102通过STI电隔离。在一些实施例中，电流可从源极区跨栅极结构102流动到漏极区。在一些实施例中，栅极结构102包含栅极电极102a、间隔件102b和栅极介电层102c。在一些实施例中，栅极电极102a包含导电材料，例如多晶硅、铝、铜、钛、钨等。在一些实施例中，间隔件102b包含介电材料，例如氧化硅、氮氧化硅、氮化硅等。在一些实施例中，栅极介电层102c包含介电材料，例如氧化硅、氮氧化硅、氮化硅等。
在一些实施例中，介电材料103安置于衬底101和栅极结构102上方。在一些实施例中，介电材料103安置于衬底101的第一表面101a上方且覆盖栅极结构102。在一些实施例中，介电材料103包含氧化硅、氮氧化硅、氮化硅等。在一些实施例中，介电材料103包含堆叠于彼此上方的若干介电层。在一些实施例中，介电材料103包含间层介电质(ILD)或金属间介电质(IMD)。
在一些实施例中，导电结构104安置于介电材料103内且在介电材料103内延伸。在一些实施例中，导电结构104在介电材料103内伸长且与衬底101或栅极结构102电连接。在一些实施例中，导电结构104延伸且穿过介电材料103的若干层。在一些实施例中，导电结构104是用于与衬底101上方或衬底101中的电路或组件电连接的电接点。在一些实施例中，导电结构104包含插塞部分104a和顶部金属部分104b。在一些实施例中，导电结构104包含导电材料，例如铜、银、铝、钛、钨等。
在一些实施例中，空隙105安置于介电材料103内且安置于栅极结构102上方。然而，空隙105通过介电材料103的一部分与栅极结构102分离。在一些实施例中，介电材料103的一部分安置于空隙105与栅极结构102之间。在一些实施例中，空隙105安置于栅极结构102上方且在介电材料103内沿着栅极结构102的厚度的方向延伸。在一些实施例中，空隙105与栅极结构102对准。在一些实施例中，空隙105与栅极结构102垂直对准。此处的术语“垂直对准”意谓空隙105的伸长方向实际上穿过栅极结构102。在一些实施例中，空隙105呈长形且穿过介电材料103的若干层。在一些实施例中，导电结构104与栅极结构102和空隙105相邻。
在一些实施例中，空隙105被介电材料103围封且密封。在一些实施例中，空隙105是介电材料103的中空空间。在一些实施例中，空隙105处于真空中(例如，低于1mtorr)。在一些实施例中，空隙105填充有空气或气体(例如惰性气体)。在一些实施例中，空隙105包含具有约1的介电常数(k)的材料。在一些实施例中，空隙105经配置于介电材料103内以便减小或最小化半导体结构100中的寄生电容。
在一些实施例中，空隙105包含宽度W和高度H。在一些实施例中，空隙105具有高纵横比。在一些实施例中，空隙105的宽度W对高度H的比大体上大于1:2。在一些实施例中，所述比为约1:3到约1:10。在一些实施例中，空隙105的高度H为约400nm到约1200nm。在一些实施例中，空隙105的宽度W为约100nm到约500nm。在一些实施例中，空隙105的宽度W为约250nm到约450nm。
在一些实施例中，空隙105包含在介电材料103内伸长的主体部分105a和远离栅极结构102的端部分105b，端部分105b与主体部分105a耦合且从主体部分105a远离栅极结构102呈楔形。在一些实施例中，主体部分105a沿着空隙105的高度H延伸。在一些实施例中，主体部分105a具有圆柱形形状。在一些实施例中，主体部分105a具有沿着高度H的一致宽度W。在一些实施例中，主体部分105a包含沿着高度H的一个以上宽度。在一些实施例中，端部分105b呈楔形配置。在一些实施例中，端部分105b包含沿着高度H的一个以上宽度。在一些实施例中，空隙105呈烛光形状或泪滴形状。在一些实施例中，主体部分105a和插塞部分104a在相同方向上延伸。在一些实施例中，主体部分105a和插塞部分104a在介电材料103内垂直延伸。在一些实施例中，主体部分105a在平行于插塞部分104a的长度的方向上延伸。在一些实施例中，插塞部分104a在平行于主体部分105a的长度的方向上延伸。
图2到5是包含呈各种形状或配置的空隙105的半导体结构100的示意性横截面图。在一些实施例中，衬底101、栅极结构102、介电材料103和导电结构104具有类似于上文描述或图1中绘示的配置。在如图2中展示的一些实施例中，空隙105沿着其高度H呈楔形且具有沿着其高度H的一个以上宽度。在一些实施例中，空隙105的宽度W朝向端部分105b逐渐减小。在如图3中展示的一些实施例中，空隙105包含彼此相对的两个楔形端部分105b。
在如图4和5中展示的一些实施例中，空隙105包含第一部分105c、第二部分105d、第三部分105e和端部分105f。在一些实施例中，第一部分105c安置于栅极结构102上方。在一些实施例中，第一部分105c安置于栅极结构102上方且与之相邻。在一些实施例中，第二部分105d安置于第一部分105c上方。在一些实施例中，第二部分105d与第一部分105c耦合。在一些实施例中，第三部分105e安置于第一部分105c和第二部分105d上方。在一些实施例中，第三部分105e与第二部分105d耦合。在一些实施例中，端部分105f安置于第三部分105e上方且与之耦合。在一些实施例中，端部分105f从第三部分105e远离第一部分105c或第二部分105d呈楔形。在一些实施例中，第二部分105d安置于第一部分105c与第三部分105e之间。在一些实施例中，第一部分105c和插塞部分104a在相同方向上延伸。在一些实施例中，第一部分105c和插塞部分104a在介电材料103内垂直延伸。在一些实施例中，第一部分105c在平行于插塞部分104a的长度的方向上延伸。在一些实施例中，插塞部分104a在平行于第一部分105c的长度的方向上延伸。
在如图4中展示的一些实施例中，第一部分105c的宽度W1大体上大于或等于第三部分105e的宽度W3。在一些实施例中，宽度W1或宽度W3为约200nm到约500nm。在一些实施例中，宽度W1或宽度W3为约250nm到约450nm。在一些实施例中，第一部分105c的体积大体上大于或等于第三部分105e的体积。在一些实施例中，第二部分105d的体积大体上小于第一部分105c的体积或第三部分105e的体积。
在如图5中展示的一些实施例中，第一部分105c的宽度W1大体上大于或等于第三部分105e的宽度W3。在一些实施例中，宽度W1或宽度W3为约200nm到约500nm。在一些实施例中，宽度W1或宽度W3为约250nm到约450nm。在一些实施例中，第二部分105d的宽度W2大体上小于第一部分105c的宽度W1或第三部分105e的宽度W3。在一些实施例中，第二部分105d的宽度W2为约80nm到约220nm。在一些实施例中，第二部分105d的宽度W2为约120nm到约200nm。在一些实施例中，第一部分105c的体积大体上大于或等于第三部分105e的体积。在一些实施例中，第二部分105d的体积大体上小于第一部分105c的体积或第三部分105e的体积。
图6是根据本揭露的一些实施例的半导体结构200的示意性横截面图。在一些实施例中，半导体结构200包含衬底101、栅极结构102、介电材料103、导电结构104和空隙105，其具有类似于上文描述或图1到5的任一者中绘示的配置。
在一些实施例中，介电材料103包含第一介电层103a、第二介电层103b和第三介电层103c。在一些实施例中，第一介电层103a安置于衬底101和栅极结构102上方。在一些实施例中，第一介电层103a安置于衬底101的第一表面101a上方。在一些实施例中，第一介电层103a是层间介电质(ILD)。在一些实施例中，第二介电层103b安置于第一介电层103a和衬底101上方。在一些实施例中，第三介电层103c安置于第二介电层103b、第一介电层103a和衬底101上方。在一些实施例中，第二介电层103b或第三介电层103c是金属间介电质(IMD)。在一些实施例中，第一介电层103a、第二介电层103b和第三介电层103c包含彼此相同的材料或彼此不同的材料。在一些实施例中，第一介电层103a、第二介电层103b和第三介电层103c包含介电材料，例如氧化硅、氮氧化硅、氮化硅等。
在一些实施例中，导电结构104延伸穿过第一介电层103a和第二介电层103b且延伸于其等内。在一些实施例中，导电结构104包含被第一介电层103a包围的插塞部分104a和被第二介电层103b包围的顶部金属部分104b。在一些实施例中，插塞部分104a延伸穿过第一介电层103a，且顶部金属部分104b延伸穿过第二介电层103b。
在一些实施例中，第三介电层103c安置于第二介电层103b和导电结构104上方。在一些实施例中，第三介电层103c与空隙105介接。在一些实施例中，空隙105被第一介电层103a、第二介电层103b和第三介电层103c包围。在一些实施例中，空隙105安置于栅极结构102上方且从第一介电层103a延伸到第三介电层103c。在一些实施例中，空隙105被第三介电层103c密封且围封。在一些实施例中，第三介电层103c的一部分沿着空隙105的高度延伸且保形于空隙105。在一些实施例中，空隙105包含主体部分105a和端部分105b。在一些实施例中，主体部分105a被第一介电层103a和第二介电层103b包围。在一些实施例中，端部分105b被第三介电层103c包围。在一些实施例中，第一介电层103a的一部分安置于空隙105与栅极结构102之间。在一些实施例中，第三介电层103c的一部分安置于空隙105与栅极结构102之间。在一些实施例中，主体部分105a和插塞部分104a在相同方向上延伸。在一些实施例中，主体部分105a和插塞部分104a在第一介电层103a内垂直延伸。在一些实施例中，主体部分105a在平行于插塞部分104a的长度的方向上延伸。在一些实施例中，插塞部分104a在平行于主体部分105a的长度的方向上延伸。
在一些实施例中，介电材料103通过罩盖层106插入。在一些实施例中，罩盖层106包含氮化物、氮化硅等。在一些实施例中，罩盖层106包含第一罩盖层106a和第二罩盖层106b。在一些实施例中，第一罩盖层106a安置于第一介电层103a与第二介电层103b之间。在一些实施例中，第一罩盖层106a包围导电结构104的一部分或导电结构104的顶部金属部分104b。
在一些实施例中，第二罩盖层106b安置于第二介电层103b与第三介电层103c之间，或安置于第一介电层103a与第三介电层103c之间。在一些实施例中，第二罩盖层106b的一部分沿着空隙105的高度或第三介电层103c的部分延伸。在一些实施例中，第二罩盖层106b的部分保形于第二介电层103b的侧壁103b-1和第一介电层103a的侧壁103a-1。在一些实施例中，第二罩盖层106b包围空隙105和第三介电层103c。在一些实施例中，第二罩盖层106b的一部分安置于空隙105与栅极102之间。在一些实施例中，第三介电层103c插入于第二罩盖层106b与空隙105的主体部分105a之间。在一些实施例中，第一罩盖层106a和第二罩盖层106b包含彼此相同的材料或彼此不同的材料。
图7到10是包含呈各种形状或配置的空隙105的半导体结构200的示意性横截面图。在一些实施例中，衬底101、栅极结构102、介电材料103(包含第一介电层103a、第二介电层103b和第三介电层103c)和导电结构104具有类似于上文描述或图6中绘示的配置。在一些实施例中，如图2到5中展示的半导体结构200分别具有类似于如图7到10中展示的半导体结构100的配置。
在如图7中展示的一些实施例中，空隙105沿着其高度H呈楔形且具有沿着其高度H的一个以上宽度。在一些实施例中，空隙105的宽度W朝向端部分105b逐渐减小。在如图8中展示的一些实施例中，空隙105包含彼此相对的两个楔形端部分105b。
在如图9和10中展示的一些实施例中，空隙105包含第一部分105c、第二部分105d、第三部分105e和端部分105f。在一些实施例中，第一部分105c安置于栅极结构102上方。在一些实施例中，第一部分105c安置于栅极结构102上方且与之相邻。在一些实施例中，第一部分105c被第一介电层103a包围。在一些实施例中，空隙105的第三部分105e和导电结构104的顶部金属部分104b延伸穿过第二介电层103b。在一些实施例中，第一部分105c从第二部分105d或第三部分105e延伸朝向栅极结构102。在一些实施例中，导电结构104的插塞部分104a延伸穿过第一介电层103a且延伸到衬底101的表面101a。在一些实施例中，第一部分105c和插塞部分104a在相同方向上延伸。在一些实施例中，第一部分105c和插塞部分104a在第一介电材料103a内垂直延伸。在一些实施例中，第一部分105c在平行于插塞部分104a的长度的方向上延伸。在一些实施例中，插塞部分104a在平行于第一部分105c的长度的方向上延伸。
在一些实施例中，第二部分105d安置于第一部分105c上方。在一些实施例中，第二部分105d与第一部分105c耦合。在一些实施例中，第二部分105d被第一介电层103a和第二介电层103b包围。在一些实施例中，第二部分105d被第一罩盖层106a包围。
在一些实施例中，第三部分105e安置于第一部分105c和第二部分105d上方。在一些实施例中，第三部分105e与第二部分105d耦合。在一些实施例中，端部分105f安置于第三部分105e上方且与之耦合。在一些实施例中，第三部分105e被第二介电层103b包围。
在一些实施例中，端部分105f从第三部分105e且远离第一部分105c或第二部分105d呈楔形。在一些实施例中，第二部分105d安置于第一部分105c与第三部分105e之间。在一些实施例中，端部分105f被第三介电层103c包围。在一些实施例中，端部分105f从第二介电层103b朝向第三介电层103c呈楔形。
在如图9中展示的一些实施例中，第一部分105c的宽度W1大体上大于或等于第三部分105e的宽度W3。在一些实施例中，宽度W1或宽度W3为约200nm到约500nm。在一些实施例中，宽度W1或宽度W3为约250nm到约450nm。在一些实施例中，第一部分105c的体积大体上大于或等于第三部分105e的体积。在一些实施例中，第二部分105d的体积大体上小于第一部分105c的体积或第三部分105e的体积。
在如图10中展示的一些实施例中，第一部分105c的宽度W1大体上大于或等于第三部分105e的宽度W3。在一些实施例中，宽度W1或宽度W3为约200nm到约500nm。在一些实施例中，宽度W1或宽度W3为约250nm到约450nm。在一些实施例中，第二部分105d的宽度W2大体上小于第一部分105c的宽度W1或第三部分105e的宽度W3。在一些实施例中，第二部分105d的宽度W2为约80nm到约220nm。在一些实施例中，第二部分105d的宽度W2为约120nm到约200nm。在一些实施例中，第一部分105c的体积大体上大于或等于第三部分105e的体积。在一些实施例中，第二部分105d的体积大体上小于第一部分105c的体积或第三部分105e的体积。
在本揭露中，还揭示一种制造半导体结构的方法。在一些实施例中，通过一方法形成半导体结构。所述方法包含数个操作且描述和图解并不视为限制操作的序列。图11是制造半导体结构100的方法300的一实施例。方法300包含数个操作(301、302、303、304和305)。
在操作301中，如在图11A中展示一般接纳或提供衬底101。在一些实施例中，衬底101是硅衬底、硅晶片、玻璃衬底或绝缘体上覆半导体(SOI)衬底、单晶硅衬底或多晶硅衬底。在一些实施例中，衬底101包含若干电组件或电路。在一些实施例中，衬底101具有类似于上文描述或在图1到10的任一者中绘示的配置。
在操作302中，如在图11B中展示，于衬底101上方形成栅极结构102。在一些实施例中，栅极结构102形成于衬底101的第一表面101a上方。在一些实施例中，栅极结构102通过栅极第一操作、栅极最后操作、替换栅极操作或任何其它适当操作形成。在一些实施例中，栅极结构102具有类似于上文描述或在图1到10的任一者中绘示的配置。
在操作303中，如在图11C中展示，于衬底101和栅极结构102上方安置介电材料103。在一些实施例中，介电材料103安置于衬底101的第一表面101a上方且覆盖栅极结构102。在一些实施例中，介电材料103通过沉积操作、旋转操作、化学气相沉积(CVD)操作、等离子体增强型CVD(PECVD)操作或任何其它适当操作予以安置。在一些实施例中，介电材料103具有类似于上文描述或在图1到10的任一者中绘示的配置。
在操作304中，如在图11D中展示一般形成导电结构104。在一些实施例中，导电结构104延伸在介电材料103内。在一些实施例中，导电结构104与衬底101或栅极结构102电连接。在一些实施例中，介电材料103的一些部分通过任何适当操作(例如光刻和蚀刻等)移除以形成腔，且接着，导电材料(例如铜、银、铝等)通过任何适当操作(例如溅镀、电镀等)填充腔以形成导电结构104。在一些实施例中，导电结构104具有类似于上文描述或在图1到10的任一者中绘示的配置。
在操作305中，如在图11E或11F中展示一般形成空隙105。在一些实施例中，空隙105安置于栅极结构102上方且延伸在介电材料103内。在一些实施例中，空隙105形成于栅极结构102上方。在一些实施例中，介电材料103的一些部分通过任何适当操作(例如光刻和蚀刻、干式蚀刻、湿式蚀刻、各向同性蚀刻等)移除以形成凹部，且接着通过将介电材料103进一步安置于凹部上方而密封或围封凹部以形成空隙105。在一些实施例中，空隙105处于真空中或填充有空气、气体或具有约1的介电常数的材料。在一些实施例中，空隙105具有类似于上文描述或在图1到10的任一者中绘示的配置。
在如图11E中展示的一些实施例中，空隙105的主体部分105a通过移除介电材料103的一些部分形成。在一些实施例中，介电材料103的一些部分通过干式蚀刻或任何其它适当操作正交移除以形成空隙105的主体部分105a。在一些实施例中，在将介电材料103进一步安置于凹部上方之后，形成空隙105的楔形端部分105b。
在如图11F中展示的一些实施例中，通过侧向移除介电材料103的额外部分放大凹部，使得形成具有更大体积的空隙105(例如，相较于图11E中的空隙105)。在一些实施例中，介电材料103的额外部分通过任何适当操作(例如湿式蚀刻、各向同性蚀刻等)移除。在一些实施例中，当移除介电材料103的额外部分时形成具有第一部分105c、第二部分105d和第三部分105e的空隙105。在一些实施例中，选择性移除介电材料103的额外部分(由于介电材料103的不同部分相对于预定蚀刻剂具有不同蚀刻速率或不同蚀刻选择性)，使得第一部分105c的体积和第三部分105e的体积大体上大于第二部分105d的体积。在一些实施例中，在将介电材料103进一步安置于放大凹部上方之后，形成空隙105的楔形端部分105f。
图12是制造半导体结构200的方法400的一实施例。方法400包含数个操作(401、402、403、404、405、406、407、408、409和410)。
在操作401中，如在图12A中展示一般接纳或提供衬底101。在一些实施例中，操作401类似于操作301。在操作402中，如在图12B中展示一般形成栅极结构102。在一些实施例中，操作402类似于操作302。
在操作403中，如在图12C中展示，于衬底101和栅极结构102上方安置第一介电层103a。在一些实施例中，第一介电层103a安置于衬底101的第一表面101a上方且覆盖栅极结构102。在一些实施例中，第一介电层103a通过沉积操作、旋转操作、CVD操作、PECVD操作或任何其它适当操作予以安置。在一些实施例中，第一介电层103a是ILD。在一些实施例中，第一介电层103a具有类似于上文描述或在图6到10的任一者中绘示的配置。
在一些实施例中，于第一介电层103a上方安置第一罩盖层106a。在一些实施例中，第一罩盖层106a包含氮化物。在一些实施例中，相对于预定蚀刻剂，第一罩盖层106a具有不同于第一介电层103a的蚀刻速率的蚀刻速率。在一些实施例中，第一罩盖层106a通过沉积操作、旋转操作、CVD操作、PECVD操作或任何其它适当操作予以安置。在一些实施例中，第一罩盖层106a具有类似于上文描述或在图6到10的任一者中绘示的配置。
在操作404中，如在图12D中展示，于第一介电层103a上方安置第二介电层103b。在一些实施例中，第二介电层103b通过沉积操作、旋转操作、CVD操作、PECVD操作或任何其它适当操作予以安置。在一些实施例中，第二介电层103b是IMD。在一些实施例中，第二介电层103b具有类似于上文描述或在图6到10的任一者中绘示的配置。
在操作405中，如在图12E中展示一般形成导电结构104。在一些实施例中，导电结构104延伸穿过第一介电层103a和第二介电层103b。在一些实施例中，第一介电层103a的一部分通过任何适当操作(例如光刻和蚀刻等)移除以形成第一腔，且接着，导电材料通过任何适当操作(例如溅镀、电镀等)填充第一腔以形成导电结构104的插塞部分104a。在一些实施例中，第二介电层103b的一部分通过任何适当操作(例如光刻和蚀刻等)移除以形成第二腔，且接着，导电材料通过任何适当操作(例如溅镀、电镀等)填充第二腔以形成导电结构104的顶部金属部分104b。在一些实施例中，导电结构104具有类似于上文描述或在图1到10的任一者中绘示的配置。
在一些实施例中，第二罩盖层106b安置于第二介电层103b和导电结构104上方。在一些实施例中，第二罩盖层106b包含氮化物。在一些实施例中，第二罩盖层106b包含与第一罩盖层106a相同或不同的材料。在一些实施例中，相对于预定蚀刻剂，第二罩盖层106b具有不同于第一罩盖层106a的蚀刻速率的蚀刻速率。在一些实施例中，第二罩盖层106b通过沉积操作、旋转操作、CVD操作、PECVD操作或任何其它适当操作予以安置。在一些实施例中，第二罩盖层106b具有类似于上文描述或在图6到10的任一者中绘示的配置。
在操作406中，如在图12F中展示，于第二介电层103b上方安置图案化掩模107。在一些实施例中，图案化掩模107通过将光阻剂安置于第二介电层103b上方且图案化光阻剂而形成。在一些实施例中，通过移除光阻剂的一部分而图案化光阻剂以形成图案化掩模107。在一些实施例中，从图案化掩模107暴露第一介电层103a、第一罩盖层106a、第二介电层103b和第二罩盖层106b的第一部分103-1。
在操作407中，如在图12G中展示，移除第一介电层103a和第二介电层103b的第一部分103-1(如在图12F中展示)。在一些实施例中，移除从图案化掩模107暴露的第一部分103-1。在一些实施例中，第一部分103-1通过任何适当操作(例如干式蚀刻)正交移除以形成一凹部108。在一些实施例中，凹部108延伸穿过第一介电层103a、第一罩盖层106a、第二介电层103b和第二罩盖层106b。
在一些实施例中，在操作407之后执行操作409和操作410。在操作409中，如在图12H中展示一般移除图案化掩模107。在一些实施例中，图案化掩模107通过任何适当操作(例如蚀刻、剥离等)移除。在一些实施例中，如在图12H中展示，第二罩盖层106b经安置保形于凹部108。在一些实施例中，第二罩盖层106b沿着凹部108安置。在一些实施例中，第二罩盖层106b沿着第一介电层103a的侧壁103a-1、第二介电层103b的侧壁103b-1和第一罩盖层106a的侧壁106a-1而安置。在一些实施例中，一些第二罩盖层106b被第一介电层103a和第二介电层103b包围。
在操作410中，如在图12I中展示，于第二介电层103b上方安置第三介电层103c以形成空隙105。在一些实施例中，第三介电层103c经安置保形于第二罩盖层106b以形成空隙105。在一些实施例中，一些第三介电层103c被第一介电层103a和第二介电层103b包围。在一些实施例中，第三介电层103c通过沉积操作、旋转操作、CVD操作、PECVD操作或任何其它适当操作予以安置。在一些实施例中，第三介电层103c具有类似于上文描述或在图6到10的任一者中绘示的配置。
在一些实施例中，空隙105安置于栅极结构102上方。在一些实施例中，第三介电层103c经安置保形于第二罩盖层106b以形成空隙105。在一些实施例中，空隙105通过第三介电层103c密封且围封。在一些实施例中，空隙105处于真空中或填充有空气、气体或具有约1的介电常数的材料。在一些实施例中，空隙105具有类似于上文描述或在图1到10的任一者中绘示的配置。在一些实施例中，在安置第三介电层103c之后，形成具有主体部分105a和楔形端部分105b的空隙105。在一些实施例中，空隙105具有类似于上文描述或在图1到10的任一者中绘示的配置。
在一些实施例中，在操作407之后执行操作408。在一些实施例中，如在图12G中展示，在操作407之后通过图案化掩模107覆盖第一介电层103a和第二介电层103b的第二部分103-2。在操作408中，如在图12J中展示一般移除第一介电层103a和第二介电层103b的第二部分103-2以形成放大凹部108。在一些实施例中，第二部分103-2通过任何适当操作(例如干式蚀刻、各向同性蚀刻等)侧向移除以形成放大凹部108。在一些实施例中，如在图12F或12G中，在操作407之后，放大凹部108具有大于凹部108的体积。
在一些实施例中，在操作408之后执行操作409和操作410。在操作409中，如在图12K中展示一般移除图案化掩模107。在一些实施例中，图案化掩模107通过任何适当操作(例如蚀刻、剥离等)移除。在一些实施例中，如在图12K中展示，第二罩盖层106b经安置保形于经放大凹部108。在一些实施例中，第二罩盖层106b沿着经放大凹部108而安置。在一些实施例中，第二罩盖层106b沿着第一介电层103a的侧壁103a-1、第二介电层103b的侧壁103b-1和第一罩盖层106a的侧壁106a-1而安置。在一些实施例中，一些第二罩盖层106b被第一介电层103a和第二介电层103b包围。在一些实施例中，第一介电层103a的侧壁103a-1和第二介电层103b的侧壁103b-1分别凹进到第一介电层103a和第二介电层103b中。在一些实施例中，第一介电层103a的侧壁103a-1或第二介电层103b的侧壁103b-1具有弯曲形状或包含曲率。在一些实施例中，第一介电层103a的侧壁103a-1和第二介电层103b的侧壁103b-1分别朝向第一介电层103a和第二介电层103b弯曲。
在操作410中，如在图12L中展示，于第二介电层103b上方安置第三介电层103c以形成经放大空隙105。在一些实施例中，第三介电层103c经安置保形于第二罩盖层106b以形成经放大空隙105。在一些实施例中，一些第三介电层103c被第一介电层103a和第二介电层103b包围。在一些实施例中，第三介电层103c通过沉积操作、旋转操作、CVD操作、PECVD操作或任何其它适当操作予以安置。在一些实施例中，第三介电层103c具有类似于上文描述或在图6到10的任一者中绘示的配置。
在一些实施例中，经放大空隙105安置于栅极结构102上方。在一些实施例中，第三介电层103c经安置保形于第二罩盖层106b以形成经放大空隙105。在一些实施例中，经放大空隙105通过第三介电层103c密封且围封。在一些实施例中，经放大空隙105处于真空中或填充有空气、气体或具有约1的介电常数的材料。在一些实施例中，经放大空隙105包含第一部分105c、第二部分105d、第三部分105e和楔形端部分105f。在一些实施例中，第一部分105c的体积和第三部分105e的体积大体上大于第二部分105d的体积。
在本揭露中，揭示一种半导体结构。所述半导体结构包含安置于栅极结构上方且延伸在介电材料内的空隙。所述空隙填充有空气，或处于真空中。所述空隙的存在可最小化所述半导体结构内的寄生电容。此外，所述空隙的体积可通过侧向移除所述介电材料的额外部分而放大。经放大空隙可进一步减小寄生电容。
在一些实施例中，一种半导体结构包含：衬底；栅极结构，其经安置于所述衬底上方；介电材料，其经安置于所述衬底和所述栅极结构上方；导电结构，其延伸在所述介电材料内；和空隙，其延伸在所述介电材料内且经安置于所述栅极结构上方。
在一些实施例中，空隙安置于栅极结构上方。在一些实施例中，空隙通过介电材料围封且密封。在一些实施例中，空隙的宽度对高度的比大体上大于1:2。在一些实施例中，空隙包含在介电材料内伸长的主体部分和远离栅极结构的端部分，端部分与主体部分耦合且从主体部分而远离栅极结构呈楔形。在一些实施例中，空隙包含栅极结构上方的第一部分、第一部分上方的第二部分和第一部分和第二部分上方的第三部分，第二部分安置于第一部分与第三部分之间，第二部分的宽度大体上小于第一部分的宽度或第三部分的宽度。在一些实施例中，第一部分的宽度大体上相同于第三部分的宽度。在一些实施例中，第一部分的宽度或第三部分的宽度是约250nm到约450nm，且第二部分的宽度是约80nm到约220nm。在一些实施例中，导电结构与栅极结构和空隙相邻。在一些实施例中，导电结构与衬底或栅极结构电连接。在一些实施例中，空隙处于真空中或填充有空气或气体。在一些实施例中，栅极结构是晶体管或包含多晶硅。
在一些实施例中，一种半导体结构包含：衬底；栅极结构，其经安置于所述衬底上方；第一介电层，其经安置于所述衬底和所述栅极结构上方；第二介电层，其经安置于所述第一介电层上方；导电结构，其延伸穿过所述第一介电层和所述第二介电层且延伸在其等之内；第三介电层，其经安置于所述第二介电层和所述导电结构上方；和空隙，其经安置于所述栅极结构上方且从所述第一介电层延伸到所述第三介电层。
在一些实施例中，空隙包含：第一部分，其被第一介电层包围；第二部分，其经安置于第一部分上方且被第一介电层和第二介电层包围；第三部分，其经安置于第二部分上方且被第二介电层包围；和端部分，其经安置于第三部分上方且被第三介电层包围。在一些实施例中，端部分从第二介电层朝向第三介电层呈楔形。在一些实施例中，第二部分的体积大体上小于第一部分的体积或第三部分的体积。在一些实施例中，半导体结构进一步包含：第一罩盖层，其经安置于第一介电层与第二介电层之间；或第二罩盖层，其经安置于第二介电层与第三介电层之间且经安置保形于第一介电层的侧壁或第二介电层的侧壁。
在一些实施例中，一种制造半导体结构的方法包含：接纳衬底；在衬底上方形成栅极结构；将介电材料安置于衬底和栅极结构上方；形成延伸在介电材料内的导电结构；形成经安置于栅极结构上方且延伸在介电材料内的空隙。
在一些实施例中，所述方法进一步包含：于介电材料上方安置图案化掩模；正交地移除从图案化掩模暴露的介电材料的第一部分；侧向移除被图案化掩模覆盖的介电材料的第二部分；从介电材料移除图案化掩模。在一些实施例中，通过干式蚀刻操作移除介电材料的第一部分，或通过湿式蚀刻操作移除介电材料的第二部分。
前文概述若干实施例的构件，使得所述领域的一般技术人员可更好地理解本揭露的方面。所述领域的一般技术人员应了解，其等可容易使用本揭露作为用于设计或修改用于执行相同目的和/或达成本文引入的实施例的相同优势的其它程序和结构的基础。所述领域的一般技术人员还应认识到，这些等效构造不脱离本揭露的精神和范围，且其等可在不脱离本揭露的精神和范围的情况下在本文中进行各种改变、替换和更改。
符号说明
100 半导体结构
101 衬底
101a 第一表面
101b 第二表面
102 栅极结构
102a 栅极电极
102b 间隔件
102c 栅极介电层
103 介电材料
103-1 第一部分
103-2 第二部分
103a 第一介电层
103a-1 侧壁
103b 第二介电层
103b-1 侧壁
103c 第三介电层
104 导电结构
104a 插塞部分
104b 顶部金属部分
105 空隙
105a 主体部分
105b 端部分
105c 第一部分
105d 第二部分
105e 第三部分
105f 端部分
106 罩盖层
106a 第一罩盖层
106a-1 侧壁
106b 第二罩盖层
107 图案化掩模
108 凹部
200 半导体结构
300 方法
301 操作
302 操作
303 操作
304 操作
305 操作
400 方法
401 操作
402 操作
403 操作
404 操作
405 操作
406 操作
407 操作
408 操作
409 操作
410 操作
H 高度
W 宽度
W1 宽度
W2 宽度
W3 宽度

Claims (40)

1.一种半导体结构，其包括：
衬底；
栅极结构，其安置于所述衬底上方；
介电材料，其安置于所述衬底和所述栅极结构上方；
多个导电结构，其在所述介电材料内延伸，所述导电结构中的至少一个包括插塞部分和所述插塞部分上的顶部金属部分，其中所述顶部金属部分的宽度大于所述插塞部分的宽度；
空隙，其在所述介电材料内延伸且安置于所述栅极结构上方；和
保形电介质，其沿着所述介电材料的内侧壁安置于邻近所述空隙处，其中所述保形电介质的内表面界定所述空隙的外延部；
其中所述保形电介质包含第一保形层和第二保形层，所述第一保形层和所述第二保形层沿着所述介电材料的内侧壁安置。
2.根据权利要求1所述的半导体结构，其中所述空隙被所述介电材料和所述保形电介质中的至少一个围封且密封。
3.根据权利要求1所述的半导体结构，其中所述空隙的宽度对高度的比为显著大于1:2。
4.根据权利要求1所述的半导体结构，其中所述空隙包含在所述介电材料内伸长的主体部分和远离所述栅极结构的端部分，所述端部分与所述主体部分耦合并且从所述主体部分远离所述栅极结构呈楔形。
5.根据权利要求1所述的半导体结构，其中所述空隙包含在所述栅极结构上方的第一部分、在所述第一部分上方的第二部分以及在所述第一部分和所述第二部分上方的第三部分，所述第二部分安置于所述第一部分与所述第三部分之间，所述第二部分的宽度显著小于所述第一部分的宽度或所述第三部分的宽度。
6.根据权利要求5所述的半导体结构，其中所述第一部分、所述第二部分和所述第三部分中的至少两个在圆形侧壁处终止。
7.根据权利要求5所述的半导体结构，其中所述第一部分具有第一宽度且所述第三部分具有大致等于或小于所述第一宽度的第三宽度，其中所述第一宽度对所述第三宽度的比在1:1与2:1之间的范围内。
8.根据权利要求5所述的半导体结构，其中所述第一部分的宽度或所述第三部分的宽度是约250nm到约450nm，且所述第二部分的宽度是约80nm到约220nm。
9.根据权利要求1所述的半导体结构，其中所述导电结构中的所述至少一个与所述栅极结构和所述空隙相邻。
10.根据权利要求1所述的半导体结构，其中所述导电结构中的所述至少一个与所述衬底或所述栅极结构电连接。
11.根据权利要求1所述的半导体结构，其中所述空隙处于真空中或填充有空气或气体。
12.根据权利要求1所述的半导体结构，其中所述栅极结构是晶体管或包含多晶硅或金属栅极。
13.一种半导体结构，其包括：
衬底；
栅极结构，其安置于所述衬底上方；
第一介电层，其安置于所述衬底和所述栅极结构上方；
第二介电层，其安置于所述第一介电层上方；
第一罩盖层，其安置于所述第一介电层与所述第二介电层之间；
多个导电结构，其设置于所述第一介电层和所述第二介电层内，其中所述多个导电结构延伸穿过所述第二介电层；
第三介电层，其安置于所述第二介电层和所述多个导电结构上方；
第二罩盖层，其安置于所述第二介电层与所述第三介电层之间并且安置成保形于所述第一介电层的侧壁或所述第二介电层的侧壁；和
空隙，其安置于所述栅极结构上方并且包含所述第一介电层中的第一空隙部分、所述第二介电层中的第二空隙部分以及安置于所述第三介电层中的第三空隙部分，
其中所述第二空隙部分和第三空隙部分沿着对应于所述多个导电结构的顶部表面的平面与彼此合并，所述第三空隙部分从所述平面向内呈连续楔形直到在所述第三介电层中的顶点处终止；
其中所述第一空隙部分、所述第二空隙部分和所述第三空隙部分中的至少两个在圆形侧壁处终止。
14.根据权利要求13所述的半导体结构，其中所述第二空隙部分的体积显著小于所述第一空隙部分的体积或所述第三空隙部分的体积。
15.根据权利要求13所述的半导体结构，其另外包括：
保形电介质，其沿着所述第一介电层、所述第二介电层和所述第三介电层中的至少一个的内侧壁安置，所述保形电介质使所述内侧壁与所述空隙的最外延部隔开。
16.根据权利要求15所述的半导体结构，其中所述保形电介质包含第一保形层和第二保形层。
17.一种半导体结构，其包括：
衬底；
栅极结构，其安置于所述衬底上方；
第一介电层，其安置于所述衬底和所述栅极结构上方；
第二介电层，其安置于所述第一介电层上方；
多个导电结构，其设置于所述第一介电层和所述第二介电层内；
第三介电层，其安置于所述第二介电层和所述多个导电结构上方，其中所述第三介电层的一部分延伸到所述第一介电层中；
空隙，其安置于所述栅极结构上方并且从所述第一介电层延伸到所述第三介电层；和
保形电介质，其环绕在所述第一介电层内的所述空隙的第一部分并且环绕在所述第二介电层内的所述空隙的第二部分，其中所述第三介电层和所述保形电介质沿着所述第一介电层的内侧壁并且沿着所述第二介电层的内侧壁安置。
18.根据权利要求17所述的半导体结构，其中所述保形电介质使所述第三介电层的所述部分与所述第一介电层和所述第二介电层分离。
19.根据权利要求17所述的半导体结构，其中所述空隙包含所述栅极结构上方的第一部分、所述第一部分上方的第二部分以及所述第一部分和所述第二部分上方的第三部分，所述第二部分安置于所述第一部分与所述第三部分之间，其中所述第一部分、所述第二部分和所述第三部分中的至少两个在圆形侧壁处终止。
20.一种制造半导体结构的方法，其包括：
接纳衬底；
在所述衬底上方形成栅极结构；
在所述衬底和所述栅极结构上方安置介电材料；
在所述介电材料内形成保形电介质；
形成在所述介电材料内延伸的导电结构，所述导电结构中的至少一个包括插塞部分和顶部金属部分；和
在形成所述导电结构之后形成安置于所述栅极结构上方并且在所述介电材料内延伸的空隙，
其中所述导电结构和所述空隙在与所述衬底的表面水平的方向上与所述导电结构中的所述至少一个的所述插塞部分重叠，所述保形电介质包含第一保形层和第二保形层，所述第一保形层和所述第二保形层沿着所述介电材料的内侧壁安置。
21.根据权利要求20所述的方法，其另外包括：
在所述介电材料上方安置图案化掩模；
正交地移除从所述图案化掩模暴露的所述介电材料的第一部分；
侧向移除被所述图案化掩模覆盖的所述介电材料的第二部分；
从所述介电材料移除所述图案化掩模。
22.根据权利要求21所述的方法，其中通过干式蚀刻操作移除所述介电材料的所述第一部分，或通过湿式蚀刻操作移除所述介电材料的所述第二部分。
23.一种制造半导体结构的方法，其包括：
在衬底上方形成栅极结构；
在所述衬底和所述栅极结构上方形成介电材料；
形成在所述介电材料内延伸的导电结构，其中所述导电结构延伸穿过所述介电材料；
在所述介电材料上方安置图案化掩模；
正交地移除穿过所述图案化掩模中的开口暴露的所述介电材料的第一部分以在所述栅极结构上方形成空隙；
侧向移除被覆盖所述图案化掩模的所述介电材料的第二部分以扩大所述空隙，从而产生经扩大空隙；
形成为所述介电材料的内侧壁加衬的第一介电衬里层以侧向环绕所述经扩大空隙；和
形成在所述介电材料上方并且为所述第一介电衬里层的内侧壁加衬的第二介电衬里层，其中所述第二介电衬里层夹断所述经扩大空隙的最上延部，同时使所述经扩大空隙的剩余部分填充有气体或真空。
24.根据权利要求23所述的方法，其中通过干式蚀刻操作移除所述介电材料的所述第一部分，或通过湿式蚀刻操作移除所述介电材料的所述第二部分。
25.根据权利要求23所述的方法，其另外包括：
在产生所述经扩大空隙之后，从所述介电材料移除所述图案化掩模。
26.根据权利要求23所述的方法，其中所述第一介电衬里层沿着所述介电材料的所述内侧壁保形地形成且其中所述第二介电衬里层沿着所述第一介电衬里层的所述内侧壁保形地形成。
27.根据权利要求23所述的方法，其中所述经扩大空隙的宽度对高度的比显著大于1:2。
28.根据权利要求23所述的方法，其中形成所述介电材料包括：
形成在所述栅极结构上方并且与所述栅极结构直接接触的第一介电层；
在所述第一介电层上方形成第一罩盖层；和
在所述第一罩盖层上方形成第二介电层；
其中所述介电材料的所述第一部分包含所述第一介电层的第一部分和所述第二介电层的第一部分，且其中所述介电材料的所述第二部分包含所述第一介电层的第二部分和所述第二介电层的第二部分。
29.一种制造半导体结构的方法，其包括：
在衬底上方形成栅极结构；
在所述衬底和所述栅极结构上方安置第一介电层；
在所述第一介电层上方安置第二介电层；
形成延伸穿过所述第一介电层和所述第二介电层的导电结构；
使用第一蚀刻形成安置于所述栅极结构上方并且延伸到所述第一介电层和所述第二介电层中的空隙；
使用第二蚀刻使所述第一介电层中的所述空隙的下部部分变宽并且使所述第二介电层中的所述空隙的上部部分变宽，其中所述空隙的所述上部部分和下部部分比所述上部部分与下部部分之间的所述空隙的腰部部分更宽；和
形成为所述第一和第二介电层的内侧壁加衬的第一介电衬里层以侧向环绕所述空隙。
30.根据权利要求29所述的方法，其另外包括：
在使用所述第一蚀刻和所述第二蚀刻之前在所述第二介电层上方安置图案化掩模，并且在适当位置将所述第一蚀刻和所述第二蚀刻与所述图案化掩模一起使用；其中所述第一蚀刻正交地移除被所述图案化掩模暴露的所述第一介电层的第一部分和所述第二介电层的第一部分；
其中所述第二蚀刻侧向移除所述第一介电层的第二部分和所述第二介电层的第二部分，进而产生经扩大空隙。
31.根据权利要求30 所述的方法，其另外包括：
在所述第二介电层上方并且在所述空隙的最上延部上方形成介电材料以密封所述空隙的所述最上延部，同时使所述空隙的剩余部分填充有气体或真空。
32.根据权利要求31所述的方法，其中所述空隙的所述最上延部向内呈连续楔形直到到达所述空隙的顶点。
33.根据权利要求31所述的方法，其另外包括：
形成在所述第一和第二介电层上方并且为所述第一介电衬里层的内侧壁加衬的第二介电衬里层，其中所述第二介电衬里层夹断所述经扩大空隙的最上延部，同时使所述经扩大空隙的剩余部分填充有气体或真空。
34.根据权利要求29所述的方法，其中所述空隙在经密封时的宽度对高度的比显著大于1:2。
35.根据权利要求29所述的方法，其中所述空隙包含在所述第一和第二介电层内伸长的主体部分以及端部分，所述端部分远离所述栅极结构，与所述主体部分耦合，并且从所述主体部分远离所述栅极结构呈楔形。
36.一种制造半导体结构的方法，其包括：
在衬底上方形成栅极结构；
在所述衬底和所述栅极结构上方形成第一介电层；
在所述第一介电层上方形成第二介电层；
形成延伸穿过所述第一介电层和所述第二介电层的导电结构；
使用第一蚀刻在所述栅极结构上方形成空隙，所述空隙具有安置于所述第一介电层中的下部部分和安置于所述第二介电层中的上部部分；
使用第二蚀刻使所述空隙的所述下部部分变宽以在所述第一介电层中具有圆形侧壁并且使所述第二介电层中的所述空隙的上部部分变宽以在所述第二介电层中具有圆形侧壁，其中所述空隙的所述上部部分的所述圆形侧壁和所述空隙的所述下部部分的所述圆形侧壁比所述上部部分与下部部分之间的所述空隙的腰部部分更宽；和
沿着所述第一介电层中的所述圆形侧壁，沿着所述第二介电层中的所述圆形侧壁并且在所述第二介电层的上表面上方形成第一介电衬里以侧向环绕所述空隙。
37.根据权利要求36所述的方法，
形成沿着所述第一介电衬里的内侧壁并且在所述第二介电层上方延伸的第二介电衬里，其中所述第一介电衬里具有对应于所述空隙的所述上部部分的开口，所述第二介电衬里覆盖所述开口以夹断所述空隙的最上延部，同时使所述空隙的剩余部分填充有气体或真空。
38.根据权利要求36所述的方法，其中所述空隙在经夹断时的宽度与高度的比显著大于1:2。
39.根据权利要求36所述的方法，其中所述第一介电层或所述第二介电层中的所述圆形侧壁之间的宽度为约250nm到约450nm，且所述腰部部分的宽度为约80到约220nm。
40.根据权利要求36所述的方法，其中所述第一蚀刻包括干式蚀刻操作且所述第二蚀刻包括湿式蚀刻操作。
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