CN101083265A - 用单层多晶硅工艺形成高薄层电阻量电阻器和高电容量电容器 - Google Patents
用单层多晶硅工艺形成高薄层电阻量电阻器和高电容量电容器 Download PDFInfo
- Publication number
- CN101083265A CN101083265A CN 200710109256 CN200710109256A CN101083265A CN 101083265 A CN101083265 A CN 101083265A CN 200710109256 CN200710109256 CN 200710109256 CN 200710109256 A CN200710109256 A CN 200710109256A CN 101083265 A CN101083265 A CN 101083265A
- Authority
- CN
- China
- Prior art keywords
- layer
- capacitor
- semiconductor device
- polysilicon
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 108
- 239000003990 capacitor Substances 0.000 title claims abstract description 105
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 82
- 238000000034 method Methods 0.000 title claims description 56
- 230000008569 process Effects 0.000 title claims description 17
- 230000015572 biosynthetic process Effects 0.000 title claims description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 52
- 239000010410 layer Substances 0.000 claims description 199
- 238000004519 manufacturing process Methods 0.000 claims description 23
- 238000005516 engineering process Methods 0.000 claims description 20
- 229910052721 tungsten Inorganic materials 0.000 claims description 16
- 239000010937 tungsten Substances 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 15
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 15
- 230000008021 deposition Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 229910021332 silicide Inorganic materials 0.000 claims description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 13
- 229910008479 TiSi2 Inorganic materials 0.000 claims description 11
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 claims description 10
- 238000009413 insulation Methods 0.000 claims description 10
- 239000012212 insulator Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 9
- 238000002156 mixing Methods 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 229910008484 TiSi Inorganic materials 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000007725 thermal activation Methods 0.000 claims description 3
- 238000005137 deposition process Methods 0.000 claims description 2
- 239000002019 doping agent Substances 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims description 2
- 239000011241 protective layer Substances 0.000 claims description 2
- 238000011049 filling Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000004224 protection Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/957—Making metal-insulator-metal device
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种半导体器件包括晶体管，电容器和电阻器，其中电容器包括作为底导电层的经掺杂的多晶硅层，作为介电层的硅化物阻挡(SAB)层，该硅化物阻挡(SAB)层由作为顶导电层的Ti/TiN层覆盖，从而构成单层多晶硅金属－绝缘物－多晶硅(MIP)结构。同时，通过多晶硅层的差分掺杂也在同一个单层多晶硅上形成高薄层rho电阻器。
Description
技术领域
本发明总体涉及半导体功率器件。更具体地，本发明涉及通过采用单层多晶硅工艺提供电子器件以及高薄层电阻量电阻器和高电容量电容器的经改进的新颖器件结构和制造工艺。
背景技术
制造具有高薄层电阻量电阻器和高电容量电容器的器件元件的常规工艺通常采用双层多晶硅工艺。制造双层多晶硅元件的工艺步骤涉及多重掩模以及附加的加工步骤。这些类型的器件元件的实施变得更加昂贵，制造工艺变得更加费时和复杂。而且，由于更加复杂的制造工艺，器件的可靠性也受到不利的影响。由于包括高薄层电阻量电阻器和高电容量电容器的器件元件在模拟电路和功率集成电路(IC)的应用中被广泛实施，也就更加需要解决这些技术局限和困难。
在Erdeljac等人的题为“Method of Fabricating Semiconductor DeviceHaving Polysilicon Resistor with Low Temperature Coefficient(制造具有低温度系数的多晶硅电阻器的半导体器件的方法)”的5,489,547号专利中公开了一种如图1A中所示的半导体器件。该半导体器件包括适中的薄层电阻量的P型多晶硅电阻器(56)。双层多晶硅工艺被用于形成低温度系数电阻器。该工艺也产生n和p沟道晶体管(44，50)，具有上下n型多晶硅电容器极板(36，26)的电容器，具有高薄层电阻量的n型多晶硅电阻器(32)，以及具有低薄层电阻量的n型电阻器(34)。用于形成p沟道晶体管(50)的源/漏区域(48)的p型掺杂在n型的第二层多晶硅中进行反掺杂以形成p型多晶硅电阻器(56)而对电容器极板(36，26)或n型电阻器(32，34)不起作用。如上所述，在该专利发明中公开的器件应用了总体涉及多重掩模以及附加的加工步骤的双层多晶硅工艺。这些类型的器件元件的实施变得更加昂贵，制造工艺变得更加费时和复杂。
Tsui等人在另一个6,054,359号专利中公开了一种用于集成电路的高薄层电阻量多晶硅电阻器。该高薄层电阻量多晶硅电阻器用双层多晶硅工艺制造。参考图1B，Tsui等人公开了从多晶硅层形成FET的栅极和电容器的底电极的工艺。这些工艺在进行中都淀积一层薄的中间多晶硅氧化(IPO)层以形成 电容器的极间电介质。为了形成电阻器，则淀积经掺杂的多晶硅层和非经掺杂的多晶硅层并且形成相应的图形。由于非经掺杂的多晶硅层具有非常高的电阻，因此由经掺杂的多晶硅层占支配地位地确定电阻量。经掺杂的多晶硅层可以减小厚度以进一步提高混合模式电路的薄层电阻。还有，双层多晶硅工艺的应用仍有上述技术局限和困难。
因此，在半导体器件设计和制造的技术中仍然需要提供用简化的制造工艺形成具有高薄层电阻量和高电容量的半导体器件的新颖的制造方法和器件结构，使上述问题和局限得到解决。
发明内容
本发明的一个方面是提供经改进的新颖半导体器件结构和制造工艺，该器件结构和制造工艺通过实施单层多晶硅结构和方法提供高薄层电阻量和高电容量，使背景技术中的局限和困难能得到解决。
具体地，本发明的一个方面是用单层多晶硅工艺提供经改进的半导体器件结构和制造方法。所构造和制成的单层多晶硅的功能是作为晶体管的多晶硅栅极，电容器的底导电层和电阻器的高薄层电阻量电阻元件。硅化物阻挡层(SAB)工艺被用于形成电容器的介电层以及绝缘阻挡层。Ti/TiN的形成被用于与快速热激活(RTA)过程相结合以形成TiSi层，然后进行第二次RTA以形成作为晶体管和电阻器的接触层以及电容器的底极板的TiSi2层，Ti/TiN的一部分用作电容器的顶导电层。因此，本发明公开了一种提供具有晶体管，电容器和电阻器的器件元件的简化而方便的制造工艺。
简单地说，本发明的优选实施例公开了一种半导体器件，该半导体器件包括晶体管，电容器和电阻器，其中电容器包括用作底导电层的掺杂的多晶硅层，硅化物阻挡(SAB)层用作介电层，该介电层由作为顶导电层的Ti/TiN层覆盖，因此而构成单层多晶硅金属-绝缘物-多晶硅(MIP)结构。
进一步，本发明公开了一种制造半导体器件的方法。该方法包括在半导体衬底的顶部淀积多晶硅层，然后将该多晶硅层形成晶体管的栅极，电容器的底导电层以及电阻器节段的图形并对其进行掺杂的步骤。该方法进一步包括通过在电容器的底导电层的顶部淀积作为电容器的介电层的绝缘层并形成该绝缘层的图形，然后淀积Ti/TiN层并且形成其图形以及将其退火以形成电容器的顶导电层，从而形成作为单层多晶硅金属-绝缘物-多晶硅(MIP)结构的电容器的步骤。同时，在源漏区域和栅极的顶部以及电阻器和电容器的接触区域上形成TiSi2接触点。在优选实施例中，淀积绝缘层和形成其图形的步骤包括在电容器的底导电层的顶部淀积作为电容器介电层的硅化物阻挡(SAB)层并形成其图形的步骤。在另一个优选实施例中，淀积绝缘层并形成其图形的步骤包括在电容器的底导电层的顶部淀积作为电容器介电层的高温氧化层并形成其图形的步骤。在另一个优选实施例中，淀积绝缘层并形成其图形的步骤包括在电容器的底导电层的顶部淀积作为电容器介电层的氧化硅-氮化硅和氧化硅(ONO)堆积层并形成其图形的步骤。在还有一个优选实施例中，淀积绝缘层并形成其图形的步骤包括在电容器的底导电层的顶部淀积作为电容器介电层的氧化氮化硅并形成其图形的步骤。
通过参考各个附图阅读下文对优选实施例的详尽叙述，本发明的上述以及其他的目标和优点对于本技术领域的普通熟练人员无疑是显而易见的。
附图说明
图1A和1B是利用形成金属-绝缘物-多晶硅(MIP)结构的双层多晶硅工艺制造的两个交替的先有技术半导体器件的剖面图；
图2是具有本发明的新颖器件结构以及应用本发明的新颖制造工艺的半导体器件的剖面图；
图3A到3G是显示本发明的图2所示的半导体器件的制造工艺的一系列剖面图。
具体实施方式
参考图2的半导体器件100的剖面图。半导体器件100被支撑在其上形成场氧化层110的衬底105上。所形成的场氧化层与晶体管区域相邻。场氧化层110的顶表面将要支撑电阻器和电容器。在晶体管区域的顶表面上，晶体管上形成多晶硅栅极120-G，该多晶硅栅极120-G设置在栅氧化层115的顶部，处于源区域140-S和漏区域140-D之间。该栅极由隔离层130-G包围。该晶体管进一步配备形成在N+或P+扩散电阻层140-S或140-D的顶部的ESD保护层150-ESD，该N+或P+扩散电阻层140-S或140-D转而连接到钨接点180，该钨接点180填充于通过零空洞层间介电(ILD0)层170开口的沟槽中。
电容器被支撑在场氧化层110的顶表面上，该电容器包括用作底导电层的N+掺杂的多晶硅层120-C。隔离层130-C包围该掺杂的多晶硅层120-C。绝缘硅化物阻挡(SAB)层150-C-I覆盖隔离层130-C的一部分以将电容器与晶体管绝缘。电容器进一步包括形成为SAB层并由顶导电层160覆盖的介电层150-C。在示例性的实施例中，顶导电层为与其中一个钨接点180电连接的Ti/TiN层。进一步，N+掺杂的多晶硅层120的顶表面的一部分由与另一个钨接点180接触的TiSi2导电层145覆盖。因此，该电容器用具有单层多晶硅结构的金属-绝缘物-多晶硅(MIP)构造。
在场氧化层110上方的顶表面上还有包括由经掺杂的多晶硅节段120-R形成的高阻元件的电阻器。在多晶硅电阻元件120-R的两端是由N+掺杂的多晶硅节段形成的接触点头125。在接触点头125的顶部还有与在通过ILD0层170开口的沟槽中形成的钨接点180电接触的TiSi导电层145。该电阻器由包围多晶硅节段120-R的隔离层130-R进一步与电容器绝缘。该电阻器的高薄层电阻通过向多晶硅节段120-R进行差分掺杂实现，将在下文进行进一步说明。
如图2所示的器件结构用单层多晶硅工艺制造。因此本发明公开了经简化的制造工艺。该器件进一步提供了通过控制多晶硅节段120-R和120-C的掺杂浓度控制电阻量，以及通过控制层次150-C的材料类型和厚度控制电容量的制造灵活性。高电阻量和电容量可以方便地实现，以提供能够在模拟或功率集成电路(IC)器件的应用中方便地实施的有用的器件元件。
根据上文的叙述，本发明公开了一种包括晶体管，电容器和电阻器的半导体器件。该电容器包括用作底导电层的经掺杂的多晶硅层，由作为顶导电层的导电层覆盖的作为介电层的硅化物阻挡(SAB)层，从而构成单层多晶硅金属-绝缘物-多晶硅(MIP)结构。在优选实施例中，多晶硅层经差分掺杂形成半导体器件的高薄层rho电阻器。在另一个优选实施例中，多晶硅层用晶体管栅掺杂离子进一步掺杂以形成半导体器件的晶体管的栅极。在另一个优选实施例中，晶体管进一步包括栅多晶硅，电阻器进一步包括经掺杂的多晶硅电阻器，其中，栅多晶硅，经掺杂的多晶硅电阻器以及用作电容器的底导电层的经掺杂的多晶硅层通过一次多晶硅淀积工艺形成，并且基本设置在半导体器件的同一个垂直水平上。在另一个优选实施例中，电容器和电阻器设置在与晶体管相邻的场氧化层上。在另一个优选实施例中，晶体管进一步包括形成在电连接到晶体管的源漏区的N+或P+扩散电阻层顶部的静电放电(ESD)保护层。TiSi2层进一步电连接到通过覆盖半导体器件的第一层间介电(ILD0)层开口的沟槽中填充的钨接点。在另一个优选实施例中，电容器的经掺杂的多晶硅层包括用作底导电层的N+掺杂的多晶硅层。在另一个优选实施例中，电容器进一步包括包围和绝缘用作底导电层的经掺杂的多晶硅层的隔离层。在另一个优选实施例中，电容器的顶导电层进一步包括用作顶导电层的Ti/TiN层，并且电连接到通过覆盖半导体器件的层间介电(ILD0)层开口的沟槽中填充的钨接点。在另一个优选实施例中，电阻器包括高电阻元件，该高电阻元件包括经掺杂的电阻多晶硅节段，其中该电阻多晶硅元件的两端包括N+掺杂以及带有硅化物的接触点头节段。该接触点头节段进一步与通过覆盖半导体器件的层间介电(ILD0)层开口的沟槽中填充的钨接点接触。在另一个优选实施例中，电阻器进一步包括用于包围高电阻元件使其与电容其绝缘的隔离层。
参考图3A到3G，图3A到3G是说明图2的包括用单层多晶硅工艺形成的高薄层电阻量电阻器和高电容量电容器的器件的制造步骤的一系列侧剖面图。在图3A中，采用硅局部氧化(LOCOS)工艺或浅沟槽绝缘(STI)工艺在衬底205中形成场氧化210。进行可选的阱注入，然后进行栅氧化以形成栅氧化层215。然后在顶表面上淀积多晶硅层220。在图3B中，用轻剂量的磷进行掺杂注入以调节多晶硅层220的电阻，然后进行多晶硅退火过程。在图3C中，用栅掩模(未显示)将多晶硅层220蚀刻成晶体管栅极220-G，电容器多晶硅节段220-C和电阻器多晶硅节段220-R。轻掺杂漏(LDD)掩模(未显示)被用来进行轻掺杂漏的注入以形成晶体管的LDD区域。然后进行隔离层淀积，接着是蚀刻过程以形成栅多晶硅220-G周围的隔离230-G，电容器多晶硅节段220-C周围的隔离230-C，和电阻器多晶硅节段220-R周围的隔离230-R。源/漏掩模(未显示)被用来进行源漏注入，然后施加高温分别激活源漏区域240-S和240-D。源漏注入工艺实现NMOS栅极的N+掺杂或PMOS栅极220-G的P+掺杂。源漏注入工艺进一步完成电容器多晶硅节段220-C的底极板的N+掺杂和高电阻(HR)头接触区域225的N+掺杂。在图3D中，进行硅化物阻挡(SAB)层淀积以在顶表面上淀积绝缘层。然后，SAB掩模(未显示)被用于将SAB层形成ESD扩散电阻器节段230-ESD，电容器绝缘节段250-C和电阻器节段250-R的图形。该SAB层可以是诸如HTO，ONO堆积层，氧化氮化或高K介电层的任何高质量的绝缘体以适合特殊电容量的要求。
在图3E中，淀积Ti/TiN层并且进行第一快速热激活(RTA)过程以在晶体管的源漏区域和栅区域形成TiSi层245。该TiSi层245也形成在HR头接触区域和电容器底极板的接触区域。然后用金属-绝缘物-多晶硅(MIP)掩模255并通过使用APM去除未反应的Ti/TiN，接着是蚀刻过程中的HPM分解。MIP掩模255保护作为电容器绝缘节段250-C上方的电容器顶极板的Ti/TiN层260。在图3F中，去除MIP掩模255并进行第二快速热激活过程以将TiSi层245转化成低电阻TiSi2层245(260仍然是Ti/TiN层)。在图3G中，淀积第一层间介电层(ILD0)270并使其平面化。接触沟槽通过ILD0层270开口并在这些沟槽的每一个中填充钨接点275以接触源漏顶部的TiSi2层245。钨接点280进一步接触电容器的顶和底极板以及电阻器的接触点头225。然后，以标准的后端线(BEOL)工艺完成所有的制造过程。
根据图3A到3G，本发明进一步公开了制造半导体器件的方法。该方法包括在半导体衬底的顶部淀积多晶硅层，然后将该多晶硅层形成晶体管栅极，电容器底导电层和电阻器节段的图形并向其掺杂的步骤。该方法进一步包括通过在电容器底导电层的顶部淀积用作电容器介电层的绝缘层并形成其图形，然后形成作为导电层的Ti/TiN层，形成其图形并进行退火以形成电容器顶导电层从而形成电容器的步骤，这样就形成作为单层多晶硅金属-绝缘物-多晶硅(MIP)结构的电容器。在优选实施例中，淀积绝缘层并形成其图形的步骤包括在电容器底导电层的顶部淀积用作电容器介电层的硅化物阻挡(SAB)层并形成其图形的步骤。在另一个优选实施例中，淀积绝缘层并形成其图形的步骤包括在电容器底导电层的顶部淀积用作电容器介电层的高温氧化(HTO)层并形成其图形的步骤。在另一个优选实施例中，淀积绝缘层并形成其图形的步骤包括在电容器底导电层的顶部淀积用作电容器介电层的氧化硅-氮化硅和氧化硅(ONO)堆叠层并形成其图形的步骤。在另一个优选实施例中，淀积绝缘层并形成其图形的步骤包括在电容器底导电层的顶部淀积用作电容器介电层的氧化氮化硅层并形成其图形的步骤。在另一个优选实施例中，该方法进一步包括应用硅局部氧化(LOCOS)工艺形成场氧化的步骤，该场氧化用于在其上淀积多晶硅层并将该多晶硅层形成电容器底导电层和电阻器节段的图形。在另一个优选实施例中，该方法进一步包括应用差分掺杂以提高多晶硅层的电阻，然后进行多晶硅退火过程的步骤。在另一个优选实施例中，该方法进一步包括应用源/漏掩模进行源漏注入，然后施加高温激活源漏区域的步骤。在另一个优选实施例中，进行源漏注入的步骤进一步包括掺杂晶体管栅极和掺杂电阻器节段的用作电阻器接触区域的一部分的步骤。在另一个优选实施例中，淀积用作电容器介电层的绝缘层并形成其图形的步骤进一步包括淀积硅化物阻挡(SAB)层然后将该SAB层形成电容器介电层的图形的步骤。在另一个优选实施例中，淀积SAB层并形成其图形的步骤进一步包括将该SAB层形成ESD节段的图形的步骤。在另一个优选实施例中，淀积SAB层并形成其图形的步骤进一步包括将该SAB层形成覆盖电阻节段的绝缘层的图形的步骤。在另一个优选实施例中，淀积Ti/TiN层，形成其图形并退火的步骤进一步包括形成电阻节段的头接触区域和由多晶硅层形成的电容器底极板的接触区域的步骤。在另一个优选实施例中，淀积Ti/TiN层，形成其图形并退火的步骤进一步包括去除未反应的Ti/TiN用以形成电容器的SAB层上方的顶表面的图形以形成单层多晶硅MIP结构的步骤。在另一个优选实施例中，该方法进一步包括应用第二快速热激活过程形成作为源漏区域的接触点，电容器顶表面和电阻器节段的接触点头的TiSi2层的步骤。在另一个优选实施例中，该方法进一步包括形成覆盖半导体器件的第一层间介电层(ILD0)和在由TiSi2构成的接触点的顶部打开接触开口的步骤。在另一个优选实施例中，该方法进一步包括在该接触开口中填充用于接触由TiSi2形成的接触点的钨接触接点的步骤。
虽然对本发明根据所存在的优选实施例进行了叙述，应该理解的是这样的叙述不应被解释为对本发明的限制。各种替代和修改对于阅读了上文的叙述的本技术领域的熟练人员无疑将是显而易见的。因此，附后的权利要求将被认为是涵盖落入本发明的真实精神和范围内的所有替代和修改。
Claims (29)
1.一种半导体器件，其特征在于，该半导体器件包括：
晶体管，电容器和电阻器，其中电容器包括用作底导电层的经掺杂的多晶硅层，作为介电层的硅化物阻挡(SAB)层，该硅化物阻挡(SAB)层由作为顶导电层的导电层覆盖，从而构成单层多晶硅金属-绝缘物-多晶硅(MIP)结构。
2.如权利要求1所述的半导体器件，其特征在于，其中：
所述多晶硅层被进一步差分掺杂以形成所述半导体器件的作为高薄层rho电阻器的所述电阻器。
3.如权利要求1所述的半导体器件，其特征在于，其中：
所述多晶硅层被用晶体管栅掺杂离子进一步掺杂以形成所述半导体器件的所述晶体管的栅极。
4.如权利要求1所述的半导体器件，其特征在于，其中：
所述晶体管进一步包括栅多晶硅，以及所述电阻器进一步包括经掺杂的多晶硅电阻器，其中所述栅多晶硅，所述经掺杂的多晶硅电阻器和用作所述电容器的底导电层的所述经掺杂的多晶硅层通过一次多晶硅淀积工艺形成，并且基本上设置在所述半导体器件中相同的垂直水平上。
5.如权利要求1所述的半导体器件，其特征在于，其中：
所述电容器和电阻器设置在场氧化层上。
6.如权利要求1所述的半导体器件，其特征在于，其中：
所述晶体管进一步包括形成在连接到所述晶体管的源区域或漏区域的扩散电阻层顶部的静电放电(ESD)保护层；以及
所述TiSi层进一步电连接到填充在通过覆盖所述半导体器件的层间介电层开口的沟槽中的钨接点。
7.如权利要求1所述的半导体器件，其特征在于，其中：
所述电容器的所述经掺杂的多晶硅层包括用作底导电层的N+掺杂的多晶硅层。
8.如权利要求1所述的半导体器件，其特征在于，其中：
所述电容器进一步包括包围和绝缘用作底导电层的所述经掺杂的多晶硅层的隔离层。
9.如权利要求1所述的半导体器件，其特征在于，其中：
所述电容器的所述顶导电层进一步包括用作顶导电层的Ti/TiN层，并且所述Ti/TiN层被电连接到填充在通过覆盖所述半导体器件的层间介电(ILD0)层开口的沟槽中的钨接点。
10.如权利要求7所述的半导体器件，其特征在于，其中：
作为所述电容器的底导电层的所述经掺杂的多晶硅层包括由与填充在通过覆盖所述半导体器件的层间介电层开口的沟槽中的钨接点接触的TiSi导电层覆盖的N+掺杂的多晶硅层。
11.如权利要求1所述的半导体器件，其特征在于，其中：
所述电阻器包括由经掺杂的电阻多晶硅节段构成的高电阻元件，其中所述电阻多晶硅元件的两端在多晶硅节段的两端包括由N+掺杂的节段构成的接触点头节段；以及
所述接触点头节段进一步与填充在通过覆盖所述半导体器件的层间介电层开口的沟槽中的钨接点接触。
12.如权利要求1所述的半导体器件，其特征在于，其中：
所述电阻器进一步包括用于包围所述高电阻元件并使其与所述电容器绝缘的隔离层。
13.一种制造半导体器件的方法，其特征在于，该方法包括：
在半导体衬底的顶部淀积多晶硅层，然后将该多晶硅层形成晶体管的栅极，电容器的底导电层以及电阻器节段的图形并对其掺杂；和
通过在所述电容器的所述底导电层的顶部淀积作为电容器介电层的绝缘层并形成其图形形成所述电容器，然后淀积作为导电层的Ti/TiN层，形成其图形并退火以形成所述电容器的顶导电层，从而形成作为单层多晶硅金属-绝缘物-多晶硅(MIP)结构的所述电容器。
14.如权利要求13所述的方法，其特征在于，其中：
所述淀积绝缘层并形成其图形的步骤包括在所述电容器的所述底导电层的顶部淀积作为电容器介电层的硅化物阻挡(SAB)层并形成其图形的步骤。
15.如权利要求13所述的方法，其特征在于，其中：
所述淀积绝缘层并形成其图形的步骤包括在所述电容器的所述底导电层的顶部淀积作为电容器介电层的高温氧化(HTO)层并形成其图形的步骤。
16.如权利要求13所述的方法，具特征在于，其中：
所述淀积绝缘层并形成其图形的步骤包括在所述电容器的所述底导电层的顶部淀积作为电容器介电层的氧化硅-氮化硅和氧化硅堆叠层并形成其图形的步骤。
17.如权利要求13所述的方法，其特征在于，其中：
所述淀积绝缘层并形成其图形的步骤包括在所述电容器的所述底导电层的顶部淀积作为电容器介电层的氧化氮化硅并形成其图形的步骤。
18.如权利要求13所述的方法，其特征在于，该方法进一步包括：
应用硅局部氧化(LOCOS)工艺以形成场氧化，该场氧化用于在其上淀积所述多晶硅层并将所述多晶硅层形成所述电容器底导电层和所述电阻器节段的图形。
19.如权利要求18所述的方法，其特征在于，该方法进一步包括：
应用高电阻掺杂注入以提高所述多晶硅层的电阻，然后进行多晶硅退火过程。
20.如权利要求19所述的方法，其特征在于，该方法进一步包括：
应用源/漏掩模进行源漏注入，然后施加高温激活源漏区域。
21.如权利要求20所述的方法，其特征在于，其中：
所述进行源漏注入的步骤进一步包括掺杂所述晶体管栅极和作为电阻器接触区域的所述电阻器节段的一部分的步骤。
22.如权利要求13所述的方法，其特征在于，其中：
所述淀积作为电容器介电层的绝缘层并形成其图形的步骤进一步包括淀积硅化物阻挡(SAB)层，然后将该SAB层形成所述电容器的所述介电层的步骤。
23.如权利要求22所述的方法，其特征在于，其中：
所述淀积所述SAB层并形成其图形的步骤进一步包括将所述SAB层形成ESD节段的图形的步骤。
24.如权利要求22所述的方法，其特征在于，其中：
所述淀积所述SAB层并形成其图形的步骤进一步包括将所述SAB层形成覆盖所述电阻器节段的绝缘层的图形的步骤。
25.如权利要求13所述的方法，其特征在于，其中：
所述淀积所述Ti/TiN层，形成其图形并退火的步骤进一步包括形成所述电阻器节段的头接触区域和由所述多晶硅层形成的所述电容器底极板的接触区域的步骤。
26.如权利要求25所述的方法，其特征在于，其中：
所述淀积所述Ti/TiN层，形成其图形并退火的步骤进一步包括去除未反应的Ti/TiN用以形成所述电容器的所述SAB层上方的顶表面的图形以形成所述单层多晶硅MIP结构的步骤。
27.如权利要求25所述的方法，其特征在于，该方法进一步包括：
应用第二快速热激活过程形成作为所述源漏区域的接触点，所述电容器顶表面和所述电阻器节段的所述接触点头的TiSi2层。
28.如权利要求27所述的方法，其特征在于，该方法进一步包括：
形成覆盖所述半导体器件的第一层间介电层(ILD0)和在由所述TiSi2构成的所述接触点的顶部打开接触开口。
29.如权利要求28所述的方法，其特征在于，该方法进一步包括：
以用于接触由所述TiSi2形成的所述接触点的钨接触接点填充所述接触开口。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/444,852 US7855422B2 (en) | 2006-05-31 | 2006-05-31 | Formation of high sheet resistance resistors and high capacitance capacitors by a single polysilicon process |
| US11/444,852 | 2006-05-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101083265A true CN101083265A (zh) | 2007-12-05 |
| CN101083265B CN101083265B (zh) | 2010-06-09 |
Family
ID=38790761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200710109256 Expired - Fee Related CN101083265B (zh) | 2006-05-31 | 2007-05-25 | 半导体器件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7855422B2 (zh) |
| CN (1) | CN101083265B (zh) |
| TW (1) | TWI345269B (zh) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101770984A (zh) * | 2008-12-26 | 2010-07-07 | 东部高科股份有限公司 | 制造pip电容器的方法 |
| CN101499471B (zh) * | 2008-01-29 | 2012-06-06 | 中芯国际集成电路制造(上海)有限公司 | 一种防止静电放电的输入电阻及制造方法 |
| CN103779199A (zh) * | 2012-10-26 | 2014-05-07 | 上海华虹宏力半导体制造有限公司 | 金属硅化钨栅极工艺中多晶硅电阻的制造方法 |
| CN104347504A (zh) * | 2013-08-08 | 2015-02-11 | 北大方正集团有限公司 | 混合信号集成电路制造方法 |
| CN104576532A (zh) * | 2013-10-24 | 2015-04-29 | 上海华虹宏力半导体制造有限公司 | Mos晶体管和多晶硅电阻电容的集成结构的制造方法 |
| CN104701136A (zh) * | 2013-12-05 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 电容器、半导体器件及其形成方法 |
| CN104867911A (zh) * | 2014-02-26 | 2015-08-26 | 世界先进积体电路股份有限公司 | 半导体装置及其制造方法 |
| CN106997880A (zh) * | 2017-04-05 | 2017-08-01 | 矽力杰半导体技术(杭州)有限公司 | 一种半导体结构及其制备方法 |
| CN112382613A (zh) * | 2020-11-12 | 2021-02-19 | 重庆万国半导体科技有限公司 | 一种沟槽功率器件与源极电容集成及其制造方法 |
| CN112382566A (zh) * | 2020-11-12 | 2021-02-19 | 重庆万国半导体科技有限公司 | 一种沟槽功率器件及其制造方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7749822B2 (en) * | 2007-10-09 | 2010-07-06 | International Business Machines Corporation | Method of forming a resistor and an FET from the metal portion of a MOSFET metal gate stack |
| JP5282387B2 (ja) * | 2007-10-11 | 2013-09-04 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US20100164001A1 (en) * | 2008-12-30 | 2010-07-01 | Joodong Park | Implant process for blocked salicide poly resistor and structures formed thereby |
| JP5546298B2 (ja) * | 2010-03-15 | 2014-07-09 | セイコーインスツル株式会社 | 半導体回路装置の製造方法 |
| US8482078B2 (en) * | 2011-05-10 | 2013-07-09 | International Business Machines Corporation | Integrated circuit diode |
| US9275985B1 (en) * | 2011-07-15 | 2016-03-01 | Marvell International Ltd. | RC networks that include an integrated high resistance resistor on top of a MOS capacitor |
| US8981527B2 (en) * | 2011-08-23 | 2015-03-17 | United Microelectronics Corp. | Resistor and manufacturing method thereof |
| CN103165601B (zh) | 2011-12-12 | 2015-12-09 | 中芯国际集成电路制造(北京)有限公司 | 集成半导体器件及其制造方法 |
| US8956938B2 (en) * | 2012-05-16 | 2015-02-17 | International Business Machines Corporation | Epitaxial semiconductor resistor with semiconductor structures on same substrate |
| US8822296B2 (en) * | 2012-10-31 | 2014-09-02 | Fairchild Semiconductor Corporation | Use of plate oxide layers to increase bulk oxide thickness in semiconductor devices |
| US9012966B2 (en) | 2012-11-21 | 2015-04-21 | Qualcomm Incorporated | Capacitor using middle of line (MOL) conductive layers |
| CN103021816B (zh) * | 2012-12-26 | 2017-03-08 | 上海华虹宏力半导体制造有限公司 | 多晶硅电阻器结构及其制造方法、多晶硅电阻器 |
| KR102112131B1 (ko) * | 2013-09-27 | 2020-06-04 | 인텔 코포레이션 | 내장형 저항기들에 대해 조정가능한 온도 계수를 형성하는 방법들 |
| US9991120B2 (en) * | 2013-12-30 | 2018-06-05 | Texas Instruments Incorporated | Dilution doped integrated circuit resistors |
| CN104851776A (zh) * | 2014-02-14 | 2015-08-19 | 中芯国际集成电路制造(上海)有限公司 | MiS电容器结构及其制造方法 |
| US9525020B2 (en) * | 2014-04-10 | 2016-12-20 | Vanguard International Semiconductor Corporation | Semiconductor device and method for forming the same |
| US10373949B2 (en) * | 2017-02-20 | 2019-08-06 | Mediatek Inc. | Semiconductor device and manufacturing method thereof |
| JP2019021659A (ja) * | 2017-07-11 | 2019-02-07 | キヤノン株式会社 | 半導体装置および機器 |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4285001A (en) * | 1978-12-26 | 1981-08-18 | Board Of Trustees Of Leland Stanford Jr. University | Monolithic distributed resistor-capacitor device and circuit utilizing polycrystalline semiconductor material |
| US4994402A (en) * | 1987-06-26 | 1991-02-19 | Hewlett-Packard Company | Method of fabricating a coplanar, self-aligned contact structure in a semiconductor device |
| US5210438A (en) * | 1989-05-18 | 1993-05-11 | Fujitsu Limited | Semiconductor resistance element and process for fabricating same |
| FR2658951B1 (fr) * | 1990-02-23 | 1992-05-07 | Bonis Maurice | Procede de fabrication d'un circuit integre pour filiere analogique rapide utilisant des lignes d'interconnexions locales en siliciure. |
| US5416351A (en) * | 1991-10-30 | 1995-05-16 | Harris Corporation | Electrostatic discharge protection |
| US5236857A (en) * | 1991-10-30 | 1993-08-17 | Texas Instruments Incorporated | Resistor structure and process |
| US5470775A (en) * | 1993-11-09 | 1995-11-28 | Vlsi Technology, Inc. | Method of forming a polysilicon-on-silicide capacitor |
| JP3719618B2 (ja) * | 1996-06-17 | 2005-11-24 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP3572850B2 (ja) * | 1997-02-12 | 2004-10-06 | ヤマハ株式会社 | 半導体装置の製法 |
| US5837576A (en) * | 1997-10-31 | 1998-11-17 | Vanguard International Semiconductor Corporation | Method for forming a capacitor using a silicon oxynitride etching stop layer |
| KR100257079B1 (ko) * | 1997-12-05 | 2000-05-15 | 김영환 | 반도체소자 및 이의 제조방법 |
| US6090656A (en) * | 1998-05-08 | 2000-07-18 | Lsi Logic | Linear capacitor and process for making same |
| SE513116C2 (sv) * | 1998-11-13 | 2000-07-10 | Ericsson Telefon Ab L M | Polykiselresistor och sätt att framställa sådan |
| US6180462B1 (en) * | 1999-06-07 | 2001-01-30 | United Microelectronics Corp. | Method of fabricating an analog integrated circuit with ESD protection |
| US6156602A (en) * | 1999-08-06 | 2000-12-05 | Chartered Semiconductor Manufacturing Ltd. | Self-aligned precise high sheet RHO register for mixed-signal application |
| US6489200B1 (en) * | 2000-07-11 | 2002-12-03 | Winbond Electronics Corporation | Capacitor fabrication process for analog flash memory devices |
| TW522542B (en) * | 2000-11-09 | 2003-03-01 | United Microelectronics Corp | Electrostatic discharge device structure |
| US20020123222A1 (en) * | 2001-03-01 | 2002-09-05 | Bing-Chang Wu | Method of fabricating a salicide layer |
| US6890824B2 (en) * | 2001-08-23 | 2005-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6476449B1 (en) * | 2001-09-05 | 2002-11-05 | Winbond Electronics Corp. | Silicide block for ESD protection devices |
| JP2003158198A (ja) * | 2001-09-07 | 2003-05-30 | Seiko Instruments Inc | 相補型ｍｏｓ半導体装置 |
| JP2003282726A (ja) * | 2002-03-27 | 2003-10-03 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2003309181A (ja) * | 2002-04-16 | 2003-10-31 | Mitsubishi Electric Corp | 半導体装置の製造方法及び、キャパシタの製造方法 |
| JP4451594B2 (ja) * | 2002-12-19 | 2010-04-14 | 株式会社ルネサステクノロジ | 半導体集積回路装置及びその製造方法 |
| JPWO2004112139A1 (ja) * | 2003-06-10 | 2006-09-28 | 富士通株式会社 | 半導体装置とその製造方法 |
| KR100718614B1 (ko) * | 2003-10-24 | 2007-05-16 | 야마하 가부시키가이샤 | 용량 소자와 퓨즈 소자를 구비한 반도체 장치 및 그 제조방법 |
| US7671416B1 (en) * | 2004-09-30 | 2010-03-02 | Altera Corporation | Method and device for electrostatic discharge protection |
| US20070007621A1 (en) * | 2005-03-30 | 2007-01-11 | Yamaha Corporation | Fuse breakdown method adapted to semiconductor device |
| KR100759215B1 (ko) * | 2005-12-21 | 2007-09-14 | 동부일렉트로닉스 주식회사 | 반도체소자의 커패시터 및 그 제조방법 |
| JP5292878B2 (ja) * | 2008-03-26 | 2013-09-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
2006
- 2006-05-31 US US11/444,852 patent/US7855422B2/en active Active
-
2007
- 2007-05-22 TW TW96118255A patent/TWI345269B/zh not_active IP Right Cessation
- 2007-05-25 CN CN 200710109256 patent/CN101083265B/zh not_active Expired - Fee Related
-
2010
- 2010-12-20 US US12/928,813 patent/US8835251B2/en active Active
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101499471B (zh) * | 2008-01-29 | 2012-06-06 | 中芯国际集成电路制造(上海)有限公司 | 一种防止静电放电的输入电阻及制造方法 |
| CN101770984A (zh) * | 2008-12-26 | 2010-07-07 | 东部高科股份有限公司 | 制造pip电容器的方法 |
| CN103779199B (zh) * | 2012-10-26 | 2016-10-19 | 上海华虹宏力半导体制造有限公司 | 金属硅化钨栅极工艺中多晶硅电阻的制造方法 |
| CN103779199A (zh) * | 2012-10-26 | 2014-05-07 | 上海华虹宏力半导体制造有限公司 | 金属硅化钨栅极工艺中多晶硅电阻的制造方法 |
| CN104347504A (zh) * | 2013-08-08 | 2015-02-11 | 北大方正集团有限公司 | 混合信号集成电路制造方法 |
| CN104576532B (zh) * | 2013-10-24 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | Mos晶体管和多晶硅电阻电容的集成结构的制造方法 |
| CN104576532A (zh) * | 2013-10-24 | 2015-04-29 | 上海华虹宏力半导体制造有限公司 | Mos晶体管和多晶硅电阻电容的集成结构的制造方法 |
| CN104701136A (zh) * | 2013-12-05 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 电容器、半导体器件及其形成方法 |
| CN104701136B (zh) * | 2013-12-05 | 2018-09-07 | 中芯国际集成电路制造(上海)有限公司 | 电容器、半导体器件及其形成方法 |
| CN104867911A (zh) * | 2014-02-26 | 2015-08-26 | 世界先进积体电路股份有限公司 | 半导体装置及其制造方法 |
| CN104867911B (zh) * | 2014-02-26 | 2018-07-27 | 世界先进积体电路股份有限公司 | 半导体装置及其制造方法 |
| CN106997880A (zh) * | 2017-04-05 | 2017-08-01 | 矽力杰半导体技术(杭州)有限公司 | 一种半导体结构及其制备方法 |
| CN112382613A (zh) * | 2020-11-12 | 2021-02-19 | 重庆万国半导体科技有限公司 | 一种沟槽功率器件与源极电容集成及其制造方法 |
| CN112382566A (zh) * | 2020-11-12 | 2021-02-19 | 重庆万国半导体科技有限公司 | 一种沟槽功率器件及其制造方法 |
| WO2022100410A1 (zh) * | 2020-11-12 | 2022-05-19 | 重庆万国半导体科技有限公司 | 一种沟槽功率器件与源极电容集成及其制造方法 |
| CN112382566B (zh) * | 2020-11-12 | 2023-06-16 | 重庆万国半导体科技有限公司 | 一种沟槽功率器件及其制造方法 |
| CN112382613B (zh) * | 2020-11-12 | 2023-10-03 | 重庆万国半导体科技有限公司 | 一种沟槽功率器件与源极电容集成及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101083265B (zh) | 2010-06-09 |
| US7855422B2 (en) | 2010-12-21 |
| US8835251B2 (en) | 2014-09-16 |
| US20070281418A1 (en) | 2007-12-06 |
| US20110092035A1 (en) | 2011-04-21 |
| TWI345269B (en) | 2011-07-11 |
| TW200744132A (en) | 2007-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101083265B (zh) | 半导体器件及其制造方法 | |
| CN101800228B (zh) | 半导体装置 | |
| US7867854B2 (en) | Method of fabricating power semiconductor device | |
| KR100385408B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US6492678B1 (en) | High voltage MOS transistor with gate extension | |
| US9536872B2 (en) | Shallow trench isolation area having buried capacitor | |
| KR101232662B1 (ko) | 반도체 디바이스를 형성하는 방법 및 그의 구조 | |
| US20020093042A1 (en) | Integrated circuit devices that utilize doped Poly-Si1-xGex conductive plugs as interconnects and methods of fabricating the same | |
| CN101425466B (zh) | 半导体部件及其制造方法 | |
| CN101159290A (zh) | 一种半导体结构及其制造方法 | |
| EP1075016B1 (en) | Self-aligned precise high sheet RHO resistor for mixed-signal application | |
| CN1953149B (zh) | 半导体集成电路器件及其制造方法 | |
| US5045966A (en) | Method for forming capacitor using FET process and structure formed by same | |
| KR101710268B1 (ko) | 고비저항 기판 상에 형성된 수동 소자 및 무선 주파수 모듈 | |
| KR101675779B1 (ko) | 우물 영역을 포함하는 전자 장치 | |
| US6667491B2 (en) | Semiconductor device | |
| US20080173924A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| US6420745B2 (en) | Nonvolatile ferroelectric memory and its manufacturing method | |
| US6111304A (en) | Semiconductor diffused resistor and method for manufacturing the same | |
| US6392285B1 (en) | Method for fabricating a capacitor device with BiCMOS process and the capacitor device formed thereby | |
| US7402859B2 (en) | Field effect semiconductor switch and method for fabricating it | |
| KR20050016123A (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| US8669156B2 (en) | Method of manufacturing semiconductor circuit device | |
| CN117580365A (zh) | 存储单元结构、存储阵列结构及其制备方法 | |
| SE527487C2 (sv) | En metod för framställning av en kondensator och en monolitiskt integrerad krets innefattande en sådan kondensator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20161012 Address after: 400700 Chongqing city Beibei district and high tech Industrial Park the road No. 5 of 407 Patentee after: Chongqing Wanguo Semiconductor Technology Co., Ltd. Address before: Bermuda Hamilton No. 22 Vitoria street Canon hospital Patentee before: Alpha & Omega Semiconductor Inc. |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20180212 Address after: The British West Indies Dakaiman Cayman Island KY1-1107 No. 122 Marie street, and the wind floor 709 mailbox Patentee after: Nations Semiconductor (Cayman) Ltd. Address before: 400700 Chongqing city Beibei district and high tech Industrial Park the road No. 5 of 407 Patentee before: Chongqing Wanguo Semiconductor Technology Co., Ltd. |
|
| TR01 | Transfer of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100609 Termination date: 20210525 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |