CN117580365A - 存储单元结构、存储阵列结构及其制备方法 - Google Patents

Abstract

本发明提供了一种存储单元结构、存储阵列结构及其制备方法。该存储单元结构包括：表面具有选择开关晶体管的衬底，选择开关晶体管具有源极和漏极；电容，设置于选择开关晶体管远离衬底的一侧；导电插塞，沿远离衬底的方向延伸，导电插塞具有第一端面和第二端面，第一端面与源极接触设置，第二端面与电容接触设置；位线，与漏极连接，位线与漏极之间的垂直距离小于电容与源极之间的垂直距离。利用上述导电插塞实现了电容与选择开关晶体管的源极之间的直接连接，省去了连接在选择开关晶体管与电容之间的金属层，有利于缩短上述导电插塞与位线之间的距离，缩小单个存储单元的面积，进而提高存储阵列的集成度，降低了制造成本。

Description

存储单元结构、存储阵列结构及其制备方法

技术领域

本发明涉及存储技术领域，具体而言，涉及一种存储单元结构、存储阵列结构及其制备方法。

背景技术

铁电存储器(FRAM)通常采用1T1C结构，其存储器单元需要一个晶体管和一个电容结构；随着集成电路尺寸的不断微缩，电容值会随面积缩小而减小，受传感器放大(sensoramplifier)电路限制，铁电电容至少要存储一定量的电荷，才能使存储单元在实际的工作中实现读写功能。在电容面积无法缩小的情况下，单个存储单元(bit-cell)的面积也无法缩小，导致整个存储器集成度较低。

发明内容

本发明的主要目的在于提供一种存储单元结构、存储阵列结构及其制备方法，以解决现有技术中存储器集成度较低的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种存储单元结构，包括：表面具有选择开关晶体管的衬底，选择开关晶体管具有源极和漏极；电容，设置于选择开关晶体管远离衬底的一侧；导电插塞，沿远离衬底的方向延伸，导电插塞具有第一端面和第二端面，第一端面与源极接触设置，第二端面与电容接触设置；位线，与漏极连接，位线与漏极之间的垂直距离小于电容与源极之间的垂直距离。

进一步地，导电插塞包括：第一导电通道，具有第一端面以及与第一端面相对的第三端面；第二导电通道，具有第二端面以及与第二端面相对的第四端面，第三端面与第四端面接触，且第三端面的尺寸大于或等于第四端面的尺寸。

进一步地，存储单元结构还包括与电容连接的板线，板线沿平行于衬底的第一方向延伸。

进一步地，位线包括：第一导电部，沿垂直于第一方向的第二方向延伸；第二导电部，与第一导电部连接，第二导电部在衬底上的正投影分别与源极和漏极部分重叠。

进一步地，第二导电部包括：第一连接部，第一连接部在衬底上的正投影与源极部分重叠；第二连接部，沿第三方向延伸，第三方向与第二方向之间的夹角为钝角，且第一连接部通过第二连接部与第一导电部连接。

进一步地，存储单元结构还包括：第三导电通道，设置于第二导电部与漏极之间，位线通过第三导电通道与漏极连接。

根据本发明的另一方面，提供了一种上述的存储单元结构的制作方法，包括以下步骤：提供表面具有选择开关晶体管的衬底，选择开关晶体管具有源极和漏极；在衬底上形成与漏极连接的位线；在衬底上形成导电插塞，导电插塞沿远离衬底的方向延伸，且导电插塞具有第一端面和第二端面，第一端面与源极接触设置；在衬底上形成与第二端面接触的电容，电容与源极之间的垂直距离大于位线与漏极之间的垂直距离。

进一步地，形成导电插塞的步骤包括：形成覆盖衬底的第一层间介质层；形成贯穿第一层间介质层至源极的第一导电通道，第一导电通道具有第一端面以及与第一端面相对的第三端面；形成覆盖第一层间介质层的第二层间介质层；形成贯穿第二层间介质层至第三端面的第二导电通道。

进一步地，形成位线的步骤包括：形成贯穿第一层间介质层至漏极的第三导电通道；在第一层间介质层上形成位线，以使位线通过第三导电通道与漏极连接。

进一步地，形成第一导电通道和第三导电通道的步骤包括：刻蚀第一层间介质层，以同时形成贯穿至源极的第一通孔以及贯穿至漏极的第二通孔；在第一通孔和第二通孔中填充导电材料，以形成第一导电通道和第三导电通道。

进一步地，形成电容的步骤包括：在第二层间介质层上顺序形成层叠的第一电极层、电容介质层和第二电极层；对电容介质层进行退火处理，以形成铁电层。

进一步地，电容介质层为氧化铪掺杂的高k介质层，退火处理的温度为420～450℃。

进一步地，制作方法还包括以下步骤：形成覆盖电容的第三层间介质层；形成贯穿第三层间介质层至电容的第四导电通道；在第三层间介质层上形成板线，以使板线通过第四导电通道与电容连接。

根据本发明的另一方面，提供了一种存储阵列结构，包括阵列排布的多个存储单元结构，存储单元结构为上述的存储单元结构，或存储单元结构由上述的存储单元结构的制作方法制备而成，其中，位于同一列的存储单元结构中选择开关晶体管的漏极与相同位线电连接，位于同一行的选择开关晶体管的栅极与相同字线电连接。

根据本发明的另一方面，提供了一种存储阵列结构的制备方法，包括以下步骤：采用上述的存储单元结构的制作方法，制备阵列排布的多个存储单元结构。

应用本发明的技术方案，提供了一种存储单元结构，该存储单元结构中电容设置于选择开关晶体管远离衬底的一侧，导电插塞沿远离衬底的方向延伸，位线与漏极连接，位线与漏极之间的垂直距离小于电容与源极之间的垂直距离，由于该存储单元结构还包括导电插塞，导电插塞具有第一端面和第二端面，第一端面与源极接触设置，第二端面与电容接触设置，从而与现有技术相比，利用上述导电插塞实现了电容与选择开关晶体管的源极之间的直接连接，省去了连接在选择开关晶体管与电容之间的金属层，有利于缩短上述导电插塞与位线之间的距离，从而可以通过缩短上述距离，来缩小单个存储单元的面积，进而提高存储阵列的集成度，同时有效地降低了制造成本。

附图说明

构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了在本申请实施例所提供的一种存储单元结构的剖面结构示意图；

图2示出了在本申请实施例所提供的另一种存储单元结构的剖面结构示意图；

图3示出了一种现有技术中存储阵列结构的版图示意图；

图4示出了一种具有图1或图2所示的存储单元结构的存储阵列结构的版图示意图；

图5示出了一种图4中位线的结构示意图；

图6示出了在本申请实施例所提供的一种存储单元结构的制作方法的流程示意图；

图7示出了在本申请实施例所提供的存储单元结构的制作方法中，提供表面具有选择开关晶体管的衬底后的基体剖面结构示意图；

图8示出了一种在图7所示的衬底上形成与漏极连接的位线后的基体剖面结构示意图；

图9示出了一种在图8所示的衬底上形成导电插塞后的基体剖面结构示意图；

图10示出了一种在图9所示的衬底上形成与第二端面接触的电容后的基体剖面结构示意图；

图11示出了一种形成于图10所示的电容连接的板线后的基体剖面结构示意图。

其中，上述附图包括以下附图标记：

10、衬底；110、源极；120、漏极；130、栅氧层；140、栅极；150、侧墙；160、金属硅化物；20、第一层间介质层；30、导电插塞；310、第一导电通道；320、第二导电通道；330、第三导电通道；340、第四导电通道；40、位线；410、第一导电部；420、第二导电部；421、第一连接部；422、第二连接部；50、第二层间介质层；60、电容；610、第一电极层；620、铁电层；630、第二电极层；70、第三层间介质层；80、板线；90、字线。

40′、金属层；60′、电容；90′、字线；310′、下导电通道；330′、位线导电通道；340′、板线导电通道。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术中所介绍的，铁电电容至少要存储一定量的电荷，才能使存储单元在实际的工作中实现读写功能。在电容面积无法缩小的情况下，单个存储单元(bit-cell)的面积也无法缩小，导致整个存储器集成度较低。

本申请的发明人针对上述问题进行研究，提出了一种存储单元结构，根据本申请的一个实施例，如图1和图2所示，该存储单元结构包括表面具有选择开关晶体管的衬底10、电容60、导电插塞30和位线40，其中，选择开关晶体管具有源极110和漏极120；电容60设置于选择开关晶体管远离衬底10的一侧；导电插塞30沿远离衬底10的方向延伸，导电插塞30具有第一端面和第二端面，第一端面与源极110接触设置，第二端面与电容60接触设置；位线40与漏极120连接，位线40与漏极120之间的垂直距离小于电容60与源极110之间的垂直距离。

与现有技术相比，利用上述导电插塞30实现了电容60与选择开关晶体管的源极110之间的直接连接，省去了连接在选择开关晶体管与电容60之间的金属层，有利于缩短上述导电插塞30与位线40之间的距离，从而可以通过缩短上述距离，来缩小单个存储单元的面积，进而提高存储阵列的集成度，同时有效地降低了制造成本。

以图3和图4中示出的存储阵列结构为例进行说明，图3示出了一种存储阵列结构，包括现有技术中阵列排布的多个第一存储单元，第一存储单元包括金属层40′，该金属层40′包括第一金属层和第二金属层，第一金属层作为位线通过位线导电通道330′与选择开关晶体管的漏极120′连接，第二金属层的一侧通过下导电通道310′与选择开关晶体管的源极连接，第二金属层的另一侧通过上导电通道(图中未示出)与电容60′连接，电容60′的另一侧通过板线导电通道340′与板线连接(图中未示出)，位于同一列的选择开关晶体管的栅极与相同字线90′电连接，从图3中可以看出，受到位线与第二金属层之间最小距离H′的限制，导致存储单元的面积难以进一步缩小；图4的存储阵列结构包括本实施例中的存储单元(如图中虚线中的区域)，且存储单元为阵列排布的多个，与图3中的存储单元相比，省去了连接选择开关晶体管的源极与电容60的金属层，使得第一导电通道310与选择开关晶体管的漏极120之间的水平距离可以进一步缩小，从而缩小了单个存储单元在X方向的尺寸(Xpitch)，同时使相邻位线40之间的最小距离H可以进一步缩小，从而缩小了单个存储单元在Y方向的尺寸(Y pitch)，进而实现了单个存储单元面积的缩小。

并且，由于位线40通常是通过导电通道与选择开关晶体管的漏极120连接，对于位线40高于电容60的存储单元，存储单元面积的缩小会受到限制，而本申请上述实施例中，通过使电容60与衬底10之间的垂直距离大于位线40与衬底10之间的垂直距离，有利于存储单元面积的进一步缩小，从而有利于进一步提高存储器的集成度。

以图2中示出的存储单元为例进行说明，相比于图1中的存储单元，图2中电容60具有更大的平面面积，定义源极110指向漏极120的方向为z方向，电容60通过导电插塞30与源极110连接，位线40通过第三导电通道330与漏极120连接，使导电插塞30以及连接导电插塞30的电容60沿z方向移动，以缩小存储单元的面积，对于现有技术中的存储单元中，位线40与衬底10之间的垂直距离大于电容60与衬底10之间的垂直距离，平面电容60在向栅极140移动时可能会被连接位线40与漏极120的导电通道阻挡，从而影响存储单元在z方向尺寸的进一步缩小，而本申请实施例中，由于电容60与衬底10之间的垂直距离大于位线40与衬底10之间的垂直距离，使得电容60在沿z方向移动时不会受到位线40及连接其的导电通道的阻碍，从而可以实现存储单元在z方向尺寸的进一步缩小。

在一个可选的实施方式中，上述导电插塞30包括第一导电通道310和第二导电通道320，第一导电通道310具有第一端面以及与第一端面相对的第三端面，第二导电通道320具有第二端面以及与第二端面相对的第四端面，上述第三端面与上述第四端面接触。上述第一导电通道310和第二导电通道320的材料可以为常规金属材料，如钨或铜。

为了设置导电插塞30，通常需要先在衬底10表面覆盖层间介质层，并形成贯穿层间介质层至源极110的通孔，然后在上述通孔中设置导电插塞30，以使该导电插塞30与源极110接触设置，采用本实施例中上述可选的实施方式，通过将导电插塞30分为第一导电通道310和第二导电通道320两段分别设置，可以降低直接设置导电插塞30而导致的刻蚀难度较大。

并且，对于深度较大的通孔，易出现刻蚀后倾斜的情况，从而导致设置的导电插塞30一端与设计存在偏移，这可能会影响导电插塞30与电容60之间的接触面积，进而影响器件性能，而在本实施例上述可选的实施方式中，通过分别设置上下接触的第一导电通道310和第二导电通道320，使得一个深孔的刻蚀工艺被分为两个刻蚀步骤，从而可以降低通孔的刻蚀难度，有效降低通孔的倾斜程度，甚至避免倾斜的情况，进而避免了导电插塞30偏移而导致的器件性能降低。

示例性的，可以先形成覆盖衬底10的第一层间介质层20，并通过形成贯穿该第一层间介质层20的第一通孔，将第一导电通道310设置于上述第一通孔中，然后再形成覆盖第一层间介质层20的第二层间介质层50，并形成贯穿该第二层间介质层50至第一导电通道310的第二通孔，将第二导电通道320设置于上述第二通孔中，从而实现第一导电通道310与第二导电通道320之间的接触连接。

优选地，第一导电通道310的第三端面的尺寸大于或等于第二导电通道320的第四端面的尺寸。通过使第一导电通道310的上表面具有相对更大的面积，能够保证第一导电通道310与第二导电通道320之间具有足够的接触面积，避免第一导电通道310和/或第二导电通道320发生倾斜而导致的接触面积较小，进而避免了接触面积较小对器件性能的影响。

本实施例中的存储单元结构还可以包括与电容60连接的板线80，板线80沿平行于衬底10的第一方向延伸，如图1和图2所示。可选地，板线80与电容60的延伸方向相垂直。采用上述可选的实施方式，可以降低电容60与相邻板线80之间的交叠，从而减少寄生电容60效应，提高存储单元结构的抗干扰能力。

本实施例中，位线40可以包括第一导电部410和第二导电部420，如图5所示，第一导电部410沿垂直于第一方向的第二方向延伸，第二导电部420与第一导电部410连接，第二导电部420在衬底10上的正投影与源/漏极120部分重叠。

在一个可选的实施方式中，如图5所示，上述第二导电部420包括第一连接部421和第二连接部422，第一连接部421在衬底10上的正投影与漏极120部分重叠，第二连接部422沿第三方向延伸，第三方向与第二方向之间的夹角α为钝角，且第一连接部421通过第二连接部422与第一导电部410连接。

对于现有技术中的存储阵列，位线中的第一导线部和第二导线部垂直连接，即单一存储单元中的位线具有直角结构，连接同一行中相邻存储单元的位线具有如图3所示的T字形，这导致位线的形成工艺难度较大；采用上述实施方式中的存储单元，通过将第二导电部420分为两部分，其中与第一导电部410连接的那部分与第一导电部410的延伸方向之间具有钝角，与现有技术中具有直角结构的位线40相比，可以降低工艺难度，有利于提高工艺效率。

在一个可选的实施方式中，本实施例中的存储单元结构还包括第三导电通道330，如图1和图2所示，第三导电通道330设置于第二导电部与漏极120之间，位线40通过第三导电通道330与漏极120连接。上述第三导电通道330的材料可以为常规金属材料，如钨或铜。

根据本申请的另一个实施例，还提供了一种上述存储单元结构的制作方法，如图6所示，该制作方法包括以下步骤：提供表面具有选择开关晶体管的衬底，选择开关晶体管具有源极和漏极；在衬底上形成与漏极连接的位线；在衬底上形成导电插塞，导电插塞沿远离衬底的方向延伸，且导电插塞具有第一端面和第二端面，第一端面与源极接触设置；在衬底上形成与第二端面接触的电容，电容与源极之间的垂直距离大于位线与漏极之间的垂直距离。

下面将更详细地描述根据本申请提供的存储单元结构的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。

首先，如图7所示，提供表面具有选择开关晶体管的衬底10，选择开关晶体管具有源极110和漏极120。

上述衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。

在一个可选的实施方式中，本实施例还包括形成上述选择开关晶体管的步骤：

顺序在衬底10表面形成氧化层和栅极140材料层，氧化层的形成工艺包括但不仅限于热氧化工艺、物理气相沉积工艺或化学气相沉积工艺，栅极140材料层可以包括但不仅限于掺杂多晶硅层或金属层，栅极140材料层的形成工艺包括但不仅限于物理气相沉积工艺或化学气相沉积工艺；

对栅极140材料层和氧化层进行刻蚀，以形成栅氧层130和栅极140；

在栅极140的侧壁形成侧墙150，侧墙150可以包括氧化硅层、氮化硅层或ONO结构(二氧化硅、氮化硅以及二氧化硅的叠层结构)，侧墙150的形成工艺包括但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺；

基于侧墙150对衬底10进行离子注入，以形成位于栅极140两侧衬底10中的源极110和漏极120。

进一步可选地，在形成上述源极110和漏极120的步骤之后，形成选择开关晶体管的步骤还可以包括：在源极110和漏极120表面形成金属硅化物160。上述金属硅化物160可以用于降低源极110和漏极120与将其引出的导电通道的接触电阻。示例性的，可以采用自对准工艺形成上述金属硅化物160。

在提供上述具有选择开关晶体管的衬底10的步骤之后，如图8和图9所示，在衬底10上形成与漏极120连接的位线40，并在衬底10上形成导电插塞30，导电插塞30沿远离衬底10的方向延伸，且导电插塞30具有第一端面和第二端面，第一端面与源极110接触设置。

在一个可选的实施方式中，形成上述位线40的步骤包括：形成覆盖衬底10的第一层间介质层20；形成贯穿第一层间介质层20至漏极120的第三导电通道330；在第一层间介质层20上形成位线40，以使位线40通过第三导电通道330与漏极120连接，如图8所示。上述位线40的形成工艺可以为现有技术中的常规工艺，本申请不再赘述。

在一个可选的实施方式中，形成上述导电插塞30的步骤包括：形成贯穿第一层间介质层20至源极110的第一导电通道310，第一导电通道310具有第一端面以及与第一端面相对的第三端面；形成覆盖第一层间介质层20的第二层间介质层50；形成贯穿第二层间介质层50至第三端面的第二导电通道320，如图9所示。

在上述可选的实施方式中，可以采用套刻工艺形成与第一导电通道310对准的第二导电通道320。示例性的，刻蚀第一层间介质层20，以形成贯穿至源极110的第一通孔，同时在第一层间介质层20表面形成第一对准标记，在形成第二层间介质层50之后，第二层间介质层50表面具有与第一套刻标记对应的第二对准标记，然后在第二层间介质层50表面进行光刻工艺，光刻工艺中以该第二对准标记进行光刻版的对准，从而在第二层间介质层50表面形成图像化光刻胶，图像化光刻胶中的镂空区域与第一导电通道310对应，然后基于该图像化光刻胶对第二层间介质层50进行刻蚀，以形成贯穿至第一导电通道310的第二通孔，并在第二通孔中形成第二导电通道320。

在一个可选的实施方式中，形成第一导电通道310和第三导电通道330的步骤包括：刻蚀第一层间介质层20，以同时形成贯穿至源极110的第一通孔以及贯穿至漏极120的第二通孔；在第一通孔和第二通孔中填充导电材料，以形成第一导电通道310和第三导电通道330。通过同时形成上述第一通孔和上述第二通孔，可以使第一导电通道310和第三导电通道330同步形成，从而节省了工序，提高了工艺效率。

在衬底10上形成导电插塞30的步骤之后，如图10所示，在衬底10上形成与导电插塞30的第二端面接触的电容60，电容60与源极110之间的垂直距离大于位线40与漏极120之间的垂直距离。

在一个可选的实施方式中，形成上述电容60的步骤包括：在第二层间介质层50上顺序形成层叠的第一电极层610、电容60介质层和第二电极层630；对电容60介质层进行退火处理，以激活电容60介质层的铁电性能，从而形成铁电层620。

示例性的，采用原子层沉积(ALD)工艺在第二层间介质层50表面顺序形成TiN层、氧化铪掺杂的高k介质层和TiN层，其中，TiN层的厚度可以为氧化铪掺杂的高k介质层的厚度可以为6～10nm；顺序刻蚀上述TiN层和上述氧化铪掺杂的高k介质层，以形成层叠设置的第一电极层610、电容60介质层和第二电极层630；对刻蚀后的氧化铪掺杂的高k介质层进行退火处理，退火温度可以为420～450℃，以激活掺杂氧化铪的铁电性能。

本实施例的上述制作方法还可以包括以下步骤：如图11所示，形成覆盖电容60的第三层间介质层70；形成贯穿第三层间介质层70至电容60的第四导电通道340；在第三层间介质层70上形成板线80，以使板线80通过第四导电通道340与电容60连接。上述板线80的形成工艺可以为现有技术中的常规工艺，本申请不再赘述。

在一个可选的实施方式中，在形成上述第三层间介质层70之后，再对电容60介质层进行退火处理，以激活电容60介质层的铁电性能，从而形成铁电层620。上述实施方式可以降低退火工艺对电极层的影响，从而提高电容60性能。

根据本申请的另一个实施例，还提供了一种存储阵列结构，包括阵列排布的多个存储单元结构，该存储单元结构为上述的存储单元结构，或该存储单元结构由上述的存储单元结构的制作方法制备而成，其中，如图4所示，位于同一行的存储单元结构中选择开关晶体管的漏极120与相同位线40电连接，位于同一列的选择开关晶体管的栅极与相同字线90电连接。需要注意的是，选择开关晶体管的栅极可以与字线90为同一导电结构。

本实施例的上述存储阵列结构中，由于该存储单元结构还包括导电插塞30，导电插塞30具有第一端面和第二端面，第一端面与源极110接触设置，第二端面与电容60接触设置，从而与现有技术相比，利用上述导电插塞30实现了电容60与选择开关晶体管的源极110之间的直接连接，省去了连接在选择开关晶体管与电容60之间的金属层，有利于缩短上述导电插塞30与位线40之间的距离，从而可以通过缩短上述距离，来缩小单个存储单元的面积，进而提高存储阵列的集成度，同时有效地降低了制造成本。

本实施例中的上述存储阵列结构中，存储单元结构还可以包括与电容60连接的板线(图中未示出)，板线与电容60的延伸方向平行。

根据本申请的另一个实施例，还提供了一种存储阵列结构的制备方法，包括以下步骤：采用上述的存储单元结构的制作方法，制备阵列排布的多个存储单元结构。示例性的，如图4所示，位于同一行的存储单元结构中选择开关晶体管的漏极120与相同位线40电连接，位于同一列的选择开关晶体管的栅极与相同字线90电连接。需要注意的是，选择开关晶体管的栅极可以与字线90为同一导电结构。

从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：

1、上述导电插塞实现了电容与选择开关晶体管的源极之间的直接连接，省去了连接在选择开关晶体管与电容之间的金属层，有利于缩短上述导电插塞与位线之间的距离，从而可以通过缩短上述距离，来缩小单个存储单元的面积，进而提高存储阵列的集成度，同时有效地降低了制造成本；

2、在单个存储单元的面积缩小的前提下，没有违反当前制造工艺节点的设计规则；

3、工艺比较简单，制作工艺上不需要新增特殊工艺，能够兼容标准CMOS制造工艺。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种存储单元结构，其特征在于，包括：

表面具有选择开关晶体管的衬底，所述选择开关晶体管具有源极和漏极；

电容，设置于所述选择开关晶体管远离所述衬底的一侧；

导电插塞，沿远离所述衬底的方向延伸，所述导电插塞具有第一端面和第二端面，所述第一端面与所述源极接触设置，所述第二端面与所述电容接触设置；

位线，与所述漏极连接，所述位线与所述漏极之间的垂直距离小于所述电容与所述源极之间的垂直距离。

2.根据权利要求1所述的存储单元结构，其特征在于，所述导电插塞包括：

第一导电通道，具有所述第一端面以及与所述第一端面相对的第三端面；

第二导电通道，具有所述第二端面以及与所述第二端面相对的第四端面，

所述第三端面与所述第四端面接触，且所述第三端面的尺寸大于或等于所述第四端面的尺寸。

3.根据权利要求1或2所述的存储单元结构，其特征在于，所述存储单元结构还包括与所述电容连接的板线，所述板线沿平行于所述衬底的第一方向延伸。

4.根据权利要求3所述的存储单元结构，其特征在于，所述位线包括：

第一导电部，沿垂直于所述第一方向的第二方向延伸；

第二导电部，与所述第一导电部连接，所述第二导电部在所述衬底上的正投影分别与所述源极和所述漏极部分重叠。

5.根据权利要求4所述的存储单元结构，其特征在于，所述第二导电部包括：

第一连接部，所述第一连接部在所述衬底上的正投影与所述源极部分重叠；

第二连接部，沿第三方向延伸，所述第三方向与所述第二方向之间的夹角为钝角，且所述第一连接部通过所述第二连接部与所述第一导电部连接。

6.根据权利要求5所述的存储单元结构，其特征在于，所述存储单元结构还包括：

第三导电通道，设置于所述第二导电部与所述漏极之间，所述位线通过所述第三导电通道与所述漏极连接。

7.一种权利要求1至6中任一项所述的存储单元结构的制作方法，其特征在于，包括以下步骤：

提供表面具有选择开关晶体管的衬底，所述选择开关晶体管具有源极和漏极；

在所述衬底上形成与所述漏极连接的位线；

在所述衬底上形成导电插塞，所述导电插塞沿远离所述衬底的方向延伸，且所述导电插塞具有第一端面和第二端面，所述第一端面与所述源极接触设置；

在所述衬底上形成与所述第二端面接触的电容，所述电容与所述源极之间的垂直距离大于所述位线与所述漏极之间的垂直距离。

8.根据权利要求7所述的制作方法，其特征在于，形成所述导电插塞的步骤包括：

形成覆盖所述衬底的第一层间介质层；

形成贯穿所述第一层间介质层至所述源极的第一导电通道，所述第一导电通道具有所述第一端面以及与所述第一端面相对的第三端面；

形成覆盖所述第一层间介质层的第二层间介质层；

形成贯穿所述第二层间介质层至所述第三端面的第二导电通道。

9.根据权利要求8所述的制作方法，其特征在于，形成所述位线的步骤包括：

形成贯穿所述第一层间介质层至所述漏极的第三导电通道；

在所述第一层间介质层上形成所述位线，以使所述位线通过所述第三导电通道与所述漏极连接。

10.根据权利要求9所述的制作方法，其特征在于，形成所述第一导电通道和所述第三导电通道的步骤包括：

刻蚀所述第一层间介质层，以同时形成贯穿至所述源极的第一通孔以及贯穿至所述漏极的第二通孔；

在所述第一通孔和所述第二通孔中填充导电材料，以形成所述第一导电通道和所述第三导电通道。

11.根据权利要求10所述的制作方法，其特征在于，形成所述电容的步骤包括：

在所述第二层间介质层上顺序形成层叠的第一电极层、电容介质层和第二电极层；

对所述电容介质层进行退火处理，以形成铁电层。

12.根据权利要求7所述的制作方法，其特征在于，所述制作方法还包括以下步骤：

形成覆盖所述电容的第三层间介质层；

形成贯穿所述第三层间介质层至所述电容的第四导电通道；

在所述第三层间介质层上形成板线，以使所述板线通过所述第四导电通道与所述电容连接。

13.一种存储阵列结构，包括阵列排布的多个存储单元结构，其特征在于，所述存储单元结构为权利要求1至6中任一项所述的存储单元结构，或所述存储单元结构由权利要求7至12中任一项所述的存储单元结构的制作方法制备而成，其中，位于同一列的所述存储单元结构中选择开关晶体管的漏极与相同位线电连接，位于同一行的所述选择开关晶体管的栅极与相同字线电连接。

14.一种存储阵列结构的制备方法，其特征在于，包括以下步骤：

采用权利要求7至12中任一项所述的存储单元结构的制作方法，制备阵列排布的多个存储单元结构。