JPH01130572A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH01130572A JPH01130572A JP28858487A JP28858487A JPH01130572A JP H01130572 A JPH01130572 A JP H01130572A JP 28858487 A JP28858487 A JP 28858487A JP 28858487 A JP28858487 A JP 28858487A JP H01130572 A JPH01130572 A JP H01130572A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＧａＡｓ半導体装置の製造方法に係り、特にＧ
ａＡｓ ＭＥ Ｓ Ｆ Ｅ Ｔ及びこれらを用いた集積
回路高性能化に好適なＧ ａ Ａ ｓ半導体装置の製造
方法に関する。
ａＡｓ ＭＥ Ｓ Ｆ Ｅ Ｔ及びこれらを用いた集積
回路高性能化に好適なＧ ａ Ａ ｓ半導体装置の製造
方法に関する。
［従来の技術］
ＧａＡｓＭＥＳＦＥＴは従来、高耐熱ゲート金属を用い
、これをマスクに低抵抗層をイオン打込みとアニールで
形成したり、あるいはＭＯ−ＶＰＥ（有機メタル系気相
成長）法による選択成長技術によって低抵抗層を形成し
たりするセルファライン技術に、よって高性能化をはか
っていた。これらについては例えば、ジャパニーズ ジ
ャーナルオブ アプライド フィジックス ２３．メイ
（１９８４）第Ｌ３４２頁から第Ｌ３４５頁（Ｊａｐａ
ｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐ
ｈｙｓｉｃｓ。
、これをマスクに低抵抗層をイオン打込みとアニールで
形成したり、あるいはＭＯ−ＶＰＥ（有機メタル系気相
成長）法による選択成長技術によって低抵抗層を形成し
たりするセルファライン技術に、よって高性能化をはか
っていた。これらについては例えば、ジャパニーズ ジ
ャーナルオブ アプライド フィジックス ２３．メイ
（１９８４）第Ｌ３４２頁から第Ｌ３４５頁（Ｊａｐａ
ｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐ
ｈｙｓｉｃｓ。
２３、 Ｍａｙ （１９８４） ｐｐＬ３４２−３４５
）で述べられている。
）で述べられている。
［発明が解決しよ、うとする問題点］
上記従来技術では、低抵抗層をＭＯ−ＶＰＥ法で形成す
る方法の方が■低抵抗化ができる、■処理温度が７００
℃以下と低い、■短ゲート効果が少ない、などの長所が
あった。しかし選択成長の本質的な問題点として、成長
前の試料表面処理の影響をうけ易く、また選択成長部分
のエツジ部は異常成長、異常特性が生じ易く、これがＦ
ＥＴの素子特性を劣化させる要因となっていた。ＦＥＴ
を多数個、集積した回路では、素子のサイズによって上
記の問題が生じ、これが歩留りを低下させる主な要因と
なっていた。本発明の目的は、ＭＯ−ＶＰＥやＭＢＥに
よる結晶成長法の方がイオン打込み法より低抵抗化でき
るという長所を生かして、高性能のＧａＡｓＭ Ｅ Ｓ
Ｆ Ｅ Ｔを多数個含むデバイスを再現性良く製作で
きる製造方法を提供することにある。
る方法の方が■低抵抗化ができる、■処理温度が７００
℃以下と低い、■短ゲート効果が少ない、などの長所が
あった。しかし選択成長の本質的な問題点として、成長
前の試料表面処理の影響をうけ易く、また選択成長部分
のエツジ部は異常成長、異常特性が生じ易く、これがＦ
ＥＴの素子特性を劣化させる要因となっていた。ＦＥＴ
を多数個、集積した回路では、素子のサイズによって上
記の問題が生じ、これが歩留りを低下させる主な要因と
なっていた。本発明の目的は、ＭＯ−ＶＰＥやＭＢＥに
よる結晶成長法の方がイオン打込み法より低抵抗化でき
るという長所を生かして、高性能のＧａＡｓＭ Ｅ Ｓ
Ｆ Ｅ Ｔを多数個含むデバイスを再現性良く製作で
きる製造方法を提供することにある。
［問題点を解決するための手段］
上記目的は以下に述べる技術手段により達成できる。
あらかじめｎ形能動層を形成したＧａＡｓ基板結晶の全
面に、ＭＯ−ＶＰＥ法あるいはＭＢＥ（Ｍｏｌｅｃｕｌ
ａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法によりまずＡＩｔ
ＧａＡｓ層、つづいてＧａＡｓ層の二層構造を基本とす
る低抵抗層を形成する。次にこの低抵抗層のゲートと周
辺の領域を除去し、ソースとドレイン領域だけに上記低
抵抗層を形成することにより達成できる。
面に、ＭＯ−ＶＰＥ法あるいはＭＢＥ（Ｍｏｌｅｃｕｌ
ａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法によりまずＡＩｔ
ＧａＡｓ層、つづいてＧａＡｓ層の二層構造を基本とす
る低抵抗層を形成する。次にこの低抵抗層のゲートと周
辺の領域を除去し、ソースとドレイン領域だけに上記低
抵抗層を形成することにより達成できる。
［作用］
第１図を用いて本発明の詳細な説明する。能動層２上面
に形成した低抵抗層４，５は直列抵抗の低減に寄与し、
かつ短チヤネル効果の改善に効果的である。この低抵抗
層はｎ”−ＡｌＧａＡｓ層４とｎ”−ＧａＡｓ層５から
構成されているので、お互の膜はエツチングに対して選
択性があり、垂直に近い断面形状を得ることができる。
に形成した低抵抗層４，５は直列抵抗の低減に寄与し、
かつ短チヤネル効果の改善に効果的である。この低抵抗
層はｎ”−ＡｌＧａＡｓ層４とｎ”−ＧａＡｓ層５から
構成されているので、お互の膜はエツチングに対して選
択性があり、垂直に近い断面形状を得ることができる。
この低抵抗層の側壁に設けた５ｉＣ）２膜７はゲート電
極６と低抵抗層４，５の接触を防ぎ、ゲート耐圧の向上
およびセルファラインされたゲート電極の形成に効果的
である。
極６と低抵抗層４，５の接触を防ぎ、ゲート耐圧の向上
およびセルファラインされたゲート電極の形成に効果的
である。
［実施例］
以下、本発明の一実施例を第２図（ａ）〜第２図（６）
のＧａＡｓ・ＭＥＳＦＥＴの製造工程の素子断面図によ
り説明する。半絶縁性ＧａＡｓ基板１の表面にまず約５
０ｎｍの膜厚をもつ、低抵抗層ＡｌＧａＡｓ層４１をエ
ピタキシャル成長させる。つづいて、ウェハの所望の位
置にホトレジスト２００でパターニングして、これをイ
オン打込みのマスクとして、ＭｇとＳｉイオン３００，
３０１をそれぞれ打込む、これによってＧａＡｓ基板１
の内部にｐ形の埋込み層３とｎ形能動層２を部分的に形
成する（第２１３！Ｉ（ａ）） 、この場合、ＭｇとＳ
ｉはそれぞれｐ形とｎ形の不純物として働き、ｐ形埋込
み層３はＦＥＴの性能を向上させるために入れたもので
、通常は用いなくてもよい場合もある。つづいてホトレ
ジスト２００を除去後、ＳｉＯ□をキャップ膜として形
成してアニールを〜８００℃の温度で行ない、上述のＭ
ｇとＳｉイオンをキャリアとして活性化をする。この後
５ｉ０２膜を除去して、低抵抗のＡｌＧａＡｓ層４１の
表面をわずかに削ったのち、この表面に重ねて、ＡｌＧ
ａＡｓ４２を約１０ｎｍとＧａＡｓ５を約３００ｎｍの
厚さに連続成長する（第２図（ｂ））、ＡｌＧａＡｓ層
４とＧａＡｓ層５はどちらも約１０ ” ｃ ｍ−３以
上のキャリア濃度をもつｎ形像抵抗のオーミック層であ
る。
のＧａＡｓ・ＭＥＳＦＥＴの製造工程の素子断面図によ
り説明する。半絶縁性ＧａＡｓ基板１の表面にまず約５
０ｎｍの膜厚をもつ、低抵抗層ＡｌＧａＡｓ層４１をエ
ピタキシャル成長させる。つづいて、ウェハの所望の位
置にホトレジスト２００でパターニングして、これをイ
オン打込みのマスクとして、ＭｇとＳｉイオン３００，
３０１をそれぞれ打込む、これによってＧａＡｓ基板１
の内部にｐ形の埋込み層３とｎ形能動層２を部分的に形
成する（第２１３！Ｉ（ａ）） 、この場合、ＭｇとＳ
ｉはそれぞれｐ形とｎ形の不純物として働き、ｐ形埋込
み層３はＦＥＴの性能を向上させるために入れたもので
、通常は用いなくてもよい場合もある。つづいてホトレ
ジスト２００を除去後、ＳｉＯ□をキャップ膜として形
成してアニールを〜８００℃の温度で行ない、上述のＭ
ｇとＳｉイオンをキャリアとして活性化をする。この後
５ｉ０２膜を除去して、低抵抗のＡｌＧａＡｓ層４１の
表面をわずかに削ったのち、この表面に重ねて、ＡｌＧ
ａＡｓ４２を約１０ｎｍとＧａＡｓ５を約３００ｎｍの
厚さに連続成長する（第２図（ｂ））、ＡｌＧａＡｓ層
４とＧａＡｓ層５はどちらも約１０ ” ｃ ｍ−３以
上のキャリア濃度をもつｎ形像抵抗のオーミック層であ
る。
この後、ホトレジスト２１０をマスクにして不用のＧａ
Ａｓ層５とＡｌＧａＡｓ層４を以下の方法で除去する。
Ａｓ層５とＡｌＧａＡｓ層４を以下の方法で除去する。
つまり、まず不用のＧａＡｓはＣＱ素のガスを用いた異
方性ドライエツチングで削り、ＡＱＧ ａ Ａ ｓ表面
で止める。このエツチング条件ではＡＮＧａＡｓはほと
んど削れぬために可能である。
方性ドライエツチングで削り、ＡＱＧ ａ Ａ ｓ表面
で止める。このエツチング条件ではＡＮＧａＡｓはほと
んど削れぬために可能である。
つづいて、今度はＧａＡｓがほとんど削れぬウェットエ
ツチング液（ＨＦ＋Ｈ２０系）でＡ Ｑ ＧａＡｓを削
り、イオン打−込みで作ったｎ形能動Ｊ！１２の表面を
出す（第２図（Ｃ））。つづいてホトレジスト２１０を
残したまま、低温で５ｉ０２系の膜を約３００ｎｍの厚
さに被着したあと異方性エツチングどＳｊＯ□の側壁７
を形成する。つづいて、ホトレジスト２１０をまだ残し
たまま、ゲート部だけを露出したホトレジストマスクを
形成したのち、ショットキ形接合となる金属（例えばＡ
Ｑ、Ｔｉ。
ツチング液（ＨＦ＋Ｈ２０系）でＡ Ｑ ＧａＡｓを削
り、イオン打−込みで作ったｎ形能動Ｊ！１２の表面を
出す（第２図（Ｃ））。つづいてホトレジスト２１０を
残したまま、低温で５ｉ０２系の膜を約３００ｎｍの厚
さに被着したあと異方性エツチングどＳｊＯ□の側壁７
を形成する。つづいて、ホトレジスト２１０をまだ残し
たまま、ゲート部だけを露出したホトレジストマスクを
形成したのち、ショットキ形接合となる金属（例えばＡ
Ｑ、Ｔｉ。
Ｍｏ、Ｗ、ＷＳｉ）（など）を被着してリフトオフ法に
より不用の金属を除去してゲート電極６を形成する（第
２図（ｄ））。ＳｉＯ３側壁７はゲート電極６が低抵抗
層４，５と接触するのをさけるために設けたものである
。つづいてＳｉＯ□ｌｌｌ８を約３００ｎｍの厚さに被
着して、ソース電極９とドレイン電１１０をＡｕＧｅ系
オーミック金属で形成し、ＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ
Ｔの構造を得る（第２図（ｅ））。
より不用の金属を除去してゲート電極６を形成する（第
２図（ｄ））。ＳｉＯ３側壁７はゲート電極６が低抵抗
層４，５と接触するのをさけるために設けたものである
。つづいてＳｉＯ□ｌｌｌ８を約３００ｎｍの厚さに被
着して、ソース電極９とドレイン電１１０をＡｕＧｅ系
オーミック金属で形成し、ＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ
Ｔの構造を得る（第２図（ｅ））。
次に本発明の他の実施例を第３図（ａ）および第３図（
ｂ）によって説明する０本実施例は第２図（ａ）〜第２
図（ｅ）で述べたものを基本としていて、変更された部
分のみを説明する。
ｂ）によって説明する０本実施例は第２図（ａ）〜第２
図（ｅ）で述べたものを基本としていて、変更された部
分のみを説明する。
第２図（ｃ）に於て、ＧａＡｓ層５をドライエッチで加
工したのち、ＡｌＧａＡｓ層４を残したまま、Ｓｉｎｇ
の側壁７を設けている（第３図（ａ））、これは５ｉｎ
２を加工するドライエッチのダメージや削れを能動層２
へ直接影響させぬよう、Ａ Ｑ ＧａＡｓ４を残した。
工したのち、ＡｌＧａＡｓ層４を残したまま、Ｓｉｎｇ
の側壁７を設けている（第３図（ａ））、これは５ｉｎ
２を加工するドライエッチのダメージや削れを能動層２
へ直接影響させぬよう、Ａ Ｑ ＧａＡｓ４を残した。
つづいてＡｌＧａＡｓ４をウェットエッチで除去したの
ち、スパッタによってＭｏ。
ち、スパッタによってＭｏ。
Ｗあるいはこれらのシリサイド金属を被着した。
つづいてゲート電極に相当するホトレジストパターン２
２０を形成後、不用のメタルをドライエッチで除去しゲ
ート電動６０を形成した（第３図（ｂ））。
２０を形成後、不用のメタルをドライエッチで除去しゲ
ート電動６０を形成した（第３図（ｂ））。
以上、実施例で詳しく述べたが、本発明の趣旨から、５
ｉ０２の側壁は必須の工程ではなく、例えばホトレジス
トをマスクとしたＧａＡｓ層のサイドエッチによってゲ
ート電極とｎ”ＧａＡｓおよびＡｌＧａＡｓの接触をさ
けることは可能である。また、ソース・ドレイン電極の
下部に相当する基板に高濃度のイオン打込みによって低
抵抗層をあらかじめ形成しておいても、本発明の趣旨を
逸脱するものではない。
ｉ０２の側壁は必須の工程ではなく、例えばホトレジス
トをマスクとしたＧａＡｓ層のサイドエッチによってゲ
ート電極とｎ”ＧａＡｓおよびＡｌＧａＡｓの接触をさ
けることは可能である。また、ソース・ドレイン電極の
下部に相当する基板に高濃度のイオン打込みによって低
抵抗層をあらかじめ形成しておいても、本発明の趣旨を
逸脱するものではない。
［発明の効果］
本発明によれば、低抵抗の結晶成長層を再現性良く形成
することができるので、ウェーハ面内にわたってＦＥＴ
素子特性を均一にかつ高性能化できる。
することができるので、ウェーハ面内にわたってＦＥＴ
素子特性を均一にかつ高性能化できる。
第１図は本発明の説明のためのＧａＡｓＦＥＴ素子構造
の断面図、第２図（ａ）〜第２図（ｅ）は本発明の一実
施例のＦＥＴの製造工程断面図、第３図（ａ）および第
３図（ｂ）は本発明の他の実施例のＦＥＴの製造工程断
面図である。 １・・・半絶縁性基板結晶、２・・・ｎ形能動層、３・
・・ｐ型埋込み層、４．４’Ｌ＋４２−ｎ” −ＡｌＧ
ａＡｓ層、５−ｎ”−ＧａＡｓ層、７−８ｉＯ，ｚの側
壁、６゜６０・・・ゲート電極、９・・・ソース電極、
１０・・・ドレイン電極、３００・・・Ｍｇイオン、３
０１・・・Ｓｉイオン。
の断面図、第２図（ａ）〜第２図（ｅ）は本発明の一実
施例のＦＥＴの製造工程断面図、第３図（ａ）および第
３図（ｂ）は本発明の他の実施例のＦＥＴの製造工程断
面図である。 １・・・半絶縁性基板結晶、２・・・ｎ形能動層、３・
・・ｐ型埋込み層、４．４’Ｌ＋４２−ｎ” −ＡｌＧ
ａＡｓ層、５−ｎ”−ＧａＡｓ層、７−８ｉＯ，ｚの側
壁、６゜６０・・・ゲート電極、９・・・ソース電極、
１０・・・ドレイン電極、３００・・・Ｍｇイオン、３
０１・・・Ｓｉイオン。
Claims (1)
- 【特許請求の範囲】 １、半絶縁性ＧａＡｓ半導体の基板結晶にｎ形能動層を
形成する工程と、上記半導体結晶の表面に少なくともま
ずＡｌＧａＡｓ層とつづいてＧａＡｓ層から成る低抵抗
層を結晶成長する工程と、上記低抵抗層の一部をＧａＡ
ｓとＡｌＧａＡｓをそれぞれ選択的にエッチングする工
程と、現われたｎ形能動層の表面にショットキ接合を形
成するようにゲート電極を形成する工程と、上記低抵抗
層の表面にソース・ドレイン電極を設ける工程を有する
ことを特徴とする化合物半導体装置の製造方法。 ２、上記ｎ形能動層は上記半絶縁性ＧａＡｓ半導体の基
板結晶面に形成した低抵抗のＡｌＧａＡｓ層を通してイ
オン打込み法により形成する特許請求の範囲第１項記載
の化合物半導体装置の製造方法。 ３、上記ＧａＡｓとＡｌＧａＡｓをそれぞれ選択的にエ
ッチする工程において、上記ＧａＡｓのエッチと上記Ａ
ｌＧａＡｓのエッチの間に上記ＧａＡｓのエッチ側壁部
に電気的絶縁物からなる側壁を形成する工程を有してい
る特許請求の範囲第１項記載の化合物半導体装置の製造
方法。 ４、上記ＧａＡｓとＡｌＧａＡｓをそれぞれ選択的にエ
ッチする工程と上記ゲート電極を形成する工程との間に
、上記ＧａＡｓおよび上記ＡｌＧａＡｓのエッチ側壁部
に電気的絶縁物からなる側壁を形成する工程を有してい
る特許請求の範囲第１項記載の化合物半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28858487A JPH01130572A (ja) | 1987-11-17 | 1987-11-17 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28858487A JPH01130572A (ja) | 1987-11-17 | 1987-11-17 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01130572A true JPH01130572A (ja) | 1989-05-23 |
| JPH0543292B2 JPH0543292B2 (ja) | 1993-07-01 |
Family
ID=17732161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28858487A Granted JPH01130572A (ja) | 1987-11-17 | 1987-11-17 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01130572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8964162B2 (en) | 2009-03-27 | 2015-02-24 | Carl Zeiss Smt Gmbh | Optical assembly |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180186A (en) * | 1981-04-30 | 1982-11-06 | Fujitsu Ltd | Semiconductor device and manufacturing method therefor |
| JPS57193069A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Semiconductor device |
| JPS5961919A (ja) * | 1982-10-01 | 1984-04-09 | Hitachi Ltd | 薄膜の製造方法 |
| JPS62169483A (ja) * | 1986-01-22 | 1987-07-25 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタの構造及び製造方法 |
-
1987
- 1987-11-17 JP JP28858487A patent/JPH01130572A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180186A (en) * | 1981-04-30 | 1982-11-06 | Fujitsu Ltd | Semiconductor device and manufacturing method therefor |
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| US8964162B2 (en) | 2009-03-27 | 2015-02-24 | Carl Zeiss Smt Gmbh | Optical assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0543292B2 (ja) | 1993-07-01 |
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