JPH02232940A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02232940A JPH02232940A JP5341989A JP5341989A JPH02232940A JP H02232940 A JPH02232940 A JP H02232940A JP 5341989 A JP5341989 A JP 5341989A JP 5341989 A JP5341989 A JP 5341989A JP H02232940 A JPH02232940 A JP H02232940A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法、特にガリウムヒ素シ
ッットキー障壁接合ゲート型電界効果トランジスタの製
造方法に関する。
ッットキー障壁接合ゲート型電界効果トランジスタの製
造方法に関する。
ガリウムヒ素ショットキー障壁接合ゲート型電界効果ト
ランジスタ（以後ＧａＡｓ −ＭＥＳＦＥＴと記す）は
高速動作が可能であり、マイクロ波，ミリ波帯素子とし
て重要である。また特に、駆動素子としてノーマリオフ
型のＧａＡｓ −ＭＥＳＦＥＴを用いると、消費電力も
少なくて済むという利点を持つため、大規模な集積回路
では有利となり現在開発が進められている。ノーマリオ
フ型のＧａＡｓ−ＭＥＳＦＥＴの高性能化には、ゲート
電極とソース電極およびドレイン電極との間の表面空乏
層の影響を抑え、ソース抵抗およびドレイン抵抗を小さ
くすること、さらにゲート電極自体の抵抗を小さくする
ことが重要である。
ランジスタ（以後ＧａＡｓ −ＭＥＳＦＥＴと記す）は
高速動作が可能であり、マイクロ波，ミリ波帯素子とし
て重要である。また特に、駆動素子としてノーマリオフ
型のＧａＡｓ −ＭＥＳＦＥＴを用いると、消費電力も
少なくて済むという利点を持つため、大規模な集積回路
では有利となり現在開発が進められている。ノーマリオ
フ型のＧａＡｓ−ＭＥＳＦＥＴの高性能化には、ゲート
電極とソース電極およびドレイン電極との間の表面空乏
層の影響を抑え、ソース抵抗およびドレイン抵抗を小さ
くすること、さらにゲート電極自体の抵抗を小さくする
ことが重要である。
従来のＧａＡｓ−ＭＥＳＦＥＴは、例えば特願昭６２−
１２３７７５号明細書によれば、第２図（ａ）〜（ｆ）
の工程により製造されていた。
１２３７７５号明細書によれば、第２図（ａ）〜（ｆ）
の工程により製造されていた。
まず、第２図（ａ）に示すように、半絶縁性ＧａＡｓ基
板１上に、例えばキャリア濃度Ｉ ＸＩＯ”ｃｍ−’，
厚さ０．１μｍのｎ型ＧａＡｓ動作層５を形成する。
板１上に、例えばキャリア濃度Ｉ ＸＩＯ”ｃｍ−’，
厚さ０．１μｍのｎ型ＧａＡｓ動作層５を形成する。
次に、第２図（ｂ）に示すように、こ．のｎ型ＧａＡｓ
動作層５上にこのｎ型ＧａＡｓ動作層５とショットキー
接合を形成する高融点金属のシリサイド（例えばタング
ステンシリサイド）層２を形成する。
動作層５上にこのｎ型ＧａＡｓ動作層５とショットキー
接合を形成する高融点金属のシリサイド（例えばタング
ステンシリサイド）層２を形成する。
次に、第２図（Ｃ）に示すように、高融点金属のシリサ
イド層２をマスクとしてＳｔ＋をイオン注入し、窒化ケ
イ素膜で覆って熱処理．活性化した後、窒化ケイ素膜を
除去しｎ型ＧａＡｓ動作層５より少しだけキャリア濃度
の高い導電領域５ａ，６ｂを形成する。この導電領域６
ａ，６ｂのキャリア濃度をあまり高くしないのは短チャ
ネル効果を抑制するためである。
イド層２をマスクとしてＳｔ＋をイオン注入し、窒化ケ
イ素膜で覆って熱処理．活性化した後、窒化ケイ素膜を
除去しｎ型ＧａＡｓ動作層５より少しだけキャリア濃度
の高い導電領域５ａ，６ｂを形成する。この導電領域６
ａ，６ｂのキャリア濃度をあまり高くしないのは短チャ
ネル効果を抑制するためである。
次に、第２図（ｄ）に示すように、酸化ケイ素膜を形成
した後、リアクティブイオンエッチング法により酸化ケ
イ素膜を異方性エッチングし、高融点金属のシリサイド
層２の近傍にのみ酸化ケイ素膜を残して側壁８を形成す
る。
した後、リアクティブイオンエッチング法により酸化ケ
イ素膜を異方性エッチングし、高融点金属のシリサイド
層２の近傍にのみ酸化ケイ素膜を残して側壁８を形成す
る。
次に、第２図（ｅ）に示すように、ｎ型ＧａＡＳ導電領
域６ａ，６ｂ上にのみ、例えばＭＯＣＶＤ法を用いて高
濃度ｎ型Ｇａ，Ａｓ層７ａ−，７ｂを選択的にエピタキ
シャル成長させる。
域６ａ，６ｂ上にのみ、例えばＭＯＣＶＤ法を用いて高
濃度ｎ型Ｇａ，Ａｓ層７ａ−，７ｂを選択的にエピタキ
シャル成長させる。
最後に、第２図（ｆ）に示すように、全面にオーム性電
極用金属膜として金−ゲルマニウム合金およびニッケル
（以後ＡｕＧｅ／Ｎｉと記す）を真空蒸着した後、パタ
ーニングし、熱処理することによってＡｕＣｅ／Ｎｆを
合金化し、高濃度ｎ型Ｇ．ａＡｓ層７ａ，Ｔｂ上にオー
ム性電極のソース電極３およびドレイン電極４を形成す
る。
極用金属膜として金−ゲルマニウム合金およびニッケル
（以後ＡｕＧｅ／Ｎｉと記す）を真空蒸着した後、パタ
ーニングし、熱処理することによってＡｕＣｅ／Ｎｆを
合金化し、高濃度ｎ型Ｇ．ａＡｓ層７ａ，Ｔｂ上にオー
ム性電極のソース電極３およびドレイン電極４を形成す
る。
上記従来方法では、オーム性のソースおよびドレイン電
極を得るためにＡｕＧｅ／Ｎｉの全面真空蒸着後バター
ニングし、熱処理するという複雑な工程を必要としてい
た。更にこの方法ではパターニング時にマスク余裕が必
要なことから、ソースおよびドレイン電極とゲート電極
との間に大きな間隔があいてしまい、この間の寄生抵抗
を減らすための対策が必要となる。寄生抵抗が大きいと
ＦＥＴ特性が悪化し、間隔のばらつき（寄生抵抗のばら
つき）による特性のばらつきも大きくなる。
極を得るためにＡｕＧｅ／Ｎｉの全面真空蒸着後バター
ニングし、熱処理するという複雑な工程を必要としてい
た。更にこの方法ではパターニング時にマスク余裕が必
要なことから、ソースおよびドレイン電極とゲート電極
との間に大きな間隔があいてしまい、この間の寄生抵抗
を減らすための対策が必要となる。寄生抵抗が大きいと
ＦＥＴ特性が悪化し、間隔のばらつき（寄生抵抗のばら
つき）による特性のばらつきも大きくなる。
上記従来方法ではこの寄生抵抗を減らし、また熱処理に
よる合金化後のコンタクト抵抗も十分低く抑えるために
、ソースおよびドレイン領域に高濃度ｎ型ＧａＡｓエピ
タキシャル成長層をゲート電極に近接して設けている。
よる合金化後のコンタクト抵抗も十分低く抑えるために
、ソースおよびドレイン領域に高濃度ｎ型ＧａＡｓエピ
タキシャル成長層をゲート電極に近接して設けている。
しかし、この高濃度層のシート抵抗を十分に低くするた
めには、例えば５．ＯＸ１０”ｃｍ−’以上の高い不純
物濃度でも、少なくとも２０００〜ａｏｏｏ人以上の厚
みが必要である。厚いとそれだけ成長時間が長くかかり
スループットは悪くなる。
めには、例えば５．ＯＸ１０”ｃｍ−’以上の高い不純
物濃度でも、少なくとも２０００〜ａｏｏｏ人以上の厚
みが必要である。厚いとそれだけ成長時間が長くかかり
スループットは悪くなる。
また上記従来方法では、ゲート電極に酸化ケイ素膜の側
壁を設け、これをマスクとして高濃度ｎ型ＧａＡｓＪｉ
を選択的にエピタキシャル成長していた。そのためエピ
タキシャル成長中の高温に耐えるゲート電極材料として
高融点金属のシリサイドを用いる必要があった。しかし
高融点金属のシリサイドは比較的抵抗が高く、そのため
ゲート抵抗が増大し高周波特性が悪化するという問題点
があった。これを改善するための試みとしては、ゲート
電極上に例えばＴ型Ａｕ電極を後工程で形成する方法が
あるが、プロセスが極めて複雑化してしまい問題となる
。
壁を設け、これをマスクとして高濃度ｎ型ＧａＡｓＪｉ
を選択的にエピタキシャル成長していた。そのためエピ
タキシャル成長中の高温に耐えるゲート電極材料として
高融点金属のシリサイドを用いる必要があった。しかし
高融点金属のシリサイドは比較的抵抗が高く、そのため
ゲート抵抗が増大し高周波特性が悪化するという問題点
があった。これを改善するための試みとしては、ゲート
電極上に例えばＴ型Ａｕ電極を後工程で形成する方法が
あるが、プロセスが極めて複雑化してしまい問題となる
。
本発明の目的はこのような従来技術の欠点を克服し、寄
生抵抗が極めて低く、プロセスの簡略なガリウムヒ素シ
ョットキー障壁接合ゲート型電界効果トランジスタの製
造方法を提供することにある。
生抵抗が極めて低く、プロセスの簡略なガリウムヒ素シ
ョットキー障壁接合ゲート型電界効果トランジスタの製
造方法を提供することにある。
本発明のガイドヒ素ショットキー障壁接合ゲート型電界
効果トランジスタの製造方法は、半絶縁性ガリウムヒ素
基板上に設けられたｎ型ガリウムヒ素動作層の表面全面
に酸化ケイ素膜を形成した後、この酸化ケイ素膜にソー
スおよびドレイン領域の開口部を設ける工程と、 全面に窒化ケイ素膜を形成した後、異方性のドライエッ
チングによりエッチングし前記酸化ケイ素膜のソースお
よびドレイン領域開口部の周囲側壁にのみ窒化ケイ素膜
を残す工程と、 前記ソースおよびドレイン領域開口部上、すなわち前記
ｎ型ガリウムヒ素動作層露出表面上にのみｌ ＸＩＯ１
９ｃｍ−３以上の高濃度ｎ型ガリ．ウムヒ素層を選択的
にエピタキシャル成長させる工程と、ゲート６Ｕ域部分
の前記酸化ケイ素膜を除去して開口部を設ける工程と、 前記高濃度ｎ型ガリウムヒ素エピタキシャル層上とゲー
ト頷域開口部上にのみアルミニウム金属層あるいはアル
ミニウム金属の化合物層を選択的に成長させる工程とを
含むことを特徴とする。
効果トランジスタの製造方法は、半絶縁性ガリウムヒ素
基板上に設けられたｎ型ガリウムヒ素動作層の表面全面
に酸化ケイ素膜を形成した後、この酸化ケイ素膜にソー
スおよびドレイン領域の開口部を設ける工程と、 全面に窒化ケイ素膜を形成した後、異方性のドライエッ
チングによりエッチングし前記酸化ケイ素膜のソースお
よびドレイン領域開口部の周囲側壁にのみ窒化ケイ素膜
を残す工程と、 前記ソースおよびドレイン領域開口部上、すなわち前記
ｎ型ガリウムヒ素動作層露出表面上にのみｌ ＸＩＯ１
９ｃｍ−３以上の高濃度ｎ型ガリ．ウムヒ素層を選択的
にエピタキシャル成長させる工程と、ゲート６Ｕ域部分
の前記酸化ケイ素膜を除去して開口部を設ける工程と、 前記高濃度ｎ型ガリウムヒ素エピタキシャル層上とゲー
ト頷域開口部上にのみアルミニウム金属層あるいはアル
ミニウム金属の化合物層を選択的に成長させる工程とを
含むことを特徴とする。
本発明のガリウムヒ素ショットキー障壁接合ゲート型電
界効果トランジスタの製造方法によれば、高濃度ｎ型ガ
リウムヒ素エピタキシャル層上（ソースおよびドレイン
領域）およびｎ型ガリウムヒ素動作層露出表面上（ゲー
ト領域）にのみアルミニウム金属層あるいはアルミニウ
ム金属の化合物層を選択的に成長させる。そのためソー
スおよびドレイン電極とゲート電極とを近接してセルフ
・アラインで形成できる。さらに高濃度ｎ型ガリウムヒ
素層のキャリア濃度をｌ ＸＩＯ１９ｃｍ−”以上とす
るので、キャリアのトンネリング効果によってソースお
よびドレイン電極は熱処理による合金化をしなくてもオ
ーム性電極となる。
界効果トランジスタの製造方法によれば、高濃度ｎ型ガ
リウムヒ素エピタキシャル層上（ソースおよびドレイン
領域）およびｎ型ガリウムヒ素動作層露出表面上（ゲー
ト領域）にのみアルミニウム金属層あるいはアルミニウ
ム金属の化合物層を選択的に成長させる。そのためソー
スおよびドレイン電極とゲート電極とを近接してセルフ
・アラインで形成できる。さらに高濃度ｎ型ガリウムヒ
素層のキャリア濃度をｌ ＸＩＯ１９ｃｍ−”以上とす
るので、キャリアのトンネリング効果によってソースお
よびドレイン電極は熱処理による合金化をしなくてもオ
ーム性電極となる。
以上のように、本発明の製造方法によればプロセスの簡
略化が可能となる。また従来のように合金化処理の必要
がないため、さらに高濃度ｎ型ガリウムヒ素層上全面に
ソースまたはドレイン電極が形成されており、この高濃
度ｎ型層のシート抵抗は高くてもよいため、高濃度ｎ型
ガリウムヒ素層の厚みとしては数百人以下で十分で、成
長時間は短くてすみ、スループットを向上させることが
できる。
略化が可能となる。また従来のように合金化処理の必要
がないため、さらに高濃度ｎ型ガリウムヒ素層上全面に
ソースまたはドレイン電極が形成されており、この高濃
度ｎ型層のシート抵抗は高くてもよいため、高濃度ｎ型
ガリウムヒ素層の厚みとしては数百人以下で十分で、成
長時間は短くてすみ、スループットを向上させることが
できる。
また本発明の電界効果トランジスタの製造方法によれば
、ゲート電極の形成は、高温での高濃度ｎ型ガリウムヒ
素層の形成よりも後に行う。そのためゲート電極には耐
熱性くｉ属を用いる必要がなく、抵抗の低いアルミニウ
ムを用いることができるため、ゲート抵抗を極めて低く
抑えられる。
、ゲート電極の形成は、高温での高濃度ｎ型ガリウムヒ
素層の形成よりも後に行う。そのためゲート電極には耐
熱性くｉ属を用いる必要がなく、抵抗の低いアルミニウ
ムを用いることができるため、ゲート抵抗を極めて低く
抑えられる。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｇ）は本発明の一実施例を示す製造工
程の各段階における断面図である。
程の各段階における断面図である。
まず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ基
板１上に、例えばキャリア濃度ｌ×１０１７ｃｍ−”，
厚さ０．１μｍのｎ型ＧａＡｓ動作Ｎ５を形成する。
板１上に、例えばキャリア濃度ｌ×１０１７ｃｍ−”，
厚さ０．１μｍのｎ型ＧａＡｓ動作Ｎ５を形成する。
次に、第１図（ｂ）に示すように、ｎ型ＧａＡＳ動作層
５の表面全面に例えば厚さ５０００人の酸化ケイ素膜を
形成後、ソースおよびドレイン領域の開口部を設け、酸
化ケイ素膜パターン１５を形成する。
５の表面全面に例えば厚さ５０００人の酸化ケイ素膜を
形成後、ソースおよびドレイン領域の開口部を設け、酸
化ケイ素膜パターン１５を形成する。
次に、第１図（Ｃ）に示すように、酸化ケイ素膜パター
ン１５をマスクとして例えばＳｔ＋を加速エネルギー５
０ｋｅＶ．ドーズ量６．ＯＸ１０目ｃｍ−”でイオン注
入して、ｎ型ＧａＡｓ動作層５より少しだけキャリア濃
度の高い導電領域６ａ，６ｂを形成する。この後、例え
ば厚さ３５００人の窒化ケイ素膜で覆い８００’Ｃ，
１５分間の熱処理を行い、イオン注入層であるところの
導電領域６ａ，６ｂを活性化する。この導電領域６ａ，
６ｂのキャリア濃度をあまり高くしないのは短チャネル
効果を抑制するためである。
ン１５をマスクとして例えばＳｔ＋を加速エネルギー５
０ｋｅＶ．ドーズ量６．ＯＸ１０目ｃｍ−”でイオン注
入して、ｎ型ＧａＡｓ動作層５より少しだけキャリア濃
度の高い導電領域６ａ，６ｂを形成する。この後、例え
ば厚さ３５００人の窒化ケイ素膜で覆い８００’Ｃ，
１５分間の熱処理を行い、イオン注入層であるところの
導電領域６ａ，６ｂを活性化する。この導電領域６ａ，
６ｂのキャリア濃度をあまり高くしないのは短チャネル
効果を抑制するためである。
次に、第１図（ｄ）に示すように、ＣＦ４ガスを用いた
りアクティブイオンエッチングにより窒化ケイ素膜を異
方性エッチングし、酸化ケイ素膜パターン１５の近傍に
のみ窒化ケイ素膜を残して側壁８を形成する。
りアクティブイオンエッチングにより窒化ケイ素膜を異
方性エッチングし、酸化ケイ素膜パターン１５の近傍に
のみ窒化ケイ素膜を残して側壁８を形成する。
次に、第１図（ｅ）に示すように、ｎ型ＧａＡＳ導電領
域６ａ，６ｂ上にのみ例えばキャリア濃度１．２Ｘ１０
ｌｑｃｍ−’，厚゜さ２００人の高濃度ｎ型ＧａＡｓ層
７ａ，７ｂを選択的にエピタキシャル成長させる。この
エピタキシャル成長層を形成する方法としては、例えば
トリメチルガリウム（ＴＭＧ）アルシ７（ＡＳＨ．），
セレン化水素（Ｈ＝Ｓｅ）を原料ガスとしたＭＯＣＶＤ
法を用いることができる。
域６ａ，６ｂ上にのみ例えばキャリア濃度１．２Ｘ１０
ｌｑｃｍ−’，厚゜さ２００人の高濃度ｎ型ＧａＡｓ層
７ａ，７ｂを選択的にエピタキシャル成長させる。この
エピタキシャル成長層を形成する方法としては、例えば
トリメチルガリウム（ＴＭＧ）アルシ７（ＡＳＨ．），
セレン化水素（Ｈ＝Ｓｅ）を原料ガスとしたＭＯＣＶＤ
法を用いることができる。
次に、第１図（ｆ）に示すように、ゲート領域部分の酸
化ケイ素膜パターン１５を除去して開口部を設け、さら
に第１図（ｇ）に示すように、高濃度ｎ型ＧａＡｓエピ
タキシャル層７ａ，７ｂ上およびゲート領域開口部に厚
さ４０００人のアノレミニウム金属層を選択的に成長さ
せる。この結果オーム性のソース電極１３およびドレイ
ン電極１４とショットキー性のゲート電極１２とが形成
される。このアルミニウム電極層を形成する方法として
は、例えばトリイソブチルアルミニウム（ＴＩＢＡ）や
、またはジエチルアルミニウムクロライド（ＤＥＡＺＣ
Ｚ）を原料ガスとしたＣＶＤ法を用いることができる。
化ケイ素膜パターン１５を除去して開口部を設け、さら
に第１図（ｇ）に示すように、高濃度ｎ型ＧａＡｓエピ
タキシャル層７ａ，７ｂ上およびゲート領域開口部に厚
さ４０００人のアノレミニウム金属層を選択的に成長さ
せる。この結果オーム性のソース電極１３およびドレイ
ン電極１４とショットキー性のゲート電極１２とが形成
される。このアルミニウム電極層を形成する方法として
は、例えばトリイソブチルアルミニウム（ＴＩＢＡ）や
、またはジエチルアルミニウムクロライド（ＤＥＡＺＣ
Ｚ）を原料ガスとしたＣＶＤ法を用いることができる。
また選択成長が可能で抵抗が十分低ければ、アルミニウ
ム金属の化合物層、例えばアルミニウムーシリコン合金
層を電極として用いてもよい。
ム金属の化合物層、例えばアルミニウムーシリコン合金
層を電極として用いてもよい。
なお、上記の一実施例では、高濃度ｎ型ＧａＡｓｋｉを
形成する方法としてＭＯＣＶＤ法を用いたが、選択的な
エピタキシャル成長と１．ＯＸＩＱ”ｃｍ−’以上の高
濃度ドーピングが可能な方法ならばよく、例えばハイド
ライド気相成長法でもよい。さらに原子層エピタキシャ
ル成長法を適用すれば、薄い膜を均一かつ再現性良く成
長できるため高い信頼性が得られる。
形成する方法としてＭＯＣＶＤ法を用いたが、選択的な
エピタキシャル成長と１．ＯＸＩＱ”ｃｍ−’以上の高
濃度ドーピングが可能な方法ならばよく、例えばハイド
ライド気相成長法でもよい。さらに原子層エピタキシャ
ル成長法を適用すれば、薄い膜を均一かつ再現性良く成
長できるため高い信頼性が得られる。
以上説明したように本発明の製造方法によれば、ソース
およびドレイン電極とゲート電極とを近接してセルフ・
アラインで形成でき、さらにソースおよびドレイン電極
はノンアロイでオーム性電極となるためプロセスの簡略
化が可能であり、またゲート電極には抵抗の低いアルミ
ニウムを用いることができるために寄生抵抗が極めて低
いガリウムヒ素ショットキー障壁接合ゲート型電界効果
トランジスタが得られる。
およびドレイン電極とゲート電極とを近接してセルフ・
アラインで形成でき、さらにソースおよびドレイン電極
はノンアロイでオーム性電極となるためプロセスの簡略
化が可能であり、またゲート電極には抵抗の低いアルミ
ニウムを用いることができるために寄生抵抗が極めて低
いガリウムヒ素ショットキー障壁接合ゲート型電界効果
トランジスタが得られる。
第１図は本発明の電界効果トランジスタの製造工程の各
段階における断面図、 第２図は従来の電界効果トランジスタの製造工程の各段
階における断面図である。 １・・・・・半絶縁性ＧａＡｓ基板 ２・・・・・高融点金属層 ３・・・・・ソース電極 ４・・・・・ドレイン電極 ５・・・・・ｎ型ＧａＡｓ動作層 ６ａ，６ｂ・導電領域 ７ａ，７ｂ・高濃度ｎ型ＧａＡｓ層 ８・・・・・側壁 １２・・・・・ゲー｝／ｌ電極 ｌ３・・・・・ソースＡｌ電極 １４・・・・・ドレインＡｌ電極 ｌ５・・・・・酸化ケイ素膜パターン （ｂ） （ｅ） （Ｃ） （ｆ） 代理人 弁理士 岩 佐 義 幸 第 １ 図
段階における断面図、 第２図は従来の電界効果トランジスタの製造工程の各段
階における断面図である。 １・・・・・半絶縁性ＧａＡｓ基板 ２・・・・・高融点金属層 ３・・・・・ソース電極 ４・・・・・ドレイン電極 ５・・・・・ｎ型ＧａＡｓ動作層 ６ａ，６ｂ・導電領域 ７ａ，７ｂ・高濃度ｎ型ＧａＡｓ層 ８・・・・・側壁 １２・・・・・ゲー｝／ｌ電極 ｌ３・・・・・ソースＡｌ電極 １４・・・・・ドレインＡｌ電極 ｌ５・・・・・酸化ケイ素膜パターン （ｂ） （ｅ） （Ｃ） （ｆ） 代理人 弁理士 岩 佐 義 幸 第 １ 図
Claims (1)
- （１）半絶縁性ガリウムヒ素基板上に設けられたｎ型ガ
リウムヒ素動作層の表面全面に酸化ケイ素膜を形成した
後、この酸化ケイ素膜にソースおよびドレイン領域の開
口部を設ける工程と、 全面に窒化ケイ素膜を形成した後、異方性のドライエッ
チングによりエッチングし前記酸化ケイ素膜のソースお
よびドレイン領域開口部の周囲側壁にのみ窒化ケイ素膜
を残す工程と、 前記ソースおよびドレイン領域開口部上、すなわち前記
ｎ型ガリウムヒ素動作層露出面上にのみ１×１０＾１＾
９ｃｍ＾−＾３以上の高濃度ｎ型ガリウムヒ素層を選択
的にエピタキシャル成長させる工程と、ゲート領域部分
の前記酸化ケイ素膜を除去して開口部を設ける工程と、 前記高濃度ｎ型ガリウムヒ素エピタキシャル層上とゲー
ト領域開口部上にのみアルミニウム金属層あるいはアル
ミニウム金属の化合物層を選択的に成長させる工程とを
含むことを特徴とするガリウムヒ素ショットキー障壁接
合ゲート型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5341989A JPH02232940A (ja) | 1989-03-06 | 1989-03-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5341989A JPH02232940A (ja) | 1989-03-06 | 1989-03-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02232940A true JPH02232940A (ja) | 1990-09-14 |
Family
ID=12942323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5341989A Pending JPH02232940A (ja) | 1989-03-06 | 1989-03-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02232940A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2694657A1 (fr) * | 1992-08-06 | 1994-02-11 | Mitsubishi Electric Corp | Dispositif à semiconducteurs et procédé de fabrication. |
-
1989
- 1989-03-06 JP JP5341989A patent/JPH02232940A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2694657A1 (fr) * | 1992-08-06 | 1994-02-11 | Mitsubishi Electric Corp | Dispositif à semiconducteurs et procédé de fabrication. |
| US5470767A (en) * | 1992-08-06 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Method of making field effect transistor |
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