JP2002176065A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002176065A JP2002176065A JP2000373947A JP2000373947A JP2002176065A JP 2002176065 A JP2002176065 A JP 2002176065A JP 2000373947 A JP2000373947 A JP 2000373947A JP 2000373947 A JP2000373947 A JP 2000373947A JP 2002176065 A JP2002176065 A JP 2002176065A
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Abstract
(57)【要約】
【課題】 半導体装置の製造方法に関し、ドライ・エッ
チング法を適用してゲート・リセスを形成するに際し、
エッチング停止層を用いることなくゲート・リセス深さ
を制御できるようにし、そして、プラズマが半導体層に
与えるダメージを低減できるようにする。 【解決手段】 ゲート・リセス形成予定部のキャップ層
２５の表面に電気陰性度が大きい元素であるフッ素を吸
着させ、水洗処理を行ってフッ素吸着領域に酸化層を生
成させ且つそれを除去することに依ってゲート・リセス
２５Ａを形成し、しかる後、ゲート・リセス２５Ａにゲ
ート電極３１を形成する。
チング法を適用してゲート・リセスを形成するに際し、
エッチング停止層を用いることなくゲート・リセス深さ
を制御できるようにし、そして、プラズマが半導体層に
与えるダメージを低減できるようにする。 【解決手段】 ゲート・リセス形成予定部のキャップ層
２５の表面に電気陰性度が大きい元素であるフッ素を吸
着させ、水洗処理を行ってフッ素吸着領域に酸化層を生
成させ且つそれを除去することに依ってゲート・リセス
２５Ａを形成し、しかる後、ゲート・リセス２５Ａにゲ
ート電極３１を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体を材
料とし、ゲート部にリセス構造をもつトランジスタ、例
えばＨＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉ
ｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）或いはＭＥＳＦＥＴ
（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌ
ｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）などを含む
半導体装置を製造する方法の改良に関する。
料とし、ゲート部にリセス構造をもつトランジスタ、例
えばＨＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉ
ｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）或いはＭＥＳＦＥＴ
（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌ
ｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）などを含む
半導体装置を製造する方法の改良に関する。
【０００２】
【従来の技術】ＧａＡｓ、ＩｎＰなどの化合物半導体を
材料としたＨＥＭＴやＭＥＳＦＥＴなどのトランジスタ
は、高周波に於ける増幅素子、或いは、超高速集積回路
を構成する素子として使用されている。
材料としたＨＥＭＴやＭＥＳＦＥＴなどのトランジスタ
は、高周波に於ける増幅素子、或いは、超高速集積回路
を構成する素子として使用されている。
【０００３】一般に、このような素子に於けるしきい値
電圧Ｖthを制御するには、ゲート部にリセス構造を適用
し、ゲート電極の接触面とチャネル層との間の距離を選
択することでしきい値電圧Ｖthを制御することが行われ
ている。
電圧Ｖthを制御するには、ゲート部にリセス構造を適用
し、ゲート電極の接触面とチャネル層との間の距離を選
択することでしきい値電圧Ｖthを制御することが行われ
ている。
【０００４】図１１は標準的なＩｎＰ系ＨＥＭＴを表す
要部切断側面図であり、図に於いて、１はＩｎＰ基板、
２はｉ−ＩｎＧａＡｓチャネル層、３はｎ−ＩｎＡｌＡ
ｓ電子供給層、４はｎ−ＩｎＧａＡｓキャップ層、５は
ｉ−ＩｎＡｌＡｓエッチング停止層、６はｎ−ＩｎＧａ
Ａｓキャップ層、６Ａはゲート・リセス、７はソース電
極、８はドレイン電極、９はゲート電極をそれぞれ示し
ている。
要部切断側面図であり、図に於いて、１はＩｎＰ基板、
２はｉ−ＩｎＧａＡｓチャネル層、３はｎ−ＩｎＡｌＡ
ｓ電子供給層、４はｎ−ＩｎＧａＡｓキャップ層、５は
ｉ−ＩｎＡｌＡｓエッチング停止層、６はｎ−ＩｎＧａ
Ａｓキャップ層、６Ａはゲート・リセス、７はソース電
極、８はドレイン電極、９はゲート電極をそれぞれ示し
ている。
【０００５】図から判るように、ｎ−ＩｎＧａＡｓキャ
ップ層４とｎ−ＩｎＧａＡｓキャップ層６との間には所
望のしきい値電圧Ｖthを実現させる位置にｉ−ＩｎＡｌ
Ａｓエッチング停止層５が介挿され、ｎ−ＩｎＧａＡｓ
キャップ層６のゲート部に対応する箇所を選択的にエッ
チングし、そのエッチングをｉ−ＩｎＡｌＡｓエッチン
グ停止層５に依って自動的に停止させることでゲート・
リセス６Ａを形成している。
ップ層４とｎ−ＩｎＧａＡｓキャップ層６との間には所
望のしきい値電圧Ｖthを実現させる位置にｉ−ＩｎＡｌ
Ａｓエッチング停止層５が介挿され、ｎ−ＩｎＧａＡｓ
キャップ層６のゲート部に対応する箇所を選択的にエッ
チングし、そのエッチングをｉ−ＩｎＡｌＡｓエッチン
グ停止層５に依って自動的に停止させることでゲート・
リセス６Ａを形成している。
【０００６】前記図１１について説明したゲート・リセ
ス６Ａの作製方法では、半導体装置を構成するエピタキ
シャル成長半導体層の積層体中にエッチング停止層５を
挿入するなど複雑な構造を採る必要があり、従って、当
然のことながら製造工程も複雑になると共に高コストに
なる旨の問題がある。
ス６Ａの作製方法では、半導体装置を構成するエピタキ
シャル成長半導体層の積層体中にエッチング停止層５を
挿入するなど複雑な構造を採る必要があり、従って、当
然のことながら製造工程も複雑になると共に高コストに
なる旨の問題がある。
【０００７】また、ｎ−ＩｎＧａＡｓキャップ層６の選
択エッチングを行う技法としてドライ・エッチング法を
採用した場合、それに依るダメージでデバイス特性が劣
化する旨の問題も起こる。
択エッチングを行う技法としてドライ・エッチング法を
採用した場合、それに依るダメージでデバイス特性が劣
化する旨の問題も起こる。
【０００８】例えば、ＩｎＡｌＡｓエッチング停止層を
用い、ＢＣｌ3 ／ＳＦ6 混合ガスをエッチング・ガスと
してＩｎＧａＡｓ／ＩｎＡｌＡｓの選択エッチングを行
う場合に於いて、ＳＦ6 ガスはＩｎＡｌＡｓエッチング
停止層との反応に依って不揮発性のＡｌＦ3 を表面に生
成させ、そのＡｌＦ3 がそれ以後のエッチングを停止さ
せる作用をするものである。尚、この表面に生成された
不揮発性のＡｌＦ3 は酸或いはアルカリ処理に依って除
去することができる。
用い、ＢＣｌ3 ／ＳＦ6 混合ガスをエッチング・ガスと
してＩｎＧａＡｓ／ＩｎＡｌＡｓの選択エッチングを行
う場合に於いて、ＳＦ6 ガスはＩｎＡｌＡｓエッチング
停止層との反応に依って不揮発性のＡｌＦ3 を表面に生
成させ、そのＡｌＦ3 がそれ以後のエッチングを停止さ
せる作用をするものである。尚、この表面に生成された
不揮発性のＡｌＦ3 は酸或いはアルカリ処理に依って除
去することができる。
【０００９】前記のような選択的ドライ・エッチングを
実施した場合、表面にＡｌＦ3 が生成されると同時に半
導体中には高濃度のフッ素が打ち込まれ、そのフッ素は
除去することができず、半導体中のキャリア濃度を著し
く減少させることになる。
実施した場合、表面にＡｌＦ3 が生成されると同時に半
導体中には高濃度のフッ素が打ち込まれ、そのフッ素は
除去することができず、半導体中のキャリア濃度を著し
く減少させることになる。
【００１０】
【発明が解決しようとする課題】本発明は、ドライ・エ
ッチング法を適用してゲート・リセスを形成するに際
し、エッチング停止層を用いることなくゲート・リセス
深さを制御できるようにし、そして、プラズマが半導体
層に与えるダメージを低減できるようにする。
ッチング法を適用してゲート・リセスを形成するに際
し、エッチング停止層を用いることなくゲート・リセス
深さを制御できるようにし、そして、プラズマが半導体
層に与えるダメージを低減できるようにする。
【００１１】
【課題を解決するための手段】本発明は、ゲート・リセ
ス形成予定部分に電気陰性度が大きい元素、例えばフッ
素を吸着させ、水洗処理に依って酸化層を形成すること
が基本になっていて、必要に応じ、その酸化層を除去す
る。尚、ゲート・リセス形成予定部分に吸着させるフッ
素は、他の電気陰性度が大きい元素、例えばＯ、Ｓ、Ｃ
ｌなどに代替することができる。
ス形成予定部分に電気陰性度が大きい元素、例えばフッ
素を吸着させ、水洗処理に依って酸化層を形成すること
が基本になっていて、必要に応じ、その酸化層を除去す
る。尚、ゲート・リセス形成予定部分に吸着させるフッ
素は、他の電気陰性度が大きい元素、例えばＯ、Ｓ、Ｃ
ｌなどに代替することができる。
【００１２】図１及び図２は本発明に於ける基礎的な方
法１を説明する為の工程要所に於ける半導体装置を表す
要部切断側面図であり、以下、これ等の図を参照しつつ
説明する。
法１を説明する為の工程要所に於ける半導体装置を表す
要部切断側面図であり、以下、これ等の図を参照しつつ
説明する。
【００１３】図１（Ａ）参照 （１）ＩｎＰ基板１１上にｉ−ＩｎＧａＡｓチャネル層
１２、ｎ−ＩｎＡｌＡｓ電子供給層１３、ｎ−ＩｎＧａ
Ａｓキャップ層１４を形成する。
１２、ｎ−ＩｎＡｌＡｓ電子供給層１３、ｎ−ＩｎＧａ
Ａｓキャップ層１４を形成する。
【００１４】（２）ソース電極１５及びドレイン電極１
６を形成する。
６を形成する。
【００１５】（３）ゲート・リセス形成予定部に開口を
もつレジスト層を形成してから例えばフッ素ガスを含む
プラズマに曝して前記開口内に表出されているｎ−Ｉｎ
ＧａＡｓキャップ層１４にフッ素吸着領域１４Ａを生成
させる。
もつレジスト層を形成してから例えばフッ素ガスを含む
プラズマに曝して前記開口内に表出されているｎ−Ｉｎ
ＧａＡｓキャップ層１４にフッ素吸着領域１４Ａを生成
させる。
【００１６】フッ素の吸着は、例えば、フッ素ガスを含
むプラズマに曝すことで実施し、その際のプラズマ条件
は、フッ素が吸着されれば目的は達成できる為、低パワ
ーの条件、即ち、低ダメージの条件で充分である。換言
すると、一般的なフッ素系ガスを用いるドライ・エッチ
ングに比較し、非常に低ダメージな条件で十分であるこ
とを意味する。尚、吸着するフッ素の量は、プラズマに
曝す時間に依って制御することができる。
むプラズマに曝すことで実施し、その際のプラズマ条件
は、フッ素が吸着されれば目的は達成できる為、低パワ
ーの条件、即ち、低ダメージの条件で充分である。換言
すると、一般的なフッ素系ガスを用いるドライ・エッチ
ングに比較し、非常に低ダメージな条件で十分であるこ
とを意味する。尚、吸着するフッ素の量は、プラズマに
曝す時間に依って制御することができる。
【００１７】図１（Ｂ）参照 （４）水洗処理を施し、フッ素吸着領域１４Ａに酸化層
１７を生成する。
１７を生成する。
【００１８】この酸化層１７はキャップ層１４内に生成
されるので、キャップ層１４には酸化物が充満している
リセスが形成されたと考えて良く、従って、酸化層１７
の厚さ＝リセスの深さ、であり、この酸化層１７の厚さ
如何でキャップ層１４の残存厚さ、従って、しきい値電
圧Ｖthが制御されることになる。
されるので、キャップ層１４には酸化物が充満している
リセスが形成されたと考えて良く、従って、酸化層１７
の厚さ＝リセスの深さ、であり、この酸化層１７の厚さ
如何でキャップ層１４の残存厚さ、従って、しきい値電
圧Ｖthが制御されることになる。
【００１９】ここで酸化層１７が生成される理由は、フ
ッ素の電気陰性度が大きい為、そのフッ素がｎ−ＩｎＧ
ａＡｓキャップ層１４中から電子を引き抜くことに依っ
て、ｎ−ＩｎＧａＡｓキャップ層１４の表面下にはマイ
ナスイオンを拡散させるような電界が生成され、水洗処
理に於けるＯＨ- イオンが酸化種となって酸化層１７を
生成するのである。
ッ素の電気陰性度が大きい為、そのフッ素がｎ−ＩｎＧ
ａＡｓキャップ層１４中から電子を引き抜くことに依っ
て、ｎ−ＩｎＧａＡｓキャップ層１４の表面下にはマイ
ナスイオンを拡散させるような電界が生成され、水洗処
理に於けるＯＨ- イオンが酸化種となって酸化層１７を
生成するのである。
【００２０】この場合、半導体表面下に生成される電界
の大きさはフッ素の吸着量に依存するので、酸化層１７
の厚さは、ｎ−ＩｎＧａＡｓキャップ層１４の表面に存
在するフッ素の吸着量に依って制御することができる。
の大きさはフッ素の吸着量に依存するので、酸化層１７
の厚さは、ｎ−ＩｎＧａＡｓキャップ層１４の表面に存
在するフッ素の吸着量に依って制御することができる。
【００２１】図２参照 （５）前記のようにして形成した酸化層１７の厚さがト
ンネル電流を流すことができる程度であれば、酸化層１
７を除去することなく、その上にゲート電極１８を直接
形成することが可能である。
ンネル電流を流すことができる程度であれば、酸化層１
７を除去することなく、その上にゲート電極１８を直接
形成することが可能である。
【００２２】この構成にした場合、キャップ層１４内に
於ける酸化層１７の存在がゲート・リセスと同等に作用
するので、しきい値電圧Ｖthを制御する効果があり、ま
た、ゲート構造として、表面側から金属／酸化層／半導
体の構造となり、多用されている金属／半導体の構造か
らなるゲート構造と比較し、高耐圧化されたショットキ
・ゲートを実現することができる。
於ける酸化層１７の存在がゲート・リセスと同等に作用
するので、しきい値電圧Ｖthを制御する効果があり、ま
た、ゲート構造として、表面側から金属／酸化層／半導
体の構造となり、多用されている金属／半導体の構造か
らなるゲート構造と比較し、高耐圧化されたショットキ
・ゲートを実現することができる。
【００２３】図３及び図４は本発明に於ける基礎的な方
法２を説明する為の工程要所に於ける半導体装置を表す
要部切断側面図であり、以下、これ等の図を参照しつつ
説明する。尚、図１及び図２に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。
法２を説明する為の工程要所に於ける半導体装置を表す
要部切断側面図であり、以下、これ等の図を参照しつつ
説明する。尚、図１及び図２に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。
【００２４】図３（Ａ）参照 （１）ＩｎＰ基板１１上に所要の各半導体層を形成し、
ソース電極１５及びドレイン電極１６を形成するまで工
程は図１及び図２について説明した工程と全く同じであ
るから説明を省略し、次の工程から説明する。
ソース電極１５及びドレイン電極１６を形成するまで工
程は図１及び図２について説明した工程と全く同じであ
るから説明を省略し、次の工程から説明する。
【００２５】（２）ゲート・リセス形成予定部に開口を
もつレジスト層を形成してから例えばフッ素ガスを含む
プラズマに曝して前記開口内に表出されているｎ−Ｉｎ
ＧａＡｓキャップ層１４にフッ素吸着領域１４Ａを生成
させる。
もつレジスト層を形成してから例えばフッ素ガスを含む
プラズマに曝して前記開口内に表出されているｎ−Ｉｎ
ＧａＡｓキャップ層１４にフッ素吸着領域１４Ａを生成
させる。
【００２６】ここでは、実際にゲート・リセスを形成す
るので、後に形成する酸化層は厚くする必要があり、フ
ッ素ガスを含むプラズマに曝す時間を長くして、吸着さ
れるフッ素の量を多くしなければならない。
るので、後に形成する酸化層は厚くする必要があり、フ
ッ素ガスを含むプラズマに曝す時間を長くして、吸着さ
れるフッ素の量を多くしなければならない。
【００２７】この場合に於いても、フッ素の吸着は低パ
ワーで行われ、半導体表面などに与えるダメージは少な
い。
ワーで行われ、半導体表面などに与えるダメージは少な
い。
【００２８】図３（Ｂ）参照 （３）水洗処理を施し、フッ素吸着領域１４Ａに酸化層
１７を生成するのであるが、この場合、フッ素吸着領域
１４Ａに於けるフッ素の吸着量が多いことから、酸化膜
１７は厚く生成される。
１７を生成するのであるが、この場合、フッ素吸着領域
１４Ａに於けるフッ素の吸着量が多いことから、酸化膜
１７は厚く生成される。
【００２９】図４（Ａ）参照 （４）酸処理或いはアルカリ処理を施し、酸化層１７を
除去してゲート・リセス１４Ｂを形成する。
除去してゲート・リセス１４Ｂを形成する。
【００３０】この場合、ゲート・リセス１４Ｂの深さに
依ってしきい値電圧Ｖthが制御されることは云うまでも
ないことであり、従って、ゲート・リセス１４Ｂの深
さ、即ち、酸化層１７の厚さに結び付く前記フッ素吸着
量の制御は重要である。
依ってしきい値電圧Ｖthが制御されることは云うまでも
ないことであり、従って、ゲート・リセス１４Ｂの深
さ、即ち、酸化層１７の厚さに結び付く前記フッ素吸着
量の制御は重要である。
【００３１】図４（Ｂ）参照 （５）前記のようにして形成したゲート・リセス１４Ｂ
内の表面にゲート電極１８を形成する。
内の表面にゲート電極１８を形成する。
【００３２】図５はフッ素プラズマ処理時間としきい値
電圧Ｖthとの関係を表す線図であって、縦軸にはしきい
値電圧の変化分ΔＶth〔Ｖ〕を、横軸にはフッ素プラズ
マ処理時間〔秒〕をそれぞれ採ってある。
電圧Ｖthとの関係を表す線図であって、縦軸にはしきい
値電圧の変化分ΔＶth〔Ｖ〕を、横軸にはフッ素プラズ
マ処理時間〔秒〕をそれぞれ採ってある。
【００３３】図中、黒実線は酸化層１７を除去しなかっ
た場合のデータを、また、点線は酸化層１７を除去した
場合のデータをそれぞれ示している。
た場合のデータを、また、点線は酸化層１７を除去した
場合のデータをそれぞれ示している。
【００３４】図から明らかであるが、酸化層１７の有無
に拘わらず、フッ素プラズマ処理時間が増加するにつ
れ、しきい値電圧Ｖthは浅くなる方向に変化する比例関
係に在ることが看取され、従って、いき値電圧Ｖthを制
御することが可能である。尚、しきい値電圧Ｖthが浅
い、の意味は、電界効果型トランジスタがエンハンスメ
ント・モードで動作し、ゲート電圧０の状態で流れる電
流をカット・オフするのに正のゲート電圧を印加する場
合、また、しきい値電圧Ｖthが深い、の意味は、電界効
果型トランジスタがディプレッション・モードで動作
し、ゲート電圧０の状態で流れる電流をカット・オフす
るのに負のゲート電圧を印加する場合である。
に拘わらず、フッ素プラズマ処理時間が増加するにつ
れ、しきい値電圧Ｖthは浅くなる方向に変化する比例関
係に在ることが看取され、従って、いき値電圧Ｖthを制
御することが可能である。尚、しきい値電圧Ｖthが浅
い、の意味は、電界効果型トランジスタがエンハンスメ
ント・モードで動作し、ゲート電圧０の状態で流れる電
流をカット・オフするのに正のゲート電圧を印加する場
合、また、しきい値電圧Ｖthが深い、の意味は、電界効
果型トランジスタがディプレッション・モードで動作
し、ゲート電圧０の状態で流れる電流をカット・オフす
るのに負のゲート電圧を印加する場合である。
【００３５】前記手段を採ることに依り、従来のよう
に、半導体層の積層構造体中にエッチング停止層を介在
させるなどの複雑且つ高コストな方法に依らず、しきい
値電圧Ｖthが制御されたゲート構造を実現することがで
きる。
に、半導体層の積層構造体中にエッチング停止層を介在
させるなどの複雑且つ高コストな方法に依らず、しきい
値電圧Ｖthが制御されたゲート構造を実現することがで
きる。
【００３６】また、適用するフッ素プラズマは非常に低
ダメージであるから、半導体中に残留するフッ素は極め
て微量であり、従って、従来の選択ドライ・エッチング
を施した際に見られる半導体中に残留する多量のフッ素
に起因するキャリア濃度の減少などの問題は発生しな
い。
ダメージであるから、半導体中に残留するフッ素は極め
て微量であり、従って、従来の選択ドライ・エッチング
を施した際に見られる半導体中に残留する多量のフッ素
に起因するキャリア濃度の減少などの問題は発生しな
い。
【００３７】
【発明の実施の形態】図６及び図７は本発明の実施の形
態１を説明する為の工程要所に於ける半導体装置を表す
要部切断側面図であり、以下、これ等の図を参照しつつ
説明する。
態１を説明する為の工程要所に於ける半導体装置を表す
要部切断側面図であり、以下、これ等の図を参照しつつ
説明する。
【００３８】図６（Ａ）参照 （１）ＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅ
ｍｉｃａｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ）法を
適用することに依り、半絶縁性ＩｎＰ基板２１上にバッ
ファ層２２、チャネル層２３、キャリア（この場合電
子）供給層２４、キャップ層２５を積層形成する。
ｍｉｃａｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ）法を
適用することに依り、半絶縁性ＩｎＰ基板２１上にバッ
ファ層２２、チャネル層２３、キャリア（この場合電
子）供給層２４、キャップ層２５を積層形成する。
【００３９】ここで、前記積層形成した各半導体層に関
する主要なデータを例示する。 バッファ層２２について 材料：ｉ−ＩｎＡｌＡｓ 厚さ：２００〔ｎｍ〕 チャネル層２３について 材料：ｉ−ＩｎＧａＡｓ 厚さ：２５〔ｎｍ〕 キャリア供給層２４について 材料：ｎ−ＩｎＡｌＡｓ 不純物濃度：２×１０18〔cm-3〕 厚さ：２５〔ｎｍ〕 キャップ層２５について 材料：ｎ−ＩｎＧａＡｓ 不純物濃度：２×１０19〔cm-3〕 厚さ：５０〔ｎｍ〕
する主要なデータを例示する。 バッファ層２２について 材料：ｉ−ＩｎＡｌＡｓ 厚さ：２００〔ｎｍ〕 チャネル層２３について 材料：ｉ−ＩｎＧａＡｓ 厚さ：２５〔ｎｍ〕 キャリア供給層２４について 材料：ｎ−ＩｎＡｌＡｓ 不純物濃度：２×１０18〔cm-3〕 厚さ：２５〔ｎｍ〕 キャップ層２５について 材料：ｎ−ＩｎＧａＡｓ 不純物濃度：２×１０19〔cm-3〕 厚さ：５０〔ｎｍ〕
【００４０】（２）リソグラフィ技術に於けるレジスト
・プロセスを適用することに依り、素子分離領域形成予
定部分に開口をもつレジスト層２６を形成する。
・プロセスを適用することに依り、素子分離領域形成予
定部分に開口をもつレジスト層２６を形成する。
【００４１】（３）エッチャントをＨ3 ＰＯ4 ＋Ｈ2 Ｏ
2 ＋Ｈ2 Ｏ混合液とするウエット・エッチング法を適用
することに依り、レジスト層２６をマスクとしてキャッ
プ層２５からバッファ層２２の表面に達するエッチング
を行って素子間分離領域２７を生成させる。
2 ＋Ｈ2 Ｏ混合液とするウエット・エッチング法を適用
することに依り、レジスト層２６をマスクとしてキャッ
プ層２５からバッファ層２２の表面に達するエッチング
を行って素子間分離領域２７を生成させる。
【００４２】図６（Ｂ）参照 （４）素子分離領域形成用のマスクとして用いたレジス
ト層２６を除去してから、改めてレジスト・プロセスを
適用することに依り、キャップ層２５上のオーミック電
極形成予定部分に開口をもつレジスト層を形成する。
ト層２６を除去してから、改めてレジスト・プロセスを
適用することに依り、キャップ層２５上のオーミック電
極形成予定部分に開口をもつレジスト層を形成する。
【００４３】（５）真空蒸着法を適用することに依り、
オーミック電極材料層として厚さ１０〔ｎｍ〕のＴｉ
膜、厚さ３０〔ｎｍ〕のＰｔ膜、厚さ２００〔ｎｍ〕の
Ａｕ膜を順に積層形成する。
オーミック電極材料層として厚さ１０〔ｎｍ〕のＴｉ
膜、厚さ３０〔ｎｍ〕のＰｔ膜、厚さ２００〔ｎｍ〕の
Ａｕ膜を順に積層形成する。
【００４４】（６）リフト・オフ法を適用することに依
り、レジスト層をその上のオーミック電極材料層と共に
除去してノン・アロイ・オーミック・コンタクトのソー
ス電極２８及びドレイン電極２９を形成する。
り、レジスト層をその上のオーミック電極材料層と共に
除去してノン・アロイ・オーミック・コンタクトのソー
ス電極２８及びドレイン電極２９を形成する。
【００４５】図７（Ａ）参照 （７）更にリソグラフィ技術に於けるレジスト・プロセ
スを適用することに依り、ゲート・リセス形成予定部分
に開口３０Ａがパターニングされたレジスト層３０を形
成する。
スを適用することに依り、ゲート・リセス形成予定部分
に開口３０Ａがパターニングされたレジスト層３０を形
成する。
【００４６】（８）図３及び図４について説明した基礎
的な方法２と全く同じ技法を適用することに依り、開口
３０Ａを介してキャップ層２５の表面へのフッ素吸着、
酸化層の形成、酸化層の除去に依るゲート・リセス２５
Ａの形成を行う。
的な方法２と全く同じ技法を適用することに依り、開口
３０Ａを介してキャップ層２５の表面へのフッ素吸着、
酸化層の形成、酸化層の除去に依るゲート・リセス２５
Ａの形成を行う。
【００４７】図７（Ｂ）参照 （９）ゲート・リセス形成用のマスクとして用いたレジ
スト層３０を除去してから、改めてレジスト・プロセス
を適用することに依り、キャップ層２５上のゲート電極
形成予定部分に開口をもつレジスト層を形成する。
スト層３０を除去してから、改めてレジスト・プロセス
を適用することに依り、キャップ層２５上のゲート電極
形成予定部分に開口をもつレジスト層を形成する。
【００４８】（１０）真空蒸着法を適用することに依
り、ショットキ・ゲート電極材料層として厚さ１０〔ｎ
ｍ〕のＴｉ膜、厚さ１０〔ｎｍ〕のＰｔ膜、厚さ２００
〔ｎｍ〕のＡｕ膜を順に積層形成する。
り、ショットキ・ゲート電極材料層として厚さ１０〔ｎ
ｍ〕のＴｉ膜、厚さ１０〔ｎｍ〕のＰｔ膜、厚さ２００
〔ｎｍ〕のＡｕ膜を順に積層形成する。
【００４９】（１１）リフト・オフ法を適用することに
依り、レジスト層をその上のショットキ・ゲート電極材
料層と共に除去してゲート電極３１を形成する。
依り、レジスト層をその上のショットキ・ゲート電極材
料層と共に除去してゲート電極３１を形成する。
【００５０】図８及び図９は本発明に於ける実施の形態
２を説明する為の工程要所に於ける半導体装置を表す要
部切断側面図であり、以下、これ等の図を参照しつつ説
明する。尚、図６及び図７に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
２を説明する為の工程要所に於ける半導体装置を表す要
部切断側面図であり、以下、これ等の図を参照しつつ説
明する。尚、図６及び図７に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
【００５１】図８（Ａ）参照 （１）ＩｎＰ基板２１上に所要の各半導体層を形成し、
ソース電極２８並びにドレイン電極２９を形成し、ゲー
ト・リセス形成予定部に開口３０Ａをもつレジスト層３
０を形成するまでの工程は実施の形態１と全く同じであ
るから説明を省略し、次の工程から説明する。
ソース電極２８並びにドレイン電極２９を形成し、ゲー
ト・リセス形成予定部に開口３０Ａをもつレジスト層３
０を形成するまでの工程は実施の形態１と全く同じであ
るから説明を省略し、次の工程から説明する。
【００５２】（２）エッチング・ガスをＢＣｌ3 ＋ＳＦ
6 混合ガスとするドライ・エッチング法を適用すること
に依り、キャップ層２５のエッチングを行ってゲート・
リセス２５Ｂを形成する。
6 混合ガスとするドライ・エッチング法を適用すること
に依り、キャップ層２５のエッチングを行ってゲート・
リセス２５Ｂを形成する。
【００５３】ここで形成したゲート・リセス２５Ｂは、
しきい値電圧Ｖthを調整する役割はもたないので、開口
３０Ａ内に現れているキャップ層２５の当該部分をキャ
リア供給層２４の表面に達するまで全て除去すれば良
い。
しきい値電圧Ｖthを調整する役割はもたないので、開口
３０Ａ内に現れているキャップ層２５の当該部分をキャ
リア供給層２４の表面に達するまで全て除去すれば良
い。
【００５４】この場合、キャップ層２５がＩｎＧａＡ
ｓ、下地のキャリア供給層２４がＩｎＡｌＡｓであるか
ら、前記エッチング・ガスを用いた場合、エッチングは
キャリア供給層２４の表面で自動的に停止する。
ｓ、下地のキャリア供給層２４がＩｎＡｌＡｓであるか
ら、前記エッチング・ガスを用いた場合、エッチングは
キャリア供給層２４の表面で自動的に停止する。
【００５５】図８（Ｂ）参照 （３）ゲート・リセス形成用のマスクとして用いたレジ
スト層３０を除去してから、改めてレジスト・プロセス
を適用することに依り、キャップ層２５上のゲート電極
形成予定部分に開口３２Ａをもつレジスト層３２を形成
する。
スト層３０を除去してから、改めてレジスト・プロセス
を適用することに依り、キャップ層２５上のゲート電極
形成予定部分に開口３２Ａをもつレジスト層３２を形成
する。
【００５６】（４）図１及び図２について説明した基礎
的な方法１と全く同じ技法を適用することに依り、開口
３２Ａを介してキャリア供給層２４の表面へのフッ素吸
着、酸化層３３の形成を行う。尚、この酸化層３３の厚
さはトンネル電流を流すことができる程度であると共に
その厚さがしきい値電圧Ｖthを調節するゲート・リセス
の深さに相当する。
的な方法１と全く同じ技法を適用することに依り、開口
３２Ａを介してキャリア供給層２４の表面へのフッ素吸
着、酸化層３３の形成を行う。尚、この酸化層３３の厚
さはトンネル電流を流すことができる程度であると共に
その厚さがしきい値電圧Ｖthを調節するゲート・リセス
の深さに相当する。
【００５７】図９参照 （５）レジスト層３２を残した状態で真空蒸着法を適用
することに依り、ショットキ・ゲート電極材料層として
厚さ１０〔ｎｍ〕のＴｉ膜、厚さ１０〔ｎｍ〕のＰｔ
膜、厚さ２００〔ｎｍ〕のＡｕ膜を順に積層形成する。
することに依り、ショットキ・ゲート電極材料層として
厚さ１０〔ｎｍ〕のＴｉ膜、厚さ１０〔ｎｍ〕のＰｔ
膜、厚さ２００〔ｎｍ〕のＡｕ膜を順に積層形成する。
【００５８】（６）リフト・オフ法を適用することに依
り、レジスト層３２をその上のショットキ・ゲート電極
材料層と共に除去してゲート電極３４を形成する。尚、
このゲート電極３４の下端、即ち、Ｔｉ膜は酸化層３３
上に在ることは云うまでもない。
り、レジスト層３２をその上のショットキ・ゲート電極
材料層と共に除去してゲート電極３４を形成する。尚、
このゲート電極３４の下端、即ち、Ｔｉ膜は酸化層３３
上に在ることは云うまでもない。
【００５９】図１０は本発明に於ける実施の形態３を説
明する為の工程要所に於ける半導体装置を表す要部切断
側面図であり、図８及び図９に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。
明する為の工程要所に於ける半導体装置を表す要部切断
側面図であり、図８及び図９に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。
【００６０】実施の形態３に依る半導体装置が実施の形
態２に依る半導体装置と相違するところは、しきい値電
圧Ｖthが深いトランジスタＱ１及びしきい値電圧Ｖthが
浅いトランジスタＱ２とが同一の基板２１上に形成され
ている点にある。
態２に依る半導体装置と相違するところは、しきい値電
圧Ｖthが深いトランジスタＱ１及びしきい値電圧Ｖthが
浅いトランジスタＱ２とが同一の基板２１上に形成され
ている点にある。
【００６１】しきい値電圧Ｖthが深いトランジスタＱ１
及びしきい値電圧Ｖthが浅いトランジスタＱ２を作製す
るには、実施の形態２に於ける図８（Ｂ）を参照して説
明した工程（４）を各トランジスタ毎に個別に適用す
る。
及びしきい値電圧Ｖthが浅いトランジスタＱ２を作製す
るには、実施の形態２に於ける図８（Ｂ）を参照して説
明した工程（４）を各トランジスタ毎に個別に適用す
る。
【００６２】即ち、基板２１上の各トランジスタＱ１及
びＱ２に於ける酸化層３３を形成する際、基礎的な方法
１を適用し、キャリア供給層２４の表面へのフッ素吸
着、酸化層３３の形成を行うのであるが、トランジスタ
Ｑ１に於けるフッ素吸着量に比較してトランジスタＱ２
のフッ素吸着量を多くする。
びＱ２に於ける酸化層３３を形成する際、基礎的な方法
１を適用し、キャリア供給層２４の表面へのフッ素吸
着、酸化層３３の形成を行うのであるが、トランジスタ
Ｑ１に於けるフッ素吸着量に比較してトランジスタＱ２
のフッ素吸着量を多くする。
【００６３】従って、トランジスタＱ１に於ける酸化層
３３の厚さ、即ち、ゲート・リセスの深さに比較し、ト
ランジスタＱ２に於ける酸化層３３の厚さ、即ち、ゲー
ト・リセスの深さは深くなり、トランジスタＱ１のしき
い値電圧Ｖthは深くなり、また、トランジスタＱ２のし
きい値電圧Ｖthは浅くなるものである。
３３の厚さ、即ち、ゲート・リセスの深さに比較し、ト
ランジスタＱ２に於ける酸化層３３の厚さ、即ち、ゲー
ト・リセスの深さは深くなり、トランジスタＱ１のしき
い値電圧Ｖthは深くなり、また、トランジスタＱ２のし
きい値電圧Ｖthは浅くなるものである。
【００６４】
【発明の効果】本発明に依る半導体装置の製造方法に於
いては、ゲート・リセス形成予定部の半導体表面（例え
ばキャップ層２５の表面、キャリア供給層２４の表面な
ど）に電気陰性度が大きい元素（例えばフッ素）を吸着
させる工程と、次いで、水洗処理を行ってゲート・リセ
ス（例えばゲート・リセス２５Ａ、酸化層３３の生成に
依るゲート・リセスなど）を形成する工程と、しかる
後、ゲート・リセスにゲート電極（例えばゲート電極３
１、ゲート電極３４など）を形成する工程とが含まれる
ことを基本としている。
いては、ゲート・リセス形成予定部の半導体表面（例え
ばキャップ層２５の表面、キャリア供給層２４の表面な
ど）に電気陰性度が大きい元素（例えばフッ素）を吸着
させる工程と、次いで、水洗処理を行ってゲート・リセ
ス（例えばゲート・リセス２５Ａ、酸化層３３の生成に
依るゲート・リセスなど）を形成する工程と、しかる
後、ゲート・リセスにゲート電極（例えばゲート電極３
１、ゲート電極３４など）を形成する工程とが含まれる
ことを基本としている。
【００６５】前記構成を採ることに依り、従来のよう
に、半導体層の積層構造体中にエッチング停止層を介在
させるなどの複雑且つ高コストな方法を用いることな
く、しきい値電圧Ｖthが制御されたゲート構造を実現す
ることができる。
に、半導体層の積層構造体中にエッチング停止層を介在
させるなどの複雑且つ高コストな方法を用いることな
く、しきい値電圧Ｖthが制御されたゲート構造を実現す
ることができる。
【００６６】また、適用するフッ素プラズマは非常に低
ダメージであるから、半導体中に残留するフッ素は極め
て微量であり、従って、従来の選択ドライ・エッチング
を施した際に見られる半導体中に残留する多量のフッ素
に起因するキャリア濃度の減少などの問題は発生しな
い。
ダメージであるから、半導体中に残留するフッ素は極め
て微量であり、従って、従来の選択ドライ・エッチング
を施した際に見られる半導体中に残留する多量のフッ素
に起因するキャリア濃度の減少などの問題は発生しな
い。
【図１】本発明に於ける基礎的な方法１を説明する為の
工程要所に於ける半導体装置を表す要部切断側面図であ
る。
工程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図２】本発明に於ける基礎的な方法１を説明する為の
工程要所に於ける半導体装置を表す要部切断側面図であ
る。
工程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図３】本発明に於ける基礎的な方法２を説明する為の
工程要所に於ける半導体装置を表す要部切断側面図であ
る。
工程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図４】本発明に於ける基礎的な方法２を説明する為の
工程要所に於ける半導体装置を表す要部切断側面図であ
る。
工程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図５】フッ素プラズマ処理時間としきい値電圧Ｖthと
の関係を表す線図である。
の関係を表す線図である。
【図６】本発明の実施の形態１を説明する為の工程要所
に於ける半導体装置を表す要部切断側面図である。
に於ける半導体装置を表す要部切断側面図である。
【図７】本発明の実施の形態１を説明する為の工程要所
に於ける半導体装置を表す要部切断側面図である。
に於ける半導体装置を表す要部切断側面図である。
【図８】本発明に於ける実施の形態２を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図９】本発明に於ける実施の形態２を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図１０】本発明に於ける実施の形態３を説明する為の
工程要所に於ける半導体装置を表す要部切断側面図であ
る。
工程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図１１】標準的なＩｎＰ系ＨＥＭＴを表す要部切断側
面図である。
面図である。
１１ ＩｎＰ基板 １２ ｉ−ＩｎＧａＡｓチャネル層 １３ ｎ−ＩｎＡｌＡｓ電子供給層 １４ ｎ−ＩｎＧａＡｓキャップ層 １４Ａ フッ素吸着領域 １５ ソース電極 １６ ドレイン電極 １７ 酸化層 １８ ゲート電極
Claims (5)
- 【請求項１】ゲート・リセス形成予定部の半導体表面に
電気陰性度が大きい元素を吸着させる工程と、 次いで、水洗処理を行ってゲート・リセスを形成する工
程と、 しかる後、ゲート・リセスにゲート電極を形成する工程
とが含まれてなることを特徴とする半導体装置の製造方
法。 - 【請求項２】ゲート・リセス形成予定部の半導体表面に
電気陰性度が大きい元素を吸着させる工程と、 次いで、水洗処理を行ってから酸或いはアルカリ処理を
行ってゲート・リセスを形成する工程と、 しかる後、ゲート・リセスにゲート電極を形成する工程
とが含まれてなることを特徴とする半導体装置の製造方
法。 - 【請求項３】ゲート・リセス形成予定部の半導体表面に
電気陰性度が大きい元素を吸着させる量を選択的に変え
ることでゲート・リセス深さを異にする素子を同一ウエ
ハ上に形成することを特徴とする請求項１或いは請求項
２記載の半導体装置の製造方法。 - 【請求項４】電気陰性度が大きい元素がフッ素であるこ
とを特徴とする請求項１乃至請求項３の何れか１記載の
半導体装置の製造方法。 - 【請求項５】製造される半導体装置がＨＥＭＴであるこ
とを特徴とする請求項１乃至請求項５の何れか１記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000373947A JP2002176065A (ja) | 2000-12-08 | 2000-12-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000373947A JP2002176065A (ja) | 2000-12-08 | 2000-12-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002176065A true JP2002176065A (ja) | 2002-06-21 |
Family
ID=18843231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000373947A Withdrawn JP2002176065A (ja) | 2000-12-08 | 2000-12-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002176065A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100634400B1 (ko) | 2004-08-03 | 2006-10-16 | 삼성전자주식회사 | 리세스 채널 영역을 갖는 반도체 기판의 세정 방법 |
| JP2011014789A (ja) * | 2009-07-03 | 2011-01-20 | Furukawa Electric Co Ltd:The | 窒化物系半導体電界効果トランジスタ |
-
2000
- 2000-12-08 JP JP2000373947A patent/JP2002176065A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100634400B1 (ko) | 2004-08-03 | 2006-10-16 | 삼성전자주식회사 | 리세스 채널 영역을 갖는 반도체 기판의 세정 방법 |
| JP2011014789A (ja) * | 2009-07-03 | 2011-01-20 | Furukawa Electric Co Ltd:The | 窒化物系半導体電界効果トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080304 |