JP3903243B2 - 電界効果型半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、HEMT(high electron mobility transistor)或いはMESFET(metal semiconductor field effect transistor)などの化合物半導体を材料とする電界効果型半導体装置を製造するのに好適な方法に関する。
【0002】
【従来の技術】
一般に、化合物半導体を材料とする電界効果型半導体装置、特にHEMTは、優れた低雑音特性をもつので、マイクロ波やミリ波などの周波数帯域で用いる増幅器、或いは、光通信に於ける信号処理回路などに多用されている。
【0003】
前記したような電界効果型半導体装置のうち、特にInP系材料を用いたものは高速動作性に優れ、また、低雑音である為、前記分野で用いるには好適であるが、例えばInP系HEMTは、素子間分離を行なう場合、イオン注入法に依る絶縁領域形成は困難であることから、メサ化に依る素子間分離を行なっている。
【0004】
素子間分離を積層した各半導体層のメサ化で実現した場合、メサ側面には各半導体層の側面が表出されることになり、その状態でゲート電極を形成した場合、その導出端部はメサ側面を這うことになるので、そのままでは、ゲート電極と例えばInGaAsチャネル層とが接触してしまう。
【0005】
そこで、InGaAsチャネル層をサイド・エッチングしてエア・ギャップと呼ばれる空間を生成させ、ゲート電極がInGaAsチャネル層に接触しない構成を採っている。
【0006】
通常、InGaAsチャネル層は、その上下をInAlAsバッファ層とInAlAsキャリア供給層とで挟まれているので、サイド・エッチングする場合には、InAlAsに対してInGaAsを選択的にエッチングすることができるエッチング液を用いることで容易にエア・ギャップを形成することができる。
【0007】
前記した状態で真空蒸着法に依ってゲート電極材料膜を形成した場合、前記エア・ギャップは、そのまま維持されるので、チャネルとゲートとの短絡は回避することができる。尚、前記サイド・エッチングは、ゲート電極を形成する直前に実施するのが普通である。
【0008】
さて、チャネルとゲートとが短絡する旨の前記問題とは別にInP系HEMTはGaAs系HEMTに比較してドレイン耐圧が低いという問題もあり、この問題を回避する為、ゲート・リセスを二段に形成してゲート・ドレイン間に加わる電界を緩和してドレイン耐圧を向上することが行なわれている。
【0009】
ところで、前記エア・ギャップの形成、及び、二段ゲート・リセスの形成は、それぞれ別の工程で実施されるので、全体の工程数は増加し、且つ、複雑になってしまう旨の問題がある。
【0010】
【発明が解決しようとする課題】
本発明では、工程数の増加を低く抑えながら、ゲートとチャネルとが短絡しないように、また、ドレイン耐圧を向上させることができるようにする。
【0011】
【課題を解決するための手段】
本発明では、ゲート・リセスを形成する工程中にエア・ギャップも形成できるようにすることが基本になっている。
【0012】
例えばInP系HEMTの半導体層構成に於いては、ゲート・リセスのエッチング停止層にはInP層を用いることが多く、また、キャップ層としてInAlAs(エッチング停止層側)/InGaAs(表面側)の積層構造を用いる。
【0013】
この積層構造の場合、ゲート・リセスを形成するには、InGaAs層、InAlAs層をInP層に対して選択的にエッチングすることで第1のリセス開口を形成し、次いで、InGaAs層のみを選択的にエッチングすることで第2のリセスとチャネル層のエア・ギャップを同時に形成する。
【0014】
前記手段、即ち、ゲート・リセス形成途中にエア・ギャップを形成することで二段リセスが自動的に形成され、ゲート及びチャネル間の短絡回避、及び、二段リセス構造に依るドレイン耐圧の向上の二つの課題を少ない工程で容易に解決することができる。
【0015】
【発明の実施の形態】
図1は本発明の一実施の形態に依って作製した電界効果型半導体装置を表す要部切断平面図であり、図に於いて、5はi−InPエッチング停止層、6はn−InAlAsキャップ層、7はn−InGaAsキャップ層、8はソース電極、9はドレイン電極、10はゲート電極をそれぞれ示している。
【0016】
図2は図1に見られる電界効果型半導体装置を表す要部切断側面図であって、(A)は図1に見られる線X−Xに沿う要部切断側面、(B)は図1に見られる線Y−Yに沿う要部切断側面であり、図1に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【0017】
図2に於いて、1は半絶縁性InP基板、2はi−InAlAsバッファ層、3はi−InGaAsチャネル層、3Aはチャネル層3をアンダ・カットして形成したエア・ギャップ、4はn−InAlAsキャリア(この場合は電子)供給層をそれぞれ示している。
【0018】
図1に見られる最外側は素子間分離の為のメサ側壁を示し、図2から明らかであるが、ソース電極8及びドレイン電極9に挟まれて二段のゲート・リセスが形成されている。
【0019】
ゲート電極10は素子間分離のメサに依る段差側面を経てリセス内に形成されて、その段差側壁に於いてチャネル層3のエッジが存在する箇所を這うのであるが、チャネル層3のエッジはアンダ・カットされてエア・ギャップ3Aが形成されているので、チャネル層3とゲート電極10との短絡が発生することは皆無である。
【0020】
図3乃至図6は本発明の一実施の形態を説明する為の工程要所に於ける電界効果型半導体装置を表す要部切断側面図であり、図1及び図2に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、何れの図に於いても(A)は図1に見られる線X−Xに沿う要部切断側面、(B)は図1に見られる線Y−Yに沿う要部切断側面であり、以下、これ等の図を参照しつつ説明する。
【0021】
図3参照
(1)
MOCVD(metalorganic chemical vapourdeposition)法を適用することに依って、基板1上にバッファ層2、チャネル層3、キャリア供給層4、エッチング停止層5、キャップ層6、キャップ層7を成長する。
【0022】
図3に見られる各半導体部分に関する主要なデータを例示すると以下の通りである。
▲1▼ 基板1
材料:半絶縁性InP
▲2▼ バッファ層2
材料:i−InAlAs
厚さ:300〔nm〕
▲3▼ チャネル層3
材料:i−InGaAs
厚さ:25〔nm〕
▲4▼ キャリア供給層4
材料:n−InAlAs
不純物濃度:3×1018〔cm-3〕
厚さ:25〔nm〕
▲5▼ エッチング停止層5
材料:i−InP
厚さ:6〔nm〕
▲6▼ キャップ層6
材料:n−InAlAs
不純物濃度:5×1018〔cm-3〕
厚さ:20〔nm〕
▲7▼ キャップ層7
材料:n−InGaAs
不純物濃度:1×1019〔cm-3〕
厚さ:30〔nm〕
【0023】
(2)
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、素子間分離領域形成予定部分のみを露出させるレジスト層11を形成する。
【0024】
(3)
リン酸+過酸化水素+水の混合液をエッチャントとするウエット・エッチング法を適用することに依り、露出されているキャップ層7の表面からエッチング停止層5に達するメサ・エッチングを行なう。
【0025】
塩酸をエッチャントとするウエット・エッチング法を適用することに依り、InPからなるエッチング停止層5を除去してから、再び前記リン酸系エッチング液を用いてバッファ層2内に達するメサ・エッチングを行なって素子間分離領域2Aを形成する。
【0026】
図4参照
(4)
レジスト剥離液中に浸漬してレジスト層11を除去してから改めてリソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ソース電極形成予定部分及びドレイン電極形成予定部分のみを露出させるレジスト層を形成する。
【0027】
(5)
真空蒸着法を適用することに依り、基板側から10〔nm〕厚のTi膜/ 30〔nm〕厚のPt膜/300〔nm〕厚のAu膜を成膜する。
【0028】
(6)
工程(4)で形成したレジスト層を工程(5)で形成した各金属膜と共に除去するリフト・オフ法を適用することに依り、ソース電極8及びドレイン電極9を形成する。
【0029】
(7)
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート・リセス形成予定部分のみを露出させるレジスト層12を形成する。この場合、レジスト・プロセスには、フォト・リソグラフィを適用して良いが、必要あれば電子ビーム・リソグラフィを適用して良い。
【0030】
(8)
リン酸+過酸化水素+水の混合液をエッチャントとするウエット・エッチング法を適用することに依り、露出されているキャップ層7及びキャップ層6のエッチングを行なってゲート・リセス6Aを形成する。
【0031】
この場合、キャップ層7及びキャップ層6は略同じようにエッチングされるので、ゲート・リセス6Aの開口は等しい。
【0032】
図5参照
(9)
クエン酸+過酸化水素+水の混合液をエッチャントとするウエット・エッチング法を適用することに依り、図5(B)に見られるようにメサ側壁に露出されているInGaAsからなるチャネル層3をInAlAsに対して選択的にエッチングすることに依ってアンダ・カットし、エア・ギャップ3Aを生成させる。
【0033】
ここで、前記エア・ギャップ3Aを生成させるエッチング工程中に同じエッチャントに依ってInGaAsからなるキャップ層7のみがサイド・エッチングされ、従って、キャップ層7及びキャップ層6とで構成されるゲート・リセス6Aは自動的に二段構造となる。
【0034】
図6参照
(10)
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート電極形成予定部分のみを露出させるレジスト層を形成する。この場合、レジスト・プロセスには、フォト・リソグラフィを適用して良いが、必要あれば電子ビーム・リソグラフィを適用して良い。
【0035】
(11)
真空蒸着法を適用することに依り、基板側から10〔nm〕厚のTi膜/ 30〔nm〕厚のPt膜/600〔nm〕厚のAu膜を成膜する。
【0036】
(12)
工程(10)で形成したレジスト層を工程(11)で形成した各金属膜と共に除去するリフト・オフ法を適用してゲート電極10を形成する。
【0037】
前記工程を経て作製された電界効果型半導体装置、即ち、HEMTでは、図6(A)に見られるように、二段構造のゲート・リセス6Aが形成され、そして、図6(B)に見られるように、ゲート電極10がメサ側壁に沿って延在してもチャネル層3に接触することはなく、しかも、このような構造、即ち、エア・ギャップ3Aの生成と二段構造のゲート・リセス6Aの形成は同時に達成されることが明らかである。
【0038】
前記実施の形態では、InP系HEMTを採り上げて説明したが、これに限られることなく、例えばGaAs系HEMTについても本発明を適用することができ、その場合には、チャネル層にInGaAsを、キャリア供給層にInGaPを、キャップ層にInGaAs/GaAs、又は、InGaAs/AlGaAsをそれぞれ採用すれば、前記説明したInP系HEMTの場合と全く同じ効果を享受することができる。
【0039】
また、エネルギ・バンド・ギャップが広い半導体を擬似ゲート絶縁膜とすると共にヘテロ接合を用いたMISFETやMESFETなど、他の電界効果型半導体装置についても同様に本発明を適用することができ、更にまた、前記実施の形態に見られるゲート電極10はT型ゲート電極、或いは、ノッチ型ゲート電極に代替することは任意である。
【0040】
前記したところから明らかであるが、本発明はInP系HEMTの他に種々な構成の電界効果型トランジスタに実施することができるので、InP系HEMTで第1のキャップ層、即ち、基板側のキャップ層の下地になっているInPエッチング停止層は、他の構成の電界効果型トランジスタではキャリヤ供給層の場合もあるし、また、前記MISFETなどではエネルギ・バンド・ギャップが広い半導体層がキャップ下地層になっている場合もある。
【0041】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができ、以下、それを付記として例示する。
(付記1)
基板(例えば半絶縁性InP基板1)上に少なくともチャネル層(例えばi−InGaAsチャネル層3)及びキャップ下地層(例えばi−InPエッチング停止層5、他の構造の電界効果型トランジスタではキャリヤ供給層、エネルギ・バンド・ギャップが広い半導体層など)及び第1のキャップ層(例えばn−InAlAsキャップ層6)及びチャネル層と同じエッチング手段でエッチングされる第2のキャップ層(例えばn−InGaAsキャップ層7)を順次積層形成する工程と、次いで、トランジスタ形成予定部分の周囲を表面(例えば第2のキャップ層であるn−InGaAsキャップ層7の表面)からチャネル層を越えるエッチングを行って素子間分離領域(例えば素子間分離領域2A)を形成する工程と、次いで、第2のキャップ層及び第1のキャップ層にゲート・リセス(例えばゲート・リセス6A)を形成する工程と、次いで、第2のキャップ層に形成されたゲート・リセスを拡大するエッチングを行って第1のキャップ層に於けるゲート・リセスと相俟って二段構造となるゲート・リセスを形成すると同時に素子間分離領域側面に表出されたチャネル層のエッジをアンダ・カットするエッチングを行ってエア・ギャップ(例えばエア・ギャップ3A)を形成する工程と、その後、ゲート・リセス内に表出されたキャップ下地層上に形成されエア・ギャップを越えて素子間分離領域にまで導出されるゲート電極(例えばゲート電極10)を形成する工程とが含まれてなることを特徴とする電界効果型半導体装置の製造方法。
【0042】
(付記2)
キャップ下地層は少なくともInとPとを含む材料(例えばInP)からなることを特徴とする(付記1)記載の電界効果型半導体装置の製造方法。
【0043】
(付記3)
第1のキャップ層は少なくともAlを含む材料(例えばInAlAs)からなり且つ第2のキャップ層は少なくともInとAsとを含む材料(例えばInGaAs)からなることを特徴とする(付記1)記載の電界効果型半導体装置の製造方法。
【0044】
【発明の効果】
本発明に依る電界効果型半導体装置の製造方法に於いては、基板上に少なくともチャネル層及びキャップ下地層及び第1のキャップ層及びチャネル層と同じエッチング手段でエッチングされる第2のキャップ層を順次積層形成し、トランジスタ形成予定部分の周囲を表面からチャネル層を越えるエッチングを行って素子間分離領域を形成し、第2のキャップ層及び第1のキャップ層にゲート・リセスを形成し、第2のキャップ層に形成されたゲート・リセスを拡大するエッチングを行って第1のキャップ層に於けるゲート・リセスと相俟って二段構造となるゲート・リセスを形成すると同時に素子間分離領域側面に表出されたチャネル層のエッジをアンダ・カットするエッチングを行ってエア・ギャップを形成し、ゲート・リセス内に表出されたキャップ下地層上に形成されエア・ギャップを越えて素子間分離領域にまで導出されるゲート電極を形成する。
【0045】
前記構成を採ることに依り、二段リセスを形成する工程中にチャネル層のアンダ・カットに依るエア・ギャップの形成が自動的に実施され、ゲート及びチャネルの短絡を回避できる構造、及び、ドレイン耐圧を向上することが可能な二段リセス構造を少ない工程で容易に実現することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態に依って作製した電界効果型半導体装置を表す要部切断平面図である。
【図2】図1に見られる電界効果型半導体装置を表す要部切断側面図である。
【図3】本発明の一実施の形態を説明する為の工程要所に於ける電界効果型半導体装置を表す要部切断側面図である。
【図4】本発明の一実施の形態を説明する為の工程要所に於ける電界効果型半導体装置を表す要部切断側面図である。
【図5】本発明の一実施の形態を説明する為の工程要所に於ける電界効果型半導体装置を表す要部切断側面図である。
【図6】本発明の一実施の形態を説明する為の工程要所に於ける電界効果型半導体装置を表す要部切断側面図である。
【符号の説明】
1 基板
2 バッファ層
2A 素子間分離領域
3 i−InGaAsチャネル層
3A エア・ギャップ
4 n−InAlAsキャリア供給層
5 エッチング停止層
6 キャップ層(第1のキャップ層)
6A ゲート・リセス
7 キャップ層(第2のキャップ層)
8 ソース電極
9 ドレイン電極
10 ゲート電極
11 レジスト層
Claims (3)
- 基板上に少なくともチャネル層及びキャップ下地層及び第1のキャップ層及びチャネル層と同じエッチング手段でエッチングされる第2のキャップ層を順次積層形成する工程と、
次いで、トランジスタ形成予定部分の周囲を表面からチャネル層を越えるエッチングを行って素子間分離領域を形成する工程と、
次いで、第2のキャップ層及び第1のキャップ層にゲート・リセスを形成する工程と、
次いで、第2のキャップ層に形成されたゲート・リセスを拡大するエッチングを行って第1のキャップ層に於けるゲート・リセスと相俟って二段構造となるゲート・リセスを形成すると同時に素子間分離領域側面に表出されたチャネル層のエッジをアンダ・カットするエッチングを行ってエア・ギャップを形成する工程と、
その後、ゲート・リセス内に表出されたキャップ下地層上に形成されエア・ギャップを越えて素子間分離領域にまで導出されるゲート電極を形成する工程とが含まれてなること
を特徴とする電界効果型半導体装置の製造方法。 - キャップ下地層は少なくともInとPとを含む材料からなること
を特徴とする請求項1記載の電界効果型半導体装置の製造方法。 - 第1のキャップ層は少なくともAlを含む材料からなり且つ第2のキャップ層は少なくともInとAsとを含む材料からなること
を特徴とする請求項1記載の電界効果型半導体装置の製造方法。
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