KR19980018636A - 반도체 장치 제조 공정 - Google Patents

반도체 장치 제조 공정 Download PDF

Info

Publication number
KR19980018636A
KR19980018636A KR1019970038520A KR19970038520A KR19980018636A KR 19980018636 A KR19980018636 A KR 19980018636A KR 1019970038520 A KR1019970038520 A KR 1019970038520A KR 19970038520 A KR19970038520 A KR 19970038520A KR 19980018636 A KR19980018636 A KR 19980018636A
Authority
KR
South Korea
Prior art keywords
film
layer
base
electrode
bipolar transistor
Prior art date
Application number
KR1019970038520A
Other languages
English (en)
Inventor
다까유끼 고미
Original Assignee
이데이 노부유끼
소니 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데이 노부유끼, 소니 가부시끼가이샤 filed Critical 이데이 노부유끼
Publication of KR19980018636A publication Critical patent/KR19980018636A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0658—Vertical bipolar transistor in combination with resistors or capacitors

Abstract

본 발명의 반도체 장치 제조공정은 선택적 에피택셜 성장에 의해서 반도체 베이스 바디상에 바이폴라 트랜지스터(NPN 바이폴라 트랜지스터)의 베이스 층을 형성하는 단계, 및 동일한 반도체 베이스 바디상에 MIS커패시터의 유전체 막을 형성하는 단계를 포함한다. 이 공정에서 베이스 층상에 형성된 에미터 층으로부터 상기 베이스 층에 접속된 베이스 전극을 분리시키는 측벽을 형성할 때 상기 유전체 막이 상기 측벽들을 구성하는 막들중 하나와 동일한 실리콘 질화물막으로 형성된다. 따라서, MIS커패시터는 바이폴라 트랜지스터를 형성하는 단계에 최소의 공정단계수만을 추가하므로써 바이폴라 트랜지스터와 함께 하나의 기판에 형성될 수 있다.

Description

반도체 장치 제조 공정
본 발명은 반도체 장치를 제조하는 공정에 관한 것이다.
바이폴라 트랜지스터의 최대 차단 주파수(이하, fTmax라 한다)의 증가의 요구에 대응하도록 실리콘-게르마늄(Si1-xGex)의 혼합된 결정과 같은 보다 협대역의 갭을 만들수 있는 재료로 이루어진 베이스를 포함하는 실리콘계 협(narrow) 베이스형 헤테로정션 바이폴라 트랜지스터가 제안되어 있다. 그리고, 상기 바이폴라 트랜지스터는 상기 fTmax를 fTmax = 100GHz의 값까지 증가시키는데 성공을 거두었다는 보고도 있었다. 이러한 바이폴라 트랜지스터는 다매체 시대의 출현에 즈음하여 시장성이 있는 전기통신 분야에 사용되리라고 예견되고 있다.
최근에, 실리콘-게르마늄(Si1-xGex)박막이 선택적 성장공정에 의해서 형성된 실리콘계 협 베이스형 헤테로정션 바이폴라 트랜지스터가 제안되어 실용화되고 있다. 게다가, 기지의 실리콘계 협 베이스형 헤테로정션 바이폴라 트랜지스터가 도 7에 도시된 그의 개략적인 구성과 관련하여 설명될 것이다.
도 7에서, N+형 매립층(203)은 반도체 기판(201)내에서 그의 영역의 양측에 배치된 필드 산화물 막(202)의 부분들에 의해서 분리된 영역에 형성된다. N_형 콜렉터 층(204)은 상기 매립층(203)상에 형성되고, 상기 콜렉터 층(204)상부 및 상기 매립층(203)의 부분 상부에 각각 배치된 개구부(205 , 206)가 있는 실리콘 산화물 막(207)은 반도체 기판(201)상에 형성된다. N+형 콜렉터 전극(208)은 상기 매립층(203)과 접촉하여 개구부(206)에 형성되고, P-형 베이스 층(209)은 실리콘-게르마늄(Si1-xGex)의 혼합된 결정으로 되어 있으며 개구부(205)내의 콜렉터층(204)위에 형성된다.
P+형 다결정 실리콘으로 된 베이스 접촉 전극(210)은 베이스층(209)에 접속되며, 실리콘 산화물층(211)은 베이스 접촉 전극(210)상에 형성된다. 개구부(212)은 베이스 층(210)내에 형성되며, 실리콘 산화물막(213) 및 실리콘 질화물막(214)양자로 형성된 측벽(215)은 개구부(212)의 측벽상에 형성된다. N+형 에미터층(216)은 측벽(215)을 통해서 베이스층(209)과 결합하는 방식으로 개구부(212)내에 형성된다. 상술한 실리콘계 협 베이스 형 헤테로정션 바이폴라 트랜지스터를 제조하는 공정에 대하여 도 8a 내지 8c를 참조하여 설명한다.
도 8a 내지 8c는 트랜지스터의 에미터/베이스 부분을 제조하는 단계를 보여주고 있다. 도 7을 참조하여 설명된 것과 대응하는 부분들이 동일한 도면 참조번호에 의해 지시되어 있다.
도 8a에 도시된 단계에서, N_형 콜렉터층(204)은 반도체 기판(도시 생략)내에 형성된 N+형 매립층(203)위에 형성되며, 실리콘 산화물막(207), 베이스 접촉 전극층(221), 실리콘 산화물 막(211), 및 실리콘 질화물 층(222)은 N-형 콜렉터 층(204)을 피복하는 상태로 순차적으로 형성된다. 이어서, 개구부(212)가 실리콘 산화물 막(222), 실리콘 산화물막(211), 및 베이스 접촉 전극층(221)내에 상기 콜렉터층(204)상부의 일부분에 형성되고, 실리콘 질화물 막으로 된 측벽들(223)이 상기 개구부(212)의 측벽들상에 형성된다. 그후에, 실리콘 산화물 막(207)이 실리콘 질화물 막(222) 및 측벽(223)을 에칭 마스크로하여 에칭되어 개구부(212)보다 직경이큰 개구부(205)를 형성하여 개구부(205)의 하부에 콜렉터 층(204)를 노출시킨다.
도 8b에 도시된 단계에서, P형 베이스 층(209)이 실리콘-게르마늄(Si1-xGex)의 혼합된 결정의 선택적 에피택셜 성장에 의해서 개구부(205)내에 형성되고, 실리콘 질화물 막(222) 및 실리콘 질화물 막으로 된 측벽(223)이 제거된다.
도 8c에 도시된 단계에서는 실리콘 산화물 막(213) 및 실리콘 질화물막(214)으로된 측벽들(215)이 베이스층(209)위에 배치된 개구부(212)의 측벽들상에 형성되고, N+형 다결정 실리콘으로된 에미터층(216)이 측벽들(215)을 통해서 개구부(212)내에 형성된다.
이러한 방식으로, 선택적 성장을 이용하는 실리콘계 협 베이스 형 헤테로정션 바이폴라 트랜지스터의 제조공정에서는 실리콘 질화물 막이 자주 사용된다.
상술한 고속 바이폴라 트랜지스터는 주로 에미터 전극 및 베이스 전극 각각이 다결정 실리콘 박막으로 형성되는 소위 이중 폴리실리콘 에미터/베이스 자동 정렬 구조를 사용한다. 이러한 자동정렬 기술은 에미터-베이스 거리를 짧게하고, 기생 트랜지스터부분을 감소시키며, 및 절연막으로된 측벽의 사용에 의해서 노출 한계값이하로 에미터 길이를 달성한다는 점에서 장점을 갖는다. 예를 들면, 일본 특허공보 평6-66325(B)에서는 베이스층이 실리콘-게르마늄(Si1-xGex)의 박막으로 형성된 상기 이중 폴리실리콘 에미터/베이스 자동 정렬구조를 가진 헤테로정션 바이폴라 트랜지스터를 사용하고 있다. 이 공보에 서술된 바이폴라 트랜지스터에서는 다수의 실리콘 질화물 막이 사용된다.
상술한 협 베이스형 헤테로정션 바이폴라 트랜지스터를 사용하는 IC를 제조하는 경우에, 저항기, 커패시터 및 인덕터등의 수동소자들이 바이폴라 트랜지스터외에 제공되도록 요구된다. 그러나, 저항기, 커패시터 및 인덕터등의 이들 수동 소자들이 실리콘-게르마늄의 혼합된 결정으로된 베이스 층을 사용하는 협 베이스 형 헤테로정션 트랜지스터와 함께 기판에 형성되는 어떤 구조 및 그 제조공정에 대해서는 하등의 개시도 되어 있지않다. 협 베이스형 헤테로정션 바이폴라 트랜지스터와 함께 하나의 기판상에 MIS커패시터를 형성하는 경우에 MIS커패시터는 비이폴라 트랜지스터의 제조공정과 다른 공정에 의해서 형성되도록 요구된다.
본 발명은 상술한 문제점을 해소하기 위해서 이루어진 것이며, 본 발명의 목적은 바이폴라 트랜지스터 및 MIS커패시터가 동일한 기판상에 형성되는 반도체 장치를 제조하는 공정을 제공하는 것이다.
본 발명에 따른 반도체 장치 제조공정은 선택적 에피택셜 성장에 의해서 반도체 기판상에 바이폴라트랜지스터의 베이스층을 형성하는 단계, 및 상기 반도체 기판상에 MIS커패시터의 유전체 막을 형성하는 단계를 포함하며, 상기 유전체막이, 상기 베이스 층에 형성된 에미터 층으로부터 상기 베이스층에 접속된 베이스 전극을 분리시키기 위한 측벽을 형성할때, 상기 측벽을 구성하는 막들중 하나와 동일한 막으로 형성되는 것을 특징으로 한다.
상기 제조 공정에 있어서, MIS커패시터의 상부전극은 에미터층을 구성하는 막과 동일한 막으로 이루어 질수 있으며, MIS커패시터의 하부전극은 상기 베이스 전극을 구성하는 막과 동일한 막으로 이루어 질 수 있다.
상기한 구성의 반도체 장치를 제조하는 공정에 있어서, MIS커패시터의 유전체막이 에미터 층으로부터 베이스전극을 분리시키기 위한 측벽을 형성하는 경우에 측벽을 구성하는 막들중 하나와 동일한 막에 의해서 형성되므로 커패시터의 유전체 막은 관련기술의 공정에서와 같이 다른 단계에 의해서 형성될 필요가 없다.
상기한 제조공정에서는 MIS커패시터의 상부전극이 에미터층을 구성하는 막과 동일한 막으로 형성되므로 상기 커패시터의 상부전극은 다른 단계에 의해서 형성될 필요가 없으며, 커패시터 하부전극은 MIS커패시터의 하부전극이 베이스 전극을 구성하는 막과 동일한 막으로 형성되므로 다른 단계에 의해서 형성될 필요가 없다.
도 1a 내지 1c는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 필수적인 단계를 나타내는 다이어그램.
도 2a 내지 2t는 상기 제1 실시예에 따른 반도체 장치를 제조하는 세부단계를 나타내는 다이어 그램.
도 3a 내지 3g는 비교예에 따른 반도체 장치를 제조하는 단계를 나타내는 다이어 그램.
도 4a 내지 4h는 제2 실시예에 따른 반도체 장치를 제조하는 단계를 나타내는 다이어 그램.
도 5a 내지 5n은 제3 실시예에 따른 반도체 장치를 제조하는 단계를 나타내는 다이어 그램.
도 6a 내지 6i는 제4 실시예에 따른 반도체 장치를 제조하는 단계를 나타내는 다이어 그램.
도 7은 관련기술의 헤테로정션 바이폴라 트랜지스터의 구성을 개략 도시한 도면.
도 8a 내지 8c는 관련 기술의 헤테로정션 트랜지스터를 제조하는 단계를 나타내는 다이어 그램.
도면의 주요 부분에 대한 부호의 설명
10 : 반도체 베이스 바디
11 : 실리콘 기판
12 : N+형 매립층
13 : N 형 에피택셜층
14 : 분리 산화물 막
15 : P+형 분리 확산층
16 : N 형 콜렉터층
17 : N+형 플러그 확산층
18 : 베이스 전극
19 : P 형 베이스층
31 : 제1 실리콘 산화물 막
32 : 제2 실리콘 산화물 막
33 : 에미터 개구부
34 : 베이스 개구부
51 :N+형 확산층
이제부터, 본 발명의 제1 실시예에 대하여 도 1a 내지 1c를 참조하여 설명한다. 도 1a 내지 1c는 통상 협 베이스형 헤테로정션 바이폴라 트랜지스터의 제조 단계에 따라 기본적으로 MIS(금속 절연체 반도체)커패시터를 형성하는 필수적인 제조단계를 나타내고 있다.
도 1a에 도시된 단계에서, N+형 매립층(12)이 실리콘 기판(11)내에 바이폴라 트랜지스터가 형성될 영역에 형성되고, N 형 에피택셜층(13 : 이하 에피택셜 층 (13)이라함)이 실리콘 기판(11)상에 형성되어 반도체 베이스 바디(10)을 형성한다. 에피택셜 층(13)은 바이폴라 트랜지스터가 형성될 영역에 있는 N형 콜렉터 층(16)이다. 각 분리 산화물 막(14)은 MIS커패시터가 형성될 영역으로부터 바이폴라 트랜지스터가 형성될 영역을 분리시키기 위해 에피택셜 층(13)에 형성된다. 그리고, P+형 분리 확산층(15)은 각 소자 분리 산화물 막(14)아래에 형성된다.
N+형 플러그 확산층(17)은 에피택셜 확산층(13)내에 바이폴라 트랜지스터가 형성될 영역에 형성되며 동시에 MIS커패시터의 하부전극용 N+형 확산층(51)이 에피택셜 층(13)내에 커패시터가 형성될 영역에 형성된다. 이어서, 제1의 실리콘 산화물 막(31)이 반도체 베이스 바디(10)에 형성된다.
베이스 전극(18)은 제1의 실리콘 산화물 막(31)상에 바이폴라 트랜지스터가 형성될 영역에 형성된다. 베이스 전극(18)을 커버링하는 제2의 실리콘 산화물 막(32)은 제1의 실리콘 산화물 막(31)위에 형성된다. 이어서, 에미터 개구부(33)이 제2 실리콘 산화물 막(32) 및 N 형 콜렉터 층(16)위의 베이스 전극(18)양자에 형성되며, 상기 N형 콜렉터 층(16)과 접촉하면서 상기 에미터 개구부(33)의 직경보다 큰 직경을 갖는 베이스 개구부(34)이 에미터 개구부(33)아래의 제1 실리콘 산화물 막(31)내에 형성된다.
N 형 콜레터층(16)과 결합하는 P형 베이스층(19)은 예를 들면, P형 실리콘-게르마늄(Si1-xGex)의 혼합된 결정의 선택적 에피택셜 성장에 의해 베이스 개구부(34)내에 형성된다.
측벽 형성용 제3 실리콘 산화물 막(35)은 에미터 개구부(33)의 내측벽과 제2 실리콘 산화물 막(32)양자에 형성된다. 커패시터가 형성될 영역에서의 실리콘 기판(11)상의 제3, 제2, 및 제1 실리콘 산화물 막(35 , 32 , 31)은 리소그래피및 에칭에 의해서 제거되어 커패시터 개구부(36)을 형성한다. 이어서, 측벽을 형성하기 위한 실리콘 질화물 막(37) 및 다결정 실리콘 막(38)이 에미터 개구부(33) 및 커패시터 개구부(36)의 내측벽과 제3실리콘 산화물 막(35)상에 연속적으로 형성된다.
포토레지스트 패턴(39)은 다결정 막(38)을 커버링하는 상태에서 커패시터가 형성될 영역, 즉 커패시터 개구부(36)에 리소그래피에 의해서 형성된다. 다 결정 실리콘 막(38), 실리콘 질화물 막(37), 및 제3 실리콘 산화물 막(35)는 포토레지스트 마스크(39)를 에칭 마스크로서 사용하여 이방성 에칭된다.
결국, 도 1b에 도시된 바와 같이, 제3 실리콘 산화물 막(35), 실리콘 질화물 막(37), 및 다결정 실리콘 막(38)로 이루어진 측벽(20)이 에미터 개구부(33)의 측벽상에 형성되고, 실리콘 질화물 막(37)으로 된 커패시터 유전체막(52)이 상기와 같이 패턴된 다결정 실리콘 막(38)을 상기 유전체 막(52)상에 남겨둔체로 커패시터 개구부(36)내에 형성된다. 측벽(20)은 후속 단계에서 베이스층(19)상에 형성될 에미터 층으로부터 베이스층(19)에 접속된 베이스 전극(18)을 분리한다. 이어서, 포토레지스트 패턴(39)이 제거된다. 그외에 도 1b는 포토레지스트 패턴(39)이 제거된 상태를 나타낸다.
도 1c에 도시된 단계에서, N+형 다결정 실리콘 막으로 이루어진 에미터층(21)은 베이스 층(19)위의 에미터 개구부(33)내에 형성되고, 에미터 층(21)을 구성하는 동일한 N+형 다결정 실리콘 막으로 이루어진 상부전극(53)은 커패시터가 형성될 영역에 패턴된 다결정 실리콘 막(38)상에 형성된다.
이러한 방식으로, N형 콜렉터층(16), P형 베이스층(19), 및 N+형 에미터 층(21)이 협 베이스형 헤테로정션 NPN바이폴라 트랜지스터를 구성하고, 하부전극으로서의 N+형 확산층(51), 유전체 막(52), 및 상부 전극(53)이 MIS커패시터(2)를 구성하며, 이들이 동일 실리콘 기판(11)상에 형성된다.
반도체 장치를 제조하는 상기 공정에 따르면, 에미터 층(21)으로부터 베이스전극(18)을 분리시키기 위한 측벽(20)이 형성될때, MIS커패시터(2)의 유전체 막(52)이 상기 측벽(20)을 이루는 막들중 하나와 동일한 실리콘 질화막(37)으로 형성되므로, MIS커패시터(2)의 유전체 막이 다른 단계에 의해서 형성될 필요가 없다. MIS커패시터(2)의 상부전극(53)이 에미터 층(21)을 이루는 막과 동일한 막으로 형성되므로 MIS커패시터의 상부전극이 다른 단계에 의해서 형성될 필요가 없다.
따라서, 상기 제조 공정에 있어서, MIS커패시터(2) 및 협 베이스형 헤테로정션 NPN바이폴라 트랜지스터(1)는 NPN바이폴라 트랜지스터(1)를 형성하는 단계에 필수단계로서 커패시터 개구부(36)을 형성하기 위한 단계의 하나의 리소그래피단계 및 하나의 에칭 단계와, 실리콘 질화물 막(37)을 패터닝하여 유전체 막(57)을 형성하는 하나의 리소그래피 단계만을 추가하여 동일한 실리콘 기판(11)상에 형성된다.
이어서, 제1 실시예의 세부사항에 대해서 도 2a-2t에 도시된 제조단계를 참조해서 설명한다. 이들 도면들은 동일한 기판에 NPN바이폴라 트랜지스터 및 MIS커패시터가 형성되는 일예를 보여주고 있다. 도 1a-1c에 의해서 설명된 것과 대등한 부분에 대해서는 동일한 도면참조부호에 의해서 지시되어 있다. 게다가, 이들 도면들의 괄호내에 주어진 번호들이 일렬번호로 그뒤를 따른다.
도 2a에 도시된 단계에서, 실리콘 산화물막(71)이 예를 들면, 약300nm의 두께로 열 산화에 의해서 P-형〈100〉실리콘 기판(11: 이후, 실리콘 기판이라함)상에 형성된다. 바이폴라 트랜지스터의 N+형 매립층이 형성될 영역에 개구를 갖는 포토레지스트 막(도시 생략)이 리소그라피에 의해서 실리콘 산화물 막(71)상에 형성되고, 실리콘 산화물 막(71)이 포토레지스트 막을 에칭 마스크로서 사용해서 윈도우(72)를 갖도록 에칭된다. 포토레지스트 막이 제거된 후에 실리콘 산화물 막(71)을 마스크로 사용해서 약 1200도의 확산온도에서 안티몬의 기상 확산이 이루어 진다. 상기 기상확산에서는 안티몬 산화물(Sb2O3)가 고형 확산원(Solid Diffusion Source)으로서 사용된다.
결국, N+형 매립층(12)은 반도체 기판(11)내에 형성된다. N+매립층(12)에 대하여 시트 저항은 예를 들면 20Ω/□ 내지 50Ω/□의 값으로 설정되며, 확산길이Xj는 예를 들면 약1μm내지 2μm의 값으로 설정된다.
이어서, 실리콘 산화물 막(71)이 에칭에 의해서 제거된다. 도 2b에 도시된 다음단계에서, 예를 들면 0.3Ω㎝ 내지 5Ω㎝의 저항률을 가진 N형 에피택셜 층(이하, 에피택셜층 (13)이라함)이 약 0.7μm내지 0.2μm의 두께로 실리콘 기판(11)의 전면위에 에피택셜 성장 처리에 의해서 형성된다. 이러한 방식에 의해서 반도체 베이스 바디(10)가 형성된다.
상기 에피택셜 성장시에는 N+형 매립층(12)이 에피택셜 층(13)의 하부까지확산될 수도 있음을 주목해야한다.
이어서, 처리공정은 도 2c에 도시된 단계로 진행하는데, 여기서는 국부 산화(예를 들면, LOCOS(Local Oxidation of Silicon))를 위한 버퍼층으로서 간주될 수 있는 실리콘 산화물 막(73)이 예를 들면 20nm 내지 50nm의 두께로 에피택셜 층(13)상에 형성된다. LOCOS를 위한 마스크로서 간주될 수 있는 실리콘 질화물막(74)은 저압의 화학적 기상 증착(이하, LP-CVD라한다)에 의해서 예를 들면 50nm 내지 100nm의 두께로 실리콘 산화물막(73)상에 형성된다. 실리콘 산화물 막(73) 및 실리콘 질화물 막(74)각각의 두께는 LOCOS에 의해서 발생되는 각 버드 빅(Bird Beak)의 길이, LOCOS에 의해서 발생되는 스트레스, 및 불량 발생의 제어성에 따라 결정된다.
도 2d에 도시된 다음 단계에서, LOCOS에 의해서 분리 산화물 막이 형성될 영역에 윈도우(76)를 갖는 포토레지스트막(75)이 리소그래피에 의해서 실리콘 질화물 막(74)상에 형성된다. 실리콘 질화물 막(74), 실리콘 산화물 막(73), 및 에피택셜 층(13)이 포토레지스트막(75)을 에칭 마스크로서 사용하여 에칭된다. 에피택셜 층(13)의 에칭량은 에피택셜 층(13)의 표면부분과 분리 산화물 막이 LOCOS에 의해서 분리 산화물 막의 형성후에 평탄화되도록 형성될 분리 산화물 막의 두께의 약 절반이 되도록 하는 것이 바람직하다. 따라서, 포토레지스트막(75)은 바이폴리 트랜지스터가 형성될 영역 및 MIS커패시터가 형성될 영역에 형성된다.
이어서, 포토레지스트 막(75)이 제거된다. 이어서 처리 단계는 도 2e에 도시된 단계로 진행하는데, 여기에서는 2시간 내지 6시간동안 1000도 내지 1050도의 온도에서 스팀 산화(LOCOS형성을 위해서)에 의해서 에피택셜 층(13)에 분리 산화물 막(14)이 형성된다. 분리 산화물 막(14)의 두께는 예를 들면, 0.4μm내지 1.5μm의 범위내에서 에피택셜 층(13)의 에칭 깊이의 두배가 되도록 설정된다. 이어서, 실리콘 질화물 막(74)이 고온 인산을 사용한 습식 에칭에 의해서 제거된다.
도 2f에 도시된 다음 단계에서, N+형 플러그 확산 층이 형성될 영역과 MIS커패시터가 형성될 영역에 각각 배치된 윈도우(78 , 79)를 가진 포토레지스트 막(77)이 리소그래피에 의해서 형성되고, 그후에 포토레지스트 마스크(77)를 이온 주입 마스크로서 사용하여 인 이온(P+)이 주입되어 NPN바이폴라 트랜지스터의 콜렉터 접촉영역으로서 간주될 N+형 플러그 확산층 및 MIS커패시터의 하부 전극으로서 간주될 N+형 확산 층이 형성된다. 이온 주입은 1x1015ions/㎝2내지 1x1016ions/㎝2의 도우즈량으로 40KeV 내지 100KeV의 가속 에너지로 행해진다.
이어서, 포토레지스트 막(77)이 제거된다. 이어서 처리공정이 도 2g에 도시된 단계로 진행해 가는데, 여기서는 평탄화를 위한 실리콘 산화물 막(80)이 예를 들면 약 100nm 내지 600nm의 두께로 CVD에 의해서 행해지고, 그후에 약 30분동안 900도 내지 1000도의 온도에서 어닐링 처리되어 NPN트랜지스터의 콜렉터 접촉영역으로서 간주될 N+형 플러그 확산영역(17) 및 MIS커패시터의 하부전극부로서 간주될 N+형 확산 층(51)을 형성한다. 포토레지스트 막(81)은 LOCOS에 의해서 발생된 버드 비드의 평탄화를 위해서 포토레지스트를 실리콘 산화물 막(80)위에 도포하므로써 형성된다. 포토레지스트 막(81) 및 실리콘 산화물 막(80)은 일반적인 반응성 이온 에칭(이후, RIE이라함)에 의해서 에치백되어, 표면 평탄화를 달성한다.
도 2h에 도시된 다음 단계에서, 실리콘 산화물 막(82)이 900도에서의 산화에 의해서 약 10nm 내지 30nm의 두께로 에피택셜 층(13)의 표면위에 형성된다.
이어서, 처리공정이 도 2i에 도시된 단계로 진행해 가는데, 여기서는 분리 확산층이 형성될 영역에 윈도우(84)를 갖는 포토레지스트 막(83)이 리소그래피에 의해서 형성되고, 그후에 포토레지스트 막(83)을 이온 주입 마스크로 사용해서 붕소이온(B+)의 이온 주입이 행해져 분리 산화물 막(14)아래의 부분의 에피택셜층(13)에 P+형 분리 확산층(15)을 형성한다. 이온 주입은1x1013ions/㎝2내지 1x1014ions/㎝2의 도우즈량으로 200KeV 내지 500KeV의 가속 에너지로 행해진다.
이어서,포토레지스트 막(83)이 제거된다. 도 2j에 도시된 다음단계에서 제1 실리콘 산화물 막(31)이 예를 들면 50nm 내지 300nm의 두께로 CVD에 의해서 에피택셜 층(13)의 전면에 형성되며, 다결정 실리콘 막(41)은 예를 들면, 200nm 내지 300nm의 두께로 CVD에 의해서 제1 실리콘 산화물 막(31)상에 형성된다. 이어서, 다결정 실리콘 막(41)이 이온 주입에 의해서 전체적으로 이불화 붕소이온(BF2+)으로 도핑된다. 이온 주입은1x1014ions/㎝2내지 1x1016ions/㎝2의 도우즈량으로 20KeV 내지 100KeV의 가속 에너지로 행해진다.
이어서, 처리 공정은 도 2k에 도시된 단계로 진행해 가는데, 여기서는 베이스 전극을 형성하는데 필요한 영역을 커버링하는 포토레지스트 막(85)이 리소그라피에 의해서 형성되고, 다결정 실리콘 막(41)이 포토레지스트 막(85)을 에칭 마스크로 사용하여 RIE에 의해서 패턴되어 베이스 전극을 형성하는데 필요한 영역에 잔재하게된다.
이어서, 포토레지스트 막(85)이 제거된다. 도 2l에 도시된 다음 단계에서, 제2 실리콘 산화 막(32)이 패턴된 다결정 실리콘 막(41)을 커버하도록 제1 실리콘 산화물 막(31)위에 CVD에 의해서 형성되고, 실리콘 질화물 막(86)이 CVD에 의해서 제2 실리콘 산화물 막(32)상에 형성된다. 베이스 영역(진성 베이스영역)이 형성될 영역에 윈도우(88)를 가진 포토레지스트 막(87)이 리소그래피에 의해서 실리콘 질화물 막(86)상에 형성된다.
이어서, 처리공정이 도 2m에 도시된 단계로 진행해 가는데, 여기서는 실리콘 질화물 막(86), 제2 실리콘 산화물 막(32), 및 다결정 실리콘 막(41)이 포토레지스트 막(87)을 마스크로 사용해서 에칭되어 에미터 개구부(33)을 형성한다. 이어서, 포토레지스트 막(87)이 제거된다. 실리콘 질화물 막이 CVD에 의해서 형성된다. 그후에 이것을 에치백하여 에미터 개구부(33)의 측벽에 실리콘 질화물로된 측벽(42)을 형성한다. 하부를 배제한 에미터 개구부(33)의 전체가 실리콘 질화물 막(86) 및 실리콘 질화물로 이루어진 측벽(42)으로 커버된다.
도 2n에 도시된 다음 단계에서, 제1의 실리콘 산화물 막(31)이 실리콘 질화물 막(86) 및 실리콘 질화물로 된 측벽(42)을 마스크로 사용하여 불화 수소산에 의해서 에칭된다. 이 때에 제1 실리콘 산화물 막(31)이 이것을 오버에칭하므로써 사이드 에칭되어 에미터 개구부(33)의 직경보다 직경이 큰 베이스 개구부(34)을 형성한다. 이러한 에칭에 있어서는 다결정 실리콘 막(41)이 에칭 마스크로도 사용된다. 따라서, 다결정 실리콘 막(41)으로 이루어진 베이스 전극(18)이 에칭에 의해서 형성된다.
이어서, 처리공정이 도 2o에 도시된 단계로 진행해가는데, 여기서는 표면이 세정에 의해서 세척되고 P형 실리콘-게르마늄(Si1-xGex, 바람직하게는0.05≤x≤0.3, 예를 들면x=0.15)의 혼합된 결정으로 된 베이스층(19)이 베이스 개구부(34)을 통해서 UHV-CVD 혹은 LP-CVD등의 선택적 에피택셜 공정에 의해서 N형 에피택셜층(16)상에 형성된다. 선택적 에피택셜 공정에 있어서, 소스 가스로서 GeH4, Si2H6, 혹은 SiH2Cl2가스가 Si1-xGex베이스층(19)을 형성하는데 사용된다. 그후에 실리콘 질화물 막(86) 및 실리콘 질화물 막으로 이루어진 측벽(42)이 고온 인산을 사용해서 에칭하므로써 제거된다.
도 2p에 도시된 다음 단계에서, 제3의 실리콘 산화물 막(35)이 예를 들면 50nm 내지 200nm의 두께로 에미터 개구부(33)의 측벽, 베이스 층(19), 및 제2 실리콘 산화물 막(32)상에 형성된다. MIS커패시터가 형성될 영역에 윈도우(90)을 가진 포토레지스트막(89)이 리소그래피에 의해서 형성된다.
이어서, 처리공정이 도 2q에 도시된 단계로 진행해가는데, 여기서는 제3, 제2, 및 제1 실리콘 산화물 막(35 , 32 , 31)이 포토레지스트 막(89)을 에칭 마스크로 사용해서 에칭되어 제3, 제2, 및 제1실리콘 산화물 막(35 , 32 , 31)내에 커패시터 개구부(36)을 형성한다. 이어서, 포토레지스트 막(89)이 제거된다.
실리콘 질화물 막(37)은 예를 들면 10nm 내지 200nm의 두께로 CVD에 의해서 형성되며, 다결정 실리콘 막(38)은 예를 들면 50nm 내지 200nm의 두께로 형성된다. 실리콘 질화물 막(37)은 바이폴라 트랜지스터의 베이스로부터 에미터를 분리시키는 측벽으로서의 뿐만 아니라 MIS커패시터의 유전체 막으로서 간주되게 된다.
다결정 실리콘 막(38)은 불순물없이 포함될 수 있지만 상기 CVD에 의해서 자체적으로 필요시에 혹은 다결정 실리콘 막(38)의 형성후에 N 형 분순물의 이온 주입에 의해서 N 형의 분술물로 도핑된다.
MIS커패시터가 형성될 영역에 다결정 실리콘 막(39)을 커버링하는 , 즉 커패시터 개구부(36)를 커버링하는 포토레지스트 패턴(39)이 리소그래피에 의해서 형성된다. 다결정 실리콘 막(38), 실리콘 질화물 막(37), 및 제3 실리콘 산화물 막(35)이 포토레지스트 패턴(39)을 에칭 마스크로 사용해서 이방성 에칭된다.
결과적으로, 도 2r에 도시된 바와 같이, 제3 실리콘 산화물 막(35), 실리콘 질화물 막(37), 및 다결정 실리콘 막(38)로 구성된 측벽(20)은 에미터 개구부(33)의 측벽상에 형성되고, 실리콘 질화물 막(37)으로 이루어진 커패시터 유전체 막(52)은 패턴된 다결정 실리콘 막을 유전체 막(52)상에 남긴체로 커패시터 개구부(36)에 형성된다. 측벽(20)은 후속 단계에서 베이스 층(19)에 형성될 에미터 층으로부터 베이스 층(19)에 접속된 베이스 전극(18)을 분리시킨다.
이어서, 처리공정이 도 2s에 도시된 단계로 진행해가는데, 여기서는 다결정 실리콘막이 NPN트랜지스터의 에미터 전극과 MIS커페시터의 상부 전극으로서 간주될 N형 분순물로 중 도핑되어 CVD에 의해서 형성된다. 이어서, 에미터가 700도 내지 1000도의 온도에서 어닐링처리된다. 이러한 어닐링처리에서는 에미터영역에있는 불순물이 확산될 뿐만아니라 커패시터가 형성될 영역에있는 다결정 실리콘 막에 있는 불순물이 그 아래 배치된 다결정 실리콘 막(38)으로 확산된다. 이어서, 에미터 전극이 형성될 영역과 MIS커패시터의 상부전극이 형성될 영역을 커버링하는 포토레지스트 막(도시 생략)이 리소그래피에 의해서 형성되고, 다결정 실리콘 막은 포토레지스트 막을 마스크로 사용해서 에칭되어 각각이 다결정 실리콘 막으로 이루어지는 에미터 층(21) 및 상부 전극(53)을 형성한다. 이어서, 포토레지스트 막(도시 생략)이 제거된다.
바이폴라 트랜지스터의 베이스전극 및 콜렉터 전극이 형성될 영역에 각각 배치된 윈도우(92 , 93)을 갖는 포토레지스트 막(91)이 리소그래피에 의해서 형성된다. 도시는 하지 않았지만 포토레지스트 막(91)은 MIS커패시터의 하부전극이 형성될 영역에 윈도우를 갖는다.
도 2t에 도시된 다음단계에서, 제2 및 제1 실리콘 산화물 막(32 , 31)이 포토레지스트 막(91)을 마스크로 사용해서 에칭되며, 제2 실리콘 산화물 막(32)에 베이스 전극(18)과 연통하는 베이스전극 개구부(45)를 형성하고, 상기제2 및 제1의 실리콘 산화물 막(32 , 31)에 N+형 플러그 확산층(17)과 연통하는 콜렉터 전극 개구부(46)을 형성한다. 도시는 하지 않았지만, MIS커패시터의 하부전극층으로서 간주되게될 N+형 확산층(51)과 연통하는 하부전극 개구부가 형성된다. 이어서, 포토레지스트 막(91)이 제거된다.
장벽 금속 막 및 알루미늄계 금속막이 스퍼터링에 의해서 형성되고 잘 알려진 리소그래피 및 에칭에 의해서 패턴된다. 결국, 베이스 전극(18)에 접속된 베이스 금속 전극(22)이 베이스 전극 개구부(45)에 형성되고, 에미터 금속 전극(23)이 에미터 층(21)상에 형성되고, 및 N+형 플러그 확산층(17)에 접속된 콜렉터 금속 전극(24)이 콜렉터 전극 개구부(46)에 형성된다. 상부 금속 전극(54)은 MIS커패시터의 상부전극(53)상에 형성된다. 도시는 하지 않았지만, MIS커패시터의 하부 전극 층으로서 간주되는 N+형 확산층(51)에 접속된 금속 전극은 하부 전극 개구부에 형성된다.
이어서, 리소그래피에 의해서 형성된 포토레지스트 막이 제거되고, 그후에 다층 상호 접속부(도시 생략)를 형성하는 단계가 이어진다. 이러한 방식으로, 협 베이스 형 헤테로정션 NPN바이폴라 트랜지스터(1) 및 MIS커패시터(2)가 동일한 실리콘 기판(11)상에 형성된다.
도 2a 내지 도 2t를 참조로 하여 설명한 제조 공정에 있어서, 하부 전극으로서 간주되는 N+형 확산 층(51)은 동일한 이온 주입에 의해서 N+형 플러그 확산층(17)의 형성과 동시에 형성된다. 또한 유전체 막(52)은 NPN 바이폴라 트랜지스터(1)의 측벽(20)을 구성하는 실리콘 질화물 막(37)으로 형성되며, 상부 전극(53)은 에미터 층(21)을 구성하는 동일한 다결정 실리콘 막으로 형성된다.
따라서, 실리콘-게르마늄의 혼합된 결정으로 이루어진 베이스 층(19)을 가진 협 베이스형 헤테로정션 NPN바이폴라 트랜지스터(1) 및 MIS커패시터(2)는 동일한 실리콘 기판(11)상에 NPN바이폴라 트랜지스터(1)를 제조하는 단계들에 두번의 리소그래피 단계들 및 한번의 에칭 단계, 즉 커패시터 개구부(36)을 형성하는 리소그래피 및 에칭 단계 그리고 유전체 막(52)을 패터닝하기 위한 리소그래피 단계만을 추가하므로써 형성될 수 있다. 결국, 고품질의 바이폴라 트랜지스터LSI가 달성될 수 있다.
여기서, MIS커패시터를 형성하는 공정은 본 발명의 제조공정의 제1 실시예와 비교하여 도 3a 내지 도 3g를 참조해서 이중 폴리실리콘 구조의 NPN바이폴라 트랜지스터의 제조공정에 따른것이다. 이들 도면에서, 도 2a 내지 도 2t에 도시된 것과 대응하는 부분들은 동일한 도면참조 번호로 표시되어 있다.
먼저, 도 2a 내지 도 2i를 참조해서 설명된 단계들이 반복된다. 특히, 도 3a에 도시된 바와 같이 N+형 매립층(12)이 실리콘 기판(11)에 형성되고, N형 에피택셜층(13)이 실리콘 기판(11)에 형성되며, 분리 산화물 막(14)이 에피택셜 층(13)에 형성되고, 및 P+형 분리 확산 층(15)이 분리 산화물 막(14)아래 부분에서 상기 에피택셜층(13)에 형성된다. 또한, 바이폴라 트랜지스터가 형성될 영역에서의 에피택셜층(13)은 N형 콜렉터 층(16)으로 간주되며, N+형 확산층(51)은 커패시터가 형성될 영역의 에피택셜 층(13)에 형성된다. N+형 확산층(51)은 바이폴라 트랜지스터가 형성될 영역의 에피택셜층(13)에 N+형 플러그 확산층(17)의 형성과 동시에 형성된다.
도 3b에 도시된 다음단계에서, 제1의 실리콘 산화물 막(31)이 에피택셜층(13)에 형성되며,그후에 이것을 리소그래피 및 에칭에 의해서 패터닝하여 커패시터가 형성될 영역에 커패시터 개구부(36)을 형성한다. 실리콘 질화물 막이 상기 커패시터 개구부를 포함하는 제1 실리콘 산화물 막(31)에 형성되고 그후에 이것을 리소그래피 및 에칭에 의해서 패터닝해서 커패시터 개구부(36)에 MIS 커패시터의 유전체 막(52)을 형성한다.
이어서, 처리공정은 도 3c에 도시된 단계로 진행하는데, 여기서는 N형 콜렉터층(16)상의 일부분상의 제1 실리콘 산화물 막(31)이 리소그래피 및 에칭에 의해서 패턴되어 제1 실리콘 산화물 막(31)에 베이스 개구부(34)을 형성한다. 이어서, 리소그래피에 의해서 형성된 포토레지스트 마스크가 제거된다. 그후에, 유전체 막(52)을 커버링하는 다결정 실리콘 막(111)이 베이스 개구부(34)내 및 제1 실리콘 산화물 막(31)상에 형성된다. 다결정 실리콘 막(111)은 그후에 이온 주입에 의해서 붕소 혹은 희석된 붕소등의 P형 불순물에 의해서 전체적으로 도핑된다.
도 3d에 도시된 다음 단계에서, 다결정 실리콘 막(111)이 리소그래피 및 에칭에 의해서 패턴되어 베이스 개구부(34)을 통해서 N형 콜렉터 층(16)에 접속된 다결정 실리콘 패턴(112)을 형성하고, 상부전극(53)이 유전체 막(52)상에 형성된다. 이어서, 리소그래피에 의해서 형성된 포토레지스트 마스크가 제거된다. 다결정 실리콘 패턴(112) 및 상부 전극(53)을 커버링하는 제2 실리콘 막(32)이 CVD에 의해서 형성된다.
이어서 처리 단계는 도 3e에 도시된 단계로 진행하는데, 여기에서는 제2 실리콘 산화물 막(32) 및 다결정 실리콘 패턴(112)이 리소그래피 및 에칭에 의해서 패턴되어, N형 콜렉터 층(16)위에 배치된 베이스 개구부(34)의 상부 및 내측 상에 에미터 개구부(33)을 형성한다. 따라서, 베이스 전극(18)이 다결정 실리콘 패턴(112)으로 형성된다. 그후에 붕소(B+) 혹은 이불화 붕소(BF2 +)가 에미터 개구부(33)으로부터 주입된다.
도 3f에 도시된 다음 단계에서, 측벽용의 실리콘 산화물 막이 제2 실리콘 산화물 막(32)상에 에미터 개구부에 심어지도록 하는 방식으로 형성되며, 그후에 활성화 어닐링처리가 행해져 베이스층(113) 및 베이스층(113)과 베이스전극(18)에 접속된 그래프트 베이스(Graft Base : 114)을 형성하고, 그후에 측벽용의 실리콘 산화물막을 에칭백해서 에미터 개구부(33)의 측벽상에 측벽(20)을 형성한다.
이어서 처리공정이 도 3g에 도시된 단계로 진행해 가는데, 여기서는 NPN트랜지스터의 에미터 전극으로 간주되게 되는 N형 불순물로 중 도핑된 다결정 실리콘 막이 CVD에 의해서 형성되고, 그후에 700도 내지 1100도의 온도에서 에미터가 어닐링되어 다결정 실리콘 막내의 불순물이 그아래에 배치된 베이스층(113)의 표면층으로 확산되어 에미터층(115)을 형성한다.
에미터전극이 형성될 영역을 커버링하는 포토레지스트막(도시 생략)이 리소그래피에 의해서 형성되고, 다결정 실리콘 막이 포토레지스트막을 에칭마스크로 사용해서 에칭되어 다결정 실리콘 막으로 이루어진 에미터전극(116)을 형성한다. 이어서, 포토레지스트막(도시 생략)이 제거된다.
제2 및 제1실리콘 산화막(32 , 31)이 리소그래피 및 에칭에 의해서 패턴되어 제2 실리콘 산화물 막(32)에 베이스전극(18)에 연통되는 베이스 전극 개구부(45)을 형성하며, 제2 및 제1 실리콘 산화물막(32, 31)에 N+형 플러그 확산층(17)에 연통되는 콜렉터 전극 개구부(46)을 형성한다. 동시에, 상부전극 개구부(55)이 상부전극(53)위의 위치에 형성된다. 이어서, 에칭 마스크로서 사용되는 포토레지스트막(도시 생략)이 제거된다.
장벽금속막 및 알루미늄계 금속막이 스퍼터링에 의해서 형성되고, 공지된 리소그래피 및 에칭에 의해서 패턴되어 베이스 전극 개구부(45)에 베이스전극(18)에 접속된 베이스금속 전극(22)을, 에미터 전극(116)상에 에미터 금속전극(23)을, 및 콜렉터 전극 개구부에 N+형 플러그 확산층(17)에 접속된 콜렉터 금속전극(24)을 형성한다. 동시에 MIS커패시터의 상부전극(53)에 접속된 상부금속전극(54)이 상부전극 개구부(55)에 형성된다. 따라서, NPN바이폴라 트랜지스터(101) 및 MIS커패시터(102)이 동일한 실리콘 기판(11)상에 형성된다.
상술한 비교제조공정에서는 MIS커패시터(102)의 유전체막(52)을 형성하는데 있어서 바이폴라 트랜지스터를 제조하는 단계에 제1 실리콘 산화물막(31)에 커패시터 개구부(36)을 형성하는 리소그래피 및 에칭단계, 유전체 막(52)을 형성하는 단계, 및 상기 유전체막(52)을 패터닝하는 단계를 추가하는 것이 요구된다. 즉, 2번의 리소그래피 단계, 한번의 막형성단계, 및 2번의 에칭단계가 추가되어야한다.
도 2a 내지 도 2t를 참조하여 설명된 본 발명의 제조공정은 추가단계의 수에 있어서 이중 폴리실리콘 구조의 바이폴라 트랜지스터를 제조하는 단계를 사용하여 동일한 실리콘 기판(11)상에 MIS커패시터(102)를 형성하는 제조공정보다 적다.
따라서, 본발명의 제조공정은 고품질의 LSI, 즉 실리콘-게르마늄의 혼합된 결정으로된 베이스층을 가진 고품질 협 베이스형 헤테로정션 NPN바이폴라 트랜지스터(1) 및 MIS커패시터(2)가 NPN바이폴라 트랜지스터(1)를 형성하는 단계에 최소수의 단계를 추가하므로써 동일 기판(11)상에 형성된 LSI를 실현할 수 있다. 이어서, 본 발명의 제2 실시예에 대하여 도 4a 내지 도 4h에 도시된 제조단계를 참조하여 설명한다.
이들 도면에는 기본적으로 협 베이스형 헤테로정션 바이폴라 트랜지스터를 형성하는 단계를 제1실시예로 한것에 따라 MIS커패시터를 형성하는 제조단계가 도시되어 있다. 그외에, 제1 실시예의 것과 유사한 단계들이 간단히 설명되므로, 이들 단계들의 상세에 대해서는 제1실시예의 설명을 참조하기 바란다.
도 2a 내지 도 2c를 참조로 설명된 단계들이 반복된다. 특히, 도 4a에 도시된 바와같이 N+형 매립층(12)이 실리콘 기판(11)내에서 바이폴라 트랜지스터가 형성될 영역에 형성된다. N형 에피택셜층(13)은 에피택셜 성장처리에 의해서 실리콘 기판(11)의 전면위에 형성된다. 따라서, 반도체 베이스 바디(10)가 형성된다. N+형 매립층(12)이 상기 에피택셜 성장에 의해서 에피택셜 층(13)의 하부로 확산될 수도 있음에 유의 해야한다. LOCOS용의 버퍼층이 되는 실리콘 산화물 막(73)이 형성되고, LOCOS용의 마스크가 될 실리콘 질화물 막(74)이 LP-CVD에 의해서 형성된다.
도 4b에 도시된 다음단계에서, 바이폴라 트랜지스터가 형성될 영역을 커버링하는 포토레지스트막(121)이 리소그래피에 의해서 실리콘 질화물 막(74)상에 형성되고, 실리콘 질화물 막(74), 실리콘 산화물 막(73), 및 에피택셜 층(13)이 포토레지스트 마스크(121)을 에칭 마스크로서 사용해서 에칭된다. 에피택셜층(13)의 에칭량은 에피택셜층(13) 및 분리 산화물 막의 표면 부분들이 분리 산화물막의 형성후에 평탄화되도록 LOCOS에 의해서 형성될 분리 산화물막의 두께에 절반이 되도록 하는 것이 바람직하다.
이어서, 포토레지스트 막(121)이 제거된다. 이어서, 처리공정이 도 4c에 도시된 단계로 진행해 가는데, 여기서는 분리 산화물 막(14)이 LOCOS에 의해서 2 내지 6시간동안 1000도 내지 1050도의 온도에서 스팀 산화에 의해서 에피택셜층(13)에 형성된다. 분리 산화물 막(14)의 두께는 예를 들면 0.4μm내지 1.5μm의 범위내에서 에피택셜 층(13)의 에칭 깊이의 두배가 되도록 설정된다. 이어서, 실리콘 질화물 막(74)이 고온 인산을 사용한 습식 에칭에 의해서 제거된다. 따라서, 분리 산화물 막(14)이 MIS커패시터가 형성될 영역에 형성된다.
도 4d에 도시된 다음 단계에서, N+형 플러그 확산 층이 형성될 영역에 윈도우(78)를 가진 포토레지스트 막(77)이 리소그래피에 의해서 형성되고, 그후에 포토레지스트막(77)을 이온 주입 마스크로서 사용하여 인 이온(P+)이 주입되어 NPN바이폴라 트랜지스터의 콜렉터 접촉영역으로서 간주될 N+형 플러그 확산층이 형성된다. 이온 주입은 도 2f를 참조하여 설명된 것과 동일한 조건에서 행해진다.
이어서, 포토레지스트 막(77)이 제거된다. 이어서 처리공정이 도 2g 내지 2j를 참조하여 설명된 단계들이 반복된다. 특히, 도 4e에 도시된 바와 같이, 평탄화를 위한 실리콘 산화물 막(도시 생략)이 형성되고, 그후에 어닐링 처리되어 NPN 바이폴라 트랜지스터의 콜렉터 접촉영역으로서 간주될 N+형 플러그 확산층(17)을 형성한다.
실리콘 산화물막(도시 생략)을 커버링하는 포토레지스트(도시 생략)이 형성되고, 그후에 LOCOS에 의해서 발생된 버드 비드의 평탄화를 위해서 포토레지스트막 및 실리콘 산화물 막을 에치백 한다. 실리콘 산화물 막(도시 생략)이 900도의 온도에서 산화에 의해서 10nm 내지 30nm의 두께로 에피 택셜층(13)의 표면에 형성된다. P+형 분리 확산층(15)은 P형 불순물(예를 들면, 붕소 이온)의 선택적 이온 주입에 의해서 분리 산화물 막(14)아래부분에서 에피택셜 층(13)에 형성된다.
제1 실리콘 산화물 막(31)이 예를 들면 50nm 내지 300nm의 두께로 CVD에 의해서 에피택셜층(13)의 전면위에 형성되며, 다결정 실리콘 막(41)이 예를 들면 200nm 내지 300nm의 두께로 CVD에 의해서 제1 실리콘 산화물 막(31)상에 형성된다. 이어서, 다결정 실리콘 막(41)이 이온 주입에 의해서 이불화 붕소이온(BF2 +)로 전체적으로 도핑된다. 이온 주입은 1x1014ions/㎝2내지 1x1016ions/㎝2의 도우즈량으로 20KeV 내지 100KeV의 가속 에너지로 행해진다.
이어서, 처리공정은 도 4f에 도시된 단계로 진행해 가는데, 여기서는 베이스 전극의 형성에 필요한 영역 및 MIS커패시터가 형성될 영역을 커버링하는 포토레지스트 막(85)이 리소그래피에 의해서 형성된다. 다결정 실리콘 막(41)은 포토레지스트막(85)을 에칭 마스크로 사용해서 RIE에 의해서 패턴되어 베이스 전극의 형성에 필요한 영역에 남겨지며, MIS커패시터가 형성될 영역에 하부 전극으로서 남겨진다.
이어서, 포토레지스트 막(85)이 제거된다. 이어서 처리공정이 도 4g에 도시된 단계로 진행해 가는데, 여기서는 제2 실리콘 산화물 막(32)이 패턴된 다결정 실리콘 막(41) 및 하부 전극(56)을 커버링하는 상태로 제1 실리콘 산화물 막(31)상에 형성된다. 또한, 실리콘 질화물 막(86)이 CVD에 의해서 제2 실리콘 산화물 막(32)상에 형성된다. 베이스 영역(진성 베이스 영역)이 형성될 영역에 윈도우(88)를 갖는 포토레지스트 막(87)이 CVD에 의해서 실리콘 질화물 막(86)상에 형성된다.
이어서, 도 2m 내지 도 2t를 참조로 하여 설명된 단계들이 반복된다. 그러므로, 도 4h에 도시된 바와 같이, 에미터 개구부(33)이 실리콘 질화물 막, 제2 실리콘 질화물 막(32), 및 다결정 실리콘 막(41)내에 형성되며, 베이스 전극(18)이 다결정 실리콘 막(41)으로 형성된다. 이어서, 포토레지스트 막(87)이 제거된다. 이어서, 실리콘 질화물(도시 생략)의 측벽이 에미터 개구부(33)의 측벽상에 형성되며, 제1 실리콘 산화물 막(31)이 실리콘 질화물의 측벽 및 실리콘 질화물막을 마스크로 사용하여 불화 수소산에 의해서 에칭된다. 제1 실리콘 산화물 막(31)은 그것을 오버에칭하므로써 사이드 에칭되어 직경이 에미터 개구부(33)의 것 보다 큰 베이스 개구부(34)를 형성한다. 이러한 에칭에 있어서, 다결정 실리콘 막(41)이 마스크로서 사용된다. 베이스 전극(18)은 상기 에칭에 의해서 다결정 실리콘 막(41)으로 형성된다. P형 실리콘-게르마늄(Si1-xGex, 바람직하게는0.05≤x≤0.3, 예를 들면x=0.15)의 혼합된 결정으로 된 베이스층(19)이 베이스 개구부(34)을 통해서 N형 콜렉터 층상에 형성된다. 소스 가스로서 GeH4, Si2H6, 혹은 SiH2Cl2가 Si1-xGex베이스층(19)을 형성하는데 사용된다.
제3의 실리콘 산화물 막(35)이 에미터 개구부(33)의 측벽, 베이스 층(19), 제2 실리콘 산화물 막(35)상에 형성된다. 커패시터 개구부(36)이 제3 및 제2 실리콘 산화물 막(35 , 32)내에 하부전극(56)위의 위치에 형성된다. 이어서, 실리콘 질화물 막(37) 및 다결정 실리콘 막(38)이 순차적으로 형성된다. 다결정 실리콘 막(38), 실리콘 질화물 막(37), 및 제3 실리콘 산화물 막(35)으로 이루어진 측벽(20)이 에미터 개구부의 측벽상에 형성되며, 실리콘 질화물 막(37)으로 이루어진 커패시터 유전체막(52)이 커패시터 개구부(36)에 형성되되 유전체 막(52)상에는 패턴된 다결정 실리콘 막(38)이 잔재되어 있다.
다결정 실리콘 막으로 이루어진 N+형 에미터 층(21)이 에미터 개구부(33)에 형성되고, 에미터 층(21)을 구성하는 동일한 다결정 실리콘 막으로 이루어진 상부전극(53)이 커패시터가 형성될 영역에 형성된다. 제2 및 제1 실리콘 산화물 막(32 ,31)이 에칭되어 제2 실리콘 산화물 막(32)내에 베이스 전극(18)과 연통하는 베이스 전극 개구부(45)을 형성하고, 제2, 및 제1 실리콘 산화물 막(32 , 31)내에 N+형 플러그 확산층(17)과 연통하는 콜렉터 전극 개구부(46)을 형성한다.
장벽금속막 및 알루미늄계 금속막이 형성되고, 이것을 패턴하여 베이스 전극 개구부(45)에 베이스전극에 접속된 베이스 금속 전극(22)을, 에미터 층(21)상에 에미터 금속전극(23)을, 및 콜렉터 전극 개구부(46)에 N+형 플러그 확산층(17)에 접속된 콜렉터 금속전극(24)을 형성한다. 또한 상부 금속 전극(54)이 MIS커패시터의 상부전극(53)에 접속된다. 따라서, 협 베이스형 헤테로정션 NPN바이폴라 트랜지스터(3) 및 MIS커패시터(5)이 동일한 실리콘 기판(11)상에 형성된다.
제조공정의 제2실시예에 따르면, 베이스 층(19)에 형성된 에미터 층(21)으로부터 베이스 층(19)에 접속된 베이스전극을 분리시키기 위한 측벽(20)을 형성하는 경우에 유전체막(52)이 측벽(20)을 구성하는 막들중 하나와 동일한 실리콘 질화물막(37)으로 형성되므로 커패시터 유전체 막이 다른 단계에 의해서 형성될 필요가 없다.
상기한 제조공정에서는 MIS커패시터(4)의 하부전극(56)이 베이스 전극(18)을 구성하는 동일한 다결정 실리콘 막(14)으로 형성되므로 상기 커패시터의 하부전극이 다른 단계에 의해서 형성될 필요가 없으며, MIS커패시터의 상부전극(53)은 에미터층(21)을 구성하는 동일한 다결정 실리콘 막으로 형성되므로 커패시터의 상부전극이 다른 단계에 의해서 형성될 필요가 없다.
따라서, MIS커패시터(4)는 NPN바이폴라 트랜지스터의 제조단계에 2번의 리소그래피 및 한번의 에칭단계, 즉 커패시터 개구부(36)을 형성하는 리소그래피 및 에칭단계 및 유전체 막(52)을 패터닝하는 리소그래피단계만을 추가함으로써 실리콘-게르마늄의 혼합된 결정으로된 베이스층(19)을 가진 협 베이스형 헤테로정션 NPN바이폴라 트랜지스터(3)과 함께 실리콘 기판(11)상에 형성될 수 있다. 따라서, NPN바이폴라 트랜지스터 및 MIS커패시터(4)로 구성된 고품질의 LSI가 공정 단계수에 있어서 NPN바이폴라 트랜지스터(3)을 형성하는 단계에 최소수만을 추가하여 실현될 수 있다.
이어서, 본 발명에 따른 반도체 장치를 제조하는 공정의 제3 실시예에 대하여 도 5a 내지 도 5l에 도시된 제조단계를 참조로하여 설명한다. 이들 도면들에는 도 2a 내지 도 2t를 참조로 기 설명된 것에 대응하는 부분들이 동일한 도면 참조 번호에 의해서 표시되어 있다.
도 2a 내지 도 2l을 참조하여 기 설명된 것과 동일한 단계들이 반복된다. 따라서, 도 5a 에 도시된 바와 같이, N+형 매립층(12)이 실리콘 기판(11)에 형성되며, N형 에피택셜층(13)이 실리콘 기판(11)에 형성된다. 분리 산화물 막(14)이 에피택셜층(13)에 형성된다. 바이폴라 트랜지스터가 형성될 영역내의 에피택셜층(13)은 N형 콜렉터 층(16)으로서 간주된다. 이어서, 이온 주입에 의해서, N+매립층(12)에 접속된N+형 플러그 확산층(17)이 에피택셜층(13)내에서 바이폴라 트랜지스터가 형성될 영역에 형성되고, N+형 확산층(51)이 에피택셜 층(13)내에서 MIS커패시터가 형성될 영역에 형성된다. 또한, P+형 분리 산화물 확산층(15)이 이온 주입에 의해서 분리 산화물 막(14)아래에 형성된다. 도시는 하지않았지만, 도 2h와 관련되어 설명된 실리콘 산화물 막(82)이 에피택셜 층(13)의 표면에 형성된다.
도 5b에 도시된 다음단계에서, 제1실리콘 산화물 막(31)이 예를 들면 50nm 내지 300nm의 두께로 에피택셜층(13)상에 형성된다. 베이스 개구부(34)은 제1의 실리콘 산화물 막(31)내에서 리소그래피 및 에칭(예를 들면 RIE)에 의해서 N형 콜렉터층(16)상에 형성된다. 이어서, 리소그래피에 의해서 형성된 레지스트막이 제거된다. 다결정 실리콘 막(41)은 CVD에 의해서 100nm 내지 300nm의 두께로 베이스 개구부(34)의 내측표면 및 제1 실리콘 산화물 막(31)상에 형성된다. 그리고, 다결정 실리콘 막(41)은 이온 주입에 의해서 이불화 붕소(BF2 +)로 전체적으로 도핑된다. 이온 주입은 .20KeV내지 100KeV의 가속 에너지와 1x1014ions/㎝2내지 1x1016ions/㎝2로 행해진다.
이어서 처리공정은 도 5c에 도시된 단계로 진행해 가는데 여기서는 레지스트막(85)이 베이스 전극이 형성될 영역상에 리소그래피에 의해서 형성된다. 다결정 실리콘 막(41)은 레지스트막(85)을 에칭마스크로서 사용해서 RIE에 의해서 패턴되며 베이스 전극이 형성될 영역에는 이 다결정 실리콘 막(41)이 잔존하게된다.
도 5d에 도시된 다음 단계에서, 제2 실리콘 산화물 막(32)이 CVD에 의해서 제1 실리콘 산화물 막(31)상에 패턴된 다결정 실리콘 막(41)을 커버하는 방식으로형성된다. 이어서,실리콘 질화물 막(86)이 CVD에 의해서 제2 실리콘 산화물 막(32)상에 형성된다. 레지스트막(87)은 리소그래피에 의해서 윈도우(88)가 레지스트(87)내에서 베이스영역(진성 베이스영역)이 형성될 영역에 형성되도록 실리콘 질화물막(86)에 형성된다. 실리콘 질화물 막(86), 제2 실리콘 산화물 막(32), 다결정 실리콘 막(41)에 대해서 레지스트막(87)을 마스크로 사용해서 에칭(예를 들면, RIE)을 하여 개구부(131)을 형성한다. 이하, 다결정 실리콘 막(41)을 베이스전극(18)이라 한다.
이어서, 레지스트막(87)이 제거된다. 이어서, 처리공정은 도 5e에 도시된 단계로 진행해 가는데, 여기서는 박막 산화물 막(132)이 산화에 의해서 10nm 내지 30nm의 두께로 개구부(131)의 하부상의 N형 콜렉터층(16)상에 형성된다. 동시에, 도시는 하지 않았지만 베이스 전극(18)의 노출된 면이 산화된다. 이어서, N형 콜렉터층(16)의 상부층이 링크 베이스 층을 형성하기 위한 개구부(131)을 통해서 P형 분순물, 통상 이불화 붕소이온(BF2 +)으로 도핑된다. 이온 주입은 10KeV내지 40KeV의 가속 에너지와 1x1012ions/㎝2내지 1x1014ions/㎝2로 행해진다. 확대도를 배제한 후속도면에서 박막 산화물 막(132)가 생략되었음을 유의 해야한다. 레지스트막(89)은 실리콘 질화물 막(86)상에 형성되며, 위도우(90)는 상기 레지스트 막(89)내에서 MIS커패시터가 형성될 영역에 리소그래피에 의해서 형성된다.
실리콘 질화물 막(86), 제2 및 제1 실리콘 산화물 막(32, 31)이 레지스트막(89)을 에칭 마스크로 사용해서 에칭된다. 결국, 커패시터 개구부(36)이 실리콘 질화물 막(86), 제2 및 제1 실리콘 산화물 막(32, 31)에 도 5f에 도시된 바와 같이 형성된다. 레지스트 막(89)이 제거된다.
실리콘 질화물 막(37)은 CVD에 의해서 10nm 내지 200nm의 두께로 형성된다. 이어서, 실리콘 산화물 막(133)이 CVD에 의해서 형성된다. 이온 주입에 의해서 도핑된 불순물이 어닐링 처리에 의해서 확산되어 개구부(131)의 하부상의 N 형 콜렉터층(16)의 상부층에 링크 베이스층(61)을 형성한다. 동시에, P+형의 그래프트 베이스층(62)이 베이스층(18)로부터의 불순물의 확산에 의해서 링크 베이스층(61)에 접속되는 방식으로 형성된다.
레지스트 패턴(39)이 실리콘 산화물 막(133)상에서의 리소그래피에 의해서 MIS커패시터가 형성될 영역에 형성된다. 즉 커패시터 개구부의 내측벽상에 형성된다. 실리콘 산화물 막(133) 및 실리콘 질화물 막(37)에 대해서 레지스트 패턴(39)을 에칭 마스크로 사용해서 이방성 에칭 처리가 실시된다.
결과적으로, 도 5g에 도시된 바와같이, 실리콘 산화물 막(133), 실리콘 질화물 막(37), 및 박막 산화물 막(132)으로 이루어진 측벽(20)이 개구부(131)의 측벽상에 형성되고, 실리콘 질화물 막(37)으로 이루어진 커패시터용의 유전체 막(52)이 커패시터 개구부(36)의 내측 벽상에 형성된다.
패턴된 실리콘 산화물 막(133)이 유전체 막(52)상에 배치된다. 측벽(20)은 베이스 전극(18)을 후속 단계에서 형성되는 에미터 층으로부터 분리시킨다. 이어서, 레지스트 패턴(39)이 제거된다.
다음에, 도 5h 및 도 5i의 바이폴라 트랜지스터의 확대도에 의해 도시한 바와 같이, 진성 베이스층이 형성될 영역을 형성하는 부분의 링크 베이스층(61)은 측벽(20), 실리콘 질화물막(86) 및 유전체막(52)를 마스크로 사용하여 에칭(예를 들어, 등방성 에칭)에 의해 제거된다. 따라서, 언더컷 부분은 측벽(20)의 하부면상에 형성된다. 또한, 에칭량은 링크 베이스층(61)의 모두 또는 일부가 제거되도록 설정된다. 등방성 에칭은 과산화 수소수 및 수용성 암모니아의 혼합 용액을 비등시킴으로써 얻어진 소위 SC-1 비등 액체를 사용하여 수행되거나 또는 등방성 플라즈마 에칭 공정에 의해 수행된다.
측벽(20)의 산화물막(133)(2점 쇄선으로 도시)은 불산을 이용하는 습식 에칭에 의해 제거된다. 이 때에, 측벽(20)의 하부상의 박막 산화물막(132)는 또한 베이스 전극(18)의 방향으로 에칭된다. 결과적으로, 실리콘 질화물(37)로 이루어진 측벽(20)은 개구부(131)에서 오버행하는 형상으로 형성된다. 상기 습식 에칭에서, 커패시터가 형성될 영역상의 실리콘 산화물막(133)(2점 쇄선으로 도시)이 또한 제거된다.
다음에 도 5j 및 5k의 제1 바이폴라 트랜지스터의 확대 도시에 의해 도시한 바와 같이, 실리콘-게르마늄(Si1-xGex, 양호하게는 0.05≤x≤0.3, 에를 들어 x=0.15)의 혼합 결정으로 이루어진 진성 베이스층(63)은 측벽(20)의 하부상의 링크 베이스층(61) 및 박막 산화물막(132)가 에칭되는 부분의 N형 콜렉터층(16)상에, 초고 진공 화학 기상 증착(UHV-CVD) 또는 저압 CVD를 사용하는 선택적인 에피택셜 성장에 의해 형성된다. 이 때에, 측벽(20)의 하부상의 박막 산화물막(132)의 일부는 불산을 이용하는 에칭에 의해 제거되기 때문에, 진성 베이스층(63)은 베이스 전극(18)측으로 돌출하는 형상으로 형성된다.
이 공정은 N형 불순물로 고농도 도핑된 다결정 실리콘막이 CVD에 의해 형성되는 도 5l에 도시된 단계로 진행한다. 이렇게 형성된 다결정 실리콘막은 NPN 트랜지스터의 에미터 전극 및 MIS 트랜지스터의 상부 전극으로서 취해질 것이다. 다음에는 에미터 어닐링이 N형 불순물을 다결정 실리콘막으로부터 진성 베이스층(63)의 상부층으로 고 확산시키기 위해, 나아가, 에미터층(64)를 형성하기 위해서 700℃ 및 1000℃의 온도에서 수행된다.
레지스트 마스크(도시 안됨)는 에미터 전극이 형성될 영역과 MIS 캐패시터의 상부 전극이 형성될 영역상에 리소그래피에 의해 형성된다. 다결정 실리콘막은 레지스트막을 마스크로 사용하여 에칭되어, 에미터층(64)에 접속된 에미터 전극(65)를 형성하고 또한 유전체막(52)상에 상부 전극(53)을 형성한다. 리소그래피에 의해 형성된 레지스트막은 제거된다.
이 공정은 래지스트막(134)가 실리콘 질화물막(86)측의 전체 표면에 걸쳐 형성되고 윈도우(135, 136)이 각각 베이스 전극(18) 및 N+형 플러그 확산층(17)상의 레지스트막내에 리소그래피에 의해 형성되는 도 5m에 도시된 단계로 진행한다. 실리콘 질화물막(86), 및 제2 및 제1 실리콘 산화물막(32, 31)등은 레지스트막(134)를 마스크로 사용하여 에칭되어, 실리콘 질화물막(86) 및 제2 실리콘 산화물막(32)내에 베이스 전극(18)과 통하는 베이스 전극 개구부(45)를 형성하고, 또한 실리콘 질화물막(86) 및 제2 및 제1 실리콘 산화물막(32, 31)내에 N+형 플러그 확산층(17)과 통하는 콜렉터 전극 개구부(46)을 형성한다. 다음에, 레지스트막(134)는 제거된다.
도 5n에 도시된 다음 단계에서는 장벽 금속 및 알루미늄 계 합금이 스퍼터링 이후의 리소그래피 및 에칭을 이용하는 패터닝에 의해 증착된다. 결과적으로, 베이스 전극 개구부(45)를 통해 베이스 전극(18)에 접속된 베이스 금속 전극(22)가 형성되고; 에미터 금속 전극(23)이 에미터 전극(65)상에 형성되고; 콜렉터 전극 개구부(46)을 통해 N+형 플러그 확산층(17)과 접속된 콜렉터 전극(24)가 형성된다. 또한, MIS 캐패시터의 상부 전극(53)에 접속된 상부 금속 전극(54)가 형성된다. 이러한 방식으로, NPN 바이폴라 트랜지스터(5) 및 MIS 캐패시터(6)은 동일한 실리콘 기판(11)상에 형성된다.
제3 실시예에 따른 제조 공정에서, 하부 전극으로서의 N+형 확산층(51)은 N+형 플러그 확산층(17)에 대해 형성된 것과 동일한 이온 주입에 의해 형성된다. 또한, MIS 캐패시터(6)의 유전체막(52)는 NPN 바이폴라 트랜지스터(5)의 측벽(20)을 이루는 동일한 실리콘 질화물막(37)로 형성된다. 또한, 상부 전극(53)은 에미터 전극(65)를 이루는 동일한 다결정 실리콘막으로 형성된다.
따라서, 실리콘-게르마늄의 혼합 결정으로 형성된 진성 베이스층(63)을 갖는 협 베이스형 헤테로정션 NPN 바이폴라 트랜지스터(5) 및 MIS 커패시터(6)가 단지 NPN 바이폴라 트랜지스터(5)를 형성하는 단계들에 2회의 리소그래피 단계 및 1회의 에칭 단계, 특히 캐패시터 개구부(36)을 형성하는 1회의 리소그래피 단계 및 1회의 에칭 단계, 및 유전체막(52)를 패터닝하는 또 하나의 리소그래피 단계를 부가함으로써 동일한 실리콘 기판(11)상에 형성된다.
그러므로, NPN 바이폴라 트랜지스터(5) 및 MIS 캐패시터(6)를 포함하는 고품질의 LSI 는 단지 최소 수의 제조 단계를 부가함으로써 실현될 수 있다.
다음에, 본 발명에 따른 반도체 장치를 제조하는 공정의 제4 실시예가 도 6a 내지 6g에 도시된 제조 단계를 참조하여 설명된다. 이들 도면에서, 도 2a내지 도 5n을 참조하여 설명된 것들에 대응하는 부분들은 동일한 참조 번호로 표시된다.
도 4a 내지 도 4d를 참조하여 설명된 것들과 동일한 단계가 반복될 것이다. 그러므로, 도 6a에 도시한 바와 같이, N+형 매립층(12)는 바이폴라 트랜지스터가 형성될 영역내에 실리콘 기판(11)내에 형성되고, N+형 에피택셜층(13)은 도 4a 내지 도 4d를 참조하여 설명된 것들과 동일한 단계에 따라 에피택셜 성장에 의해 실리콘 기판(11)상에 형성된다. 이 때에, N+형 매립층(12)는 에피택셜층(13)의 하부 부분으로 확산된다. 분리 산화막(14)는 에피택셜층(13)내에 형성된다. 분리 산화막(14)는 또한 MIS 캐패시터가 형성될 영역내에 형성된다. 바이폴라 트랜지스터가 형성될 영역내의 에피택셜층(13)은 N형 콜랙터층(16)으로 취해진다. 도시되지는 않았지만, 도 2h를 참조하여 설명된 실리콘 산화물막(82)은 에피택셜층(13)의 표면상에 형성된다.
N+형 매립층(12)에 접속된 N+형 플러그 확산층(17)은 바이폴라 트랜지스터가 이온 주입에 의해 형성될 영역내의 에피택셜층(13)내에 형성된다. 또한, P+형 분리 확산층(15)는 이온 주입에 의해 분리 산화막(14)의 하부에 형성된다.
도 6b에 도시된 다음 단계에서, 제1 실리콘 산화물막(31)은 N형 에피택셜층(13)의 전체 표면에 걸쳐 50㎚내지 300㎚의 두께로 CVD에 의해 형성된다. 베이스 개구부(34)는 리소그래피 및 에칭에 의해 N형 콜렉터층(16)상의 제1 실리콘 산화물막(31)내에 형성된다. 다음에, 리소그래피에 의해 형성된 레지스트막은 제거된다. 다결정 실리콘막(41)은 베이스 개구부(34)의 내벽 및 제1 실리콘 산화물막(31)상에 예를 들어 100㎚내지 300㎚의 두께로 CVD에 의해 형성된다. 다결정 실리콘막(41)은 전체적으로 P형 불순물로 전형적으로는 이불화 붕소 이온(BF2 +)로 이온 주입에 의해 도핑된다. 이온 주입은 1×1014ions/㎠내지 1×1016ions/㎠의 도우즈량으로 20keV 내지 100keV의 가속 에너지로 수행된다.
이 공정은 레지스트막(85)가 베이스 전극이 형성될 영역과 MIS 캐패시터가 형성될 영역상에 리소그래피에 의해 형성된다. 다결정 실리콘막(41)은 레지스트막(85)를 에칭 마스크로 사용하는 RIE에 의해 패턴되어, 베이스 전극이 형성될 영역상에 다결정 실리콘막(41)을 남긴다. 이 때에, 하부 전극(56)은 MIS 캐패시터가 형성될 영역내에 남겨진 다결정 실리콘막으로 형성된다.
레지스트막(85)는 다음에 제거된다. 도 6d에 도시된 다음 단계에서, 제2 실리콘 산화물막(32)는 패턴된 다결정 실리콘막(41) 및 하부 전극(56)을 덮도록 제1 실리콘 산화물막상에 CVD에 의해 형성된다. 레지스트막(87)은 실리콘 질화물막(86)상에 형성되고 윈도우(88)은 베이스 영역(진성 베이스 영역)이 형성될 영역상의 레지스트막(87)내에 리소그래피에 의해 형성된다. 실리콘 질화물막(86), 제2 실리콘 산화물막(32) 및 다결정 실리콘막(41)은 레지스트막(87)을 마스트로 사용하여 에칭되어, 개구부(131)을 형성한다. 다결정 실리콘막(41)은 베이스 전극(18)에 관련되어 있다.
레지스트막(87)은 제거된다. 이 공정은 박막 산화물막(132)가 개구부(131)의 하부 상의 N형 콜렉터층(16)의 표면상에 산화에 의해 10㎚내지 30㎚의 두께로 전형적으로 형성된다. 이 때에, 베이스 전극(18)의 노출된 표면은 또한 산화된다. 다음에, N형 콜렉터층의 상부층은 링크 베이스층을 형성하기 위해 P형 불순물로 전형적으로, 이온 주입에 의해 개구부(131)을 통해 이불화 붕소 이온(BF2 +)으로 도핑된다. 이온 주입은 1×1012ions/㎠내지 1×1014ions/㎠의 도우즈량으로 10keV 내지 40keV의 가속 에너지로 수행된다. 확대도를 제외한 후속 도면에서는, 박막 산화물막(132)의 도시는 생략된다. 레지스트막(89)는 실리콘 질화물막(86)상에 형성되고 윈도우(90)은 NIS 캐패시터가 형성될 영역상의 레지스트막(89)내에 리소그래피에 의해 형성된다.
실리콘 질화물막(86), 제2 및 제1 실리콘 산화물막(32, 31)은 레지스트 막(89)를 마스크로 사용하여 에칭된다. 결과적으로, 커패시터 개구부(36)은 도 6f에 도시한 바와 같이 실리콘 질화물막(86) 및 제2 실리콘 산화물막(32)내에 형성된다.
실리콘 질화물막(37)은 CVD에 의해 10㎚ 내지 200㎚의 두께로 형성되고 그 다음에 실리콘 산화막(133)은 CVD에 의해 형성된다. 이온 주입에 의해 도핑된 불순물은 어닐링에 의해 확산되어 개구부(31)의 하부 부분상의 N형 콜렉터층의 상부층상에 베이스층(61)을 형성한다. 동시에, P+형 그래프트 베이스층(62)는 베이스 전극(18)로부터의 불순물의 확산에 의해 링크 베이스층에 접속되도록 형성된다.
레지스트 패턴(39)는 MIS 캐패시터가 형성될 영역상에, 즉 캐패시터 개구부(36)의 내벽상에 실리콘 산화막(133)상에 리소그래피에 의해 형성된다. 실리콘 산화물막(133) 및 실리콘 질화물막(37)은 레지스트 패턴(39)를 에칭 마스크로 사용하는 이방성 에칭된다.
그 다음에, 도 5g내지 도 5n을 참조하여 설명된 것과 동일한 단계가 반복될 것이다. 결과적으로, 도 6g에 도시한 바와 같이, 실리콘 산화물막, 실리콘 질화물막(37) 및 박막 산화물막(132)로 구성된 측벽(20)은 개구부(131)의 측벽상에 형성되고, 실리콘 질화물막(37)로 구성된 커패시터용 유전막(132)는 커패시터 개구부(36)의 내벽상에 형성된다. 패턴된 실리콘 산화물막(133)은 유전체막(52)상에 남는다. 레지스트 패턴(39)는 제거된다.
다음에, 도 6h 및 도 6i의 바이폴라 트랜지스터의 확대 도시로 도시한 바와 같이, 진성 베이스층이 형성될 영역을 형성하는 부분의 링크 베이스층(61)이 측벽(20), 실리콘 질화물막(86) 및 유전체막(52)를 마스크로 사용하는 에칭에 의해 제거된다. 따라서, 언더 컷 부분이 측벽(20)의 하부면상에 형성된다. 측벽(20)상의 산화물막(133)(도시 안됨)은 불산을 이용하는 습식 에칭에 의해 제거된다. 이 때에, 측벽(20)의 하부 부분상의 박막 산화물막(132)는 또한 베이스 전극(18)의 방향으로 에칭된다. 결과적으로, 실리콘 질화물로 구성된 측벽(20)은 개구부(131)에서 오버행하는 형상으로 형성된다. 상기 습식 에칭에서, 커페시터가 형성될 영역상의 실리콘 산화물막(133)(도시 안됨)이 또한 제거된다.
실리콘-게르마늄(Si1-xGex, 바람직하게는 0.05≤x≤0.3, 예컨대 x=0.15)의 혼합 결정으로 구성된 진성 베이스층(63)이 측벽(20)의 하부 상의 링크 베이스층(61) 및 산화물 박막(132)이 에칭되는 부분에 위치한 N형 콜렉터층(16) 상부에 선택적 에피텍셜 성장 공정에 의해 형성된다. 이때, 측벽(20)의 하부 상의 산화물 박막(132)의 일부는 불산을 이용한 에칭에 의해 제거되기 때문에, 진성 베이스층(63)은 베이스 전극(18) 측부 상에 돌출된 형태로 형성된다.
그 다음, N형 불순물로 고농도로 도핑된 폴리실리콘막이 CVD 공정으로 형성된다. 이렇게 형성된 폴리실리콘막은 NPN 트랜지스터의 에미터 전극 및 MIS 커패시터의 상부 전극으로 사용된다. 그 다음, 폴리실리콘막에서 진성 베이스층의 상부층으로 N형 불순물을 고농도로 확산시켜 에미터층(64)을 형성하기 위해 700℃ 및 1000℃의 온도에서 에미터 어닐링이 실시된다.
에미터 전극이 형성되는 영역 및 MIS 커패시터의 상부 전극이 형성되는 영역 상부에 리소그래피 공정에 의해 레지스트 마스크(도시되지 않음)가 형성된다. 레지스트막을 마스크로 사용하여 폴리실리콘막을 에칭함으로써, 에미터층(64)에 접속된 에미터 전극(65)을 형성하고, 유전막(52) 상부에 상부 전극(53)을 형성한다. 리소그래피 공정으로 형성된 레지스트 마스크가 제거된다.
리소그래피 및 에칭 공정에 의해, 실리콘 질화물막(86) 및 제2 실리콘 산화물막(32)에 베이스 전극(18)에 연결된 베이스 전극 개구부(45)가 형성되며, 실리콘 질화막(86)과 제2 및 제1 실리콘 산화물막들(32, 31)에 N+형 플러그 확산층(17)에 연결된 콜렉터 전극 개구부(46)가 형성된다. 그 다음, 리소그래피 공정에 의해 형성된 레지스트막(도시되지 않음)이 제거된다.
스퍼터링 방식으로 장벽 금속 및 알류미늄계 합금이 증착된 후, 리소그래피 및 에칭 공정에 의해 패터닝된다. 결과적으로, 베이스 전극 개구부(45)를 통해 베이스 전극(18)에 접속된 베이스 금속 전극(22)이 형성되고, 에미터 전극(65) 상부에 에미터 금속 전극(23)이 형성되며, 콜렉터 전극 개구부(46)를 통해 N+형 플러그 확산층(17)에 접속된 콜렉터 전극(24)이 형성된다. 더우기, MIS 커패시터의 상부 전극(53)에 접속된 상부 금속 전극(54)이 형성된다.
이러한 공정으로, 동일한 실리콘 기판(11) 상에 NPN 바이폴라 트랜지스터(7) 및 MIS 커패시터(8)가 형성된다. 제4 실시예에 따른 제조 공정에서, 하부 전극(56) 및 베이스 전극(18)은 모두 폴리실리콘막(41)으로 형성되며, MIS 커패시터(8)의 유전체막(52)은 NPN 바이폴라 트랜지스터(7)의 측벽(20)을 구성하는 것과 동일한 실리콘 질화물막(37)으로 형성된다. 더우기, 상부 전극(53)은 에미터 전극(65)을 구성하는 것과 동일한 폴리실리콘막으로 형성된다.
따라서, NPN 바이폴라 트랜지스터(1)의 형성 단계들에 2회의 리소그래피 공정 단계 및 1회의 에칭 단계를 추가함으로써, 더욱 상세하게는 1회의 리소그래피 공정 단계와 커패시터 개구부(36)를 형성하기 위한 1회의 에칭 단계 및 유전체막(52)을 패터닝하기 위한 또 한번의 리소그래피 공정 단계를 추가함으로써 동일 실리콘 기판(11) 상에 실리콘-게르마늄의 혼합 결정으로 형성된 진성 베이스층(63)을 구비한 협 베이스형 헤테로정션 NPN 바이폴라 트랜지스터(7) 및 MIS 커패시터(8)가 형성될 수 있다. 따라서, 최소한의 공정 단계만을 추가함으로써 NPN 바이폴라 트랜지스터(7) 및 MIS 커패시터(8)를 포함하는 고품질의 LSI가 구현될 수 있다.
본 발명에 따르면, 전술한 바와 같이, 베이스층 상부에 형성된 에미터층으로부터 베이스층에 접속된 베이스 전극을 분리시키기 위한 측벽이 형성될 때, MIS 커패시터의 유전체막은 측벽을 구성하는 막들 중 하나와 동일한 막으로 형성됨으로써, 종래의 공정에서처럼 다른 단계에 의해 커패시터의 유전체막이 형성될 필요가 없게 된다.
또한, MIS 커패시터의 상부 전극은 에미터층을 구성하는 막과 동일한 막으로 형성되기 때문에, 커패시터의 상부 전극은 다른 단계에 의해 형성될 필요가 없으며, MIS의 하부 전극은 베이스층을 구성하는 막과 동일한 막으로 형성되기 때문에, 커패시터의 하부 전극은 다른 단계에 의해 형성될 필요가 없게 된다.
본 발명은 세부적으로 다양한 변형, 수정 및 교체가 이루어질 수 있다. 명세서를 통해 기술되고 첨부된 도면에 도시된 모든 사항은 단지 설명을 위한 것으로 고려되어야 한다. 따라서, 본 발명은 첨부된 청구 범위의 사상 및 영역에 의해서만 제한되는 것으로 의도된다.
따라서, 바이폴라 트랜지스터를 형성하는 단계들에 최소한의 단계만을 추가함으로써 하나의 기판 상에 바이폴라 트랜지스터와 함께 MIS 커패시터가 형성될 수 있다. 이로써, 저가로 다중 매체 시대에 적합한 고품질 LSI를 제공할 수 있다.

Claims (8)

  1. 반도체 장치를 제조하는 공정에 있어서,
    선택적 에피텍셜 성장 공정으로 반도체 기판 상에 바이폴라 트랜지스터의 베이스층을 형성하는 단계; 및
    상기 반도체 기판 상에 MIS(metal-insulator-semiconductor) 커패시터의 유전체막층을 형성하는 단계를 포함하며,
    상기 유전체막층은, 에미터층으로부터 상기 베이스층에 접속된 베이스 전극을 분리시키기 위한 측벽들이 상기 베이스층 상에 형성될 때, 상기 측벽들을 구성하는 상기 막들 중 하나를 형성하는 막인 반도체 장치 제조 공정.
  2. 제1항에 있어서, 상기 MIS 커패시터의 상부 전극은 상기 에미터층을 구성하는 막층과 동일한 막층으로 구성되는 반도체 장치 제조 공정.
  3. 제1항에 있어서, 상기 MIS 커패시터의 하부 전극은 상기 베이스 전극을 구성하는 막층과 동일한 막층으로 구성되는 반도체 장치 제조 공정.
  4. 제2항에 있어서, 상기 MIS 커패시터의 하부 전극은 상기 베이스 전극을 구성하는 막층과 동일한 막층으로 구성되는 반도체 장치 제조 공정.
  5. 제1항에 있어서, 상기 바이폴라 트랜지스터는 상기 베이스층이 실리콘-게르마늄의 혼합 결정으로 구성되는 헤테로정션(heterojunction) 바이폴라 트랜지스터인 반도체 장치 제조 공정.
  6. 제2항에 있어서, 상기 바이폴라 트랜지스터는 상기 베이스층이 실리콘-게르마늄의 혼합 결정으로 구성되는 헤테로정션 바이폴라 트랜지스터인 반도체 장치 제조 공정.
  7. 제3항에 있어서, 상기 바이폴라 트랜지스터는 상기 베이스층이 실리콘-게르마늄의 혼합 결정으로 구성되는 헤테로정션 바이폴라 트랜지스터인 반도체 장치 제조 공정.
  8. 제4항에 있어서, 상기 바이폴라 트랜지스터는 상기 베이스층이 실리콘-게르마늄의 혼합 결정으로 구성되는 헤테로정션 바이폴라 트랜지스터인 반도체 장치 제조 공정.
KR1019970038520A 1996-08-14 1997-08-13 반도체 장치 제조 공정 KR19980018636A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP96-214437 1996-08-14
JP21443796 1996-08-14
JP00426697A JP3695029B2 (ja) 1996-08-14 1997-01-14 半導体装置の製造方法
JP97-004266 1997-01-14

Publications (1)

Publication Number Publication Date
KR19980018636A true KR19980018636A (ko) 1998-06-05

Family

ID=26338012

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970038520A KR19980018636A (ko) 1996-08-14 1997-08-13 반도체 장치 제조 공정

Country Status (4)

Country Link
US (1) US5858850A (ko)
JP (1) JP3695029B2 (ko)
KR (1) KR19980018636A (ko)
NL (1) NL1006758C2 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002539609A (ja) * 1999-03-10 2002-11-19 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ バイポーラトランジスタとコンデンサとを有する半導体装置を製造する方法
FR2792775B1 (fr) * 1999-04-20 2001-11-23 France Telecom Dispositif de circuit integre comprenant une inductance a haut coefficient de qualite
TW557569B (en) * 2000-01-24 2003-10-11 Sony Corp Semiconductor device and manufacturing method thereof
JP2001217317A (ja) * 2000-02-07 2001-08-10 Sony Corp 半導体装置およびその製造方法
JP2003031674A (ja) * 2001-07-12 2003-01-31 Sony Corp 半導体装置及びその製造方法
GB0126895D0 (en) * 2001-11-08 2002-01-02 Denselight Semiconductors Pte Fabrication of a heterojunction bipolar transistor with intergrated mim capaci or
US7521733B2 (en) * 2002-05-14 2009-04-21 Infineon Technologies Ag Method for manufacturing an integrated circuit and integrated circuit with a bipolar transistor and a hetero bipolar transistor
JP2010245318A (ja) * 2009-04-07 2010-10-28 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20130284666A1 (en) 2011-01-11 2013-10-31 Leon Gradon Pleated filter and a method for manufacturing of pleated filters

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0330431A (ja) * 1989-06-28 1991-02-08 Fujitsu Ltd バイポーラ半導体装置およびその製造方法
JP2940306B2 (ja) * 1992-06-24 1999-08-25 松下電器産業株式会社 ヘテロ接合バイポーラトランジスタ集積回路装置およびその製造方法
JP2762851B2 (ja) * 1992-07-27 1998-06-04 日本電気株式会社 半導体装置の製造方法
US5407841A (en) * 1992-10-30 1995-04-18 Hughes Aircraft Company CBiCMOS fabrication method using sacrificial gate poly
KR940018967A (ko) * 1993-01-30 1994-08-19 오가 노리오 반도체장치 및 그 제조방법
JPH08172139A (ja) * 1994-12-19 1996-07-02 Sony Corp 半導体装置製造方法
FR2757683B1 (fr) * 1996-12-20 1999-03-05 Sgs Thomson Microelectronics Transistor bipolaire et capacite

Also Published As

Publication number Publication date
NL1006758C2 (nl) 2000-10-10
JPH10112507A (ja) 1998-04-28
NL1006758A1 (nl) 1998-02-20
JP3695029B2 (ja) 2005-09-14
US5858850A (en) 1999-01-12

Similar Documents

Publication Publication Date Title
EP0088922B1 (en) A method of forming electrodes and wiring strips on a semiconductor device
US5424572A (en) Spacer formation in a semiconductor structure
JP2002299636A (ja) 垂直型チャネルを有する超微細ｍｏｓトランジスタ及びその製造方法
US5100813A (en) Method of manufacturing bipolar transistor
JP5076098B2 (ja) 第二のポリ層の形成後に二重ポリバイポーラトランジスタの２つのレベルをドーピングするプロセス
WO1994028577A2 (en) Method of producing a structure with narrow line width and devices obtained
EP0369336A2 (en) Process for fabricating bipolar and CMOS transistors on a common substrate
EP0409132B1 (en) Method of fabricating a structure having self-aligned diffused junctions
EP0450500A2 (en) High performance semiconductor devices and their manufacture
US4722908A (en) Fabrication of a bipolar transistor with a polysilicon ribbon
JP2708027B2 (ja) 半導体装置およびその製造方法
US20090212394A1 (en) Bipolar transistor and method of fabricating the same
KR19980018636A (ko) 반도체 장치 제조 공정
JP2004006821A (ja) バイポーラ・トランジスタ
WO2003001584A1 (en) A non-self-aligned sige heterojunction bipolar transistor
US5747374A (en) Methods of fabricating bipolar transistors having separately formed intrinsic base and link-up regions
US20020013016A1 (en) Method for fabricating semiconductor device
EP0434182B1 (en) Fabrication of buried layers in integrated circuits
US6331727B1 (en) Semiconductor device and method of fabricating the same
JPH0766283A (ja) 半導体装置及びその製造方法
US5893743A (en) Process of fabricating semiconductor device
JP2842075B2 (ja) 半導体装置の製造方法
JP3235091B2 (ja) Ｍｉｓ型半導体装置の製造方法
JP2822795B2 (ja) 半導体装置の製造方法
JP3164375B2 (ja) トランジスタを形成する方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application