JP2003031674A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2003031674A JP2003031674A JP2001212496A JP2001212496A JP2003031674A JP 2003031674 A JP2003031674 A JP 2003031674A JP 2001212496 A JP2001212496 A JP 2001212496A JP 2001212496 A JP2001212496 A JP 2001212496A JP 2003031674 A JP2003031674 A JP 2003031674A
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Abstract
(57)【要約】
【課題】 高速動作の可能なバイポーラトランジスタと
抵抗素子や容量素子とが同一の半導体基体に混載されて
いるにも拘らず簡便に且つ低コストで製造することがで
きる半導体装置及びその製造方法を提供する。 【解決手段】 半導体基体１４上ではエピタキシャル層
であり絶縁膜１８上では多結晶層である半導体層２２を
形成し、エピタキシャル層を含むバイポーラトランジス
タ３２のベース層としての半導体層２２ａのパターンと
多結晶層である抵抗素子３３、３４としての半導体層２
２ｂ、２２ｃのパターンとに半導体層２２を同時に加工
する。このため、製造工程の増加が抑制されている。
抵抗素子や容量素子とが同一の半導体基体に混載されて
いるにも拘らず簡便に且つ低コストで製造することがで
きる半導体装置及びその製造方法を提供する。 【解決手段】 半導体基体１４上ではエピタキシャル層
であり絶縁膜１８上では多結晶層である半導体層２２を
形成し、エピタキシャル層を含むバイポーラトランジス
タ３２のベース層としての半導体層２２ａのパターンと
多結晶層である抵抗素子３３、３４としての半導体層２
２ｂ、２２ｃのパターンとに半導体層２２を同時に加工
する。このため、製造工程の増加が抑制されている。
Description
【０００１】
【発明の属する技術分野】本願の発明は、エピタキシャ
ル層をベース層の少なくとも一部とするバイポーラトラ
ンジスタと抵抗素子及び容量素子の少なくとも一方とが
同一の半導体基体に混載されている半導体装置及びその
製造方法に関するものである。
ル層をベース層の少なくとも一部とするバイポーラトラ
ンジスタと抵抗素子及び容量素子の少なくとも一方とが
同一の半導体基体に混載されている半導体装置及びその
製造方法に関するものである。
【０００２】
【従来の技術】バイポーラトランジスタの動作を高速化
するためには、ベース幅を薄くすると共にそのキャリア
濃度を高くする必要がある。しかし、半導体基体に対す
る不純物のイオン注入によってベース層を形成すると、
イオン注入時の不純物のチャネリングのために、薄いベ
ース幅を実現することが困難である。このため、半導体
基体上にベース層をエピタキシャル成長させる方法が考
えられている。
するためには、ベース幅を薄くすると共にそのキャリア
濃度を高くする必要がある。しかし、半導体基体に対す
る不純物のイオン注入によってベース層を形成すると、
イオン注入時の不純物のチャネリングのために、薄いベ
ース幅を実現することが困難である。このため、半導体
基体上にベース層をエピタキシャル成長させる方法が考
えられている。
【０００３】また、半導体基体の材料よりもバンドギャ
ップの狭い材料から成るベース層を単結晶の半導体基体
上にエピタキシャル成長させ、正孔に対する電位障壁を
電子に対する電位障壁よりも高くして、ベースのキャリ
ア濃度を高くしても、ベースからエミッタへの正孔の注
入を大幅に減少させることができるヘテロ接合バイポー
ラトランジスタも考えられている。
ップの狭い材料から成るベース層を単結晶の半導体基体
上にエピタキシャル成長させ、正孔に対する電位障壁を
電子に対する電位障壁よりも高くして、ベースのキャリ
ア濃度を高くしても、ベースからエミッタへの正孔の注
入を大幅に減少させることができるヘテロ接合バイポー
ラトランジスタも考えられている。
【０００４】一方、バイポーラトランジスタを用いて半
導体集積回路を構成する場合は、抵抗素子や容量素子で
ある受動素子を作成する必要もある。この様に、エピタ
キシャル層をベース層の少なくとも一部とするバイポー
ラトランジスタと抵抗素子及び容量素子の少なくとも一
方とが同一の半導体基体に混載されている半導体装置を
製造するに際して、従来は、バイポーラトランジスタと
抵抗素子や容量素子とを互いに別個の工程で作成してい
た。
導体集積回路を構成する場合は、抵抗素子や容量素子で
ある受動素子を作成する必要もある。この様に、エピタ
キシャル層をベース層の少なくとも一部とするバイポー
ラトランジスタと抵抗素子及び容量素子の少なくとも一
方とが同一の半導体基体に混載されている半導体装置を
製造するに際して、従来は、バイポーラトランジスタと
抵抗素子や容量素子とを互いに別個の工程で作成してい
た。
【０００５】
【発明が解決しようとする課題】しかし、上述の従来例
の様にバイポーラトランジスタと抵抗素子や容量素子と
を互いに別個の工程で作成すると、半導体装置を簡便に
且つ低コストで製造することが困難である。従って、本
願の発明の目的は、高速動作の可能なバイポーラトラン
ジスタと抵抗素子や容量素子とが同一の半導体基体に混
載されているにも拘らず簡便に且つ低コストで製造する
ことができる半導体装置及びその製造方法を提供するこ
とである。
の様にバイポーラトランジスタと抵抗素子や容量素子と
を互いに別個の工程で作成すると、半導体装置を簡便に
且つ低コストで製造することが困難である。従って、本
願の発明の目的は、高速動作の可能なバイポーラトラン
ジスタと抵抗素子や容量素子とが同一の半導体基体に混
載されているにも拘らず簡便に且つ低コストで製造する
ことができる半導体装置及びその製造方法を提供するこ
とである。
【０００６】
【課題を解決するための手段】請求項１に係る半導体装
置の製造方法では、半導体基体上ではエピタキシャル層
であり絶縁膜上では多結晶層である半導体層を形成し、
エピタキシャル層を含むバイポーラトランジスタのベー
ス層のパターンと多結晶層である抵抗素子のパターンと
に半導体層を同時に加工する。このため、高速動作の可
能なバイポーラトランジスタと抵抗素子とが同一の半導
体基体に混載されるにも拘らず製造工程の増加が抑制さ
れている。
置の製造方法では、半導体基体上ではエピタキシャル層
であり絶縁膜上では多結晶層である半導体層を形成し、
エピタキシャル層を含むバイポーラトランジスタのベー
ス層のパターンと多結晶層である抵抗素子のパターンと
に半導体層を同時に加工する。このため、高速動作の可
能なバイポーラトランジスタと抵抗素子とが同一の半導
体基体に混載されるにも拘らず製造工程の増加が抑制さ
れている。
【０００７】請求項２に係る半導体装置の製造方法で
は、半導体層のうちでバイポーラトランジスタの外部ベ
ースの形成予定領域と抵抗素子の形成予定領域とに不純
物を同時に添加する。このため、高速動作の可能なバイ
ポーラトランジスタと抵抗素子とが同一の半導体基体に
混載されるにも拘らず製造工程が増加していない。
は、半導体層のうちでバイポーラトランジスタの外部ベ
ースの形成予定領域と抵抗素子の形成予定領域とに不純
物を同時に添加する。このため、高速動作の可能なバイ
ポーラトランジスタと抵抗素子とが同一の半導体基体に
混載されるにも拘らず製造工程が増加していない。
【０００８】請求項３に係る半導体装置では、エピタキ
シャル層を含むバイポーラトランジスタのベース層と、
多結晶層である抵抗素子とが、同一層の半導体層であ
る。このため、バイポーラトランジスタのベース層と抵
抗素子とを同時に形成することができ、高速動作の可能
なバイポーラトランジスタと抵抗素子とが同一の半導体
基体に混載されているにも拘らず製造工程の増加が抑制
されている。
シャル層を含むバイポーラトランジスタのベース層と、
多結晶層である抵抗素子とが、同一層の半導体層であ
る。このため、バイポーラトランジスタのベース層と抵
抗素子とを同時に形成することができ、高速動作の可能
なバイポーラトランジスタと抵抗素子とが同一の半導体
基体に混載されているにも拘らず製造工程の増加が抑制
されている。
【０００９】請求項４に係る半導体装置の製造方法で
は、半導体基体上ではエピタキシャル層であり絶縁膜上
では多結晶層である第一の半導体層を形成し、エピタキ
シャル層を含むバイポーラトランジスタのベース層のパ
ターンと多結晶層である容量素子の下部取り出し電極の
パターンとに第一の半導体層を同時に加工する。また、
バイポーラトランジスタのエミッタ取り出し電極のパタ
ーンと容量素子の上部取り出し電極のパターンとに第二
の半導体層を同時に加工する。このため、高速動作の可
能なバイポーラトランジスタと容量素子とが同一の半導
体基体に混載されるにも拘らず製造工程の増加が抑制さ
れている。
は、半導体基体上ではエピタキシャル層であり絶縁膜上
では多結晶層である第一の半導体層を形成し、エピタキ
シャル層を含むバイポーラトランジスタのベース層のパ
ターンと多結晶層である容量素子の下部取り出し電極の
パターンとに第一の半導体層を同時に加工する。また、
バイポーラトランジスタのエミッタ取り出し電極のパタ
ーンと容量素子の上部取り出し電極のパターンとに第二
の半導体層を同時に加工する。このため、高速動作の可
能なバイポーラトランジスタと容量素子とが同一の半導
体基体に混載されるにも拘らず製造工程の増加が抑制さ
れている。
【００１０】請求項５に係る半導体装置の製造方法で
は、第一の半導体層のうちでバイポーラトランジスタの
外部ベースの形成予定領域と容量素子の下部取り出し電
極の形成予定領域とに不純物を同時に添加する。このた
め、高速動作の可能なバイポーラトランジスタと容量素
子とが同一の半導体基体に混載されるにも拘らず製造工
程の増加が更に抑制されている。
は、第一の半導体層のうちでバイポーラトランジスタの
外部ベースの形成予定領域と容量素子の下部取り出し電
極の形成予定領域とに不純物を同時に添加する。このた
め、高速動作の可能なバイポーラトランジスタと容量素
子とが同一の半導体基体に混載されるにも拘らず製造工
程の増加が更に抑制されている。
【００１１】請求項６に係る半導体装置では、エピタキ
シャル層を含むバイポーラトランジスタのベース層と、
多結晶層である容量素子の下部取り出し電極とが、同一
層の半導体層である。このため、バイポーラトランジス
タのベース層と容量素子の下部取り出し電極とを同時に
形成することができ、高速動作の可能なバイポーラトラ
ンジスタと容量素子とが同一の半導体基体に混載されて
いるにも拘らず製造工程の増加が抑制されている。
シャル層を含むバイポーラトランジスタのベース層と、
多結晶層である容量素子の下部取り出し電極とが、同一
層の半導体層である。このため、バイポーラトランジス
タのベース層と容量素子の下部取り出し電極とを同時に
形成することができ、高速動作の可能なバイポーラトラ
ンジスタと容量素子とが同一の半導体基体に混載されて
いるにも拘らず製造工程の増加が抑制されている。
【００１２】請求項７に係る半導体装置では、バイポー
ラトランジスタのエミッタ取り出し電極と、容量素子の
上部取り出し電極とが、同一層の半導体層である。この
ため、バイポーラトランジスタのエミッタ取り出し電極
と容量素子の上部取り出し電極とを同時に形成すること
ができ、高速動作の可能なバイポーラトランジスタと容
量素子とが同一の半導体基体に混載されているにも拘ら
ず製造工程の増加が更に抑制されている。
ラトランジスタのエミッタ取り出し電極と、容量素子の
上部取り出し電極とが、同一層の半導体層である。この
ため、バイポーラトランジスタのエミッタ取り出し電極
と容量素子の上部取り出し電極とを同時に形成すること
ができ、高速動作の可能なバイポーラトランジスタと容
量素子とが同一の半導体基体に混載されているにも拘ら
ず製造工程の増加が更に抑制されている。
【００１３】請求項８に係る半導体装置の製造方法で
は、半導体基体上ではエピタキシャル層であり絶縁膜上
では多結晶層である第一の半導体層を形成し、エピタキ
シャル層を含むバイポーラトランジスタのベース層のパ
ターンと多結晶層である抵抗素子のパターン及び容量素
子の下部取り出し電極のパターンとに第一の半導体層を
同時に加工する。また、バイポーラトランジスタのエミ
ッタ取り出し電極のパターンと容量素子の上部取り出し
電極のパターンとに第二の半導体層を同時に加工する。
このため、高速動作の可能なバイポーラトランジスタと
抵抗素子と容量素子とが同一の半導体基体に混載される
にも拘らず製造工程の増加が抑制されている。
は、半導体基体上ではエピタキシャル層であり絶縁膜上
では多結晶層である第一の半導体層を形成し、エピタキ
シャル層を含むバイポーラトランジスタのベース層のパ
ターンと多結晶層である抵抗素子のパターン及び容量素
子の下部取り出し電極のパターンとに第一の半導体層を
同時に加工する。また、バイポーラトランジスタのエミ
ッタ取り出し電極のパターンと容量素子の上部取り出し
電極のパターンとに第二の半導体層を同時に加工する。
このため、高速動作の可能なバイポーラトランジスタと
抵抗素子と容量素子とが同一の半導体基体に混載される
にも拘らず製造工程の増加が抑制されている。
【００１４】請求項９に係る半導体装置の製造方法で
は、第一の半導体層のうちでバイポーラトランジスタの
外部ベースの形成予定領域と抵抗素子の形成予定領域と
容量素子の下部取り出し電極の形成予定領域とに不純物
を同時に添加する。このため、高速動作の可能なバイポ
ーラトランジスタと抵抗素子と容量素子とが同一の半導
体基体に混載されるにも拘らず製造工程の増加が更に抑
制されている。
は、第一の半導体層のうちでバイポーラトランジスタの
外部ベースの形成予定領域と抵抗素子の形成予定領域と
容量素子の下部取り出し電極の形成予定領域とに不純物
を同時に添加する。このため、高速動作の可能なバイポ
ーラトランジスタと抵抗素子と容量素子とが同一の半導
体基体に混載されるにも拘らず製造工程の増加が更に抑
制されている。
【００１５】請求項１０に係る半導体装置では、エピタ
キシャル層を含むバイポーラトランジスタのベース層
と、多結晶層である抵抗素子と、多結晶層である容量素
子の下部取り出し電極とが、同一層の半導体層である。
このため、バイポーラトランジスタのベース層と抵抗素
子と容量素子の下部取り出し電極とを同時に形成するこ
とができ、高速動作の可能なバイポーラトランジスタと
抵抗素子と容量素子とが同一の半導体基体に混載されて
いるにも拘らず製造工程の増加が抑制されている。
キシャル層を含むバイポーラトランジスタのベース層
と、多結晶層である抵抗素子と、多結晶層である容量素
子の下部取り出し電極とが、同一層の半導体層である。
このため、バイポーラトランジスタのベース層と抵抗素
子と容量素子の下部取り出し電極とを同時に形成するこ
とができ、高速動作の可能なバイポーラトランジスタと
抵抗素子と容量素子とが同一の半導体基体に混載されて
いるにも拘らず製造工程の増加が抑制されている。
【００１６】請求項１１に係る半導体装置では、バイポ
ーラトランジスタのエミッタ取り出し電極と、容量素子
の上部取り出し電極とが、同一層の半導体層である。こ
のため、バイポーラトランジスタのエミッタ取り出し電
極と容量素子の上部取り出し電極とを同時に形成するこ
とができ、高速動作の可能なバイポーラトランジスタと
抵抗素子と容量素子とが同一の半導体基体に混載されて
いるにも拘らず製造工程の増加が更に抑制されている。
ーラトランジスタのエミッタ取り出し電極と、容量素子
の上部取り出し電極とが、同一層の半導体層である。こ
のため、バイポーラトランジスタのエミッタ取り出し電
極と容量素子の上部取り出し電極とを同時に形成するこ
とができ、高速動作の可能なバイポーラトランジスタと
抵抗素子と容量素子とが同一の半導体基体に混載されて
いるにも拘らず製造工程の増加が更に抑制されている。
【００１７】
【発明の実施の形態】以下、本願の発明の第一及び第二
実施形態を、図１〜６を参照しながら説明する。図１〜
３が、ＮＰＮ型のバイポーラトランジスタと二種類の抵
抗値の抵抗素子とが同一の半導体基体に混載されている
半導体装置及びその製造方法に本願の発明が適用されて
いる第一実施形態を示している。この第一実施形態で
は、図２（ａ）に示されている様に、Ｐ型で面方位が
（１００）のＳｉ基板等である半導体基板１１を用意
し、Ｓｂ2 Ｏ3 を用いるＳｂの気相拡散を１２００℃の
温度で行うことによって、バイポーラトランジスタの形
成予定領域にＮ+ 型の埋め込みコレクタ領域１２を形成
する。
実施形態を、図１〜６を参照しながら説明する。図１〜
３が、ＮＰＮ型のバイポーラトランジスタと二種類の抵
抗値の抵抗素子とが同一の半導体基体に混載されている
半導体装置及びその製造方法に本願の発明が適用されて
いる第一実施形態を示している。この第一実施形態で
は、図２（ａ）に示されている様に、Ｐ型で面方位が
（１００）のＳｉ基板等である半導体基板１１を用意
し、Ｓｂ2 Ｏ3 を用いるＳｂの気相拡散を１２００℃の
温度で行うことによって、バイポーラトランジスタの形
成予定領域にＮ+ 型の埋め込みコレクタ領域１２を形成
する。
【００１８】その後、抵抗率が１〜５Ω・ｃｍで厚さが
０．５〜１．５μｍであるＮ型のエピタキシャル層１３
を半導体基板１１上に形成することによって、半導体基
板１１とエピタキシャル層１３とで半導体基体１４を構
成する。そして、熱酸化によって厚さ５０ｎｍの酸化膜
（図示せず）を半導体基体１４の全面に形成し、厚さ１
００ｎｍのＳｉ3 Ｎ4 膜等である耐酸化膜（図示せず）
をＣＶＤ法で酸化膜上に堆積させる。
０．５〜１．５μｍであるＮ型のエピタキシャル層１３
を半導体基板１１上に形成することによって、半導体基
板１１とエピタキシャル層１３とで半導体基体１４を構
成する。そして、熱酸化によって厚さ５０ｎｍの酸化膜
（図示せず）を半導体基体１４の全面に形成し、厚さ１
００ｎｍのＳｉ3 Ｎ4 膜等である耐酸化膜（図示せず）
をＣＶＤ法で酸化膜上に堆積させる。
【００１９】次に、素子活性領域を規定する開口を有す
るレジスト（図示せず）をマスクにして耐酸化膜及び酸
化膜をエッチングした後、１０００〜１０５０℃の温度
の水蒸気酸化を行うことによって、厚さ３００〜８００
ｎｍの素子分離絶縁膜１５を形成する。そして、耐酸化
膜を除去した後、１００〜７２０ｋｅＶの範囲の加速エ
ネルギー及び１×１０12〜５×１０13／ｃｍ2 の範囲の
ドーズ量でボロンを複数回イオン注入することによっ
て、Ｐ+ 型の素子分離領域１６を形成する。
るレジスト（図示せず）をマスクにして耐酸化膜及び酸
化膜をエッチングした後、１０００〜１０５０℃の温度
の水蒸気酸化を行うことによって、厚さ３００〜８００
ｎｍの素子分離絶縁膜１５を形成する。そして、耐酸化
膜を除去した後、１００〜７２０ｋｅＶの範囲の加速エ
ネルギー及び１×１０12〜５×１０13／ｃｍ2 の範囲の
ドーズ量でボロンを複数回イオン注入することによっ
て、Ｐ+ 型の素子分離領域１６を形成する。
【００２０】次に、１５０〜７２０ｋｅＶの範囲の加速
エネルギー及び１×１０13〜５×１０15／ｃｍ2 の範囲
のドーズ量で砒素を複数回イオン注入することによっ
て、バイポーラトランジスタのコレクタ取り出し領域１
７を形成する。そして、８００〜９００℃の温度の熱酸
化を行うことによって、厚さ７〜１０ｎｍの酸化膜（図
示せず）を半導体基体１４の表面に形成する。その後、
厚さ１００〜２００ｎｍのＳｉＯ2 膜等である絶縁膜１
８をＣＶＤ法で全面に堆積させる。そして、バイポーラ
トランジスタの活性領域を規定する開口を有するレジス
ト（図示せず）をマスクにしたエッチングで、絶縁膜１
８に開口２１を形成する。
エネルギー及び１×１０13〜５×１０15／ｃｍ2 の範囲
のドーズ量で砒素を複数回イオン注入することによっ
て、バイポーラトランジスタのコレクタ取り出し領域１
７を形成する。そして、８００〜９００℃の温度の熱酸
化を行うことによって、厚さ７〜１０ｎｍの酸化膜（図
示せず）を半導体基体１４の表面に形成する。その後、
厚さ１００〜２００ｎｍのＳｉＯ2 膜等である絶縁膜１
８をＣＶＤ法で全面に堆積させる。そして、バイポーラ
トランジスタの活性領域を規定する開口を有するレジス
ト（図示せず）をマスクにしたエッチングで、絶縁膜１
８に開口２１を形成する。
【００２１】次に、図２（ｂ）に示されている様に、ボ
ロンがドープされているＳｉ層やＳｉＧｅ層等である半
導体層２２をエピタキシャル成長させる。但し、半導体
層２２のうちで開口２１から露出している半導体基体１
４上の部分はエピタキシャル層になるが、絶縁膜１８上
の部分は多結晶層にしかならない。その後、半導体層２
２のうちでバイポーラトランジスタの真性ベースの形成
予定領域と抵抗値が高い方の抵抗素子の形成予定領域と
を覆うレジスト２３を形成する。そして、レジスト２３
をマスクにして、２５〜４０ｋｅＶの加速エネルギー及
び１×１０15〜５×１０15／ｃｍ2 のドーズ量でＢＦ2
を半導体層２２にイオン注入する。
ロンがドープされているＳｉ層やＳｉＧｅ層等である半
導体層２２をエピタキシャル成長させる。但し、半導体
層２２のうちで開口２１から露出している半導体基体１
４上の部分はエピタキシャル層になるが、絶縁膜１８上
の部分は多結晶層にしかならない。その後、半導体層２
２のうちでバイポーラトランジスタの真性ベースの形成
予定領域と抵抗値が高い方の抵抗素子の形成予定領域と
を覆うレジスト２３を形成する。そして、レジスト２３
をマスクにして、２５〜４０ｋｅＶの加速エネルギー及
び１×１０15〜５×１０15／ｃｍ2 のドーズ量でＢＦ2
を半導体層２２にイオン注入する。
【００２２】次に、図３（ａ）に示されている様に、レ
ジスト（図示せず）をマスクにしたドライエッチングに
よって、バイポーラトランジスタのベース層としての半
導体層２２ａのパターンと抵抗値が高い方の抵抗素子と
しての半導体層２２ｂのパターンと抵抗値が低い方の抵
抗素子としての半導体層２２ｃのパターンとに半導体層
２２を加工する。その後、厚さ１５０〜２００ｎｍのＳ
ｉＯ2 膜等である絶縁膜２４をＣＶＤ法で全面に堆積さ
せる。そして、バイポーラトランジスタのエミッタの形
成予定領域を規定する開口を有するレジスト（図示せ
ず）をマスクにしたドライエッチングで、絶縁膜２４に
開口２５を形成する。
ジスト（図示せず）をマスクにしたドライエッチングに
よって、バイポーラトランジスタのベース層としての半
導体層２２ａのパターンと抵抗値が高い方の抵抗素子と
しての半導体層２２ｂのパターンと抵抗値が低い方の抵
抗素子としての半導体層２２ｃのパターンとに半導体層
２２を加工する。その後、厚さ１５０〜２００ｎｍのＳ
ｉＯ2 膜等である絶縁膜２４をＣＶＤ法で全面に堆積さ
せる。そして、バイポーラトランジスタのエミッタの形
成予定領域を規定する開口を有するレジスト（図示せ
ず）をマスクにしたドライエッチングで、絶縁膜２４に
開口２５を形成する。
【００２３】次に、図３（ｂ）に示されている様に、厚
さ１５０〜２００ｎｍの多結晶Ｓｉ層等である半導体層
２６をＣＶＤ法で全面に堆積させ、３０〜７０ｋｅＶの
加速エネルギー及び１×１０15〜１×１０16／ｃｍ2 の
ドーズ量で砒素を半導体層２６にイオン注入する。そし
て、レジスト（図示せず）をマスクにしたドライエッチ
ングによって、バイポーラトランジスタのエミッタ取り
出し電極のパターンに半導体層２６を加工する。
さ１５０〜２００ｎｍの多結晶Ｓｉ層等である半導体層
２６をＣＶＤ法で全面に堆積させ、３０〜７０ｋｅＶの
加速エネルギー及び１×１０15〜１×１０16／ｃｍ2 の
ドーズ量で砒素を半導体層２６にイオン注入する。そし
て、レジスト（図示せず）をマスクにしたドライエッチ
ングによって、バイポーラトランジスタのエミッタ取り
出し電極のパターンに半導体層２６を加工する。
【００２４】その後、１０００〜１１００℃、５〜３０
秒の熱処理を行う。これによって、半導体層２６中の砒
素が活性化すると共にこの砒素が開口２５を介して半導
体層２２ａの厚さ方向の一部に拡散してバイポーラトラ
ンジスタのエミッタが形成され、また、半導体層２２ａ
のうちの外部ベースの領域及び半導体層２２ｂ、２２ｃ
中のボロンが活性化する。半導体層２２ａのうちで砒素
が拡散した厚さの残りの厚さの部分が真性ベースにな
る。
秒の熱処理を行う。これによって、半導体層２６中の砒
素が活性化すると共にこの砒素が開口２５を介して半導
体層２２ａの厚さ方向の一部に拡散してバイポーラトラ
ンジスタのエミッタが形成され、また、半導体層２２ａ
のうちの外部ベースの領域及び半導体層２２ｂ、２２ｃ
中のボロンが活性化する。半導体層２２ａのうちで砒素
が拡散した厚さの残りの厚さの部分が真性ベースにな
る。
【００２５】次に、図１に示されている様に、表面の平
坦な層間絶縁膜２７を全面に形成し、層間絶縁膜２７等
に接続孔２８を形成する。そして、金属電極３１や多層
配線（図示せず）やオーバコート膜（図示せず）等を形
成することによって、ＮＰＮ型のバイポーラトランジス
タ３２と抵抗値が高い方の抵抗素子３３と抵抗値が低い
方の抵抗素子３４とが半導体基体１４に混載されている
この第一実施形態の半導体装置を完成させる。
坦な層間絶縁膜２７を全面に形成し、層間絶縁膜２７等
に接続孔２８を形成する。そして、金属電極３１や多層
配線（図示せず）やオーバコート膜（図示せず）等を形
成することによって、ＮＰＮ型のバイポーラトランジス
タ３２と抵抗値が高い方の抵抗素子３３と抵抗値が低い
方の抵抗素子３４とが半導体基体１４に混載されている
この第一実施形態の半導体装置を完成させる。
【００２６】図４〜６が、ＮＰＮ型のバイポーラトラン
ジスタと容量素子とが同一の半導体基体に混載されてい
る半導体装置及びその製造方法に本願の発明が適用され
ている第二実施形態を示している。この第二実施形態で
も、図５（ａ）（ｂ）に示されている様に、半導体層２
２をエピタキシャル成長させるまでは上述の第一実施形
態と同様の工程を実行する。しかし、この第二実施形態
では、その後、半導体層２２のうちでバイポーラトラン
ジスタの真性ベースの形成予定領域のみを覆うレジスト
３５を形成する。そして、レジスト３５をマスクにし
て、２５〜４０ｋｅＶの加速エネルギー及び１×１０15
〜５×１０15／ｃｍ2 のドーズ量でＢＦ2を半導体層２
２にイオン注入する。
ジスタと容量素子とが同一の半導体基体に混載されてい
る半導体装置及びその製造方法に本願の発明が適用され
ている第二実施形態を示している。この第二実施形態で
も、図５（ａ）（ｂ）に示されている様に、半導体層２
２をエピタキシャル成長させるまでは上述の第一実施形
態と同様の工程を実行する。しかし、この第二実施形態
では、その後、半導体層２２のうちでバイポーラトラン
ジスタの真性ベースの形成予定領域のみを覆うレジスト
３５を形成する。そして、レジスト３５をマスクにし
て、２５〜４０ｋｅＶの加速エネルギー及び１×１０15
〜５×１０15／ｃｍ2 のドーズ量でＢＦ2を半導体層２
２にイオン注入する。
【００２７】次に、図６（ａ）に示されている様に、レ
ジスト（図示せず）をマスクにしたドライエッチングに
よって、バイポーラトランジスタのベース層としての半
導体層２２ａのパターンと容量素子の下部取り出し電極
としての半導体層２２ｄのパターンとに半導体層２２を
加工する。その後、厚さ１５０〜２００ｎｍのＳｉＯ 2
膜等である絶縁膜２４をＣＶＤ法で全面に堆積させる。
そして、容量素子の下部取り出し電極の露出領域を規定
する開口を有するレジスト（図示せず）をマスクにした
ドライエッチングで、絶縁膜２４に開口３６を形成す
る。
ジスト（図示せず）をマスクにしたドライエッチングに
よって、バイポーラトランジスタのベース層としての半
導体層２２ａのパターンと容量素子の下部取り出し電極
としての半導体層２２ｄのパターンとに半導体層２２を
加工する。その後、厚さ１５０〜２００ｎｍのＳｉＯ 2
膜等である絶縁膜２４をＣＶＤ法で全面に堆積させる。
そして、容量素子の下部取り出し電極の露出領域を規定
する開口を有するレジスト（図示せず）をマスクにした
ドライエッチングで、絶縁膜２４に開口３６を形成す
る。
【００２８】その後、Ｓｉ3 Ｎ4 膜等の誘電体膜３７を
ＣＶＤ法で全面に堆積させ、レジスト（図示せず）をマ
スクにしたドライエッチングによって、少なくとも開口
３６から露出している半導体層２２ｄを覆う容量誘電体
膜のパターンに誘電体膜３７を加工する。そして、バイ
ポーラトランジスタのエミッタの形成予定領域を規定す
る開口を有するレジスト（図示せず）をマスクにしたド
ライエッチングで、絶縁膜２４に開口２５を形成する。
ＣＶＤ法で全面に堆積させ、レジスト（図示せず）をマ
スクにしたドライエッチングによって、少なくとも開口
３６から露出している半導体層２２ｄを覆う容量誘電体
膜のパターンに誘電体膜３７を加工する。そして、バイ
ポーラトランジスタのエミッタの形成予定領域を規定す
る開口を有するレジスト（図示せず）をマスクにしたド
ライエッチングで、絶縁膜２４に開口２５を形成する。
【００２９】次に、図６（ｂ）に示されている様に、厚
さ１５０〜２００ｎｍの多結晶Ｓｉ層等である半導体層
をＣＶＤ法で全面に堆積させ、３０〜７０ｋｅＶの加速
エネルギー及び１×１０15〜１×１０16／ｃｍ2 のドー
ズ量で砒素をこの半導体層にイオン注入する。そして、
レジスト（図示せず）をマスクにしたドライエッチング
によって、バイポーラトランジスタのエミッタ取り出し
電極としての半導体層２６ａのパターンと容量素子の上
部取り出し電極としての半導体層２６ｂのパターンとに
上述の半導体層及び誘電体膜３７を加工する。
さ１５０〜２００ｎｍの多結晶Ｓｉ層等である半導体層
をＣＶＤ法で全面に堆積させ、３０〜７０ｋｅＶの加速
エネルギー及び１×１０15〜１×１０16／ｃｍ2 のドー
ズ量で砒素をこの半導体層にイオン注入する。そして、
レジスト（図示せず）をマスクにしたドライエッチング
によって、バイポーラトランジスタのエミッタ取り出し
電極としての半導体層２６ａのパターンと容量素子の上
部取り出し電極としての半導体層２６ｂのパターンとに
上述の半導体層及び誘電体膜３７を加工する。
【００３０】その後、１０００〜１１００℃、５〜３０
秒の熱処理を行う。これによって、半導体層２６ａ、２
６ｂ中の砒素が活性化すると共に半導体層２６ａ中の砒
素が開口２５を介して半導体層２２ａの厚さ方向の一部
に拡散してバイポーラトランジスタのエミッタが形成さ
れ、また、半導体層２２ａのうちの外部ベースの領域及
び半導体層２２ｄ中のボロンが活性化する。半導体層２
２ａのうちで砒素が拡散した厚さの残りの厚さの部分が
真性ベースになる。
秒の熱処理を行う。これによって、半導体層２６ａ、２
６ｂ中の砒素が活性化すると共に半導体層２６ａ中の砒
素が開口２５を介して半導体層２２ａの厚さ方向の一部
に拡散してバイポーラトランジスタのエミッタが形成さ
れ、また、半導体層２２ａのうちの外部ベースの領域及
び半導体層２２ｄ中のボロンが活性化する。半導体層２
２ａのうちで砒素が拡散した厚さの残りの厚さの部分が
真性ベースになる。
【００３１】次に、図４に示されている様に、表面の平
坦な層間絶縁膜２７を全面に形成し、層間絶縁膜２７等
に接続孔２８を形成する。そして、金属電極３１や多層
配線（図示せず）やオーバコート膜（図示せず）等を形
成することによって、ＮＰＮ型のバイポーラトランジス
タ３２と容量素子３８とが半導体基体１４に混載されて
いるこの第二実施形態の半導体装置を完成させる。
坦な層間絶縁膜２７を全面に形成し、層間絶縁膜２７等
に接続孔２８を形成する。そして、金属電極３１や多層
配線（図示せず）やオーバコート膜（図示せず）等を形
成することによって、ＮＰＮ型のバイポーラトランジス
タ３２と容量素子３８とが半導体基体１４に混載されて
いるこの第二実施形態の半導体装置を完成させる。
【００３２】なお、上述の第一実施形態ではＮＰＮ型の
バイポーラトランジスタ３２と二種類の抵抗値の抵抗素
子３３、３４とが半導体基体１４に混載されている半導
体装置及びその製造方法に本願の発明が適用されてお
り、上述の第二実施形態ではＮＰＮ型のバイポーラトラ
ンジスタ３２と容量素子３８とが半導体基体１４に混載
されている半導体装置及びその製造方法に本願の発明が
適用されているが、バイポーラトランジスタと抵抗素子
と容量素子とが同一の半導体基体に混載されている半導
体装置及びその製造方法にも本願の発明は適用可能であ
り、バイポーラトランジスタがＰＮＰ型であってもよ
い。
バイポーラトランジスタ３２と二種類の抵抗値の抵抗素
子３３、３４とが半導体基体１４に混載されている半導
体装置及びその製造方法に本願の発明が適用されてお
り、上述の第二実施形態ではＮＰＮ型のバイポーラトラ
ンジスタ３２と容量素子３８とが半導体基体１４に混載
されている半導体装置及びその製造方法に本願の発明が
適用されているが、バイポーラトランジスタと抵抗素子
と容量素子とが同一の半導体基体に混載されている半導
体装置及びその製造方法にも本願の発明は適用可能であ
り、バイポーラトランジスタがＰＮＰ型であってもよ
い。
【００３３】また、上述の第一及び第二実施形態ではバ
イポーラトランジスタ３２と受動素子とが半導体基体１
４に混載されている半導体装置及びその製造方法に本願
の発明が適用されているが、バイポーラトランジスタ及
び受動素子の他にＮチャネル型の電界効果トランジスタ
もしくはＰチャネル型の電界効果トランジスタまたはこ
れらの両方つまり相補型の電界効果トランジスタが同一
の半導体基体に混載されている半導体装置及びその製造
方法にも本願の発明は適用可能である。
イポーラトランジスタ３２と受動素子とが半導体基体１
４に混載されている半導体装置及びその製造方法に本願
の発明が適用されているが、バイポーラトランジスタ及
び受動素子の他にＮチャネル型の電界効果トランジスタ
もしくはＰチャネル型の電界効果トランジスタまたはこ
れらの両方つまり相補型の電界効果トランジスタが同一
の半導体基体に混載されている半導体装置及びその製造
方法にも本願の発明は適用可能である。
【００３４】
【発明の効果】請求項１に係る半導体装置の製造方法で
は、高速動作の可能なバイポーラトランジスタと抵抗素
子とが同一の半導体基体に混載されるにも拘らず製造工
程の増加が抑制されているので、この様な半導体装置を
簡便に且つ低コストで製造することができる。
は、高速動作の可能なバイポーラトランジスタと抵抗素
子とが同一の半導体基体に混載されるにも拘らず製造工
程の増加が抑制されているので、この様な半導体装置を
簡便に且つ低コストで製造することができる。
【００３５】請求項２に係る半導体装置の製造方法で
は、高速動作の可能なバイポーラトランジスタと抵抗素
子とが同一の半導体基体に混載されるにも拘らず製造工
程が増加していないので、この様な半導体装置を更に簡
便に且つ更に低コストで製造することができる。
は、高速動作の可能なバイポーラトランジスタと抵抗素
子とが同一の半導体基体に混載されるにも拘らず製造工
程が増加していないので、この様な半導体装置を更に簡
便に且つ更に低コストで製造することができる。
【００３６】請求項３に係る半導体装置では、高速動作
の可能なバイポーラトランジスタと抵抗素子とが同一の
半導体基体に混載されているにも拘らず製造工程の増加
が抑制されているので、この様な半導体装置を簡便に且
つ低コストで製造することができる。
の可能なバイポーラトランジスタと抵抗素子とが同一の
半導体基体に混載されているにも拘らず製造工程の増加
が抑制されているので、この様な半導体装置を簡便に且
つ低コストで製造することができる。
【００３７】請求項４に係る半導体装置の製造方法で
は、高速動作の可能なバイポーラトランジスタと容量素
子とが同一の半導体基体に混載されるにも拘らず製造工
程の増加が抑制されているので、この様な半導体装置を
簡便に且つ低コストで製造することができる。
は、高速動作の可能なバイポーラトランジスタと容量素
子とが同一の半導体基体に混載されるにも拘らず製造工
程の増加が抑制されているので、この様な半導体装置を
簡便に且つ低コストで製造することができる。
【００３８】請求項５に係る半導体装置の製造方法で
は、高速動作の可能なバイポーラトランジスタと容量素
子とが同一の半導体基体に混載されるにも拘らず製造工
程の増加が更に抑制されているので、この様な半導体装
置を更に簡便に且つ更に低コストで製造することができ
る。
は、高速動作の可能なバイポーラトランジスタと容量素
子とが同一の半導体基体に混載されるにも拘らず製造工
程の増加が更に抑制されているので、この様な半導体装
置を更に簡便に且つ更に低コストで製造することができ
る。
【００３９】請求項６に係る半導体装置では、高速動作
の可能なバイポーラトランジスタと容量素子とが同一の
半導体基体に混載されているにも拘らず製造工程の増加
が抑制されているので、この様な半導体装置を簡便に且
つ低コストで製造することができる。
の可能なバイポーラトランジスタと容量素子とが同一の
半導体基体に混載されているにも拘らず製造工程の増加
が抑制されているので、この様な半導体装置を簡便に且
つ低コストで製造することができる。
【００４０】請求項７に係る半導体装置では、高速動作
の可能なバイポーラトランジスタと容量素子とが同一の
半導体基体に混載されているにも拘らず製造工程の増加
が更に抑制されているので、この様な半導体装置を更に
簡便に且つ更に低コストで製造することができる。
の可能なバイポーラトランジスタと容量素子とが同一の
半導体基体に混載されているにも拘らず製造工程の増加
が更に抑制されているので、この様な半導体装置を更に
簡便に且つ更に低コストで製造することができる。
【００４１】請求項８に係る半導体装置の製造方法で
は、高速動作の可能なバイポーラトランジスタと抵抗素
子と容量素子とが同一の半導体基体に混載されるにも拘
らず製造工程の増加が抑制されているので、この様な半
導体装置を簡便に且つ低コストで製造することができ
る。
は、高速動作の可能なバイポーラトランジスタと抵抗素
子と容量素子とが同一の半導体基体に混載されるにも拘
らず製造工程の増加が抑制されているので、この様な半
導体装置を簡便に且つ低コストで製造することができ
る。
【００４２】請求項９に係る半導体装置の製造方法で
は、高速動作の可能なバイポーラトランジスタと抵抗素
子と容量素子とが同一の半導体基体に混載されるにも拘
らず製造工程の増加が更に抑制されているので、この様
な半導体装置を更に簡便に且つ更に低コストで製造する
ことができる。
は、高速動作の可能なバイポーラトランジスタと抵抗素
子と容量素子とが同一の半導体基体に混載されるにも拘
らず製造工程の増加が更に抑制されているので、この様
な半導体装置を更に簡便に且つ更に低コストで製造する
ことができる。
【００４３】請求項１０に係る半導体装置では、高速動
作の可能なバイポーラトランジスタと抵抗素子と容量素
子とが同一の半導体基体に混載されているにも拘らず製
造工程の増加が抑制されているので、この様な半導体装
置を簡便に且つ低コストで製造することができる。
作の可能なバイポーラトランジスタと抵抗素子と容量素
子とが同一の半導体基体に混載されているにも拘らず製
造工程の増加が抑制されているので、この様な半導体装
置を簡便に且つ低コストで製造することができる。
【００４４】請求項１１に係る半導体装置では、高速動
作の可能なバイポーラトランジスタと抵抗素子と容量素
子とが同一の半導体基体に混載されているにも拘らず製
造工程の増加が更に抑制されているので、この様な半導
体装置を更に簡便に且つ更に低コストで製造することが
できる。
作の可能なバイポーラトランジスタと抵抗素子と容量素
子とが同一の半導体基体に混載されているにも拘らず製
造工程の増加が更に抑制されているので、この様な半導
体装置を更に簡便に且つ更に低コストで製造することが
できる。
【図１】本願の発明の第一実施形態による半導体装置の
側断面図である。
側断面図である。
【図２】本願の発明の第一実施形態の前半の製造工程を
順次に示す半導体装置の側断面図である。
順次に示す半導体装置の側断面図である。
【図３】本願の発明の第一実施形態の後半の製造工程を
順次に示す半導体装置の側断面図である。
順次に示す半導体装置の側断面図である。
【図４】本願の発明の第二実施形態による半導体装置の
側断面図である。
側断面図である。
【図５】本願の発明の第二実施形態の前半の製造工程を
順次に示す半導体装置の側断面図である。
順次に示す半導体装置の側断面図である。
【図６】本願の発明の第二実施形態の後半の製造工程を
順次に示す半導体装置の側断面図である。
順次に示す半導体装置の側断面図である。
１４…半導体基体、１８…絶縁膜（第一の絶縁膜）、２
１…開口（第一の開口）、２２…半導体層、２２ａ…半
導体層（ベース層）、２２ｂ、２２ｃ…半導体層（抵抗
素子）、２２ｄ…半導体層（下部取り出し電極）、２４
…絶縁膜（第二の絶縁膜）、２５…開口（第三の開
口）、２６ａ…半導体層（エミッタ取り出し電極）、２
６ｂ…半導体層（上部取り出し電極）、３２…バイポー
ラトランジスタ、３３、３４…抵抗素子、３６…開口
（第二の開口）、３７…誘電体膜（容量誘電体膜）、３
８…容量素子
１…開口（第一の開口）、２２…半導体層、２２ａ…半
導体層（ベース層）、２２ｂ、２２ｃ…半導体層（抵抗
素子）、２２ｄ…半導体層（下部取り出し電極）、２４
…絶縁膜（第二の絶縁膜）、２５…開口（第三の開
口）、２６ａ…半導体層（エミッタ取り出し電極）、２
６ｂ…半導体層（上部取り出し電極）、３２…バイポー
ラトランジスタ、３３、３４…抵抗素子、３６…開口
（第二の開口）、３７…誘電体膜（容量誘電体膜）、３
８…容量素子
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/732
Claims (11)
- 【請求項１】 バイポーラトランジスタの活性領域を規
定する開口を有する絶縁膜を半導体基体上に形成する工
程と、 前記開口から露出している前記半導体基体上ではエピタ
キシャル層であり前記絶縁膜上では多結晶層である半導
体層を形成する工程と、 前記エピタキシャル層を含む前記バイポーラトランジス
タのベース層のパターンと前記多結晶層である抵抗素子
のパターンとに前記半導体層を同時に加工する工程とを
具備する半導体装置の製造方法。 - 【請求項２】 前記半導体層のうちで前記バイポーラト
ランジスタの外部ベースの形成予定領域と前記抵抗素子
の形成予定領域とに不純物を同時に添加する請求項１記
載の半導体装置の製造方法。 - 【請求項３】 エピタキシャル層を含むバイポーラトラ
ンジスタのベース層と、多結晶層である抵抗素子とが、
同一層の半導体層である半導体装置。 - 【請求項４】 バイポーラトランジスタの活性領域を規
定する第一の開口を有する第一の絶縁膜を半導体基体上
に形成する工程と、 前記第一の開口から露出している前記半導体基体上では
エピタキシャル層であり前記絶縁膜上では多結晶層であ
る第一の半導体層を形成する工程と、 前記エピタキシャル層を含む前記バイポーラトランジス
タのベース層のパターンと前記多結晶層である容量素子
の下部取り出し電極のパターンとに前記第一の半導体層
を同時に加工する工程と、 前記下部取り出し電極を露出させる第二の開口を有する
第二の絶縁膜を形成する工程と、 前記第二の開口から露出している前記下部取り出し電極
上に容量誘電体膜を形成する工程と、 前記容量誘電体膜を形成した後に、前記バイポーラトラ
ンジスタのエミッタの形成予定領域を規定する第三の開
口を前記第二の絶縁膜に形成する工程と、 前記第三の開口を形成した後に、第二の半導体層を形成
する工程と、 前記バイポーラトランジスタのエミッタ取り出し電極の
パターンと前記容量素子の上部取り出し電極のパターン
とに前記第二の半導体層を同時に加工する工程とを具備
する半導体装置の製造方法。 - 【請求項５】 前記第一の半導体層のうちで前記バイポ
ーラトランジスタの外部ベースの形成予定領域と前記下
部取り出し電極の形成予定領域とに不純物を同時に添加
する請求項４記載の半導体装置の製造方法。 - 【請求項６】 エピタキシャル層を含むバイポーラトラ
ンジスタのベース層と、多結晶層である容量素子の下部
取り出し電極とが、同一層の半導体層である半導体装
置。 - 【請求項７】 前記バイポーラトランジスタのエミッタ
取り出し電極と、前記容量素子の上部取り出し電極と
が、同一層の半導体層である請求項６記載の半導体装
置。 - 【請求項８】 バイポーラトランジスタの活性領域を規
定する第一の開口を有する第一の絶縁膜を半導体基体上
に形成する工程と、 前記第一の開口から露出している前記半導体基体上では
エピタキシャル層であり前記絶縁膜上では多結晶層であ
る第一の半導体層を形成する工程と、 前記エピタキシャル層を含む前記バイポーラトランジス
タのベース層のパターンと前記多結晶層である抵抗素子
のパターン及び容量素子の下部取り出し電極のパターン
とに前記第一の半導体層を同時に加工する工程と、 前記下部取り出し電極を露出させる第二の開口を有する
第二の絶縁膜を形成する工程と、 前記第二の開口から露出している前記下部取り出し電極
上に容量誘電体膜を形成する工程と、 前記容量誘電体膜を形成した後に、前記バイポーラトラ
ンジスタのエミッタの形成予定領域を規定する第三の開
口を前記第二の絶縁膜に形成する工程と、 前記第三の開口を形成した後に、第二の半導体層を形成
する工程と、 前記バイポーラトランジスタのエミッタ取り出し電極の
パターンと前記容量素子の上部取り出し電極のパターン
とに前記第二の半導体層を同時に加工する工程とを具備
する半導体装置の製造方法。 - 【請求項９】 前記第一の半導体層のうちで前記バイポ
ーラトランジスタの外部ベースの形成予定領域と前記抵
抗素子の形成予定領域と前記容量素子の下部取り出し電
極の形成予定領域とに不純物を同時に添加する請求項８
記載の半導体装置の製造方法。 - 【請求項１０】 エピタキシャル層を含むバイポーラト
ランジスタのベース層と、多結晶層である抵抗素子と、
多結晶層であり容量素子の下部取り出し電極とが、同一
層の半導体層である半導体装置。 - 【請求項１１】 前記バイポーラトランジスタのエミッ
タ取り出し電極と、前記容量素子の上部取り出し電極と
が、同一層の半導体層である請求項１０記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001212496A JP2003031674A (ja) | 2001-07-12 | 2001-07-12 | 半導体装置及びその製造方法 |
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|---|---|---|---|
| JP2001212496A JP2003031674A (ja) | 2001-07-12 | 2001-07-12 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003031674A true JP2003031674A (ja) | 2003-01-31 |
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|---|---|---|---|
| JP2001212496A Pending JP2003031674A (ja) | 2001-07-12 | 2001-07-12 | 半導体装置及びその製造方法 |
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|---|---|
| JP (1) | JP2003031674A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541490A (ja) * | 1991-08-07 | 1993-02-19 | Nec Corp | バイポーラ論理回路 |
| JPH06333933A (ja) * | 1993-05-24 | 1994-12-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH10112507A (ja) * | 1996-08-14 | 1998-04-28 | Sony Corp | 半導体装置の製造方法 |
| JPH10135344A (ja) * | 1996-10-28 | 1998-05-22 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
-
2001
- 2001-07-12 JP JP2001212496A patent/JP2003031674A/ja active Pending
Patent Citations (4)
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|---|---|---|---|---|
| JPH0541490A (ja) * | 1991-08-07 | 1993-02-19 | Nec Corp | バイポーラ論理回路 |
| JPH06333933A (ja) * | 1993-05-24 | 1994-12-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH10112507A (ja) * | 1996-08-14 | 1998-04-28 | Sony Corp | 半導体装置の製造方法 |
| JPH10135344A (ja) * | 1996-10-28 | 1998-05-22 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
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