JPH06333933A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06333933A JPH06333933A JP12145793A JP12145793A JPH06333933A JP H06333933 A JPH06333933 A JP H06333933A JP 12145793 A JP12145793 A JP 12145793A JP 12145793 A JP12145793 A JP 12145793A JP H06333933 A JPH06333933 A JP H06333933A
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Abstract
(57)【要約】
【目的】 ＳｉＧｅをベ−スに用いたヘテロ接合Ｂｉｐ
Ｔｒのベ−ス、エミッタ間の界面準位の発生を防止して
リ−ク電流を低減するとともに、微細化、高速化を促進
する。 【構成】 コレクタ３とシリコン酸化膜２５とが形成さ
れた基板１上に、ＳｉＧｅとＳｉとを連続してエピタキ
シャル成長させ、その上に形成したエミッタ・ベ−ス形
成パタ−ン４８を注入マスクにして不純物イオンを注入
し、さらに、エミッタ・ベ−ス形成パタ−ン４８にサイ
ドウォ−ル４９を形成して再度不純物イオンを注入した
後基板１を熱処理することによって、ＳｉＧｅベ−ス層
２６とＳｉベ−ス層２７とエミッタ層３５とベ−ス引き
出し層３４を形成する。このようにセルフアラインを用
いて微細化を図り、ＳｉＧｅとＳｉとの連続成長により
ベ−ス、エミッタ間の界面準位の発生を防止する。
Ｔｒのベ−ス、エミッタ間の界面準位の発生を防止して
リ−ク電流を低減するとともに、微細化、高速化を促進
する。 【構成】 コレクタ３とシリコン酸化膜２５とが形成さ
れた基板１上に、ＳｉＧｅとＳｉとを連続してエピタキ
シャル成長させ、その上に形成したエミッタ・ベ−ス形
成パタ−ン４８を注入マスクにして不純物イオンを注入
し、さらに、エミッタ・ベ−ス形成パタ−ン４８にサイ
ドウォ−ル４９を形成して再度不純物イオンを注入した
後基板１を熱処理することによって、ＳｉＧｅベ−ス層
２６とＳｉベ−ス層２７とエミッタ層３５とベ−ス引き
出し層３４を形成する。このようにセルフアラインを用
いて微細化を図り、ＳｉＧｅとＳｉとの連続成長により
ベ−ス、エミッタ間の界面準位の発生を防止する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
にヘテロ接合バイポ−ラトランジスタに関するものであ
る。
にヘテロ接合バイポ−ラトランジスタに関するものであ
る。
【０００２】
【従来の技術】バイポ−ラトランジスタ（以下、Ｂｉｐ
Ｔｒと称す）はエミッタ・ベ−スおよびコレクタで構成
され、その動作の基本はベ−ス電流のわずかな違いでコ
レクタ電流の値が大きく変化する、いわゆる増幅作用で
ある。すなわち、エミッタ・ベ−ス間に順方向に電圧を
加え、ベ−スからエミッタへホ−ルを注入することによ
って、エミッタからベ−スに注入されコレクタに達する
電子の量を制御する。上記電子によるコレクタ電流とホ
−ルによるベ−ス電流の比がおよその電流増幅率ｈFEで
ある。
Ｔｒと称す）はエミッタ・ベ−スおよびコレクタで構成
され、その動作の基本はベ−ス電流のわずかな違いでコ
レクタ電流の値が大きく変化する、いわゆる増幅作用で
ある。すなわち、エミッタ・ベ−ス間に順方向に電圧を
加え、ベ−スからエミッタへホ−ルを注入することによ
って、エミッタからベ−スに注入されコレクタに達する
電子の量を制御する。上記電子によるコレクタ電流とホ
−ルによるベ−ス電流の比がおよその電流増幅率ｈFEで
ある。
【０００３】図１６は従来のホモ接合ＢｉｐＴｒの構造
を示す断面図である。図において、１は例えばｐ型のシ
リコン単結晶等から成る半導体基板（以下、基板と称
す）、２は基板１に埋め込むように形成されたコレクタ
ウォ−ルとなるｎ+型埋め込み層、３はｎ+型埋め込み層
２上に形成されたコレクタとなるｎ-型エピタキシャル
層、４は各素子間を電気的に分離する分離酸化膜、５は
分離酸化膜４の下層にｐ型チャネルカット拡散層、６は
下層のｎ+型埋め込み層２に接して、ｎ-型エピタキシャ
ル層３に形成されるｎ+型コレクタ引き出し層、７はベ
−ス拡散層、７ａ，７ｂはベ−ス拡散層のうちｐ型の真
性ベ−ス領域およびｐ型べ−ス引き出し領域、８はｐ型
多結晶シリコンから成るベ−ス電極、９はｎ+型のエミ
ッタ拡散層、１０はｎ型多結晶シリコンから成るエミッ
タ電極である。１１〜１４はシリコン酸化膜で、１２，
１３はエミッタ電極１０とベ−ス電極８との間の絶縁用
酸化膜、１４はサイドウォ−ルであり、１５はパッシベ
−ション膜、１６は金属配線層である。
を示す断面図である。図において、１は例えばｐ型のシ
リコン単結晶等から成る半導体基板（以下、基板と称
す）、２は基板１に埋め込むように形成されたコレクタ
ウォ−ルとなるｎ+型埋め込み層、３はｎ+型埋め込み層
２上に形成されたコレクタとなるｎ-型エピタキシャル
層、４は各素子間を電気的に分離する分離酸化膜、５は
分離酸化膜４の下層にｐ型チャネルカット拡散層、６は
下層のｎ+型埋め込み層２に接して、ｎ-型エピタキシャ
ル層３に形成されるｎ+型コレクタ引き出し層、７はベ
−ス拡散層、７ａ，７ｂはベ−ス拡散層のうちｐ型の真
性ベ−ス領域およびｐ型べ−ス引き出し領域、８はｐ型
多結晶シリコンから成るベ−ス電極、９はｎ+型のエミ
ッタ拡散層、１０はｎ型多結晶シリコンから成るエミッ
タ電極である。１１〜１４はシリコン酸化膜で、１２，
１３はエミッタ電極１０とベ−ス電極８との間の絶縁用
酸化膜、１４はサイドウォ−ルであり、１５はパッシベ
−ション膜、１６は金属配線層である。
【０００４】さて、コレクタ３とベ−ス７ａで作る接合
容量は、ＢｉｐＴｒの高速動作の大きな妨げとなるた
め、この面積をできる限り小さくすることが望ましい。
またベ−ス７ａ抵抗を小さくすること、およびベ−ス７
ａ幅を狭くして電子の走行時間を短くすることも高速化
には必要となる。このため上記のように構成される従来
のＢｉｐＴｒは、その製造方法において、ベ−ス電極８
にエミッタ９形成のための開口パタ−ンを形成し、セル
フアラインでベ−ス電極８側壁にサイドウォ−ル１４を
形成することで、ベ−ス７ａ面積およびベ−ス電極８、
エミッタ９間の距離を縮める方法が一般的に採られてい
る。またエミッタ９の形成も、多結晶シリコンのエミッ
タ電極１０へ注入した砒素やリンを下層のシリコン基板
１中へ拡散するという方法で浅い結合を形成するもので
ある。
容量は、ＢｉｐＴｒの高速動作の大きな妨げとなるた
め、この面積をできる限り小さくすることが望ましい。
またベ−ス７ａ抵抗を小さくすること、およびベ−ス７
ａ幅を狭くして電子の走行時間を短くすることも高速化
には必要となる。このため上記のように構成される従来
のＢｉｐＴｒは、その製造方法において、ベ−ス電極８
にエミッタ９形成のための開口パタ−ンを形成し、セル
フアラインでベ−ス電極８側壁にサイドウォ−ル１４を
形成することで、ベ−ス７ａ面積およびベ−ス電極８、
エミッタ９間の距離を縮める方法が一般的に採られてい
る。またエミッタ９の形成も、多結晶シリコンのエミッ
タ電極１０へ注入した砒素やリンを下層のシリコン基板
１中へ拡散するという方法で浅い結合を形成するもので
ある。
【０００５】ところが、従来のＢｉｐＴｒでは、微細
化、高速化にともなってベ−ス７ａ幅が狭くなるとエミ
ッタ９、ベ−ス７ａ間の空乏層と、ベ−ス７ａ、コレク
タ３間の空乏層とがつながってパンチスル−を起こした
り、ベ−ス７ａ幅の狭い部分で、ベ−ス７ａ抵抗が高く
なるという問題が生じる。このため、ベ−ス７ａ内の不
純物濃度を高くすることにより、空乏層のベ−ス７ａ側
へののびを抑えてパンチスル−を防止し、またベ−ス７
ａ抵抗を下げることができるが、エミッタ９内のｎ型不
純物濃度とベ−ス７ａ内ｐ型不純物濃度の比でおおよそ
決まるＢｉｐＴｒの電流増幅率ｈFEが、低下してしまう
ものであった。
化、高速化にともなってベ−ス７ａ幅が狭くなるとエミ
ッタ９、ベ−ス７ａ間の空乏層と、ベ−ス７ａ、コレク
タ３間の空乏層とがつながってパンチスル−を起こした
り、ベ−ス７ａ幅の狭い部分で、ベ−ス７ａ抵抗が高く
なるという問題が生じる。このため、ベ−ス７ａ内の不
純物濃度を高くすることにより、空乏層のベ−ス７ａ側
へののびを抑えてパンチスル−を防止し、またベ−ス７
ａ抵抗を下げることができるが、エミッタ９内のｎ型不
純物濃度とベ−ス７ａ内ｐ型不純物濃度の比でおおよそ
決まるＢｉｐＴｒの電流増幅率ｈFEが、低下してしまう
ものであった。
【０００６】このような問題を改善する方法として、従
来からシリコンよりバンドギャップの狭いシリコンゲル
マニウム（ＳｉＧｅ）をベ−スに用いるヘテロ接合Ｂｉ
ｐＴｒが考えられている。このヘテロ接合ＢｉｐＴｒで
は、バンドギャップの狭いシリコンゲルマニウムとシリ
コンとのそれぞれの禁制帯のギャップの差を伝導帯のギ
ャップの差より充分大きくとることで、ベ−ス内の不純
物濃度を高くしても、ホ−ルに対するエミッタ側のエネ
ルギ−障壁を高くすることができるので、電子とホ−ル
の電流比を高く保つことができ、電流増幅率ｈFEの低下
を招かない。このためベ−ス抵抗を低く抑えてベ−ス幅
を狭くできるため、高速化に対応でき、高ｆT（しゃ断
周波数）化を実現できる。
来からシリコンよりバンドギャップの狭いシリコンゲル
マニウム（ＳｉＧｅ）をベ−スに用いるヘテロ接合Ｂｉ
ｐＴｒが考えられている。このヘテロ接合ＢｉｐＴｒで
は、バンドギャップの狭いシリコンゲルマニウムとシリ
コンとのそれぞれの禁制帯のギャップの差を伝導帯のギ
ャップの差より充分大きくとることで、ベ−ス内の不純
物濃度を高くしても、ホ−ルに対するエミッタ側のエネ
ルギ−障壁を高くすることができるので、電子とホ−ル
の電流比を高く保つことができ、電流増幅率ｈFEの低下
を招かない。このためベ−ス抵抗を低く抑えてベ−ス幅
を狭くできるため、高速化に対応でき、高ｆT（しゃ断
周波数）化を実現できる。
【０００７】シリコンゲルマニウムをベ−スとして用い
たＢｉｐＴｒは例えばＩＥＥＥ，Ｅlectron Ｄevice Ｌ
etters，Ｖｏｌ．１０，Ｎｏ．１２，１９８９，Ｐ、５
３４で発表されたものがあり、その構造を図１７に示
す。図において、１〜３および６は図１６に示した従来
のホモ接合のＢｉｐＴｒと同じもの、１７は素子間を分
離するフィ−ルド酸化膜、１８はｐ+型多結晶シリコン
から成るベ−ス電極、１９はｐ型シリコンゲルマニウム
から成るＳｉＧｅベ−ス層、２０はシリコン酸化膜、２
１はシリコン窒化膜、２２はｎ+型多結晶シリコンから
成るエミッタ層であり、このヘテロ接合ＢｉｐＴｒの構
成は、ベ−ス電極１８の上に延在するようにＳｉＧｅベ
−ス層１９が配設され、シリコン酸化膜２０およびその
上のシリコン窒化膜２１を絶縁膜としてエミッタ層２２
が、ＳｉＧｅベ−ス層１９の上層に形成されたものであ
る。
たＢｉｐＴｒは例えばＩＥＥＥ，Ｅlectron Ｄevice Ｌ
etters，Ｖｏｌ．１０，Ｎｏ．１２，１９８９，Ｐ、５
３４で発表されたものがあり、その構造を図１７に示
す。図において、１〜３および６は図１６に示した従来
のホモ接合のＢｉｐＴｒと同じもの、１７は素子間を分
離するフィ−ルド酸化膜、１８はｐ+型多結晶シリコン
から成るベ−ス電極、１９はｐ型シリコンゲルマニウム
から成るＳｉＧｅベ−ス層、２０はシリコン酸化膜、２
１はシリコン窒化膜、２２はｎ+型多結晶シリコンから
成るエミッタ層であり、このヘテロ接合ＢｉｐＴｒの構
成は、ベ−ス電極１８の上に延在するようにＳｉＧｅベ
−ス層１９が配設され、シリコン酸化膜２０およびその
上のシリコン窒化膜２１を絶縁膜としてエミッタ層２２
が、ＳｉＧｅベ−ス層１９の上層に形成されたものであ
る。
【０００８】このように構成されるヘテロ接合ＢｉｐＴ
ｒの製造方法を図１８〜図２２に基づいて以下に示す。
まず、ｎ+型埋め込み層２とｎ型エピタキシャル層３を
形成した基板１上の全面にフィ−ルド酸化膜１７を形成
し、フィ−ルド酸化膜１７に、ＳｉＧｅベ−ス層１９お
よびベ−ス電極１８形成のための領域を開口する。その
後基板１上の全面にｐ+型多結晶シリコン膜１８ａを堆
積した後、上記フィ−ルド酸化膜１７の開口部内のｐ+
型多結晶シリコン膜１８ａを選択的に除去して、ベ−ス
領域を開口する（図１８）。次に基板１上の全面に、ｐ
型不純物を導入したシリコンゲルマニウム膜１９ａを成
長させる。このとき少なくともｎ型エピタキシャル層３
に接した部分はシリコンゲルマニウム膜１９ａがエピタ
キシャル成長するように形成する。その後シリコンゲル
マニウム１９ａ上の全面にシリコン酸化膜２０を堆積す
る（図１９）。
ｒの製造方法を図１８〜図２２に基づいて以下に示す。
まず、ｎ+型埋め込み層２とｎ型エピタキシャル層３を
形成した基板１上の全面にフィ−ルド酸化膜１７を形成
し、フィ−ルド酸化膜１７に、ＳｉＧｅベ−ス層１９お
よびベ−ス電極１８形成のための領域を開口する。その
後基板１上の全面にｐ+型多結晶シリコン膜１８ａを堆
積した後、上記フィ−ルド酸化膜１７の開口部内のｐ+
型多結晶シリコン膜１８ａを選択的に除去して、ベ−ス
領域を開口する（図１８）。次に基板１上の全面に、ｐ
型不純物を導入したシリコンゲルマニウム膜１９ａを成
長させる。このとき少なくともｎ型エピタキシャル層３
に接した部分はシリコンゲルマニウム膜１９ａがエピタ
キシャル成長するように形成する。その後シリコンゲル
マニウム１９ａ上の全面にシリコン酸化膜２０を堆積す
る（図１９）。
【０００９】次に、シリコン酸化膜２０、シリコンゲル
マニウム膜１９ａおよびｐ+型多結晶シリコン膜１８ａ
を順次エッチングして選択的に除去し、ＳｉＧｅベ−ス
層１９およびベ−ス電極１８をパタ−ニングして形成す
る（図２０）。次に、基板１上の全面にシリコン窒化膜
２１を堆積し、このシリコン窒化膜２１と下地のフィ−
ルド酸化膜１７とを順次エッチングして選択的に除去す
ることによって、シリコン窒化膜２１およびフィ−ルド
酸化膜１７に開口部２３を設けｎ型エピタキシャル層３
表面を露出させる。続いて、この開口部２３からｎ型不
純物を基板１中へ導入して、ｎ+型コレクタ引き出し層
６を形成する（図２１）。
マニウム膜１９ａおよびｐ+型多結晶シリコン膜１８ａ
を順次エッチングして選択的に除去し、ＳｉＧｅベ−ス
層１９およびベ−ス電極１８をパタ−ニングして形成す
る（図２０）。次に、基板１上の全面にシリコン窒化膜
２１を堆積し、このシリコン窒化膜２１と下地のフィ−
ルド酸化膜１７とを順次エッチングして選択的に除去す
ることによって、シリコン窒化膜２１およびフィ−ルド
酸化膜１７に開口部２３を設けｎ型エピタキシャル層３
表面を露出させる。続いて、この開口部２３からｎ型不
純物を基板１中へ導入して、ｎ+型コレクタ引き出し層
６を形成する（図２１）。
【００１０】次に、ベ−ス領域内のシリコン酸化膜２０
およびシリコン窒化膜２１を選択的にエッチング除去
し、ベ−ス領域の中央部に開口部２４を設けＳｉＧｅベ
−ス層１９を露出させる（図２２）。次に基板１上の全
面に、上記開口部２４を埋めるようにｎ+型ポリシリコ
ン膜を堆積し、パタ−ニングを行ってエミッタ層２２を
形成する（図２３）。次に、シリコン窒化膜２１，シリ
コン酸化膜２０，およびＳｉＧｅベ−ス層１９を順次エ
ッチングしてベ−ス電極１８上への開口部を形成して
（図１７参照）、その後金属配線を施してＢｉｐＴｒを
完成する。
およびシリコン窒化膜２１を選択的にエッチング除去
し、ベ−ス領域の中央部に開口部２４を設けＳｉＧｅベ
−ス層１９を露出させる（図２２）。次に基板１上の全
面に、上記開口部２４を埋めるようにｎ+型ポリシリコ
ン膜を堆積し、パタ−ニングを行ってエミッタ層２２を
形成する（図２３）。次に、シリコン窒化膜２１，シリ
コン酸化膜２０，およびＳｉＧｅベ−ス層１９を順次エ
ッチングしてベ−ス電極１８上への開口部を形成して
（図１７参照）、その後金属配線を施してＢｉｐＴｒを
完成する。
【００１１】
【発明が解決しようとする課題】上記のような従来のヘ
テロ接合ＢｉｐＴｒでは、その製造方法においてセルフ
アラインを用いないため、リソグラフィ−の重ね合わせ
余裕が必要となる。このためベ−ス面積が大きくなり、
ベ−ス層１９とコレクタ３とで作られる寄生容量が大き
くなりＢｉｐＴｒの高速動作の妨げとなるものであっ
た。また、エミッタ層２２形成のために、シリコン酸化
膜２０およびシリコン窒化膜２１をエッチングして開口
部２４を設ける際、露出される下地のＳｉＧｅベ−ス層
１９の表面にダメ−ジを与える。このためエミッタ層２
２を形成してエミッタ２２とベ−ス１９との接合を形成
すると、その界面に準位が発生しリ−ク電流が発生する
等、ＢｉｐＴｒの信頼性が劣化するという問題があっ
た。
テロ接合ＢｉｐＴｒでは、その製造方法においてセルフ
アラインを用いないため、リソグラフィ−の重ね合わせ
余裕が必要となる。このためベ−ス面積が大きくなり、
ベ−ス層１９とコレクタ３とで作られる寄生容量が大き
くなりＢｉｐＴｒの高速動作の妨げとなるものであっ
た。また、エミッタ層２２形成のために、シリコン酸化
膜２０およびシリコン窒化膜２１をエッチングして開口
部２４を設ける際、露出される下地のＳｉＧｅベ−ス層
１９の表面にダメ−ジを与える。このためエミッタ層２
２を形成してエミッタ２２とベ−ス１９との接合を形成
すると、その界面に準位が発生しリ−ク電流が発生する
等、ＢｉｐＴｒの信頼性が劣化するという問題があっ
た。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、ＢｉｐＴｒの電流増幅率ｈFEを
低下させることなく、ベ−スの不純物濃度を上げること
ができ、高ｆT化が実現できる半導体装置であって、エ
ミッタ、ベ−ス間の界面準位の発生によるリ−ク電流が
低減できるとともに、ベ−ス面積の低減による微細化、
高速化が達成できる半導体装置を得ることを目的として
おり、さらにこの半導体装置に適した製造方法を提供す
ることを目的とする。
ためになされたもので、ＢｉｐＴｒの電流増幅率ｈFEを
低下させることなく、ベ−スの不純物濃度を上げること
ができ、高ｆT化が実現できる半導体装置であって、エ
ミッタ、ベ−ス間の界面準位の発生によるリ−ク電流が
低減できるとともに、ベ−ス面積の低減による微細化、
高速化が達成できる半導体装置を得ることを目的として
おり、さらにこの半導体装置に適した製造方法を提供す
ることを目的とする。
【００１３】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、第１導電型のコレクタとなるシリコン
領域と絶縁領域とを持つ半導体基板に、上記コレクタ上
に形成された第２導電型の真性ベ−ス領域と、これに隣
接して外側に真性ベ−ス領域と同一導電型でより高濃度
に形成されたベ−ス引き出し層と、上記真性ベ−ス領域
上に形成された第１導電型のエミッタ層と、エミッタ・
ベ−ス間絶縁膜と、上記エミッタ層に接続形成されたエ
ミッタ電極とを有する半導体装置であって、上記真性ベ
−ス領域が、下層部分のシリコンゲルマニウム（以下Ｓ
ｉＧｅと称す）ベ−ス層と上層部分のシリコン（以下Ｓ
ｉと称す）ベ−ス層との２層で構成され、上記ＳｉＧｅ
ベ−ス層上のうち、中央部にシリコン膜から成る上記エ
ミッタ層が、それ以外に上記Ｓｉベ−ス層が形成される
とともに、上記ベ−ス引き出し層が、上記コレクタ上か
ら上記絶縁領域上にわたって形成され、上記コレクタ上
部分の上記ベ−ス引き出し層が、高濃度Ｓｉベ−ス層と
その上の高濃度ＳｉＧｅベ−ス層とその上の高濃度Ｓｉ
ベ−ス層とによって構成され、上記絶縁領域上部分の上
記ベ−ス引き出し層が、高濃度多結晶ＳｉＧｅ層とその
上の高濃度多結晶Ｓｉ層とによって構成されているもの
である。
る半導体装置は、第１導電型のコレクタとなるシリコン
領域と絶縁領域とを持つ半導体基板に、上記コレクタ上
に形成された第２導電型の真性ベ−ス領域と、これに隣
接して外側に真性ベ−ス領域と同一導電型でより高濃度
に形成されたベ−ス引き出し層と、上記真性ベ−ス領域
上に形成された第１導電型のエミッタ層と、エミッタ・
ベ−ス間絶縁膜と、上記エミッタ層に接続形成されたエ
ミッタ電極とを有する半導体装置であって、上記真性ベ
−ス領域が、下層部分のシリコンゲルマニウム（以下Ｓ
ｉＧｅと称す）ベ−ス層と上層部分のシリコン（以下Ｓ
ｉと称す）ベ−ス層との２層で構成され、上記ＳｉＧｅ
ベ−ス層上のうち、中央部にシリコン膜から成る上記エ
ミッタ層が、それ以外に上記Ｓｉベ−ス層が形成される
とともに、上記ベ−ス引き出し層が、上記コレクタ上か
ら上記絶縁領域上にわたって形成され、上記コレクタ上
部分の上記ベ−ス引き出し層が、高濃度Ｓｉベ−ス層と
その上の高濃度ＳｉＧｅベ−ス層とその上の高濃度Ｓｉ
ベ−ス層とによって構成され、上記絶縁領域上部分の上
記ベ−ス引き出し層が、高濃度多結晶ＳｉＧｅ層とその
上の高濃度多結晶Ｓｉ層とによって構成されているもの
である。
【００１４】この発明の請求項２に係る半導体装置の製
造方法は、第１導電型のシリコン領域と絶縁領域を持つ
半導体基板上に、上記シリコン領域上にはエピタキシャ
ル成長、上記絶縁領域上には多結晶成長するように、第
２導電型のシリコンゲルマニウムと第１導電型のシリコ
ンとを連続して成長させて、ＳｉＧｅ薄膜と多結晶Ｓｉ
Ｇｅ薄膜、およびそれらの上のＳｉ薄膜と多結晶Ｓｉ薄
膜を形成する第１の工程と、上記Ｓｉ薄膜上のエミッタ
層形成予定領域に、シリコン酸化膜とその上のシリコン
窒化膜とその上のシリコン酸化膜とから成るエミッタ・
ベ−ス形成パタ−ンを形成する第２の工程と、このエミ
ッタ・ベ−ス形成パタ−ン領域以外の上記Ｓｉ薄膜およ
び上記多結晶Ｓｉ薄膜中へ第２導電型の不純物をイオン
注入により導入する第３の工程と、次いで上記エミッタ
・ベ−ス形成パタ−ン側壁にシリコン酸化膜からなるサ
イドウォ−ルを形成して、上記エミッタ・ベ−ス形成パ
タ−ンおよび上記サイドウォ−ルの領域以外の上記Ｓｉ
薄膜および上記多結晶Ｓｉ薄膜中とその下の上記ＳｉＧ
ｅ薄膜および上記多結晶ＳｉＧｅ薄膜中とへ、第２導電
型の不純物をイオン注入により導入する第４の工程と、
次いで上記半導体基板を熱処理することにより、導入さ
れた不純物を活性化させて、ＳｉＧｅベ−ス層とその上
のＳｉベ−ス層とから成る第２導電型の真性ベ−ス領域
と第１導電型のシリコン膜から成るエミッタ層と、高濃
度ＳｉＧｅベ−ス層とその上層および下層の高濃度Ｓｉ
ベ−ス層と高濃度多結晶ＳｉＧｅ層とその上の高濃度多
結晶Ｓｉ層とから成る第２導電型の高濃度拡散層を形成
する第５の工程と、次いで上記エミッタ・ベ−ス形成パ
タ−ン最上部の上記シリコン酸化膜および上記サイドウ
ォ−ルを除去した後、上記高濃度多結晶Ｓｉ層および上
記高濃度多結晶ＳｉＧｅ層を選択的に除去することによ
り、上記高濃度拡散層をパタ−ニングしてベ−ス引き出
し層を形成する第６の工程と、次いで上記エミッタ・ベ
−ス形成パタ−ンの上記シリコン窒化膜に覆われていな
い部分に、上記シリコン窒化膜下の上記シリコン酸化膜
よりも充分厚いシリコン酸化膜を形成して、上記Ｓｉベ
−ス層および上記ベ−ス引き出し層の表面および側面の
露出部を覆うエミッタ・ベ−ス間絶縁膜を形成し、その
後上記シリコン窒化膜とその下の上記シリコン酸化膜を
除去する第７の工程とを有するものである。
造方法は、第１導電型のシリコン領域と絶縁領域を持つ
半導体基板上に、上記シリコン領域上にはエピタキシャ
ル成長、上記絶縁領域上には多結晶成長するように、第
２導電型のシリコンゲルマニウムと第１導電型のシリコ
ンとを連続して成長させて、ＳｉＧｅ薄膜と多結晶Ｓｉ
Ｇｅ薄膜、およびそれらの上のＳｉ薄膜と多結晶Ｓｉ薄
膜を形成する第１の工程と、上記Ｓｉ薄膜上のエミッタ
層形成予定領域に、シリコン酸化膜とその上のシリコン
窒化膜とその上のシリコン酸化膜とから成るエミッタ・
ベ−ス形成パタ−ンを形成する第２の工程と、このエミ
ッタ・ベ−ス形成パタ−ン領域以外の上記Ｓｉ薄膜およ
び上記多結晶Ｓｉ薄膜中へ第２導電型の不純物をイオン
注入により導入する第３の工程と、次いで上記エミッタ
・ベ−ス形成パタ−ン側壁にシリコン酸化膜からなるサ
イドウォ−ルを形成して、上記エミッタ・ベ−ス形成パ
タ−ンおよび上記サイドウォ−ルの領域以外の上記Ｓｉ
薄膜および上記多結晶Ｓｉ薄膜中とその下の上記ＳｉＧ
ｅ薄膜および上記多結晶ＳｉＧｅ薄膜中とへ、第２導電
型の不純物をイオン注入により導入する第４の工程と、
次いで上記半導体基板を熱処理することにより、導入さ
れた不純物を活性化させて、ＳｉＧｅベ−ス層とその上
のＳｉベ−ス層とから成る第２導電型の真性ベ−ス領域
と第１導電型のシリコン膜から成るエミッタ層と、高濃
度ＳｉＧｅベ−ス層とその上層および下層の高濃度Ｓｉ
ベ−ス層と高濃度多結晶ＳｉＧｅ層とその上の高濃度多
結晶Ｓｉ層とから成る第２導電型の高濃度拡散層を形成
する第５の工程と、次いで上記エミッタ・ベ−ス形成パ
タ−ン最上部の上記シリコン酸化膜および上記サイドウ
ォ−ルを除去した後、上記高濃度多結晶Ｓｉ層および上
記高濃度多結晶ＳｉＧｅ層を選択的に除去することによ
り、上記高濃度拡散層をパタ−ニングしてベ−ス引き出
し層を形成する第６の工程と、次いで上記エミッタ・ベ
−ス形成パタ−ンの上記シリコン窒化膜に覆われていな
い部分に、上記シリコン窒化膜下の上記シリコン酸化膜
よりも充分厚いシリコン酸化膜を形成して、上記Ｓｉベ
−ス層および上記ベ−ス引き出し層の表面および側面の
露出部を覆うエミッタ・ベ−ス間絶縁膜を形成し、その
後上記シリコン窒化膜とその下の上記シリコン酸化膜を
除去する第７の工程とを有するものである。
【００１５】この発明の請求項３に係る半導体装置は、
上記真性ベ−ス領域が、下層部分のＳｉＧｅベ−ス層と
上層部分のＳｉベ−ス層との２層で構成され、上記Ｓｉ
Ｇｅベ−ス層上のうち、中央部にシリコン膜からなるエ
ミッタ層が、それ以外に上記Ｓｉベ−ス層が形成される
とともに、上記ベ−ス引き出し層が、上記コレクタ上か
ら上記絶縁領域上にわたって形成され、その上層部分は
高濃度多結晶Ｓｉ膜から成り、その下層部分は、上記コ
レクタ上の高濃度ＳｉＧｅベ−ス層とその上の高濃度Ｓ
ｉベ−ス層および上記絶縁領域上の高濃度多結晶ＳｉＧ
ｅ層とその上の高濃度多結晶Ｓｉ層によって構成されて
いるものである。
上記真性ベ−ス領域が、下層部分のＳｉＧｅベ−ス層と
上層部分のＳｉベ−ス層との２層で構成され、上記Ｓｉ
Ｇｅベ−ス層上のうち、中央部にシリコン膜からなるエ
ミッタ層が、それ以外に上記Ｓｉベ−ス層が形成される
とともに、上記ベ−ス引き出し層が、上記コレクタ上か
ら上記絶縁領域上にわたって形成され、その上層部分は
高濃度多結晶Ｓｉ膜から成り、その下層部分は、上記コ
レクタ上の高濃度ＳｉＧｅベ−ス層とその上の高濃度Ｓ
ｉベ−ス層および上記絶縁領域上の高濃度多結晶ＳｉＧ
ｅ層とその上の高濃度多結晶Ｓｉ層によって構成されて
いるものである。
【００１６】この発明の請求項４に係る半導体装置の製
造方法は、第１導電型のシリコン領域と絶縁領域を持つ
半導体基板上に、上記シリコン領域上にはエピタキシャ
ル成長、上記絶縁領域上には多結晶成長するように、第
２導電型のシリコンゲルマニウムと第１導電型のシリコ
ンとを連続して成長させて、ＳｉＧｅ薄膜と多結晶Ｓｉ
Ｇｅ薄膜、およびそれらの上のＳｉ薄膜と多結晶Ｓｉ薄
膜を形成する第１の工程と、上記Ｓｉ薄膜上のエミッタ
層形成予定領域に、シリコン酸化膜とその上のシリコン
窒化膜とその上のシリコン酸化膜とから成るエミッタ・
ベ−ス形成パタ−ンを形成する第２の工程と、このエミ
ッタ・ベ−ス形成パタ−ン領域以外の上記Ｓｉ薄膜およ
び上記多結晶Ｓｉ薄膜中へ第２導電型の不純物をイオン
注入により導入する第３の工程と、次いでエミッタ・ベ
−ス形成パタ−ン側壁にシリコン酸化膜から成るサイド
ウォ−ルを形成し、上記エミッタ・ベ−ス形成パタ−ン
および上記サイドウォ−ルの領域以外のＳｉ薄膜および
多結晶Ｓｉ薄膜上に、第２導電型の高濃度多結晶シリコ
ン膜を選択成長させる第４の工程と、次いで半導体基板
を熱処理することにより導入された不純物を活性化させ
て、第２導電型の真性ベ−ス領域と、第１導電型のエミ
ッタ層と、第２導電型の高濃度拡散層を形成する第５の
工程と、次いで上記エミッタ・ベ−ス形成パタ−ン最上
部のシリコン酸化膜および上記サイドウォ−ルを除去し
た後、上記高濃度拡散層をパタ−ニングしてベ−ス引き
出し層を形成する第６の工程と、次いで上記エミッタ・
ベ−ス形成パタ−ンの上記シリコン窒化膜に覆われてい
ない部分に、上記シリコン窒化膜下の上記シリコン酸化
膜よりも充分厚いシリコン酸化膜を形成して、上記Ｓｉ
ベ−ス層および上記ベ−ス引き出し層の表面および側面
の露出部を覆うエミッタ・ベ−ス間絶縁膜を形成し、そ
の後上記シリコン窒化膜とその下の上記シリコン酸化膜
を除去する第７の工程とを有するものである。
造方法は、第１導電型のシリコン領域と絶縁領域を持つ
半導体基板上に、上記シリコン領域上にはエピタキシャ
ル成長、上記絶縁領域上には多結晶成長するように、第
２導電型のシリコンゲルマニウムと第１導電型のシリコ
ンとを連続して成長させて、ＳｉＧｅ薄膜と多結晶Ｓｉ
Ｇｅ薄膜、およびそれらの上のＳｉ薄膜と多結晶Ｓｉ薄
膜を形成する第１の工程と、上記Ｓｉ薄膜上のエミッタ
層形成予定領域に、シリコン酸化膜とその上のシリコン
窒化膜とその上のシリコン酸化膜とから成るエミッタ・
ベ−ス形成パタ−ンを形成する第２の工程と、このエミ
ッタ・ベ−ス形成パタ−ン領域以外の上記Ｓｉ薄膜およ
び上記多結晶Ｓｉ薄膜中へ第２導電型の不純物をイオン
注入により導入する第３の工程と、次いでエミッタ・ベ
−ス形成パタ−ン側壁にシリコン酸化膜から成るサイド
ウォ−ルを形成し、上記エミッタ・ベ−ス形成パタ−ン
および上記サイドウォ−ルの領域以外のＳｉ薄膜および
多結晶Ｓｉ薄膜上に、第２導電型の高濃度多結晶シリコ
ン膜を選択成長させる第４の工程と、次いで半導体基板
を熱処理することにより導入された不純物を活性化させ
て、第２導電型の真性ベ−ス領域と、第１導電型のエミ
ッタ層と、第２導電型の高濃度拡散層を形成する第５の
工程と、次いで上記エミッタ・ベ−ス形成パタ−ン最上
部のシリコン酸化膜および上記サイドウォ−ルを除去し
た後、上記高濃度拡散層をパタ−ニングしてベ−ス引き
出し層を形成する第６の工程と、次いで上記エミッタ・
ベ−ス形成パタ−ンの上記シリコン窒化膜に覆われてい
ない部分に、上記シリコン窒化膜下の上記シリコン酸化
膜よりも充分厚いシリコン酸化膜を形成して、上記Ｓｉ
ベ−ス層および上記ベ−ス引き出し層の表面および側面
の露出部を覆うエミッタ・ベ−ス間絶縁膜を形成し、そ
の後上記シリコン窒化膜とその下の上記シリコン酸化膜
を除去する第７の工程とを有するものである。
【００１７】この発明の請求項５に係る半導体装置は、
エミッタ電極およびベ−ス引き出し層上に金属シリサイ
ド層を形成したものである。
エミッタ電極およびベ−ス引き出し層上に金属シリサイ
ド層を形成したものである。
【００１８】この発明の請求項６に係る半導体の製造方
法は、エミッタ電極形成後、このエミッタ電極領域以外
のエミッタ・ベ−ス間絶縁膜を除去し、エミッタ電極お
よびベ−ス引き出し層上に選択的に金属シリサイド層を
形成するものである。
法は、エミッタ電極形成後、このエミッタ電極領域以外
のエミッタ・ベ−ス間絶縁膜を除去し、エミッタ電極お
よびベ−ス引き出し層上に選択的に金属シリサイド層を
形成するものである。
【００１９】
【作用】この発明における半導体装置は、コレクタおよ
びエミッタ層と接合を形成する部分の真性ベ−ス領域
が、シリコンよりもバンドギャップの狭いシリコンゲル
マニウムで形成されたヘテロ接合であるため、前述した
ように、ＢｉｐＴｒの電流増幅率ｈFEを低下させること
なく真性ベ−ス領域の不純物濃度を上げることができ、
高ｆT化が実現できる。またＳｉＧｅベ−ス層となるＳ
ｉＧｅ薄膜とエミッタ層となるＳｉ薄膜とを連続して成
長させているため、エミッタ・ベ−ス間の界面準位の発
生が防止できリ−ク電流を低減できる。さらにエミッタ
・ベ−ス形成パタ−ンにサイドウォ−ルを形成して、ベ
−ス引き出し層形成のための注入マスクに用いているた
め、エミッタ層とベ−ス引き出し層との間隔をセルフア
ラインで微細に決定でき、真性ベ−ス領域の面積も低減
されるので、微細化、高速化が促進できる。
びエミッタ層と接合を形成する部分の真性ベ−ス領域
が、シリコンよりもバンドギャップの狭いシリコンゲル
マニウムで形成されたヘテロ接合であるため、前述した
ように、ＢｉｐＴｒの電流増幅率ｈFEを低下させること
なく真性ベ−ス領域の不純物濃度を上げることができ、
高ｆT化が実現できる。またＳｉＧｅベ−ス層となるＳ
ｉＧｅ薄膜とエミッタ層となるＳｉ薄膜とを連続して成
長させているため、エミッタ・ベ−ス間の界面準位の発
生が防止できリ−ク電流を低減できる。さらにエミッタ
・ベ−ス形成パタ−ンにサイドウォ−ルを形成して、ベ
−ス引き出し層形成のための注入マスクに用いているた
め、エミッタ層とベ−ス引き出し層との間隔をセルフア
ラインで微細に決定でき、真性ベ−ス領域の面積も低減
されるので、微細化、高速化が促進できる。
【００２０】また、サイドウォ−ル形成後に多結晶シリ
コン膜を選択成長させて、この多結晶シリコン膜をベ−
ス引き出し層の上層部分として用いるので、ベ−ス引き
出し層の膜厚を厚く形成することができ、ベ−ス引き出
し層の抵抗を低く抑えることができる。
コン膜を選択成長させて、この多結晶シリコン膜をベ−
ス引き出し層の上層部分として用いるので、ベ−ス引き
出し層の膜厚を厚く形成することができ、ベ−ス引き出
し層の抵抗を低く抑えることができる。
【００２１】また、エミッタ電極およびベ−ス引き出し
層上に金属シリサイド層を形成するため、エミッタ電極
およびベ−ス引き出し層の抵抗を低く抑えることができ
る。
層上に金属シリサイド層を形成するため、エミッタ電極
およびベ−ス引き出し層の抵抗を低く抑えることができ
る。
【００２２】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。なお、従来の技術と重複する箇所は、
適宜その説明を省略する。図１はこの発明の実施例１に
よる半導体装置の構造を、ヘテロ接合Ｂｉｐ構造のｎｐ
ｎトランジスタについて示した断面図である。
ついて説明する。なお、従来の技術と重複する箇所は、
適宜その説明を省略する。図１はこの発明の実施例１に
よる半導体装置の構造を、ヘテロ接合Ｂｉｐ構造のｎｐ
ｎトランジスタについて示した断面図である。
【００２３】図において、１〜３および６は従来のもの
と同じもの、２５は絶縁領域としてのシリコン酸化膜、
２６はｐ型ＳｉＧｅベ−ス層、２７はｐ型ＳｉＧｅベ−
ス層２６上に形成されたｐ型Ｓｉベ−ス層、２８はｐ型
のＳｉＧｅベ−ス層２６およびＳｉベ−ス層２７から成
る真性ベ−ス領域、２９は高濃度ＳｉＧｅベ−ス層とし
てのｐ+型ＳｉＧｅベ−ス層、３０，３１はｐ+型ＳｉＧ
ｅベ−ス層２９の上層および下層にそれぞれ形成された
高濃度Ｓｉベ−ス層としてのｐ+型Ｓｉベ−ス層、３２
はｐ+型ＳｉＧｅベ−ス層２９に隣接してシリコン酸化
膜２５上に形成された高濃度多結晶ＳｉＧｅ層としての
ｐ+型多結晶ＳｉＧｅ層、３３はｐ+型多結晶ＳｉＧｅ層
３２上に形成された高濃度多結晶Ｓｉ層としてのｐ+型
多結晶Ｓｉ層、３４は２９〜３４のｐ+型領域で構成さ
れるベ−ス引き出し層である。３５はエミッタ層として
のｎ型Ｓｉエミッタ層、３６はエミッタ・ベ−ス間絶縁
膜としての絶縁用シリコン酸化膜、３７はｎ+型多結晶
Ｓｉエミッタ電極、３８はパッシベ−ション膜、３９は
金属配線層である。
と同じもの、２５は絶縁領域としてのシリコン酸化膜、
２６はｐ型ＳｉＧｅベ−ス層、２７はｐ型ＳｉＧｅベ−
ス層２６上に形成されたｐ型Ｓｉベ−ス層、２８はｐ型
のＳｉＧｅベ−ス層２６およびＳｉベ−ス層２７から成
る真性ベ−ス領域、２９は高濃度ＳｉＧｅベ−ス層とし
てのｐ+型ＳｉＧｅベ−ス層、３０，３１はｐ+型ＳｉＧ
ｅベ−ス層２９の上層および下層にそれぞれ形成された
高濃度Ｓｉベ−ス層としてのｐ+型Ｓｉベ−ス層、３２
はｐ+型ＳｉＧｅベ−ス層２９に隣接してシリコン酸化
膜２５上に形成された高濃度多結晶ＳｉＧｅ層としての
ｐ+型多結晶ＳｉＧｅ層、３３はｐ+型多結晶ＳｉＧｅ層
３２上に形成された高濃度多結晶Ｓｉ層としてのｐ+型
多結晶Ｓｉ層、３４は２９〜３４のｐ+型領域で構成さ
れるベ−ス引き出し層である。３５はエミッタ層として
のｎ型Ｓｉエミッタ層、３６はエミッタ・ベ−ス間絶縁
膜としての絶縁用シリコン酸化膜、３７はｎ+型多結晶
Ｓｉエミッタ電極、３８はパッシベ−ション膜、３９は
金属配線層である。
【００２４】このように構成されるＢｉｐＴｒの製造方
法を図２〜図８に基づいて以下に示す。まずｐ型の基板
１に、ｎ+型埋め込み層２、ｎ型エピタキシャル層３、
酸化膜２５およびコレクタ引き出し層６を形成する（図
２）。この後の製造方法は、図２のＡ部分のみを示して
説明する。次に、基板１上の全面に、ｐ型不純物が約１
０18〜１０20ｃｍ-3含まれたＳｉ1-xＧｅｘ（ｘ＝０．
１〜０．３）薄膜４０とｎ型不純物が約１０16〜１０18
ｃｍ-3含まれたＳｉ薄膜４１を連続してエピタキシャル
成長させる。このとき下地がシリコン酸化膜２５の部分
はそれぞれ多結晶Ｓｉ1-xＧｅｘ薄膜４２および多結晶
Ｓｉ薄膜４３となる。さらにその上の全面にシリコン酸
化膜４４、シリコン窒化膜４５およびシリコン酸化膜４
６を順次堆積する（図３）。
法を図２〜図８に基づいて以下に示す。まずｐ型の基板
１に、ｎ+型埋め込み層２、ｎ型エピタキシャル層３、
酸化膜２５およびコレクタ引き出し層６を形成する（図
２）。この後の製造方法は、図２のＡ部分のみを示して
説明する。次に、基板１上の全面に、ｐ型不純物が約１
０18〜１０20ｃｍ-3含まれたＳｉ1-xＧｅｘ（ｘ＝０．
１〜０．３）薄膜４０とｎ型不純物が約１０16〜１０18
ｃｍ-3含まれたＳｉ薄膜４１を連続してエピタキシャル
成長させる。このとき下地がシリコン酸化膜２５の部分
はそれぞれ多結晶Ｓｉ1-xＧｅｘ薄膜４２および多結晶
Ｓｉ薄膜４３となる。さらにその上の全面にシリコン酸
化膜４４、シリコン窒化膜４５およびシリコン酸化膜４
６を順次堆積する（図３）。
【００２５】次に、基板１上の全面にホトレジスト膜４
７を形成して、ホトリソグラフィ技術によりパタ−ン化
する。このレジストパタ−ン４７をマスクにして下地の
シリコン酸化膜４６、シリコン窒化膜４５およびシリコ
ン酸化膜４４を順次異方性エッチングにより除去して上
記３つの膜によるエミッタ・ベ−ス形成パタ−ン４８を
形成する。この後、基板１上からｐ型のＢイオンあるい
はＢＦ2イオンを、約１０14ｃｍ-2の注入量でＳｉ薄膜
４１および多結晶Ｓｉ薄膜４３にイオン注入する（図
４）。次に、ホトレジスト膜４７を除去した後、基板１
上の全面にシリコン酸化膜を約２００ｎｍの膜厚に堆積
し、このシリコン酸化膜の全面を異方性エッチングする
ことにより、エミッタ．ベ−ス形成パタ−ン４８の側壁
にサイドウォ−ル４９を形成する。その後、基板１上か
らｐ型のＢイオンあるいはＢＦ2イオンを、１０15〜１
０16ｃｍ-2の注入量でＳｉ薄膜４１，多結晶Ｓｉ薄膜４
３，およびその下のＳｉ1-xＧｅｘ薄膜４０、多結晶Ｓ
ｉ1-xＧｅｘ薄膜４２にイオン注入する（図５）。
７を形成して、ホトリソグラフィ技術によりパタ−ン化
する。このレジストパタ−ン４７をマスクにして下地の
シリコン酸化膜４６、シリコン窒化膜４５およびシリコ
ン酸化膜４４を順次異方性エッチングにより除去して上
記３つの膜によるエミッタ・ベ−ス形成パタ−ン４８を
形成する。この後、基板１上からｐ型のＢイオンあるい
はＢＦ2イオンを、約１０14ｃｍ-2の注入量でＳｉ薄膜
４１および多結晶Ｓｉ薄膜４３にイオン注入する（図
４）。次に、ホトレジスト膜４７を除去した後、基板１
上の全面にシリコン酸化膜を約２００ｎｍの膜厚に堆積
し、このシリコン酸化膜の全面を異方性エッチングする
ことにより、エミッタ．ベ−ス形成パタ−ン４８の側壁
にサイドウォ−ル４９を形成する。その後、基板１上か
らｐ型のＢイオンあるいはＢＦ2イオンを、１０15〜１
０16ｃｍ-2の注入量でＳｉ薄膜４１，多結晶Ｓｉ薄膜４
３，およびその下のＳｉ1-xＧｅｘ薄膜４０、多結晶Ｓ
ｉ1-xＧｅｘ薄膜４２にイオン注入する（図５）。
【００２６】次に、基板１を熱処理して注入されたｐ型
の不純物を活性化することにより、Ｓｉ薄膜４１のうち
エミッタ・ベ−ス形成パタ−ン４８の下層部分のみがｎ
型として残ってｎ型Ｓｉエミッタ３５となり、サイドウ
ォ−ル４９の下層部分にｐ型Ｓｉベ−ス層２７が、ｎ型
Ｓｉエミッタ層３５およびｐ型Ｓｉベ−ス層２７の下層
にｐ型ベ−ス層２６が形成されて真性ベ−ス領域２８を
構成し、これらの外側にｐ+型の拡散層が形成される。
このｐ+型の拡散層はｐ+型Ｓｉベ−ス層３１とその上の
ｐ+型ＳｉＧｅベ−ス層２９とその上のｐ+型ベ−ス層３
０およびシリコン酸化膜２５上のｐ+型多結晶ＳｉＧｅ
層３２とその上のｐ+型多結晶Ｓｉ層３３とで構成され
る。その後、エミッタ・ベ−ス形成パタ−ン４８の最上
部のシリコン酸化膜４６およびサイドウォ−ル４９を除
去した後、基板１上の全面にホトレジスト膜５０を形成
しホトリソグラフィ技術によりパタ−ン化する。このレ
ジストパタ−ン５０をマスクにして下地のｐ+型多結晶
Ｓｉ層３３およびｐ+型多結晶ＳｉＧｅ層３２をエッチ
ング除去することにより、上記ｐ+型の拡散層をパタ−
ニングしてベ−ス引き出し層３４を形成する（図６）。
の不純物を活性化することにより、Ｓｉ薄膜４１のうち
エミッタ・ベ−ス形成パタ−ン４８の下層部分のみがｎ
型として残ってｎ型Ｓｉエミッタ３５となり、サイドウ
ォ−ル４９の下層部分にｐ型Ｓｉベ−ス層２７が、ｎ型
Ｓｉエミッタ層３５およびｐ型Ｓｉベ−ス層２７の下層
にｐ型ベ−ス層２６が形成されて真性ベ−ス領域２８を
構成し、これらの外側にｐ+型の拡散層が形成される。
このｐ+型の拡散層はｐ+型Ｓｉベ−ス層３１とその上の
ｐ+型ＳｉＧｅベ−ス層２９とその上のｐ+型ベ−ス層３
０およびシリコン酸化膜２５上のｐ+型多結晶ＳｉＧｅ
層３２とその上のｐ+型多結晶Ｓｉ層３３とで構成され
る。その後、エミッタ・ベ−ス形成パタ−ン４８の最上
部のシリコン酸化膜４６およびサイドウォ−ル４９を除
去した後、基板１上の全面にホトレジスト膜５０を形成
しホトリソグラフィ技術によりパタ−ン化する。このレ
ジストパタ−ン５０をマスクにして下地のｐ+型多結晶
Ｓｉ層３３およびｐ+型多結晶ＳｉＧｅ層３２をエッチ
ング除去することにより、上記ｐ+型の拡散層をパタ−
ニングしてベ−ス引き出し層３４を形成する（図６）。
【００２７】次に、ホトレジスト膜５０を除去した後、
基板１表面を６００〜８００℃で酸化して、エミッタ・
ベ−ス形成パタ−ン４８のシリコン酸化膜４４よりも充
分厚いシリコン酸化膜３６を形成する。このシリコン酸
化膜３６は、シリコン窒化膜４５で覆われた部分には形
成されないが、ｐ+型多結晶ＳｉＧｅ層３２を含むベ−
ス引き出し層３４側面には形成される（図７）。次に、
エミッタ・ベ−ス形成パタ−ン４８におけるシリコン窒
化膜４５およびシリコン酸化膜４４を順次エッチング除
去して、ｎ型Ｓｉエミッタ層３５表面を露出する開口部
５１を形成する。この開口部５１を埋めるように、基板
１上の全面にｎ+型の不純物が導入された多結晶Ｓｉ膜
を堆積する。その後、このｎ+型多結晶Ｓｉ膜上の全面
にホトレジスト膜を形成し、ホトリソグラフィ技術によ
りパタ−ン化し、そのレジストパタ−ン５２をマスクに
して下地のｎ+型多結晶Ｓｉ膜をエッチング除去するこ
とにより、ｎ+型多結晶Ｓｉエミッタ電極３７を形成す
る（図８）。
基板１表面を６００〜８００℃で酸化して、エミッタ・
ベ−ス形成パタ−ン４８のシリコン酸化膜４４よりも充
分厚いシリコン酸化膜３６を形成する。このシリコン酸
化膜３６は、シリコン窒化膜４５で覆われた部分には形
成されないが、ｐ+型多結晶ＳｉＧｅ層３２を含むベ−
ス引き出し層３４側面には形成される（図７）。次に、
エミッタ・ベ−ス形成パタ−ン４８におけるシリコン窒
化膜４５およびシリコン酸化膜４４を順次エッチング除
去して、ｎ型Ｓｉエミッタ層３５表面を露出する開口部
５１を形成する。この開口部５１を埋めるように、基板
１上の全面にｎ+型の不純物が導入された多結晶Ｓｉ膜
を堆積する。その後、このｎ+型多結晶Ｓｉ膜上の全面
にホトレジスト膜を形成し、ホトリソグラフィ技術によ
りパタ−ン化し、そのレジストパタ−ン５２をマスクに
して下地のｎ+型多結晶Ｓｉ膜をエッチング除去するこ
とにより、ｎ+型多結晶Ｓｉエミッタ電極３７を形成す
る（図８）。
【００２８】次に、ホトレジスト膜５２を除去した後、
基板１上の全面にパシベ−ション膜３８を堆積する。そ
の後、ｎ+型多結晶Ｓｉエミッタ電極３７、ｐ+型ベ−ス
引き出し層３４、およびｎ+型コレクタ引き出し層６に
それぞれ接続するように、コンタクトホ−ルを形成し、
電極配線層３９を形成する（図１参照）。
基板１上の全面にパシベ−ション膜３８を堆積する。そ
の後、ｎ+型多結晶Ｓｉエミッタ電極３７、ｐ+型ベ−ス
引き出し層３４、およびｎ+型コレクタ引き出し層６に
それぞれ接続するように、コンタクトホ−ルを形成し、
電極配線層３９を形成する（図１参照）。
【００２９】このように構成されるＢｉｐＴｒは、真性
ベ−ス領域２８にシリコンよりもバンドギャップの狭い
シリコンゲルマニウムを用いたヘテロ接合ＢｉｐＴｒで
あるため、ＢｉｐＴｒの電流増幅率ｈFEを低下させるこ
となく真性ベ−ス領域２８の濃度を上げることができ、
高ｆT化が実現できる。またｐ型ＳｉＧｅベ−ス層２６
となるＳｉＧｅ薄膜４０とｎ型Ｓｉエミッタ層３５とな
るＳｉ薄膜４１を連続して成長させているため、エミッ
タ・ベ−ス間の界面準位の発生が防止できリ−ク電流を
低減できる。また、エミッタ・ベ−ス形成パタ−ン４８
にサイドウォ−ル４９を形成して、ベ−ス引き出し層３
４形成のための注入マスクに用いているため、従来のヘ
テロ接合ＢｉｐＴｒでは不可能であったセルフアライン
のプロセスで、ｎ型Ｓｉエミッタ層３５とベ−ス引き出
し層３４との間隔を微細に決定でき、真性ベ−ス領域２
８の面積も低減できる。このためベ−ス２８とコレクタ
３とで作られる寄生容量の面積も低減され、微細化、高
速化が促進できる。
ベ−ス領域２８にシリコンよりもバンドギャップの狭い
シリコンゲルマニウムを用いたヘテロ接合ＢｉｐＴｒで
あるため、ＢｉｐＴｒの電流増幅率ｈFEを低下させるこ
となく真性ベ−ス領域２８の濃度を上げることができ、
高ｆT化が実現できる。またｐ型ＳｉＧｅベ−ス層２６
となるＳｉＧｅ薄膜４０とｎ型Ｓｉエミッタ層３５とな
るＳｉ薄膜４１を連続して成長させているため、エミッ
タ・ベ−ス間の界面準位の発生が防止できリ−ク電流を
低減できる。また、エミッタ・ベ−ス形成パタ−ン４８
にサイドウォ−ル４９を形成して、ベ−ス引き出し層３
４形成のための注入マスクに用いているため、従来のヘ
テロ接合ＢｉｐＴｒでは不可能であったセルフアライン
のプロセスで、ｎ型Ｓｉエミッタ層３５とベ−ス引き出
し層３４との間隔を微細に決定でき、真性ベ−ス領域２
８の面積も低減できる。このためベ−ス２８とコレクタ
３とで作られる寄生容量の面積も低減され、微細化、高
速化が促進できる。
【００３０】実施例２．図９はこの発明の実施例２によ
るＢｉｐＴｒの構造を示す断面図である。上記実施例１
のベ−ス引き出し層３４を厚く形成するようにしたもの
で、ベ−ス引き出し層３４の上層部分は高濃度多結晶Ｓ
ｉ膜としてのｐ+型多結晶Ｓｉ膜５３から成り、下層部
分は、コレクタ３上の高濃度ＳｉＧｅベ−ス層としての
ｐ+型ＳｉＧｅベ−ス層５４とその上の高濃度Ｓｉベ−
ス層としてのｐ+型Ｓｉベ−ス層５５、およびシリコン
酸化膜２５上の高濃度多結晶ＳｉＧｅ層としてのｐ+型
多結晶ＳｉＧｅ層５６とその上の高濃度多結晶Ｓｉ層と
してのｐ+型多結晶シリコン層５７で構成される。その
他の部分は実施例１と同様である。
るＢｉｐＴｒの構造を示す断面図である。上記実施例１
のベ−ス引き出し層３４を厚く形成するようにしたもの
で、ベ−ス引き出し層３４の上層部分は高濃度多結晶Ｓ
ｉ膜としてのｐ+型多結晶Ｓｉ膜５３から成り、下層部
分は、コレクタ３上の高濃度ＳｉＧｅベ−ス層としての
ｐ+型ＳｉＧｅベ−ス層５４とその上の高濃度Ｓｉベ−
ス層としてのｐ+型Ｓｉベ−ス層５５、およびシリコン
酸化膜２５上の高濃度多結晶ＳｉＧｅ層としてのｐ+型
多結晶ＳｉＧｅ層５６とその上の高濃度多結晶Ｓｉ層と
してのｐ+型多結晶シリコン層５７で構成される。その
他の部分は実施例１と同様である。
【００３１】以下、製造方法を図１０〜図１３に基づい
て説明する。まず実施例１と同様に、エミッタ・ベ−ス
形成パタ−ン４８を形成してｐ型不純物のイオン注入ま
での工程を行う（図２〜図４参照）。次に、実施例１と
同様にサイドウォ−ル４９を形成した後、エミッタ・ベ
−ス形成パタ−ン４８およびサイドウォ−ル４９の領域
以外のＳｉ薄膜４１および多結晶Ｓｉ薄膜４３上にｐ+
型多結晶Ｓｉ膜５３を選択成長させる。このｐ+型多結
晶Ｓｉ膜５３は、多結晶Ｓｉ膜の成長時にｐ型不純物を
導入するか、あるいは成長後にｐ型不純物イオンを注入
したものである（図１０）。
て説明する。まず実施例１と同様に、エミッタ・ベ−ス
形成パタ−ン４８を形成してｐ型不純物のイオン注入ま
での工程を行う（図２〜図４参照）。次に、実施例１と
同様にサイドウォ−ル４９を形成した後、エミッタ・ベ
−ス形成パタ−ン４８およびサイドウォ−ル４９の領域
以外のＳｉ薄膜４１および多結晶Ｓｉ薄膜４３上にｐ+
型多結晶Ｓｉ膜５３を選択成長させる。このｐ+型多結
晶Ｓｉ膜５３は、多結晶Ｓｉ膜の成長時にｐ型不純物を
導入するか、あるいは成長後にｐ型不純物イオンを注入
したものである（図１０）。
【００３２】次に、基板１を熱処理することによって、
ｐ+型多結晶Ｓｉ膜５３内のｐ型不純物とＳｉ薄膜４１
および多結晶Ｓｉ薄膜４３内に既に注入されたｐ型不純
物を拡散させてｎ型Ｓｉエミッタ層３５、真性ベ−ス領
域２８およびｐ+型拡散層を形成する。その後実施例１
と同様にシリコン酸化膜４６およびサイドウォ−ル４９
を除去した後、上記ｐ+型拡散層をパタ−ニングしてベ
−ス引き出し層３４を形成する（図１１）。次に実施例
１と同様にシリコン酸化膜３６を形成し（図１２）、シ
リコン窒化膜４５およびシリコン酸化膜４４をエッチン
グ除去した後、ｎ+型多結晶Ｓｉエミッタ電極３７を形
成する（図１３）。
ｐ+型多結晶Ｓｉ膜５３内のｐ型不純物とＳｉ薄膜４１
および多結晶Ｓｉ薄膜４３内に既に注入されたｐ型不純
物を拡散させてｎ型Ｓｉエミッタ層３５、真性ベ−ス領
域２８およびｐ+型拡散層を形成する。その後実施例１
と同様にシリコン酸化膜４６およびサイドウォ−ル４９
を除去した後、上記ｐ+型拡散層をパタ−ニングしてベ
−ス引き出し層３４を形成する（図１１）。次に実施例
１と同様にシリコン酸化膜３６を形成し（図１２）、シ
リコン窒化膜４５およびシリコン酸化膜４４をエッチン
グ除去した後、ｎ+型多結晶Ｓｉエミッタ電極３７を形
成する（図１３）。
【００３３】上記実施例２では、ｐ+型多結晶Ｓｉ膜５
３を形成することにより、実施例１に比べてベ−ス引き
出し層３４を厚く形成することができる。このため実施
例１の効果にさらにベ−ス引き出し層３４の低抵抗化の
効果を併せて有する。
３を形成することにより、実施例１に比べてベ−ス引き
出し層３４を厚く形成することができる。このため実施
例１の効果にさらにベ−ス引き出し層３４の低抵抗化の
効果を併せて有する。
【００３４】実施例３．図１４はこの発明の実施例３に
よるＢｉｐＴｒの構造を示す断面図である。これは、上
記実施例１におけるｎ+型多結晶Ｓｉエミッタ電極３７
およびベ−ス引き出し層３４上に金属シリサイド層とし
てのＴｉＳｉ2層５８を形成したものである。このＢｉ
ｐＴｒの製造方法は、実施例１と同様にｎ+型多結晶Ｓ
ｉエミッタ電極３７形成後（図８参照）、続いてこのエ
ミッタ電極３７形成のためのレジストパタ−ン５２をマ
スクにしてシリコン酸化膜３６をエッチングしてＴｉＳ
ｉ2層５８を選択的にシリコンおよびポリシリコン表面
のみに形成する。選択的にＴｉＳｉ2層５８を形成する
には、まず基板１上の全面にＴｉ膜を堆積し、基板１上
に６００〜７００゜Ｃのアニ−ル処理を行うと、下地に
シリコンまたはポリシリコンがある領域にのみＴｉＳｉ
層が形成される。この後、未反応のＴｉ膜を除去し、再
度約８００゜Ｃで基板１にアニ−ル処理を行うと、ｎ+
型多結晶Ｓｉエミッタ電極３７およびベ−ス引き出し層
３４上にＴｉＳｉ2層５８が形成される（図１５）。
よるＢｉｐＴｒの構造を示す断面図である。これは、上
記実施例１におけるｎ+型多結晶Ｓｉエミッタ電極３７
およびベ−ス引き出し層３４上に金属シリサイド層とし
てのＴｉＳｉ2層５８を形成したものである。このＢｉ
ｐＴｒの製造方法は、実施例１と同様にｎ+型多結晶Ｓ
ｉエミッタ電極３７形成後（図８参照）、続いてこのエ
ミッタ電極３７形成のためのレジストパタ−ン５２をマ
スクにしてシリコン酸化膜３６をエッチングしてＴｉＳ
ｉ2層５８を選択的にシリコンおよびポリシリコン表面
のみに形成する。選択的にＴｉＳｉ2層５８を形成する
には、まず基板１上の全面にＴｉ膜を堆積し、基板１上
に６００〜７００゜Ｃのアニ−ル処理を行うと、下地に
シリコンまたはポリシリコンがある領域にのみＴｉＳｉ
層が形成される。この後、未反応のＴｉ膜を除去し、再
度約８００゜Ｃで基板１にアニ−ル処理を行うと、ｎ+
型多結晶Ｓｉエミッタ電極３７およびベ−ス引き出し層
３４上にＴｉＳｉ2層５８が形成される（図１５）。
【００３５】上記実施例３では、ＴｉＳｉ2層５８の形
成によって、実施例１の効果にさらにエミッタ電極３７
およびベ−ス引き出し層３４の低抵抗化の効果を併せて
有する。
成によって、実施例１の効果にさらにエミッタ電極３７
およびベ−ス引き出し層３４の低抵抗化の効果を併せて
有する。
【００３６】
【発明の効果】以上のように、この発明によれば、シリ
コンゲルマニウムをベ−スに用いたヘテロ接合ＢｉｐＴ
ｒをセルフアラインを使用したプロセスで製造したため
に、電流増幅率ｈFEを低下させることなくベ−スの不純
物濃度を上げることができ高ｆT化が実現できる半導体
装置の、ベ−ス面積低減による微細化、高速化が達成で
きるとともに、ベ−スとなるＳｉＧｅ薄膜とエミッタと
なるＳｉ薄膜を連続して成長させたため、ベ−スとエミ
ッタとの間の界面準位の発生を防止してリ−ク電流を低
減し、信頼性を向上させる。
コンゲルマニウムをベ−スに用いたヘテロ接合ＢｉｐＴ
ｒをセルフアラインを使用したプロセスで製造したため
に、電流増幅率ｈFEを低下させることなくベ−スの不純
物濃度を上げることができ高ｆT化が実現できる半導体
装置の、ベ−ス面積低減による微細化、高速化が達成で
きるとともに、ベ−スとなるＳｉＧｅ薄膜とエミッタと
なるＳｉ薄膜を連続して成長させたため、ベ−スとエミ
ッタとの間の界面準位の発生を防止してリ−ク電流を低
減し、信頼性を向上させる。
【００３７】また、ベ−ス引き出し層の上層部分に高濃
度多結晶Ｓｉ膜を形成することでベ−ス引き出し層の膜
厚を厚く形成させたので、さらにベ−ス引き出し層の低
抵抗化が図れる。
度多結晶Ｓｉ膜を形成することでベ−ス引き出し層の膜
厚を厚く形成させたので、さらにベ−ス引き出し層の低
抵抗化が図れる。
【００３８】また、エミッタ電極およびベ−ス引き出し
層上に、金属シリサイド層を選択的に形成させたので、
さらに、エミッタ電極およびベ−ス引き出し層の低抵抗
化が図れる。
層上に、金属シリサイド層を選択的に形成させたので、
さらに、エミッタ電極およびベ−ス引き出し層の低抵抗
化が図れる。
【図１】この発明の実施例１による半導体装置の構造を
示す断面図である。
示す断面図である。
【図２】この発明の実施例１による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図３】この発明の実施例１による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図４】この発明の実施例１による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図５】この発明の実施例１による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図６】この発明の実施例１による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図７】この発明の実施例１による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図８】この発明の実施例１による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図９】この発明の実施例２による半導体装置の構造を
示す断面図である。
示す断面図である。
【図１０】この発明の実施例２による半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図１１】この発明の実施例２による半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図１２】この発明の実施例２による半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図１３】この発明の実施例２による半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図１４】この発明の実施例３による半導体装置の構造
を示す断面図である。
を示す断面図である。
【図１５】この発明の実施例３による半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１６】従来のホモ接合ＢｉｐＴｒの構造を示す断面
図である。
図である。
【図１７】従来のヘテロＢｉｐＴｒの構造を示す断面図
である。
である。
【図１８】従来のヘテロ接合ＢｉｐＴｒの製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図１９】従来のヘテロ接合ＢｉｐＴｒの製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図２０】従来のヘテロ接合ＢｉｐＴｒの製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図２１】従来のヘテロ接合ＢｉｐＴｒの製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図２２】従来のヘテロ接合ＢｉｐＴｒの製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図２３】従来のヘテロ接合ＢｉｐＴｒの製造方法の一
工程を示す断面図である。
工程を示す断面図である。
１ 半導体基板 ３ コレクタとなるシリコン領域 ２５ 絶縁領域としてのシリコン酸化膜 ２６ ＳｉＧｅベ−ス層 ２７ Ｓｉベ−ス層 ２８ 真性ベ−ス領域 ２９ 高濃度ＳｉＧｅベ−ス層としてのｐ+型ＳｉＧｅ
ベ−ス層 ３０，３１ 高濃度Ｓｉベ−ス層としてのｐ+型Ｓｉベ
−ス層 ３２ 高濃度多結晶ＳｉＧｅ層としてのｐ+型多結晶Ｓ
ｉＧｅ層 ３３ 高濃度多結晶Ｓｉ層としてのｐ+型多結晶Ｓｉ層 ３４ ベ−ス引き出し層 ３５ エミッタ層としてのｎ型Ｓｉエミッタ層 ３６ エミッタ・ベ−ス間絶縁膜としてのシリコン酸化
膜 ３７ エミッタ電極 ４０ ＳｉＧｅ薄膜 ４１ Ｓｉ薄膜 ４２ 多結晶ＳｉＧｅ薄膜 ４３ 多結晶Ｓｉ薄膜 ４４ シリコン酸化膜 ４５ シリコン窒化膜 ４６ シリコン酸化膜 ４８ エミッタ・ベ−ス形成パタ−ン ４９ サイドウォ−ル ５３ 高濃度多結晶Ｓｉ膜としてのｐ+型多結晶Ｓｉ膜 ５４ 高濃度ＳｉＧｅベ−ス層としてのｐ+型ＳｉＧｅ
ベ−ス層 ５５ 高濃度Ｓｉベ−ス層としてのｐ+型Ｓｉベ−ス層 ５６ 高濃度多結晶ＳｉＧｅ層としてのｐ+型多結晶Ｓ
ｉＧｅ層 ５７ 高濃度多結晶Ｓｉ層としてのｐ+型多結晶Ｓｉ層 ５８ 金属シリサイド層としてのＴｉＳｉ2層
ベ−ス層 ３０，３１ 高濃度Ｓｉベ−ス層としてのｐ+型Ｓｉベ
−ス層 ３２ 高濃度多結晶ＳｉＧｅ層としてのｐ+型多結晶Ｓ
ｉＧｅ層 ３３ 高濃度多結晶Ｓｉ層としてのｐ+型多結晶Ｓｉ層 ３４ ベ−ス引き出し層 ３５ エミッタ層としてのｎ型Ｓｉエミッタ層 ３６ エミッタ・ベ−ス間絶縁膜としてのシリコン酸化
膜 ３７ エミッタ電極 ４０ ＳｉＧｅ薄膜 ４１ Ｓｉ薄膜 ４２ 多結晶ＳｉＧｅ薄膜 ４３ 多結晶Ｓｉ薄膜 ４４ シリコン酸化膜 ４５ シリコン窒化膜 ４６ シリコン酸化膜 ４８ エミッタ・ベ−ス形成パタ−ン ４９ サイドウォ−ル ５３ 高濃度多結晶Ｓｉ膜としてのｐ+型多結晶Ｓｉ膜 ５４ 高濃度ＳｉＧｅベ−ス層としてのｐ+型ＳｉＧｅ
ベ−ス層 ５５ 高濃度Ｓｉベ−ス層としてのｐ+型Ｓｉベ−ス層 ５６ 高濃度多結晶ＳｉＧｅ層としてのｐ+型多結晶Ｓ
ｉＧｅ層 ５７ 高濃度多結晶Ｓｉ層としてのｐ+型多結晶Ｓｉ層 ５８ 金属シリサイド層としてのＴｉＳｉ2層
【手続補正書】
【提出日】平成５年８月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】このような問題を改善する方法として、従
来からシリコンよりバンドギャップの狭いシリコンゲル
マニウム（ＳｉＧｅ）をベ−スに用いるヘテロ接合Ｂｉ
ｐＴｒが考えられている。このヘテロ接合ＢｉｐＴｒで
は、バンドギャップの狭いシリコンゲルマニウムとシリ
コンとのそれぞれの禁制帯のギャップの差を伝導帯のギ
ャップの差より充分大きくとることで、ベ−ス内の不純
物濃度を高くしても、電子に対するベ−ス側のエネルギ
−障壁を低くすることができるので、電子とホ−ルの電
流比を高く保つことができ、電流増幅率ｈFEの低下を招
かない。このためベ−ス抵抗を低く抑えてベ−ス幅を狭
くできるため、高速化に対応でき、高ｆT（しゃ断周波
数）化を実現できる。
来からシリコンよりバンドギャップの狭いシリコンゲル
マニウム（ＳｉＧｅ）をベ−スに用いるヘテロ接合Ｂｉ
ｐＴｒが考えられている。このヘテロ接合ＢｉｐＴｒで
は、バンドギャップの狭いシリコンゲルマニウムとシリ
コンとのそれぞれの禁制帯のギャップの差を伝導帯のギ
ャップの差より充分大きくとることで、ベ−ス内の不純
物濃度を高くしても、電子に対するベ−ス側のエネルギ
−障壁を低くすることができるので、電子とホ−ルの電
流比を高く保つことができ、電流増幅率ｈFEの低下を招
かない。このためベ−ス抵抗を低く抑えてベ−ス幅を狭
くできるため、高速化に対応でき、高ｆT（しゃ断周波
数）化を実現できる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】シリコンゲルマニウムをベ−スとして用い
たＢｉｐＴｒは例えばＩＥＥＥ，Ｅlectron Ｄevice Ｌ
etters，Ｖｏｌ．１０，Ｎｏ．１２，１９８９，Ｐ、５
３４で発表されたものがあり、その構造を図１７に示
す。図において、１〜３および６は図１６に示した従来
のホモ接合のＢｉｐＴｒと同じもの、１７はフィ−ルド
酸化膜、１８はｐ+型多結晶シリコンから成るベ−ス電
極、１９はｐ型シリコンゲルマニウムから成るＳｉＧｅ
ベ−ス層、２０はシリコン酸化膜、２１はシリコン窒化
膜、２２はｎ+型多結晶シリコンから成るエミッタ層で
あり、このヘテロ接合ＢｉｐＴｒの構成は、ベ−ス電極
１８の上に延在するようにＳｉＧｅベ−ス層１９が配設
され、シリコン酸化膜２０およびその上のシリコン窒化
膜２１を絶縁膜としてエミッタ層２２が、ＳｉＧｅベ−
ス層１９の上層に形成されたものである。
たＢｉｐＴｒは例えばＩＥＥＥ，Ｅlectron Ｄevice Ｌ
etters，Ｖｏｌ．１０，Ｎｏ．１２，１９８９，Ｐ、５
３４で発表されたものがあり、その構造を図１７に示
す。図において、１〜３および６は図１６に示した従来
のホモ接合のＢｉｐＴｒと同じもの、１７はフィ−ルド
酸化膜、１８はｐ+型多結晶シリコンから成るベ−ス電
極、１９はｐ型シリコンゲルマニウムから成るＳｉＧｅ
ベ−ス層、２０はシリコン酸化膜、２１はシリコン窒化
膜、２２はｎ+型多結晶シリコンから成るエミッタ層で
あり、このヘテロ接合ＢｉｐＴｒの構成は、ベ−ス電極
１８の上に延在するようにＳｉＧｅベ−ス層１９が配設
され、シリコン酸化膜２０およびその上のシリコン窒化
膜２１を絶縁膜としてエミッタ層２２が、ＳｉＧｅベ−
ス層１９の上層に形成されたものである。
Claims (6)
- 【請求項１】 第１導電型のコレクタとなるシリコン領
域と絶縁領域とを持つ半導体基板に、上記コレクタ上に
形成された第２導電型の真性ベ−ス領域と、これに隣接
して外側に真性ベ−ス領域と同一導電型でより高濃度に
形成されたベ−ス引き出し層と、上記真性ベ−ス領域上
に形成された第１導電型のエミッタ層と、エミッタ・ベ
−ス間絶縁膜と、上記エミッタ層に接続形成されたエミ
ッタ電極とを有する半導体装置において、 上記真性ベ−ス領域が、下層部分のシリコンゲルマニウ
ム（以下ＳｉＧｅと称す）ベ−ス層と上層部分のシリコ
ン（以下Ｓｉと称す）ベ−ス層との２層で構成され、上
記ＳｉＧｅベ−ス層上のうち、中央部にシリコン膜から
成る上記エミッタ層が、それ以外に上記Ｓｉベ−ス層が
形成されるとともに、上記ベ−ス引き出し層が、上記コ
レクタ上から上記絶縁領域上にわたって形成され、上記
コレクタ上部分の上記ベ−ス引き出し層が、高濃度Ｓｉ
ベ−ス層とその上の高濃度ＳｉＧｅベ−ス層とその上の
高濃度Ｓｉベ−ス層とによって構成され、上記絶縁領域
上部分の上記ベ−ス引き出し層が、高濃度多結晶ＳｉＧ
ｅ層とその上の高濃度多結晶Ｓｉ層とによって構成され
ていることを特徴とする半導体装置。 - 【請求項２】 第１導電型のシリコン領域と絶縁領域を
持つ半導体基板上に、上記シリコン領域上にはエピタキ
シャル成長、上記絶縁領域上には多結晶成長するよう
に、第２導電型のシリコンゲルマニウムと第１導電型の
シリコンとを連続して成長させて、ＳｉＧｅ薄膜と多結
晶ＳｉＧｅ薄膜、およびそれらの上のＳｉ薄膜と多結晶
Ｓｉ薄膜を形成する第１の工程と、上記Ｓｉ薄膜上のエ
ミッタ層形成予定領域に、シリコン酸化膜とその上のシ
リコン窒化膜とその上のシリコン酸化膜とから成るエミ
ッタ・ベ−ス形成パタ−ンを形成する第２の工程と、こ
のエミッタ・ベ−ス形成パタ−ン領域以外の上記Ｓｉ薄
膜および上記多結晶Ｓｉ薄膜中へ第２導電型の不純物を
イオン注入により導入する第３の工程と、次いで上記エ
ミッタ・ベ−ス形成パタ−ン側壁にシリコン酸化膜から
成るサイドウォ−ルを形成して、上記エミッタ・ベ−ス
形成パタ−ンおよび上記サイドウォ−ルの領域以外の上
記Ｓｉ薄膜および上記多結晶Ｓｉ薄膜中とその下の上記
ＳｉＧｅ薄膜および上記多結晶ＳｉＧｅ薄膜中とへ、第
２導電型の不純物をイオン注入により導入する第４の工
程と、次いで上記半導体基板を熱処理することにより、
導入された不純物を活性化させて、ＳｉＧｅベ−ス層と
その上のＳｉベ−ス層とから成る第２導電型の真性ベ−
ス領域と第１導電型のシリコン膜から成るエミッタ層
と、高濃度ＳｉＧｅベ−ス層とその上層および下層の高
濃度Ｓｉベ−ス層と高濃度多結晶ＳｉＧｅ層とその上の
高濃度多結晶Ｓｉ層とから成る第２導電型の高濃度拡散
層を形成する第５の工程と、次いで上記エミッタ・ベ−
ス形成パタ−ン最上部の上記シリコン酸化膜および上記
サイドウォ−ルを除去した後、上記高濃度多結晶Ｓｉ層
および上記高濃度多結晶ＳｉＧｅ層を選択的に除去する
ことにより、上記高濃度拡散層をパタ−ニングしてベ−
ス引き出し層を形成する第６の工程と、次いで上記エミ
ッタ・ベ−ス形成パタ−ンの上記シリコン窒化膜に覆わ
れていない部分に、上記シリコン窒化膜下の上記シリコ
ン酸化膜よりも充分厚いシリコン酸化膜を形成して、上
記Ｓｉベ−ス層および上記ベ−ス引き出し層の表面およ
び側面の露出部を覆うエミッタ・ベ−ス間絶縁膜を形成
し、その後上記シリコン窒化膜とその下の上記シリコン
酸化膜を除去する第７の工程とを有することを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 第１導電型のコレクタとなるシリコン領
域と絶縁領域とを持つ半導体基板に、上記コレクタ上に
形成された第２導電型の真性ベ−ス領域と、これに隣接
して外側に真性ベ−ス領域と同一導電型でより高濃度に
形成されたベ−ス引き出し層と、上記真性ベ−ス領域上
に形成された第１導電型のエミッタ層と、エミッタ・ベ
−ス間絶縁膜と、上記エミッタ層に接続形成されたエミ
ッタ電極とを有する半導体装置において、 上記真性ベ−ス領域が、下層部分のＳｉＧｅベ−ス層と
上層部分のＳｉベ−ス層との２層で構成され、上記Ｓｉ
Ｇｅベ−ス層上のうち、中央部にシリコン膜から成るエ
ミッタ層が、それ以外に上記Ｓｉベ−ス層が形成される
とともに、上記ベ−ス引き出し層が、上記コレクタ上か
ら上記絶縁領域上にわたって形成され、その上層部分は
高濃度多結晶Ｓｉ膜から成り、その下層部分は、上記コ
レクタ上の高濃度ＳｉＧｅベ−ス層とその上の高濃度Ｓ
ｉベ−ス層および上記絶縁領域上の高濃度多結晶ＳｉＧ
ｅ層とその上の高濃度多結晶Ｓｉ層によって構成されて
いることを特徴とする半導体装置。 - 【請求項４】 第１導電型のシリコン領域と絶縁領域を
持つ半導体基板上に、上記シリコン領域上にはエピタキ
シャル成長、上記絶縁領域上には多結晶成長するよう
に、第２導電型のシリコンゲルマニウムと第１導電型の
シリコンとを連続して成長させて、ＳｉＧｅ薄膜と多結
晶ＳｉＧｅ薄膜、およびそれらの上のＳｉ薄膜と多結晶
Ｓｉ薄膜を形成する第１の工程と、上記Ｓｉ薄膜上のエ
ミッタ層形成予定領域に、シリコン酸化膜とその上のシ
リコン窒化膜とその上のシリコン酸化膜とから成るエミ
ッタ・ベ−ス形成パタ−ンを形成する第２の工程と、こ
のエミッタ・ベ−ス形成パタ−ン領域以外の上記Ｓｉ薄
膜および上記多結晶Ｓｉ薄膜中へ第２導電型の不純物を
イオン注入により導入する第３の工程と、次いでエミッ
タ・ベ−ス形成パタ−ン側壁にシリコン酸化膜から成る
サイドウォ−ルを形成し、上記エミッタ・ベ−ス形成パ
タ−ンおよび上記サイドウォ−ルの領域以外のＳｉ薄膜
および多結晶Ｓｉ薄膜上に、第２導電型の高濃度多結晶
シリコン膜を選択成長させる第４の工程と、次いで半導
体基板を熱処理することにより導入された不純物を活性
化させて、第２導電型の真性ベ−ス領域と、第１導電型
のエミッタ層と、第２導電型の高濃度拡散層を形成する
第５の工程と、次いで上記エミッタ・ベ−ス形成パタ−
ン最上部のシリコン酸化膜および上記サイドウォ−ルを
除去した後、上記高濃度拡散層をパタ−ニングしてベ−
ス引き出し層を形成する第６の工程と、次いで上記エミ
ッタ・ベ−ス形成パタ−ンの上記シリコン窒化膜に覆わ
れていない部分に、上記シリコン窒化膜下の上記シリコ
ン酸化膜よりも充分厚いシリコン酸化膜を形成して、上
記Ｓｉベ−ス層および上記ベ−ス引き出し層の表面およ
び側面の露出部を覆うエミッタ・ベ−ス間絶縁膜を形成
し、その後上記シリコン窒化膜とその下の上記シリコン
酸化膜を除去する第７の工程とを有することを特徴とす
る請求項３記載の半導体装置の製造方法。 - 【請求項５】 エミッタ電極およびベ−ス引き出し層上
に金属シリサイド層を形成したことを特徴とする請求項
１記載の半導体装置。 - 【請求項６】 エミッタ電極形成後、このエミッタ電極
領域以外のエミッタ・ベ−ス間絶縁膜を除去し、エミッ
タ電極およびベ−ス引き出し層上に選択的に金属シリサ
イド層を形成することを特徴とする請求項５記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12145793A JP3278493B2 (ja) | 1993-05-24 | 1993-05-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12145793A JP3278493B2 (ja) | 1993-05-24 | 1993-05-24 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06333933A true JPH06333933A (ja) | 1994-12-02 |
| JP3278493B2 JP3278493B2 (ja) | 2002-04-30 |
Family
ID=14811613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12145793A Expired - Fee Related JP3278493B2 (ja) | 1993-05-24 | 1993-05-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3278493B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031674A (ja) * | 2001-07-12 | 2003-01-31 | Sony Corp | 半導体装置及びその製造方法 |
| KR100455829B1 (ko) * | 2001-12-10 | 2004-11-06 | 주식회사 타키오닉스 | 초자기정렬 이종접합 바이폴라 소자 및 그 제조방법 |
-
1993
- 1993-05-24 JP JP12145793A patent/JP3278493B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031674A (ja) * | 2001-07-12 | 2003-01-31 | Sony Corp | 半導体装置及びその製造方法 |
| KR100455829B1 (ko) * | 2001-12-10 | 2004-11-06 | 주식회사 타키오닉스 | 초자기정렬 이종접합 바이폴라 소자 및 그 제조방법 |
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| Publication number | Publication date |
|---|---|
| JP3278493B2 (ja) | 2002-04-30 |
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