JPH0821639B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0821639B2 JPH0821639B2 JP2224569A JP22456990A JPH0821639B2 JP H0821639 B2 JPH0821639 B2 JP H0821639B2 JP 2224569 A JP2224569 A JP 2224569A JP 22456990 A JP22456990 A JP 22456990A JP H0821639 B2 JPH0821639 B2 JP H0821639B2
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、一般に半導体装置の製造方法に関し、さら
に詳しくは、バイポーラ及び相補電界効果半導体装置を
形成するための、集積化されたBiCMOSの製造方法に関す
る。
に詳しくは、バイポーラ及び相補電界効果半導体装置を
形成するための、集積化されたBiCMOSの製造方法に関す
る。
B.従来の技術 単一基板上にバイポーラ及び相補型の金属酸化膜半導
体装置（以後BiCMOSと呼ぶ）を同時に形成するための技
術分野では、多くの工程が知られている。結果として得
られるチップは、バイポーラ・トランジスタ及び電界効
果トランジスタの種々な長所を利用する方法で使用でき
る。電界効果トランジスタは、たとえば、その認知され
ている低所要電力を利用する用途で使用でき、一方、バ
イポーラ装置は、高いスイッチング速度、または比較的
高い駆動電力を必要とする用途に対して使用できる。
体装置（以後BiCMOSと呼ぶ）を同時に形成するための技
術分野では、多くの工程が知られている。結果として得
られるチップは、バイポーラ・トランジスタ及び電界効
果トランジスタの種々な長所を利用する方法で使用でき
る。電界効果トランジスタは、たとえば、その認知され
ている低所要電力を利用する用途で使用でき、一方、バ
イポーラ装置は、高いスイッチング速度、または比較的
高い駆動電力を必要とする用途に対して使用できる。
周知のBiCMOS工程における多くの固有の欠点の１つ
は、バイポーラ及び電界効果型の両方の高性能装置を製
造できないことである。バイポーラ・トランジスタを製
造するために最適化された工程は、たとえば典型的には
低い性能の電界効果装置を生じる。これとは逆に、電界
効果装置を作るために最適化された工程は、低い性能の
バイポーラ・トランジスタを生じる。両方の型の装置を
最適化することを試みる工程は、一般に複雑であり、実
施は困難である。
は、バイポーラ及び電界効果型の両方の高性能装置を製
造できないことである。バイポーラ・トランジスタを製
造するために最適化された工程は、たとえば典型的には
低い性能の電界効果装置を生じる。これとは逆に、電界
効果装置を作るために最適化された工程は、低い性能の
バイポーラ・トランジスタを生じる。両方の型の装置を
最適化することを試みる工程は、一般に複雑であり、実
施は困難である。
高性能装置を製造する簡略化されたBiCMOS工程を実現
する試みにおいて、多結晶の導電材料の単一層から、MO
Sゲート及びバイポーラ・トランジスタのエミッタまた
はコレクタ接点を画定することが、当技術分野で知られ
ている。たとえば、シャーバー（Schaber）の米国特許
第４、752、589号は、MOSのゲート及びバイポーラ・ト
ランジスタのエミッタ接点の両方を画定するために、ポ
リシリコンの単一層を利用している。イワサキ（Iwasak
i）の米国特許第４、818、720号は、MOSのゲート電極並
びにバイポーラ・トランジスタのエミッタ及びコレクタ
接点を、ポリシリコンの単一層から画定する方法を示し
ている。
する試みにおいて、多結晶の導電材料の単一層から、MO
Sゲート及びバイポーラ・トランジスタのエミッタまた
はコレクタ接点を画定することが、当技術分野で知られ
ている。たとえば、シャーバー（Schaber）の米国特許
第４、752、589号は、MOSのゲート及びバイポーラ・ト
ランジスタのエミッタ接点の両方を画定するために、ポ
リシリコンの単一層を利用している。イワサキ（Iwasak
i）の米国特許第４、818、720号は、MOSのゲート電極並
びにバイポーラ・トランジスタのエミッタ及びコレクタ
接点を、ポリシリコンの単一層から画定する方法を示し
ている。
従来の半導体処理技術と両立でき、過度に複雑でも高
価でもなく、バイポーラ及び電界効果型の両方の高性能
装置を製造するBiCMOS工程を実現することが、当技術分
野では望ましい。
価でもなく、バイポーラ及び電界効果型の両方の高性能
装置を製造するBiCMOS工程を実現することが、当技術分
野では望ましい。
C.発明が解決しようとする課題 本発明の目的は、半導体基板上にバイボーラ及び電界
効果トランジスタを製造するための、新しい改良された
方法を提供することである。
効果トランジスタを製造するための、新しい改良された
方法を提供することである。
本発明の目的には、高性能バイポーラ及び電界効果ト
ランジスタを製造するBiCMOS工程を提供することも含ま
れる。
ランジスタを製造するBiCMOS工程を提供することも含ま
れる。
本発明の目的には、従来の半導体製造技術と両立でき
るBiCMOS工程を提供することも含まれる。
るBiCMOS工程を提供することも含まれる。
D.課題を解決するための手段 本発明に従う半導体装置の製造方法は、 互いに電気的に絶縁された第１装置領域及び第２装置
領域を含む半導体材料の基板を準備するステップと、 上記第１装置領域上に絶縁材料の第１の層を形成する
ステップと、 上記第１の層により上記第１装置領域の表面から隔置
され、そして上記第２装置領域の表面に接する多結晶シ
リコンの第２の層を上記第１装置領域及び第２装置領域
の上に形成するステップと、 上記第２装置領域上の上記多結晶シリコン層に開孔を
形成し、該開孔によって露出された上記第２装置領域の
表面にベース領域を形成するステップと、 該開孔の内壁に絶縁側壁を形成するステップと、 上記開孔内及び該開孔を囲む上面にエミッタ形成用の
不純物を含む多結晶シリコンを形成するステップと、 上記第２装置領域の表面上のベース接点及び上記開孔
の周囲の上記多結晶シリコンと、上記第１装置領域の表
面から上記第１の層により絶縁されたゲートとを残すよ
うに、上記第１及び第２の装置領域上の上記第２層を除
去するステップと、 上記第１装置領域内に、電界効果トランジスタのソー
ス及びドレイン領域を形成すると共に、上記第２装置領
域内に、上記エミッタ形成用の不純物を含む多結晶シリ
コンから該不純物を拡散させて垂直バイポーラ・トラン
ジスタのエミッタを形成するステップとを含む。
領域を含む半導体材料の基板を準備するステップと、 上記第１装置領域上に絶縁材料の第１の層を形成する
ステップと、 上記第１の層により上記第１装置領域の表面から隔置
され、そして上記第２装置領域の表面に接する多結晶シ
リコンの第２の層を上記第１装置領域及び第２装置領域
の上に形成するステップと、 上記第２装置領域上の上記多結晶シリコン層に開孔を
形成し、該開孔によって露出された上記第２装置領域の
表面にベース領域を形成するステップと、 該開孔の内壁に絶縁側壁を形成するステップと、 上記開孔内及び該開孔を囲む上面にエミッタ形成用の
不純物を含む多結晶シリコンを形成するステップと、 上記第２装置領域の表面上のベース接点及び上記開孔
の周囲の上記多結晶シリコンと、上記第１装置領域の表
面から上記第１の層により絶縁されたゲートとを残すよ
うに、上記第１及び第２の装置領域上の上記第２層を除
去するステップと、 上記第１装置領域内に、電界効果トランジスタのソー
ス及びドレイン領域を形成すると共に、上記第２装置領
域内に、上記エミッタ形成用の不純物を含む多結晶シリ
コンから該不純物を拡散させて垂直バイポーラ・トラン
ジスタのエミッタを形成するステップとを含む。
上記方法は、更に、上記第２の層に上記ベース領域と
同じ不純物を含有させるステップを含む。
同じ不純物を含有させるステップを含む。
上記方法は、更に、上記ベース領域に接続するよう
に、上記第２の層の不純物を拡散させて上記バイポーラ
・トランジスタの非本質的ベース領域を形成するステッ
プを含む。
に、上記第２の層の不純物を拡散させて上記バイポーラ
・トランジスタの非本質的ベース領域を形成するステッ
プを含む。
E.実施例 本発明の説明では、「Ｎ」及び「Ｐ」に「＋」若しく
は「−」をつけて、相対的なドーパントの型及び濃度を
定義する。絶縁ゲート・トランジスタの説明では、「金
属酸化膜半導体（MOS）」と互換性のある「電界効果ト
ランジスタ（FET）」を使用する。
は「−」をつけて、相対的なドーパントの型及び濃度を
定義する。絶縁ゲート・トランジスタの説明では、「金
属酸化膜半導体（MOS）」と互換性のある「電界効果ト
ランジスタ（FET）」を使用する。
図面を参照すると、第１図は、単結晶のＰ型シリコン
基板22を含む半導体チップの一部20を示す。単結晶シリ
コンのN+サブコレクタ層24は、基板22を覆い、そしてエ
ピタキシャル・シリコン層26は、サブコレクタ24を覆っ
ている。
基板22を含む半導体チップの一部20を示す。単結晶シリ
コンのN+サブコレクタ層24は、基板22を覆い、そしてエ
ピタキシャル・シリコン層26は、サブコレクタ24を覆っ
ている。
概して同一の、互いに間隔を置いて配置された４つの
絶縁溝28、30、32、34が、エピタキシャル層26の表面か
らサブコレクタ層24を通って、下方に延び、基板22内で
終了している。溝32を詳述すると、各溝は、上記のよう
な積み重ねられた層を通って垂直に延びる深溝32A、及
びエピタキシャル層26の表面で深溝の上部に配置された
浅い水平に延びた溝32Bを含む。各深溝32Aは、二酸化シ
リコンなどの絶縁壁36を有し、そしてポリシリコン又は
絶縁体などの充填材料で充填される。各浅溝32Bは、二
酸化シリコンまたは真性ポリシリコンなどの絶縁材料を
含む。浅溝は、種々な装置の特徴に適応するために変え
ることができる。
絶縁溝28、30、32、34が、エピタキシャル層26の表面か
らサブコレクタ層24を通って、下方に延び、基板22内で
終了している。溝32を詳述すると、各溝は、上記のよう
な積み重ねられた層を通って垂直に延びる深溝32A、及
びエピタキシャル層26の表面で深溝の上部に配置された
浅い水平に延びた溝32Bを含む。各深溝32Aは、二酸化シ
リコンなどの絶縁壁36を有し、そしてポリシリコン又は
絶縁体などの充填材料で充填される。各浅溝32Bは、二
酸化シリコンまたは真性ポリシリコンなどの絶縁材料を
含む。浅溝は、種々な装置の特徴に適応するために変え
ることができる。
溝28、30、32及び34は、これらの間に配置された３つ
の電気的に絶縁された装置領域40、42及び44を画定す
る。各装置領域40、42及び44の境界は、一般に、側面を
絶縁溝、底をサブコレクタ層24、そしてエピタキシャル
層26の上面で規定される。装置領域40は、垂直なNPNバ
イポーラ・トランジスタが形成されるＮウェルを表わ
し、そしてこれの上面から、サブコレクタ領域24と接続
するように延びるN+リーチスルー領域46を含む。装置領
域42及び44は、それぞれＮチャネルFET及びＰチャネルF
ETが形成されるＰウェル及びＮウェルを表わす。
の電気的に絶縁された装置領域40、42及び44を画定す
る。各装置領域40、42及び44の境界は、一般に、側面を
絶縁溝、底をサブコレクタ層24、そしてエピタキシャル
層26の上面で規定される。装置領域40は、垂直なNPNバ
イポーラ・トランジスタが形成されるＮウェルを表わ
し、そしてこれの上面から、サブコレクタ領域24と接続
するように延びるN+リーチスルー領域46を含む。装置領
域42及び44は、それぞれＮチャネルFET及びＰチャネルF
ETが形成されるＰウェル及びＮウェルを表わす。
上記のようなチップ20を製造するために、多くの従来
の半導体製造方法が周知である。そのような１つの方法
のステップを以下に述べる。
の半導体製造方法が周知である。そのような１つの方法
のステップを以下に述べる。
（１）基板22は、たとえば、〈100〉結晶方向を有する
従来の結晶引上げ法により形成される。
従来の結晶引上げ法により形成される。
（２）サブコレクタ層24は、基板22の表面に拡散または
イオン注入することによりドーピングされる。
イオン注入することによりドーピングされる。
（３）エピタキシャル層26は、従来のエピタキシャル化
学蒸着工程を用いて、基板22のドーピングされた表面の
上に付着される。層26のエピタキシャル成長中に、層24
は、基板22から層26に上法に向かってオート拡散できる
ことが理解できる。
学蒸着工程を用いて、基板22のドーピングされた表面の
上に付着される。層26のエピタキシャル成長中に、層24
は、基板22から層26に上法に向かってオート拡散できる
ことが理解できる。
（４）従来の溝形成技術を使用して、絶縁溝28、30、32
及び34を形成する。溝を形成して充填する方法は、たと
えば、米国特許第４、807、180号及び第４、473、598明
細書（両方とも本出願人が所有する）に示されている。
本発明は、絶縁用溝の使用に限定されず、凹部状の酸化
物絶縁物（ROX）、及びセミROXなどの他の絶縁技術も使
用できることを理解されたい。
及び34を形成する。溝を形成して充填する方法は、たと
えば、米国特許第４、807、180号及び第４、473、598明
細書（両方とも本出願人が所有する）に示されている。
本発明は、絶縁用溝の使用に限定されず、凹部状の酸化
物絶縁物（ROX）、及びセミROXなどの他の絶縁技術も使
用できることを理解されたい。
（５）従来のフォトリソグラフィック・マスキング及び
拡散またはイオン注入工程が、装置領域40、42及び44を
それぞれ所望のＮ、Ｐ及びＮ濃度にドーピングし、そし
てリーチスルー領域46を形成するために使用される。
拡散またはイオン注入工程が、装置領域40、42及び44を
それぞれ所望のＮ、Ｐ及びＮ濃度にドーピングし、そし
てリーチスルー領域46を形成するために使用される。
第１図において、上記のステップに続いて、二酸化シ
リコンのゲート酸化物層50が装置表面に形成される。ゲ
ート酸化物層50は、熱酸化により、約15〜25ナノメート
ル（nm）の範囲の厚さに形成きれるのが好ましい。ポリ
シリコンの薄い第１層52が、化学蒸着（CVD）によっ
て、約200〜600オングストロームの範囲の厚さまで、ゲ
ート酸化物層50の上に付着される。随意に、浅い絶縁溝
（図示せず）が、リーチスルー領域46に隣接して、リー
チスルー領域及び開孔56（第２図）の間で、装置領域40
の表面に形成されることが出来る。
リコンのゲート酸化物層50が装置表面に形成される。ゲ
ート酸化物層50は、熱酸化により、約15〜25ナノメート
ル（nm）の範囲の厚さに形成きれるのが好ましい。ポリ
シリコンの薄い第１層52が、化学蒸着（CVD）によっ
て、約200〜600オングストロームの範囲の厚さまで、ゲ
ート酸化物層50の上に付着される。随意に、浅い絶縁溝
（図示せず）が、リーチスルー領域46に隣接して、リー
チスルー領域及び開孔56（第２図）の間で、装置領域40
の表面に形成されることが出来る。
第２図では、従来のフォトリソグラフィ技術が、絶縁
溝28及び30の隣接した浅い領域の間の開孔56を規定す
る、破線54で示す犠牲フォトレジスト・マスクを製造す
るために使用される。SF6Cl2Heなどのプラズマを用いた
反応イオン・エッチング（RIE）工程を用いて、ポリシ
リコン層52の露出部分を除去する。装置領域40の表面を
損傷しないために、BHF浸漬などの湿式エッチングで、
下側の二酸化シリコン層50の露出部を除去する。
溝28及び30の隣接した浅い領域の間の開孔56を規定す
る、破線54で示す犠牲フォトレジスト・マスクを製造す
るために使用される。SF6Cl2Heなどのプラズマを用いた
反応イオン・エッチング（RIE）工程を用いて、ポリシ
リコン層52の露出部分を除去する。装置領域40の表面を
損傷しないために、BHF浸漬などの湿式エッチングで、
下側の二酸化シリコン層50の露出部を除去する。
第３図では、ポリシリコンは、CVD工程により、200〜
400nmの範囲の厚さまで、装置の上に共形的に付着さ
れ、層52の残り部分の厚さを増して、ポリシリコン層58
を生ずる。フォトリソグラフィック・マスキング及びイ
オン注入若しくは拡散により、装置領域42の上にある層
58の部分58AをN+型にドープし、そしてそれぞれ装置領
域40及び44の上にある部分58B及び58CをP+型にドープす
る。任意のシリサイド層60が、たとえば、コ・スパッタ
リングまたは蒸着の工程によって、ポリシリコン層58の
表面に、50〜70nmの範囲の厚さで共形的に形成される。
二酸化シリコン層62は、化学蒸着工程によって、100〜1
50nmの範囲の厚さまで、層60の上に共形的に形成され
る。窒化シリコン層64は、CVD工程により、100〜150nm
の範囲の厚さまで、層62の上に共形的に形成される。
400nmの範囲の厚さまで、装置の上に共形的に付着さ
れ、層52の残り部分の厚さを増して、ポリシリコン層58
を生ずる。フォトリソグラフィック・マスキング及びイ
オン注入若しくは拡散により、装置領域42の上にある層
58の部分58AをN+型にドープし、そしてそれぞれ装置領
域40及び44の上にある部分58B及び58CをP+型にドープす
る。任意のシリサイド層60が、たとえば、コ・スパッタ
リングまたは蒸着の工程によって、ポリシリコン層58の
表面に、50〜70nmの範囲の厚さで共形的に形成される。
二酸化シリコン層62は、化学蒸着工程によって、100〜1
50nmの範囲の厚さまで、層60の上に共形的に形成され
る。窒化シリコン層64は、CVD工程により、100〜150nm
の範囲の厚さまで、層62の上に共形的に形成される。
第４図では、フォトリソグラフィ技術が、破線66で示
す犠牲フォトレジスト・マスクを作るために使用され、
それは、リーチスルー領域46及び絶縁溝28の間の装置領
域40内に概略中心を置く開孔68を画定する。CF4またはC
HF3/Arプラズマを用いたRIE法などの異方性の食刻を使
用して、上にある層64、62の露出部分を除去する。塩素
処理プラズマ（すなわち、CCl2F2）を用いたRIE工程な
どの異方性食刻を使用して、層60及び58Bの露出部分を
除去し、装置領域40の表面に開孔を延ばす。レジスト・
マスク66の開孔68を介して、Ｐ型の本質的ベース領域69
が、好ましくはイオン注入法を用いて、装置領域40内に
形成される。
す犠牲フォトレジスト・マスクを作るために使用され、
それは、リーチスルー領域46及び絶縁溝28の間の装置領
域40内に概略中心を置く開孔68を画定する。CF4またはC
HF3/Arプラズマを用いたRIE法などの異方性の食刻を使
用して、上にある層64、62の露出部分を除去する。塩素
処理プラズマ（すなわち、CCl2F2）を用いたRIE工程な
どの異方性食刻を使用して、層60及び58Bの露出部分を
除去し、装置領域40の表面に開孔を延ばす。レジスト・
マスク66の開孔68を介して、Ｐ型の本質的ベース領域69
が、好ましくはイオン注入法を用いて、装置領域40内に
形成される。
第５図では、二酸化シリコンの絶縁側壁70A及び70B
が、開孔68内の層58、60、62及び64の露出壁を覆うため
に形成される。側壁70A及び70Bは、装置の上に共形的に
二酸化シリコンのブランケット層（図示せず）をまず付
着することによって形成される。それから、このブラン
ケット層は、CHF3/Arプラズマを用いたRIE法など異方性
食刻を使用してエッチングされる。この側壁形成法は、
本出願人の米国特許第４、256、514号明細書に示され、
説明されている。側壁70A及び70Bを形成する前に、ベー
ス領域69上に二酸化シリコンの薄い保護層（図示せず）
を形成するために、熱酸化法を使用するのが望ましい。
この保護層は、側壁形成に使用されるエッチング段階中
に除去される。
が、開孔68内の層58、60、62及び64の露出壁を覆うため
に形成される。側壁70A及び70Bは、装置の上に共形的に
二酸化シリコンのブランケット層（図示せず）をまず付
着することによって形成される。それから、このブラン
ケット層は、CHF3/Arプラズマを用いたRIE法など異方性
食刻を使用してエッチングされる。この側壁形成法は、
本出願人の米国特許第４、256、514号明細書に示され、
説明されている。側壁70A及び70Bを形成する前に、ベー
ス領域69上に二酸化シリコンの薄い保護層（図示せず）
を形成するために、熱酸化法を使用するのが望ましい。
この保護層は、側壁形成に使用されるエッチング段階中
に除去される。
第６図では、ポリシリコン層72は、たとえばCVD法を
用いて、150〜250nmの範囲の厚さまで装置の上に共形的
に付着される。図示するように、層72は、開孔68を充填
してベース領域69の表面と接触するまで延びる。絶縁側
壁70A及び70Bは、層58、60、62及び64の壁と、開孔68内
の層72とを絶縁する。イオン注入を使用して、壁72をN+
型にドーピングする。二酸化シリコンの薄い保護層74は
ドーピングされた層72の上に任意に、たとえば熱酸化に
よって形成される。
用いて、150〜250nmの範囲の厚さまで装置の上に共形的
に付着される。図示するように、層72は、開孔68を充填
してベース領域69の表面と接触するまで延びる。絶縁側
壁70A及び70Bは、層58、60、62及び64の壁と、開孔68内
の層72とを絶縁する。イオン注入を使用して、壁72をN+
型にドーピングする。二酸化シリコンの薄い保護層74は
ドーピングされた層72の上に任意に、たとえば熱酸化に
よって形成される。
第７図では、従来のフォトリソグラフィック技術を使
用して、破線76で示す犠牲フォトレジスト・マスクを形
成する。マスク76は、開孔68（第５図）を充填する層72
及び74の部分を被う。異方性食刻、たとえば塩素処理さ
れたプラズマを用いるRIE法を使用して、層74及び72の
マスクされていない部分をエッチングする。このエッチ
ングは層64上で停止する。
用して、破線76で示す犠牲フォトレジスト・マスクを形
成する。マスク76は、開孔68（第５図）を充填する層72
及び74の部分を被う。異方性食刻、たとえば塩素処理さ
れたプラズマを用いるRIE法を使用して、層74及び72の
マスクされていない部分をエッチングする。このエッチ
ングは層64上で停止する。
第８図では、従来のフォトリソグラフィ技術を再び使
用して、破線で示した犠牲フォトレジスト・マスク78
A、78B及び78Cに形成する。マスク78Aは、溝28の上か
ら、リーチスルー領域46の表面からやや横方向にずれた
装置領域40上の位置に延びる、チップ領域を被う。マス
ク78B及び78Cは、それぞれ、装置領域42及び44上の中心
領域を被う。これらのマスク78A、78B及び78Cを設けた
まま、異方性食刻を使用して、層64、62、60及び58の露
出された部分を除去する。この食刻は層50上で停止す
る。このエッチングは、たとえば、CF4プラズマを用い
て層64及び62をエッチングして、塩素処理プラズマを用
いて層60及び58をエッチングする、RIE法を含むことが
できる。
用して、破線で示した犠牲フォトレジスト・マスク78
A、78B及び78Cに形成する。マスク78Aは、溝28の上か
ら、リーチスルー領域46の表面からやや横方向にずれた
装置領域40上の位置に延びる、チップ領域を被う。マス
ク78B及び78Cは、それぞれ、装置領域42及び44上の中心
領域を被う。これらのマスク78A、78B及び78Cを設けた
まま、異方性食刻を使用して、層64、62、60及び58の露
出された部分を除去する。この食刻は層50上で停止す
る。このエッチングは、たとえば、CF4プラズマを用い
て層64及び62をエッチングして、塩素処理プラズマを用
いて層60及び58をエッチングする、RIE法を含むことが
できる。
第９図では、従来の技術を使用して、装置領域42内に
Ｎ型の軽くドーピングされた領域84及び86、並びにN+型
ソース及びドレイン領域88及び90を形成する。従って、
絶縁されたゲート58Aを有するＮチャネルFETが完成され
る。同様に、従来の技術を使用して、装置領域44内にP+
型ソース及びドレイン領域92及び94を形成し、絶縁ゲー
ト58Cを有するＰチャネルFETを完成する。これらのFET
領域は、たとえば、次のステップで形成することができ
る。
Ｎ型の軽くドーピングされた領域84及び86、並びにN+型
ソース及びドレイン領域88及び90を形成する。従って、
絶縁されたゲート58Aを有するＮチャネルFETが完成され
る。同様に、従来の技術を使用して、装置領域44内にP+
型ソース及びドレイン領域92及び94を形成し、絶縁ゲー
ト58Cを有するＰチャネルFETを完成する。これらのFET
領域は、たとえば、次のステップで形成することができ
る。
（１）犠牲フォトレジスト・マスクを、装置領域42だけ
を露出して形成する。
を露出して形成する。
（２）軽くドーピングされた領域84及び86をイオン注入
により形成する。
により形成する。
（３）一時的な側壁をゲート58Aの側部に形成する。
（４）ソース及びドレイン領域88及び90をイオン注入に
より形成し、一時的な側壁を除去する。
より形成し、一時的な側壁を除去する。
（５）犠牲フォトレジスト・マスクを、装置領域44だけ
を露出して形成する。
を露出して形成する。
（６）ソース及びドレイン領域92及び94をイオン注入に
よって形成する。
よって形成する。
装置領域42及び44内にFETの形成を完了するための他
の方法は、当業者に周知である。
の方法は、当業者に周知である。
96A〜96Hで示す二酸化珪素の絶縁側壁が、装置上の露
出されたすべての垂直壁の上に形成される。これらの側
壁は、たとえば、上記の一面を覆った付着及び異方性エ
ッチング段階によって形成される。
出されたすべての垂直壁の上に形成される。これらの側
壁は、たとえば、上記の一面を覆った付着及び異方性エ
ッチング段階によって形成される。
デバイスは、熱的にアニールされ、ポリシリコン領域
58B及び72からのドーパントを装置領域40の中に拡散さ
せる。したがって、Ｐ型の非本質的ベース領域80が、本
質的ベース領域69に接続し、さらに、ポリシリコン層58
Bと自己整列しそして接続して形成される。同様に、Ｎ
型エミッタ領域82が本質的ベース領域69の表面に形成さ
れ、そしてポリシリコン層72に自己整列して接続する。
エミッタ領域82、本質的及び非本質的ベース領域69及び
80並びにコレクタ領域24を含む垂直型のNPNバイポーラ
・トランジスタが、装置領域40内に形成される。このバ
イポーラ・トランジスタは、さらに、ベース接点58B及
びエミッタ接点72を含む。コレクタ接点（第８図に図示
せず）は、後でリーチスルー領域46に形成される。同時
に、このアニールは、装置領域42及び44をFETのソース
・ドレイン領域内にドライブ・インする作用がある。
58B及び72からのドーパントを装置領域40の中に拡散さ
せる。したがって、Ｐ型の非本質的ベース領域80が、本
質的ベース領域69に接続し、さらに、ポリシリコン層58
Bと自己整列しそして接続して形成される。同様に、Ｎ
型エミッタ領域82が本質的ベース領域69の表面に形成さ
れ、そしてポリシリコン層72に自己整列して接続する。
エミッタ領域82、本質的及び非本質的ベース領域69及び
80並びにコレクタ領域24を含む垂直型のNPNバイポーラ
・トランジスタが、装置領域40内に形成される。このバ
イポーラ・トランジスタは、さらに、ベース接点58B及
びエミッタ接点72を含む。コレクタ接点（第８図に図示
せず）は、後でリーチスルー領域46に形成される。同時
に、このアニールは、装置領域42及び44をFETのソース
・ドレイン領域内にドライブ・インする作用がある。
このように、ＮチャネルFETのための装置領域42及び
ＰチャネルFETのための装置領域44の薄い酸化物層50が
露出された時には、バイポーラ・トランジスタのベース
領域69が既に形成されており、更にエミッタ領域82の形
成のための拡散源であるN+ポリシリコン層72が既に形成
され終えているので、この薄い酸化物層50が露出された
後は、FET領域42及び44は、バイポーラ・トランジスタ
のベース形成用の不純物及びエミッタ形成用の不純物の
影響を受けず、従って、所望の動作特性のFETを形成す
ることが出来る。
ＰチャネルFETのための装置領域44の薄い酸化物層50が
露出された時には、バイポーラ・トランジスタのベース
領域69が既に形成されており、更にエミッタ領域82の形
成のための拡散源であるN+ポリシリコン層72が既に形成
され終えているので、この薄い酸化物層50が露出された
後は、FET領域42及び44は、バイポーラ・トランジスタ
のベース形成用の不純物及びエミッタ形成用の不純物の
影響を受けず、従って、所望の動作特性のFETを形成す
ることが出来る。
第10図では、犠牲フォトレジスト・マスク（図示せ
ず）は適当な食刻と共に使用して、ベース接点58B上の
層64、62及びシリサイド層60を貫通する開孔98を形成す
る。さらにマスキング及び適当な食刻を使用して、エミ
ッタ接点72の表面から酸化物層74を除去し、さらにリー
チスルー領域46、装置領域42内のソース・ドレイン領域
88及び90、並びに装置領域44内のソース、ドレイン領域
92及び94の上にある酸化物層50の部分を除去する。
ず）は適当な食刻と共に使用して、ベース接点58B上の
層64、62及びシリサイド層60を貫通する開孔98を形成す
る。さらにマスキング及び適当な食刻を使用して、エミ
ッタ接点72の表面から酸化物層74を除去し、さらにリー
チスルー領域46、装置領域42内のソース・ドレイン領域
88及び90、並びに装置領域44内のソース、ドレイン領域
92及び94の上にある酸化物層50の部分を除去する。
フォトレジスト・マスクが除去された後、露出された
装置領域は珪化されて、次の装置接点、すなわち領域40
内のNPNバイボーラ・トランジスタのためのベース接点1
00、エミッタ接点102及びコレクタ接点、装置領域42内
のＮチャネルFETのためのソース接点108及びドレイン接
点110、並びに装置領域44内のＰチャネルFETのためのソ
ース接点112及びドレイン接点114を形成する。この選択
的なケイ化物は、たとえば従来の金属蒸着及びシンタリ
ングで形成される。外部接触パッドに対しゲートを延長
し、さらに、ベース接点58Bに対し行われたと同じ方法
で、上の層の62及び64を通ってケイ化物層60に対し、エ
ッチングすることにより、FETゲート58A及び58Cに対す
る接点が形成される。次に、電気的接続が、これらの装
置接点に対して従来法で行われる。
装置領域は珪化されて、次の装置接点、すなわち領域40
内のNPNバイボーラ・トランジスタのためのベース接点1
00、エミッタ接点102及びコレクタ接点、装置領域42内
のＮチャネルFETのためのソース接点108及びドレイン接
点110、並びに装置領域44内のＰチャネルFETのためのソ
ース接点112及びドレイン接点114を形成する。この選択
的なケイ化物は、たとえば従来の金属蒸着及びシンタリ
ングで形成される。外部接触パッドに対しゲートを延長
し、さらに、ベース接点58Bに対し行われたと同じ方法
で、上の層の62及び64を通ってケイ化物層60に対し、エ
ッチングすることにより、FETゲート58A及び58Cに対す
る接点が形成される。次に、電気的接続が、これらの装
置接点に対して従来法で行われる。
F.発明の効果 このように、本発明により半導体基板上にバイポーラ
及びFET装置を形成するための新しい改良されたBiCMOS
工程が提供される。多結晶の導電材料の単層を用いて、
バイポーラ装置のベース接点及びFET装置のゲートの両
方を形成する工程は、プロセスのコストを下げ、そして
周知の半導体処理技術に適合できる。そして、Ｎチャネ
ルFETのための装置領域42及びＰチャネルFETのための装
置領域44の薄い酸化物層50が露出された時には、バイポ
ーラ・トランジスタのベース領域69が既に形成されてお
り、更にエミッタ領域82の形成のための拡散源であるN+
ポリシリコン層72が既に形成され終えているので、この
薄い酸化物層50が露出された後は、FET領域42及び44
は、バイポーラ・トランジスタのベース形成用の不純物
及びエミッタ形成用の不純物の影響を受けず、従って、
所望の動作特性のFETを形成することが出来る。結果と
して得られるバイポーラ及びFET装置は、高性能で、技
術水準にある装置である。
及びFET装置を形成するための新しい改良されたBiCMOS
工程が提供される。多結晶の導電材料の単層を用いて、
バイポーラ装置のベース接点及びFET装置のゲートの両
方を形成する工程は、プロセスのコストを下げ、そして
周知の半導体処理技術に適合できる。そして、Ｎチャネ
ルFETのための装置領域42及びＰチャネルFETのための装
置領域44の薄い酸化物層50が露出された時には、バイポ
ーラ・トランジスタのベース領域69が既に形成されてお
り、更にエミッタ領域82の形成のための拡散源であるN+
ポリシリコン層72が既に形成され終えているので、この
薄い酸化物層50が露出された後は、FET領域42及び44
は、バイポーラ・トランジスタのベース形成用の不純物
及びエミッタ形成用の不純物の影響を受けず、従って、
所望の動作特性のFETを形成することが出来る。結果と
して得られるバイポーラ及びFET装置は、高性能で、技
術水準にある装置である。
本発明は、特にバイポーラ及びFET論理装置を必要と
するVLSIチップの形成に使用されることが出来る。
するVLSIチップの形成に使用されることが出来る。
第１図ないし第10図は、本発明の１つの実施例に従って
BiCMOS装置を形成する一貫した段階を図示した断面図で
ある。 20……半導体チップの一部、22……基板、24……N+サブ
コレクタ層、26……エピタキシャル層、28、30、32、34
……絶縁溝、36……絶縁壁、40、42、44……装置領域、
46……リーチスルー領域、50……ゲート酸化物層、56、
68……孔、58……ポリシリコン層、60……珪素化合物
層、62……二酸化シリコン層、64……ニトロシリコン
層、66、76、78……犠牲フォトレジスト・マスク、69…
…Ｐ型実質的ベース領域、70……側壁、72……エミッタ
接点、74……保護層、80……付随的ベース領域、82……
エミッタ領域、84、86、88、90……ドレイン領域、92、
94……ソース・ドレイン領域、100……ベース接点、10
8、112……ソース接点、110……ドレイン接点。
BiCMOS装置を形成する一貫した段階を図示した断面図で
ある。 20……半導体チップの一部、22……基板、24……N+サブ
コレクタ層、26……エピタキシャル層、28、30、32、34
……絶縁溝、36……絶縁壁、40、42、44……装置領域、
46……リーチスルー領域、50……ゲート酸化物層、56、
68……孔、58……ポリシリコン層、60……珪素化合物
層、62……二酸化シリコン層、64……ニトロシリコン
層、66、76、78……犠牲フォトレジスト・マスク、69…
…Ｐ型実質的ベース領域、70……側壁、72……エミッタ
接点、74……保護層、80……付随的ベース領域、82……
エミッタ領域、84、86、88、90……ドレイン領域、92、
94……ソース・ドレイン領域、100……ベース接点、10
8、112……ソース接点、110……ドレイン接点。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−281456（ＪＰ，Ａ) 特開 昭63−221660（ＪＰ，Ａ) 特開 平１−140656（ＪＰ，Ａ)
Claims (3)
- 【請求項１】互いに電気的に絶縁された第１装置領域及
び第２装置領域を含む半導体材料の基板を準備するステ
ップと、 上記第１装置領域上に絶縁材料の第１の層を形成するス
テップと、 上記第１の層により上記第１装置領域の表面から隔置さ
れ、そして上記第２装置領域の表面に接する多結晶シリ
コンの第２の層を上記第１装置領域及び第２装置領域の
上に形成するステップと、 上記第２装置領域上の上記多結晶シリコンの第２の層に
開孔を形成し、該開孔によって露出された上記第２装置
領域の表面にベース領域を形成するステップと、 該開孔の内壁に絶縁側壁を形成するステップと、 上記開孔内及び該開孔を囲む上面にエミッタ形成用の不
純物を含む多結晶シリコンを形成するステップと、 上記第２装置領域の表面上のベース接点及び上記開孔の
周囲の上記多結晶シリコンと、上記第１装置領域の表面
から上記第１の層により絶縁されたゲートとを残すよう
に、上記第１及び第２の装置領域上の上記第２層を除去
するステップと、 上記第１装置領域内に、電界効果トランジスタのソース
及びドレイン領域を形成すると共に、上記第２装置領域
内に、上記エミッタ形成用の不純物を含む多結晶シリコ
ンから該不純物を拡散させて垂直バイポーラ・トランジ
スタのエミッタを形成するステップと、 を含む半導体装置の製造方法。 - 【請求項２】上記第２の層に上記ベース領域と同じ不純
物を含有させるステップを含むことを特徴とする請求項
（１）記載の半導体装置の製造方法。 - 【請求項３】上記ベース領域に接続するように、上記第
２の層の不純物を拡散させて上記バイポーラ・トランジ
スタの非本質的ベース領域を形成するステップを含むこ
とを特徴とする請求項（２）記載の半導体装置の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US424363 | 1982-09-27 | ||
| US07/424,363 US4960726A (en) | 1989-10-19 | 1989-10-19 | BiCMOS process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03145759A JPH03145759A (ja) | 1991-06-20 |
| JPH0821639B2 true JPH0821639B2 (ja) | 1996-03-04 |
Family
ID=23682357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2224569A Expired - Lifetime JPH0821639B2 (ja) | 1989-10-19 | 1990-08-28 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4960726A (ja) |
| EP (1) | EP0424298B1 (ja) |
| JP (1) | JPH0821639B2 (ja) |
| CA (1) | CA2024640C (ja) |
| DE (1) | DE69026460T2 (ja) |
Families Citing this family (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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