JP2500693B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2500693B2 JP2500693B2 JP29803889A JP29803889A JP2500693B2 JP 2500693 B2 JP2500693 B2 JP 2500693B2 JP 29803889 A JP29803889 A JP 29803889A JP 29803889 A JP29803889 A JP 29803889A JP 2500693 B2 JP2500693 B2 JP 2500693B2
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- oxide film
- etching
- gate electrode
- insulating film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関する。
半導体装置の高集積化・微細化の一つとしてアイイー
イーイー・トランザクションズ・オン・エレクトロン・
デバイシズ（IEEE Transactions on Electron Device
s）第ED−35巻第10号1988年10月1591〜1595頁に記載さ
れている自己整合コンタクト技術がある。
イーイー・トランザクションズ・オン・エレクトロン・
デバイシズ（IEEE Transactions on Electron Device
s）第ED−35巻第10号1988年10月1591〜1595頁に記載さ
れている自己整合コンタクト技術がある。
第３図（ａ）〜（ｃ）は従来の半導体装置の製造方法
を説明するための工程順に示した半導体チップの断面図
である。
を説明するための工程順に示した半導体チップの断面図
である。
第３図（ａ）に示すように、Ｐ型シリコン基板１の主
面にフィールド酸化膜２を選択的に設けて素子形成領域
を区画し、素子形成領域の表面に設けたゲート酸化膜３
の上に多結晶シリコン膜及び酸化シリコン膜５を順次堆
積して選択的に順次エッチングしゲート電極４を形成す
る。次に、ゲート電極４に整合して素子領域に低濃度の
リンイオンをイオン注入してN-型拡散領域６を形成し、
ゲート電極４を含む表面に酸化シリコン膜７を堆積して
エッチバックしゲート電極４の側面にのみ酸化シリコン
膜７を残して側壁部を形成する。次に、側壁部に整合し
て高濃度のヒ素イオンをイオン注入し、N-型拡散領域６
と接続するN+型拡散領域８を形成する。次に、全面に酸
化シリコン膜９及び多結晶シリコン膜10を順次積層して
設け、更にPSG膜11を堆積してリフローさせ表面を平坦
化する。次に、PSG膜11の上にパターニングして設けた
ホトレジスト膜12をマスクとして異方性エッチングによ
りPSG膜11及び多結晶シリコン膜10を順次エッチングし
て除去し開孔部13を設ける。
面にフィールド酸化膜２を選択的に設けて素子形成領域
を区画し、素子形成領域の表面に設けたゲート酸化膜３
の上に多結晶シリコン膜及び酸化シリコン膜５を順次堆
積して選択的に順次エッチングしゲート電極４を形成す
る。次に、ゲート電極４に整合して素子領域に低濃度の
リンイオンをイオン注入してN-型拡散領域６を形成し、
ゲート電極４を含む表面に酸化シリコン膜７を堆積して
エッチバックしゲート電極４の側面にのみ酸化シリコン
膜７を残して側壁部を形成する。次に、側壁部に整合し
て高濃度のヒ素イオンをイオン注入し、N-型拡散領域６
と接続するN+型拡散領域８を形成する。次に、全面に酸
化シリコン膜９及び多結晶シリコン膜10を順次積層して
設け、更にPSG膜11を堆積してリフローさせ表面を平坦
化する。次に、PSG膜11の上にパターニングして設けた
ホトレジスト膜12をマスクとして異方性エッチングによ
りPSG膜11及び多結晶シリコン膜10を順次エッチングし
て除去し開孔部13を設ける。
次に、第３図（ｂ）に示すように、ホトレジスト膜12
を除去し、全面に酸化シリコン膜14を堆積して全面をエ
ッチバックし、開孔部13の側面にのみ酸化シリコン膜14
を残し、N+型拡散領域８の表面を露出させる。
を除去し、全面に酸化シリコン膜14を堆積して全面をエ
ッチバックし、開孔部13の側面にのみ酸化シリコン膜14
を残し、N+型拡散領域８の表面を露出させる。
次に、第３図（ｃ）に示すように、全面にアルミニウ
ム層を堆積した後パターニングしてN+型拡散領域８と接
続する電極配線15を形成する。
ム層を堆積した後パターニングしてN+型拡散領域８と接
続する電極配線15を形成する。
上述した従来の半導体装置の製造方法は、配線として
形成された多結晶シリコン膜を異方性の反応性イオンエ
ッチングにより除去するため、多結晶シリコン膜の側面
はマスクに対してほとんど後退していない。その為に、
拡散領域とコンタクトする電極配線と多結晶シリコン膜
間の電気的絶縁はコンタクト用開孔部を含む表面に設け
た絶縁膜をエッチバックし、開孔部の側面にのみ残した
絶縁膜により保つようになっている。
形成された多結晶シリコン膜を異方性の反応性イオンエ
ッチングにより除去するため、多結晶シリコン膜の側面
はマスクに対してほとんど後退していない。その為に、
拡散領域とコンタクトする電極配線と多結晶シリコン膜
間の電気的絶縁はコンタクト用開孔部を含む表面に設け
た絶縁膜をエッチバックし、開孔部の側面にのみ残した
絶縁膜により保つようになっている。
このように、絶縁耐圧は開口部の側面に残した絶縁膜
の膜厚に依存するため、十分な耐圧を持たせるために開
孔部側面の絶縁膜の膜厚を厚くしなければならないが、
素子の微細化によりコンタクト用開孔部の径も小さくし
なければならず、不純物拡散領域の露出面積が小さくな
り、その結果、電極配線と不純物拡散領域の接触面積が
小さくなり、コンタクト抵抗が高くなるという問題があ
る。
の膜厚に依存するため、十分な耐圧を持たせるために開
孔部側面の絶縁膜の膜厚を厚くしなければならないが、
素子の微細化によりコンタクト用開孔部の径も小さくし
なければならず、不純物拡散領域の露出面積が小さくな
り、その結果、電極配線と不純物拡散領域の接触面積が
小さくなり、コンタクト抵抗が高くなるという問題があ
る。
本発明の半導体装置の製造方法は、 （Ａ） 一導電型半導体基板にフィールド酸化膜を選択
的に設けて素子形成領域を設け、前記素子形成領域の表
面に設けたゲート酸化膜上に選択的にゲート電極を設け
る工程、 （Ｂ） 前記ゲート電極に整合して前記素子形成領域に
逆導電型の拡散領域を設ける工程、 （Ｃ） 前記ゲート電極を含む表面に第１の絶縁膜及び
導電膜並びに第２の絶縁膜を順次堆積する工程、 （Ｄ） 前記拡散領域上の前記第２の絶縁膜及び導電膜
を選択的に順次エッチングして前記導電膜の側面の前記
第２の絶縁膜の端部の下面にアンダーカット部を設けた
開孔部を形成する工程、 （Ｅ） 前記開孔部を含む表面に第３の絶縁膜を堆積し
て前記アンダーカット部を充填した後全面をエッチバッ
クし、前記拡散領域の表面を露出させてコンタクト用の
開孔部を形成する工程、 を含んで構成される。
的に設けて素子形成領域を設け、前記素子形成領域の表
面に設けたゲート酸化膜上に選択的にゲート電極を設け
る工程、 （Ｂ） 前記ゲート電極に整合して前記素子形成領域に
逆導電型の拡散領域を設ける工程、 （Ｃ） 前記ゲート電極を含む表面に第１の絶縁膜及び
導電膜並びに第２の絶縁膜を順次堆積する工程、 （Ｄ） 前記拡散領域上の前記第２の絶縁膜及び導電膜
を選択的に順次エッチングして前記導電膜の側面の前記
第２の絶縁膜の端部の下面にアンダーカット部を設けた
開孔部を形成する工程、 （Ｅ） 前記開孔部を含む表面に第３の絶縁膜を堆積し
て前記アンダーカット部を充填した後全面をエッチバッ
クし、前記拡散領域の表面を露出させてコンタクト用の
開孔部を形成する工程、 を含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｇ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図であ
る。
するための工程順に示した半導体チップの断面図であ
る。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板
１の主面に素子分離用のフィールド酸化膜２を選択的に
設けて素子形成領域を区画する。次に、前記素子形成領
域の表面を熱酸化してゲート酸化膜３を設け、フィール
ド酸化膜２をマスクとしてパンチスルー防止用及びしき
い電圧制御用のホウ素イオンをイオン注入する。次に、
ゲート酸化膜３を含む表面に多結晶シリコン膜及びCVD
法による酸化シリコン膜５を順次堆積し、酸化シリコン
膜５及び多結晶シリコン膜を反応性イオンエッチング法
により選択的に順次エッチングしてゲート電極４を形成
する。次に、ゲート電極４及びフィールド酸化膜２をマ
スクとしてリンイオンを１×1013〜１×1014cm-2のドー
ズ量でイオン注入し、N-型拡散領域６を形成する。次
に、ゲート電極４を含む表面にCVD法により酸化シリコ
ン膜７を堆積して反応性イオンエッチングによるエッチ
バックを行い、ゲート電極４の側面にのみ酸化シリコン
膜７を残して側壁部を形成する。次に、ゲート電極４及
び側壁部並びにフィールド酸化膜２をマスクとしてヒ素
イオンを10-15cm-2のドーズ量でイオン注入し、N-型拡
散領域６と接続するN+型拡散領域８を形成し、LDD（lig
htly doped drain）構造のMOSトランジスタを形成す
る。次に、全面に酸化シリコン膜９を堆積する。ここで
酸化シリコン膜９の代りにPSG（phospho−silicate gla
ss）膜を用いても良い。
１の主面に素子分離用のフィールド酸化膜２を選択的に
設けて素子形成領域を区画する。次に、前記素子形成領
域の表面を熱酸化してゲート酸化膜３を設け、フィール
ド酸化膜２をマスクとしてパンチスルー防止用及びしき
い電圧制御用のホウ素イオンをイオン注入する。次に、
ゲート酸化膜３を含む表面に多結晶シリコン膜及びCVD
法による酸化シリコン膜５を順次堆積し、酸化シリコン
膜５及び多結晶シリコン膜を反応性イオンエッチング法
により選択的に順次エッチングしてゲート電極４を形成
する。次に、ゲート電極４及びフィールド酸化膜２をマ
スクとしてリンイオンを１×1013〜１×1014cm-2のドー
ズ量でイオン注入し、N-型拡散領域６を形成する。次
に、ゲート電極４を含む表面にCVD法により酸化シリコ
ン膜７を堆積して反応性イオンエッチングによるエッチ
バックを行い、ゲート電極４の側面にのみ酸化シリコン
膜７を残して側壁部を形成する。次に、ゲート電極４及
び側壁部並びにフィールド酸化膜２をマスクとしてヒ素
イオンを10-15cm-2のドーズ量でイオン注入し、N-型拡
散領域６と接続するN+型拡散領域８を形成し、LDD（lig
htly doped drain）構造のMOSトランジスタを形成す
る。次に、全面に酸化シリコン膜９を堆積する。ここで
酸化シリコン膜９の代りにPSG（phospho−silicate gla
ss）膜を用いても良い。
次に、第１図（ｂ）に示すように、全面に多結晶シリ
コン膜10を堆積し、多結晶シリコン膜10の上にPSG膜10
を堆積して900〜1000℃の窒素雰囲気中でリフローさせ
表面を平坦化する。
コン膜10を堆積し、多結晶シリコン膜10の上にPSG膜10
を堆積して900〜1000℃の窒素雰囲気中でリフローさせ
表面を平坦化する。
ここで、多結晶シリコン膜10の代りにAl,W等の金属膜
又は硅化タングステン等の金属硅化物膜を用いても良
く、PSG膜11の代りにホウ素入りPSG膜（BPSG膜）を用い
ても良い。
又は硅化タングステン等の金属硅化物膜を用いても良
く、PSG膜11の代りにホウ素入りPSG膜（BPSG膜）を用い
ても良い。
次に、第１図（ｃ）に示すように、全面にホトレジス
ト膜12を塗布してパターニングし、ホトレジスト膜12を
マスクとしてBSG膜11をCHF3＋O2ガスを用いた反応性イ
オンエッチングにより除去し、開孔部13を形成する。こ
のエッチングの際、BSG膜11と下層の多結晶シリコン膜1
0とのエッチング速度の比は最大で100:1であり、エッチ
ングを過剰に行なっても下層の多結晶シリコン膜10は除
去されず、エッチング・ストッパーとしての役割を果た
す。例えば、BSG膜11の膜厚を0.5μｍ、多結晶シリコン
膜10の膜厚を0.1μｍとした場合、BSG膜11を完全に除去
するために100％のオーバエッチ（例えばBSG膜11のエッ
チング速度が50nm/minとすると約10分で0.5μｍの膜厚
がエッチングされ、BSG膜11がほぼ除去され、さらに10
分の追加エッチングを実施）しても下層の多結晶シリコ
ン10は5nmの膜厚がエッチングされるだけで残膜は95nm
となり酸化シリコン膜９が露出することはない。
ト膜12を塗布してパターニングし、ホトレジスト膜12を
マスクとしてBSG膜11をCHF3＋O2ガスを用いた反応性イ
オンエッチングにより除去し、開孔部13を形成する。こ
のエッチングの際、BSG膜11と下層の多結晶シリコン膜1
0とのエッチング速度の比は最大で100:1であり、エッチ
ングを過剰に行なっても下層の多結晶シリコン膜10は除
去されず、エッチング・ストッパーとしての役割を果た
す。例えば、BSG膜11の膜厚を0.5μｍ、多結晶シリコン
膜10の膜厚を0.1μｍとした場合、BSG膜11を完全に除去
するために100％のオーバエッチ（例えばBSG膜11のエッ
チング速度が50nm/minとすると約10分で0.5μｍの膜厚
がエッチングされ、BSG膜11がほぼ除去され、さらに10
分の追加エッチングを実施）しても下層の多結晶シリコ
ン10は5nmの膜厚がエッチングされるだけで残膜は95nm
となり酸化シリコン膜９が露出することはない。
次に、第１図（ｄ）に示すように、ホトレジスト膜12
及びPSG膜11をマスクして多結晶シリコン膜10を例えばC
Cl2F2ガスのようなCl−Ｆ系ガスにSF6ガスを添加したガ
スを用いてエッチングし、開孔部13の多結晶シリコン膜
10を除去する。このとき、ゲート電極の側壁部などを含
めて開孔部13内に多結晶シリコン膜10が残らないよう除
去する。また、前記ガス系のエッチングでは異方性のエ
ッチングながら等方性エッチング能力を持っており、PS
G膜11の端部の多結晶シリコン膜10がサイドエッチング
され、マスクに対して0.1μｍ〜1.0μｍ程度後退させた
アンダーカット部を設ける。サイドエッチング量は電気
的絶縁性と関連があり後退量が多い程絶縁耐圧を上げる
ことができる。なお、サイドエッチング量はエッチング
条件（エッチング時間，ガスの混合比，圧力）により調
整することができる。なお、その他にCF4＋O2ガスを用
いた等方性プラズマエッチやウェットエッチを用いても
よい。
及びPSG膜11をマスクして多結晶シリコン膜10を例えばC
Cl2F2ガスのようなCl−Ｆ系ガスにSF6ガスを添加したガ
スを用いてエッチングし、開孔部13の多結晶シリコン膜
10を除去する。このとき、ゲート電極の側壁部などを含
めて開孔部13内に多結晶シリコン膜10が残らないよう除
去する。また、前記ガス系のエッチングでは異方性のエ
ッチングながら等方性エッチング能力を持っており、PS
G膜11の端部の多結晶シリコン膜10がサイドエッチング
され、マスクに対して0.1μｍ〜1.0μｍ程度後退させた
アンダーカット部を設ける。サイドエッチング量は電気
的絶縁性と関連があり後退量が多い程絶縁耐圧を上げる
ことができる。なお、サイドエッチング量はエッチング
条件（エッチング時間，ガスの混合比，圧力）により調
整することができる。なお、その他にCF4＋O2ガスを用
いた等方性プラズマエッチやウェットエッチを用いても
よい。
次に、第１図（ｅ）に示すように、ホトレジスト膜12
を除去し、全面に減圧CVD法により酸化シリコン膜14を
堆積してサイドエッチング部を充填する。
を除去し、全面に減圧CVD法により酸化シリコン膜14を
堆積してサイドエッチング部を充填する。
ここで、酸化シリコン膜14の代りにBSG膜やBPSG膜を
用いても良い。
用いても良い。
次に、第１図（ｆ）に示すように、CHF3＋O2ガスを用
いた反応性イオンエッチング（RIE）を用いて全面をエ
ッチングしN+型拡散領域８の表面を露出させコンタクト
用の開孔部を形成する。
いた反応性イオンエッチング（RIE）を用いて全面をエ
ッチングしN+型拡散領域８の表面を露出させコンタクト
用の開孔部を形成する。
次に、第１図（ｇ）に示すように、全面にアルミニウ
ム層をスパッタ蒸着した後パターニングしてN+型拡散領
域８と接続する電極配線15を形成する。
ム層をスパッタ蒸着した後パターニングしてN+型拡散領
域８と接続する電極配線15を形成する。
第２図（ａ）〜（ｃ）は本発明の第２の実施例を説明
するための工程順に示した半導体チップ断面図である。
するための工程順に示した半導体チップ断面図である。
第２図（ａ）に示すように、第１図（ａ）〜（ｃ）ま
での工程と同じ工程でPSG膜11をエッチングした後、ホ
トレジスト膜12をマスクとして多結晶シリコン膜10をエ
ッチングして除去する。
での工程と同じ工程でPSG膜11をエッチングした後、ホ
トレジスト膜12をマスクとして多結晶シリコン膜10をエ
ッチングして除去する。
次に、第２図（ｂ）に示すように、ホトレジスト膜12
を除去し、900℃の水蒸気あるいはドライO2雰囲気中で
多結晶シリコン膜10の露出している側面を酸化して0.1
μｍ〜1.0μｍの厚さの酸化シリコン膜16を形成する。
次に、CHF3＋O2ガスを用いた反応性イオンエッチングに
より全面を異方性エッチングしてN+型拡散領域８の表面
を露出させ、コンタクト用開孔部を形成する。
を除去し、900℃の水蒸気あるいはドライO2雰囲気中で
多結晶シリコン膜10の露出している側面を酸化して0.1
μｍ〜1.0μｍの厚さの酸化シリコン膜16を形成する。
次に、CHF3＋O2ガスを用いた反応性イオンエッチングに
より全面を異方性エッチングしてN+型拡散領域８の表面
を露出させ、コンタクト用開孔部を形成する。
次に、第２図（ｃ）に示すように、全面にアルミニウ
ム層を堆積して選択的にエッチングし、N+型拡散領域８
と接続する電極配線15を形成する。
ム層を堆積して選択的にエッチングし、N+型拡散領域８
と接続する電極配線15を形成する。
以上説明したように本発明はフィールド酸化膜及びゲ
ート電極の上部に設けた配線用の導電膜の側面に酸化膜
を設け、且つコンタクト用開孔部の側面に絶縁膜を設け
ることにより、不純物拡散領域とコンタクトする電極配
線と配線用導電膜との絶縁耐圧を高めて半導体装置の信
頼性を向上させるという効果を有する。
ート電極の上部に設けた配線用の導電膜の側面に酸化膜
を設け、且つコンタクト用開孔部の側面に絶縁膜を設け
ることにより、不純物拡散領域とコンタクトする電極配
線と配線用導電膜との絶縁耐圧を高めて半導体装置の信
頼性を向上させるという効果を有する。
第１図（ａ）〜（ｇ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｃ）は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図、第３図（ａ）
〜（ｃ）は従来の半導体装置の製造方法を説明するため
の工程順に示した半導体チップの断面図である。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……ゲート電極、５……酸化シリ
コン膜、６……N-型拡散領域、７……酸化シリコン膜、
８……N+型拡散領域、９……酸化シリコン膜、10……多
結晶シリコン膜、11……PSG膜、12……ホトレジスト
膜、13……開孔部、14……酸化シリコン膜、15……電極
配線、16……酸化シリコン膜。
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｃ）は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図、第３図（ａ）
〜（ｃ）は従来の半導体装置の製造方法を説明するため
の工程順に示した半導体チップの断面図である。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……ゲート電極、５……酸化シリ
コン膜、６……N-型拡散領域、７……酸化シリコン膜、
８……N+型拡散領域、９……酸化シリコン膜、10……多
結晶シリコン膜、11……PSG膜、12……ホトレジスト
膜、13……開孔部、14……酸化シリコン膜、15……電極
配線、16……酸化シリコン膜。
Claims (1)
- 【請求項１】（Ａ） 一導電型半導体基板にフィールド
酸化膜を選択的に設けて素子形成領域を設け、前記素子
形成領域の表面に設けたゲート酸化膜上に選択的にゲー
ト電極を設ける工程、 （Ｂ） 前記ゲート電極に整合して前記素子形成領域に
逆導電型の拡散領域を設ける工程、 （Ｃ） 前記ゲート電極を含む表面に第１の絶縁膜及び
導電膜並びに第２の絶縁膜を順次堆積する工程、 （Ｄ） 前記拡散領域上の前記第２の絶縁膜及び導電膜
を選択的に順次エッチングして前記導電膜の側面の前記
第２の絶縁膜の端部の下面にアンダーカット部を設けた
開孔部を形成する工程、 （Ｅ） 前記開孔部を含む表面に第３の絶縁膜を堆積し
て前記アンダーカット部を充填した後全面をエッチバッ
クし、前記拡散領域の表面を露出させてコンタクト用の
開孔部を形成する工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29803889A JP2500693B2 (ja) | 1989-11-15 | 1989-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29803889A JP2500693B2 (ja) | 1989-11-15 | 1989-11-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03157940A JPH03157940A (ja) | 1991-07-05 |
| JP2500693B2 true JP2500693B2 (ja) | 1996-05-29 |
Family
ID=17854321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29803889A Expired - Lifetime JP2500693B2 (ja) | 1989-11-15 | 1989-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500693B2 (ja) |
-
1989
- 1989-11-15 JP JP29803889A patent/JP2500693B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03157940A (ja) | 1991-07-05 |
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| Date | Code | Title | Description |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080313 Year of fee payment: 12 |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090313 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| EXPY | Cancellation because of completion of term | ||
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