JPH04142076A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04142076A JPH04142076A JP26591990A JP26591990A JPH04142076A JP H04142076 A JPH04142076 A JP H04142076A JP 26591990 A JP26591990 A JP 26591990A JP 26591990 A JP26591990 A JP 26591990A JP H04142076 A JPH04142076 A JP H04142076A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に関し、特に、Ｂ１−
ＣＭＯＳ半導体装置の製造工程を削減するとともに、そ
の高集積化及び高性能化を図るようにした製造方法に係
るものである。
ＣＭＯＳ半導体装置の製造工程を削減するとともに、そ
の高集積化及び高性能化を図るようにした製造方法に係
るものである。
（従来の技術）
Ｂｉ−ＣＭＯＳ半導体装置は、現在最も注目されている
デバイスの一つであり、システムの規模の増大に伴い、
更なる高集積化、高性能化が望まれている。
デバイスの一つであり、システムの規模の増大に伴い、
更なる高集積化、高性能化が望まれている。
このＢｉ−ＣＭＯＳ半導体装置の構造を第１Ｏ図を参照
しなから説明する。同図において、２１はＰ型半導体基
板、２２はＮ型埋め込み層、２３はＮ型のエピタキシャ
ル層、２４はＰ型拡散層てなるバイポーラトランジスタ
の分離領域、２５はＰ型拡散層でなるウェル領域、２６
はＮ型拡散層でなるコレクタ領域、２７はＰ型拡散層で
なるベース領域、２８ａ及び２８ｂはＰ型拡散層でなる
ＰチャンネルＭＯＳトランジスタのソース並びにドレイ
ン領域及びバイポーラトランジスタのベースコンタクト
、２９ａ及び２つｂはＮ型拡散層てな乙ＮチャンネルＭ
ＯＳ）ランジスタのソース並びにドレイン領域及びバイ
ポーラトランジスタのエミッタ領域、３０は二酸化シリ
コンでなるＭＯＳトランジスタの分離領域、３１はポリ
シリコンでなるゲート電極、３２は二酸化シリコン膜、
３３はアルミニウム電極である。
しなから説明する。同図において、２１はＰ型半導体基
板、２２はＮ型埋め込み層、２３はＮ型のエピタキシャ
ル層、２４はＰ型拡散層てなるバイポーラトランジスタ
の分離領域、２５はＰ型拡散層でなるウェル領域、２６
はＮ型拡散層でなるコレクタ領域、２７はＰ型拡散層で
なるベース領域、２８ａ及び２８ｂはＰ型拡散層でなる
ＰチャンネルＭＯＳトランジスタのソース並びにドレイ
ン領域及びバイポーラトランジスタのベースコンタクト
、２９ａ及び２つｂはＮ型拡散層てな乙ＮチャンネルＭ
ＯＳ）ランジスタのソース並びにドレイン領域及びバイ
ポーラトランジスタのエミッタ領域、３０は二酸化シリ
コンでなるＭＯＳトランジスタの分離領域、３１はポリ
シリコンでなるゲート電極、３２は二酸化シリコン膜、
３３はアルミニウム電極である。
（発明か解決しようとする課題）
上述したように従来のＢｉ−ＣＭＯ５半導体装置におい
て、バイポーラトランジスタはコレクタ抵抗を下げるた
めにＮ型埋め込み層２２とＮ型コレクタ領域２６とＮ型
エピタキンヤル層２３とを形成した複雑な構造になって
いた。一方、バイポーラトランジスタにおけるコレクタ
・エミッタ間の耐圧を向上させようとすると、Ｎ型エピ
タキシャル層２３を厚くする必要かある。
て、バイポーラトランジスタはコレクタ抵抗を下げるた
めにＮ型埋め込み層２２とＮ型コレクタ領域２６とＮ型
エピタキンヤル層２３とを形成した複雑な構造になって
いた。一方、バイポーラトランジスタにおけるコレクタ
・エミッタ間の耐圧を向上させようとすると、Ｎ型エピ
タキシャル層２３を厚くする必要かある。
ところか、Ｎ型エピタキシャル層２３を厚くするとコレ
クタ抵抗か増大するため、Ｎ型コレクタ領域２６をさら
に深くしなければならない。また、Ｎ型コレクタ領域２
６を深くしようとすれば、同領域の表面での面積か増大
し、ひいてはトランジスタ面積の増大につながる。更に
、大電流トランジスタを形成する場合にはエミッタ面積
を拡げなければならないのでトランジスタ面積か増大す
る。
クタ抵抗か増大するため、Ｎ型コレクタ領域２６をさら
に深くしなければならない。また、Ｎ型コレクタ領域２
６を深くしようとすれば、同領域の表面での面積か増大
し、ひいてはトランジスタ面積の増大につながる。更に
、大電流トランジスタを形成する場合にはエミッタ面積
を拡げなければならないのでトランジスタ面積か増大す
る。
更にまた、このＢｉ−ＣＭＯ８半導体装置は所要マスク
枚数及び製造工程数か多いという課題も抱えている。
本発明は上記の課題を解決し、ＢｉＣＭＯ３半導体装置
に小面積のバイポーラトランジスタを形成するとともに
、製造工程の削減を図ることを目的としている。
枚数及び製造工程数か多いという課題も抱えている。
本発明は上記の課題を解決し、ＢｉＣＭＯ３半導体装置
に小面積のバイポーラトランジスタを形成するとともに
、製造工程の削減を図ることを目的としている。
（課題を解決するための手段）
上記の目的を達成するため、本発明の半導体装置の製造
方法は、一導電型の半導体基板の表面に該基板とは反対
導電型の複数の拡散領域を形成する工程と、該拡散領域
の少なくとも１つにトレンチを形成してこのトレンチの
側壁に沿って／くイポーラトランジスタを形成する工程
と、前記他の拡散領域の少なくとも１つと前記基板表面
の非拡散領域とに導電型の異なるＭＯＳトランジスタを
それぞれ形成する工程とを備えた構成としている。
方法は、一導電型の半導体基板の表面に該基板とは反対
導電型の複数の拡散領域を形成する工程と、該拡散領域
の少なくとも１つにトレンチを形成してこのトレンチの
側壁に沿って／くイポーラトランジスタを形成する工程
と、前記他の拡散領域の少なくとも１つと前記基板表面
の非拡散領域とに導電型の異なるＭＯＳトランジスタを
それぞれ形成する工程とを備えた構成としている。
（作用）
上記の構成により、本発明によれば、バイポーラトラジ
スタの各領域の面積をトレンチの深さてぐと共に、コレ
クタ領域の配線を直接行うので、このトランジスタの基
板上での占有面積を小さく抑えながら大電流化か図られ
る。また、従来とは違って埋め込み層やエピタキシャル
層等の形成か削減される。
スタの各領域の面積をトレンチの深さてぐと共に、コレ
クタ領域の配線を直接行うので、このトランジスタの基
板上での占有面積を小さく抑えながら大電流化か図られ
る。また、従来とは違って埋め込み層やエピタキシャル
層等の形成か削減される。
（実施例）
第１図〜第９図を参照しなから本発明に係るＢｉ−ＣＭ
Ｏ９半導体装置の製造方法の実施例を説明する。
Ｏ９半導体装置の製造方法の実施例を説明する。
まず、第１図に示すように、Ｐ型半導体基板１に２つの
深いＮ型拡散領域２を不純物拡散技術により形成する。
深いＮ型拡散領域２を不純物拡散技術により形成する。
次に、第２図に示すように、５つのトレンチ３，３．・
・・を形成する。次に、第３図に示すように、熱酸化に
より各トレンチ３，３・・・の表面に５００人程度の酸
化膜５を形成し、３つのトレンチ３．３． ３のみに二
酸化シリコンを入れることによってＭＯＳトランジスタ
部の分離領域４を形成する。次に、第４図に示すように
、表面全体を４００人程度熱酸化して分離領域４の表面
を除いてゲート酸化膜７を形成した後、全面にポリシリ
コン膜を約５０００人形成し、その後、ＭＯＳトランジ
スタとなりうる部分のみこのポリシリコン膜を残すよう
に公知のフォトエツチングによりパターンニングして２
つのケート電極６を形成する。次に、第５図に示すよう
に、ベース領域部分にホロンを打ち込みトレンチ３の側
壁に沿ってベース領域８を形成する。次に、第６図に示
すように、砒素を打ち込むことによりＮチャンネルＭＯ
Ｓトランジスタのソース及びトレイン領域９と、バイポ
ーラトランジスタのコレクタ６ｒＬＩｔｌＯ及びエミッ
タ領域１１とを同時に形成する。この際、コレクタ領域
１０及びエミッタ領域１１はトレンチ３，３の側壁に沿
って形成される。次に、第７図に示すように、ホロンを
打ち込むことによってＰチャンネルＭＯ５Ｉ−ランンス
タのソース及びトレイン領域１２と、バイポーラトラン
ジスタのペースコンタク）・１３とを同時に形成する。
・・を形成する。次に、第３図に示すように、熱酸化に
より各トレンチ３，３・・・の表面に５００人程度の酸
化膜５を形成し、３つのトレンチ３．３． ３のみに二
酸化シリコンを入れることによってＭＯＳトランジスタ
部の分離領域４を形成する。次に、第４図に示すように
、表面全体を４００人程度熱酸化して分離領域４の表面
を除いてゲート酸化膜７を形成した後、全面にポリシリ
コン膜を約５０００人形成し、その後、ＭＯＳトランジ
スタとなりうる部分のみこのポリシリコン膜を残すよう
に公知のフォトエツチングによりパターンニングして２
つのケート電極６を形成する。次に、第５図に示すよう
に、ベース領域部分にホロンを打ち込みトレンチ３の側
壁に沿ってベース領域８を形成する。次に、第６図に示
すように、砒素を打ち込むことによりＮチャンネルＭＯ
Ｓトランジスタのソース及びトレイン領域９と、バイポ
ーラトランジスタのコレクタ６ｒＬＩｔｌＯ及びエミッ
タ領域１１とを同時に形成する。この際、コレクタ領域
１０及びエミッタ領域１１はトレンチ３，３の側壁に沿
って形成される。次に、第７図に示すように、ホロンを
打ち込むことによってＰチャンネルＭＯ５Ｉ−ランンス
タのソース及びトレイン領域１２と、バイポーラトラン
ジスタのペースコンタク）・１３とを同時に形成する。
次に、第８図に示すように、バイポーラトランジスタの
コレクタ領域１０及びエミッタ領域］１のトレンチ３，
３部分の熱酸化膜５を除去してこのトレンチ３，３にタ
ングステン等の導体１４を埋める。次に、第９図に示す
ように、公知の気相成長法により二酸化シリコン膜１５
を全面に被着する。
コレクタ領域１０及びエミッタ領域］１のトレンチ３，
３部分の熱酸化膜５を除去してこのトレンチ３，３にタ
ングステン等の導体１４を埋める。次に、第９図に示す
ように、公知の気相成長法により二酸化シリコン膜１５
を全面に被着する。
更に、各ＭＯＳトランンスタのソース及びトレイン領域
９．１２と、バイポーラトランジスタのベースコンタク
ト１３、エミッタ領域１１及びコレクタ領域１０とに電
極を設けるために二酸化シリコン膜１５をエツチングし
てコンタクト孔を開孔し、このコンタクト孔にアルミニ
ウム電極１６を形成してＢｉ−ＣＭＯ３半導体装置を完
成させる。
９．１２と、バイポーラトランジスタのベースコンタク
ト１３、エミッタ領域１１及びコレクタ領域１０とに電
極を設けるために二酸化シリコン膜１５をエツチングし
てコンタクト孔を開孔し、このコンタクト孔にアルミニ
ウム電極１６を形成してＢｉ−ＣＭＯ３半導体装置を完
成させる。
以上の製造方法によれば、従来の埋め込み層２２やエピ
タキシャル層２３の形成を省略することかでき、製造工
程か簡略化される。また、エミッタ面積をトレンチ３の
深さで稼ぐことかできるので、占有面積の小さいバイポ
ーラトランジスタを実現できる。更に、バイポーラトラ
ンジスタにおけるコレクタ領域１０の配線か直接できる
ので、より占有面積が最小に抑えられる。
タキシャル層２３の形成を省略することかでき、製造工
程か簡略化される。また、エミッタ面積をトレンチ３の
深さで稼ぐことかできるので、占有面積の小さいバイポ
ーラトランジスタを実現できる。更に、バイポーラトラ
ンジスタにおけるコレクタ領域１０の配線か直接できる
ので、より占有面積が最小に抑えられる。
（発明の効果）
以上、詳しく述べたように、本発明の半導体装置の製造
方法によれば、バイポーラトランジスタをトレンチの側
壁に沿って形成することにより、占有面積の小さなバイ
ポーラトランジスタを実現できる。更に、埋め込み層や
エピタキシャル層３゜の作成工程を削減することができ
、製造工程か簡略化される。この結果、集積度の高いＩ
ＣやＬＳＩを効率良く製造することか可能となる。
方法によれば、バイポーラトランジスタをトレンチの側
壁に沿って形成することにより、占有面積の小さなバイ
ポーラトランジスタを実現できる。更に、埋め込み層や
エピタキシャル層３゜の作成工程を削減することができ
、製造工程か簡略化される。この結果、集積度の高いＩ
ＣやＬＳＩを効率良く製造することか可能となる。
第１図、第２図、第３図１第４図、第５図、第６図、第
７図、第８図及び第９図は本発明の一実施例における半
導体装置の製造方法の各工程を順次示す断面図である。 第１０図は従来法により製造されたＢｉ−ＣＭＯ３半導
体装置の断面図である。 １・・Ｐ型半導体基板 ２・・・Ｎ型拡散層 ３・・ トレンチ ４・・・二酸化シリコン ５・・・熱酸化膜 ６・・・ゲート電極 ７・・・ゲート酸化膜 ８・・・ベース領域 ９．１２・・・ソース及びドレイン領域１０・・コレク
タ領域 １１・・・エミッタ領域 １Ｂ・・ベースコンタクト １４・・・導体 １５・・・二酸化シリコン膜 １６・アルミニウム電極 第４図 ＋１ ７ ＋１ ｐ ′：ｊ ｌ ソ 尤９Ｍ コ Ｕ １１ ｊ
７図、第８図及び第９図は本発明の一実施例における半
導体装置の製造方法の各工程を順次示す断面図である。 第１０図は従来法により製造されたＢｉ−ＣＭＯ３半導
体装置の断面図である。 １・・Ｐ型半導体基板 ２・・・Ｎ型拡散層 ３・・ トレンチ ４・・・二酸化シリコン ５・・・熱酸化膜 ６・・・ゲート電極 ７・・・ゲート酸化膜 ８・・・ベース領域 ９．１２・・・ソース及びドレイン領域１０・・コレク
タ領域 １１・・・エミッタ領域 １Ｂ・・ベースコンタクト １４・・・導体 １５・・・二酸化シリコン膜 １６・アルミニウム電極 第４図 ＋１ ７ ＋１ ｐ ′：ｊ ｌ ソ 尤９Ｍ コ Ｕ １１ ｊ
Claims (1)
- （１）一導電型の半導体基板の表面に該基板とは反対導
電型の複数の拡散領域を形成する工程と、該拡散領域の
少なくとも１つにトレンチを形成してこのトレンチの側
壁に沿ってバイポーラトランジスタを形成する工程と、 前記他の拡散領域の少なくとも１つと前記基板表面の非
拡散領域とに導電型の異なるＭＯＳトランジスタをそれ
ぞれ形成する工程とからなることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26591990A JPH04142076A (ja) | 1990-10-02 | 1990-10-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26591990A JPH04142076A (ja) | 1990-10-02 | 1990-10-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04142076A true JPH04142076A (ja) | 1992-05-15 |
Family
ID=17423920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26591990A Pending JPH04142076A (ja) | 1990-10-02 | 1990-10-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04142076A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265747B1 (en) | 1997-06-27 | 2001-07-24 | Nec Corporation | Semiconductor device having OHMIC connection that utilizes peak impurity concentration region |
-
1990
- 1990-10-02 JP JP26591990A patent/JPH04142076A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265747B1 (en) | 1997-06-27 | 2001-07-24 | Nec Corporation | Semiconductor device having OHMIC connection that utilizes peak impurity concentration region |
| US6667202B2 (en) | 1997-06-27 | 2003-12-23 | Nec Electronics Corporation | Semiconductor device and method for making the same |
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