JP2001085442A - トランジスタを備えた半導体装置 - Google Patents
トランジスタを備えた半導体装置Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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-
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Abstract
(57)【要約】
【課題】 電流増幅率のばらつきが抑えられたトランジ
スタを備えた半導体装置を提供する。 【解決手段】 ｐ型シリコン基板１上にコレクタ領域と
してのｎ-エピタキシャル層４が形成されている。その
ｎ-エピタキシャル層４に、ベース領域としてのｐ拡散
層７が形成されている。そのｐ拡散層７にエミッタ領域
としてのｎ-拡散層８ｂおよびｎ+拡散層９ｂが形成され
ている。ｐ拡散層７とコンタクトをとるためのベースコ
ンタクト領域としてのｐ+拡散層１０ａが、エミッタ領
域と所定の距離ａを隔てて形成されている。
スタを備えた半導体装置を提供する。 【解決手段】 ｐ型シリコン基板１上にコレクタ領域と
してのｎ-エピタキシャル層４が形成されている。その
ｎ-エピタキシャル層４に、ベース領域としてのｐ拡散
層７が形成されている。そのｐ拡散層７にエミッタ領域
としてのｎ-拡散層８ｂおよびｎ+拡散層９ｂが形成され
ている。ｐ拡散層７とコンタクトをとるためのベースコ
ンタクト領域としてのｐ+拡散層１０ａが、エミッタ領
域と所定の距離ａを隔てて形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタを備
えた半導体装置に関し、特に、トランジスタの電流増幅
率のばらつきが抑えられるトランジスタを備えた半導体
装置に関するものである。
えた半導体装置に関し、特に、トランジスタの電流増幅
率のばらつきが抑えられるトランジスタを備えた半導体
装置に関するものである。
【０００２】
【従来の技術】従来の半導体装置の一例として、たとえ
ばモータの駆動制御や自動車のエアバックの駆動制御な
どに用いられるトランジスタを備えた半導体装置につい
て説明する。この種の半導体装置では、同一半導体基板
上にバイポーラトランジスタと、ＭＯＳトランジスタと
が形成されている。ここでは、バイポーラトランジスタ
の部分の構造について説明する。
ばモータの駆動制御や自動車のエアバックの駆動制御な
どに用いられるトランジスタを備えた半導体装置につい
て説明する。この種の半導体装置では、同一半導体基板
上にバイポーラトランジスタと、ＭＯＳトランジスタと
が形成されている。ここでは、バイポーラトランジスタ
の部分の構造について説明する。
【０００３】図１２を参照して、ｐ型シリコン基板１上
に、ｎ-エピタキシャル層４が形成されている。そのｐ
型シリコン基板１とｎ-エピタキシャル層４との間に
は、ｎ+拡散層２ａとｐ+拡散層３が形成されている。ま
た、ｎ-エピタキシャル層４には、他の素子領域（図示
せず）と電気的に絶縁するためのｐ+拡散層５ａとＬＯ
ＣＯＳ酸化膜６が形成されている。
に、ｎ-エピタキシャル層４が形成されている。そのｐ
型シリコン基板１とｎ-エピタキシャル層４との間に
は、ｎ+拡散層２ａとｐ+拡散層３が形成されている。ま
た、ｎ-エピタキシャル層４には、他の素子領域（図示
せず）と電気的に絶縁するためのｐ+拡散層５ａとＬＯ
ＣＯＳ酸化膜６が形成されている。
【０００４】ｎ-エピタキシャル層４の表面およびその
近傍に、ｐ拡散層７が形成されている。そのｐ拡散層７
の表面およびその近傍に、ｎ-拡散層８ｂおよびｎ+拡散
層９ｂが形成されている。また、ｐ拡散層７には、ｐ拡
散層７とコンタクトをとるためのｐ+拡散層１００が形
成されている。
近傍に、ｐ拡散層７が形成されている。そのｐ拡散層７
の表面およびその近傍に、ｎ-拡散層８ｂおよびｎ+拡散
層９ｂが形成されている。また、ｐ拡散層７には、ｐ拡
散層７とコンタクトをとるためのｐ+拡散層１００が形
成されている。
【０００５】さらに、ｎ-エピタキシャル層４の表面お
よびその近傍には、ｎ-エピタキシャル層４とコンタク
トをとるためのｎ-拡散層８ａおよびｎ+拡散層９ａが形
成されている。
よびその近傍には、ｎ-エピタキシャル層４とコンタク
トをとるためのｎ-拡散層８ａおよびｎ+拡散層９ａが形
成されている。
【０００６】ｎ-エピタキシャル層４がバイポーラトラ
ンジスタにおけるコレクタ領域をなし、ｐ拡散層７およ
びｐ+拡散層１００がベース領域をなし、ｎ-拡散層８ｂ
およびｎ+拡散層９ｂがエミッタ領域をなしている。
ンジスタにおけるコレクタ領域をなし、ｐ拡散層７およ
びｐ+拡散層１００がベース領域をなし、ｎ-拡散層８ｂ
およびｎ+拡散層９ｂがエミッタ領域をなしている。
【０００７】ｐ拡散層７およびＬＯＣＯＳ酸化膜６を覆
うように、層間絶縁膜１１が形成されている。その層間
絶縁膜１１に、ｎ+拡散層９ａの表面を露出するコンタ
クトホール１２ａが形成されている。また、ｐ+拡散層
１００の表面を露出するコンタクトホール１２ｂが形成
されている。さらに、ｎ+拡散層９ｂの表面を露出する
コンタクトホール１２ｃが形成されている。
うように、層間絶縁膜１１が形成されている。その層間
絶縁膜１１に、ｎ+拡散層９ａの表面を露出するコンタ
クトホール１２ａが形成されている。また、ｐ+拡散層
１００の表面を露出するコンタクトホール１２ｂが形成
されている。さらに、ｎ+拡散層９ｂの表面を露出する
コンタクトホール１２ｃが形成されている。
【０００８】コンタクトホール１２ａに、ｎ+拡散層９
ａに電気的に接続されるコレクタ電極１３ａが形成され
ている。コンタクトホール１２ｂに、ｐ+拡散層１００
に電気的に接続されるベース電極１３ｂが形成されてい
る。コンタクトホール１２ｃに、ｎ+拡散層９ｂに電気
的に接続されるエミッタ電極１３ｃが形成されている。
ａに電気的に接続されるコレクタ電極１３ａが形成され
ている。コンタクトホール１２ｂに、ｐ+拡散層１００
に電気的に接続されるベース電極１３ｂが形成されてい
る。コンタクトホール１２ｃに、ｎ+拡散層９ｂに電気
的に接続されるエミッタ電極１３ｃが形成されている。
【０００９】なお、ＭＯＳトランジスタ等の他の半導体
素子は、ＬＯＣＯＳ酸化膜６等によってこのバイポーラ
トランジスタが形成された領域とは電気的に絶縁された
他の素子形成領域(図示せず)に形成されている。
素子は、ＬＯＣＯＳ酸化膜６等によってこのバイポーラ
トランジスタが形成された領域とは電気的に絶縁された
他の素子形成領域(図示せず)に形成されている。
【００１０】次に、上述したバイポーラトランジスタを
備えた半導体装置の製造方法について、ＭＯＳトランジ
スタの製造方法も含めて説明する。まず図１３を参照し
て、ｐ型シリコン基板１上に、所定のｎ+拡散層２ａ、
２ｂ、ｐ+拡散層３およびｎ-エピタキシャル層４を形成
する。ｎ-エピタキシャル層４の所定の領域にリンを注
入することにより、ｐチャネル型ＭＯＳトランジスタを
形成するためのｎ-拡散層１４を形成する。
備えた半導体装置の製造方法について、ＭＯＳトランジ
スタの製造方法も含めて説明する。まず図１３を参照し
て、ｐ型シリコン基板１上に、所定のｎ+拡散層２ａ、
２ｂ、ｐ+拡散層３およびｎ-エピタキシャル層４を形成
する。ｎ-エピタキシャル層４の所定の領域にリンを注
入することにより、ｐチャネル型ＭＯＳトランジスタを
形成するためのｎ-拡散層１４を形成する。
【００１１】さらに、ｎ-エピタキシャル層４の所定の
領域に、ボロンを注入することにより、ｎチャネル型Ｍ
ＯＳトランジスタを形成するためのｐ+拡散層５ｂおよ
び、素子分離のためのｐ+拡散層５ａを形成する。
領域に、ボロンを注入することにより、ｎチャネル型Ｍ
ＯＳトランジスタを形成するためのｐ+拡散層５ｂおよ
び、素子分離のためのｐ+拡散層５ａを形成する。
【００１２】次に、ｎ-エピタキシャル層４の所定の領
域に、ＬＯＣＯＳ酸化膜６を形成する。ｎ-拡散層１４
上に、ゲート絶縁膜１５１ａを介在させて、ポリシリコ
ン膜１６ａおよびタングステンシリサイド膜１７ａから
なるゲート電極１９ａを形成する。また同時に、ｐ+拡
散層５ｂ上に、ゲート絶縁膜１５１ｂを介在させて、ポ
リシリコン膜１６ｂおよびタングステンシリサイド膜１
７ｂからなるゲート電極１９ｂを形成する。
域に、ＬＯＣＯＳ酸化膜６を形成する。ｎ-拡散層１４
上に、ゲート絶縁膜１５１ａを介在させて、ポリシリコ
ン膜１６ａおよびタングステンシリサイド膜１７ａから
なるゲート電極１９ａを形成する。また同時に、ｐ+拡
散層５ｂ上に、ゲート絶縁膜１５１ｂを介在させて、ポ
リシリコン膜１６ｂおよびタングステンシリサイド膜１
７ｂからなるゲート電極１９ｂを形成する。
【００１３】次に、ｎ-エピタキシャル層４の所定の領
域に、ボロンを注入することにより、バイポーラトラン
ジスタのベース領域の一部となるｐ拡散層７を形成す
る。
域に、ボロンを注入することにより、バイポーラトラン
ジスタのベース領域の一部となるｐ拡散層７を形成す
る。
【００１４】そのゲート電極１９ｂおよび所定のフォト
レジストパターン（図示せず）をマスクとして、所定の
不純物を注入することによりｎ-拡散層８ａ、８ｂ、８
ｃ、８ｄをそれぞれ形成する。ゲート電極１９ａの両側
面上にサイドウォール絶縁膜１８ａを形成し、ゲート電
極１９ｂの両側面上にサイドウォール絶縁膜１８ｂを形
成する。
レジストパターン（図示せず）をマスクとして、所定の
不純物を注入することによりｎ-拡散層８ａ、８ｂ、８
ｃ、８ｄをそれぞれ形成する。ゲート電極１９ａの両側
面上にサイドウォール絶縁膜１８ａを形成し、ゲート電
極１９ｂの両側面上にサイドウォール絶縁膜１８ｂを形
成する。
【００１５】そのゲート電極１９ｂ、サイドウォール絶
縁膜１８ｂおよび所定のフォトレジストパターン２００
をマスクとして、所定の不純物を注入することにより、
ｎ+拡散層９ａ、９ｂ、９ｃ、９ｄをそれぞれ形成す
る。
縁膜１８ｂおよび所定のフォトレジストパターン２００
をマスクとして、所定の不純物を注入することにより、
ｎ+拡散層９ａ、９ｂ、９ｃ、９ｄをそれぞれ形成す
る。
【００１６】次に図１４を参照して、フォトレジストパ
ターン２００を除去して、窒素雰囲気中にて熱処理を施
す。次に図１５を参照して、ｎ-エピタキシャル層４の
上に、ｐ拡散層７の表面の一部およびｎ-拡散層１４の
表面を露出するフォトレジストパターン２０２を形成す
る。
ターン２００を除去して、窒素雰囲気中にて熱処理を施
す。次に図１５を参照して、ｎ-エピタキシャル層４の
上に、ｐ拡散層７の表面の一部およびｎ-拡散層１４の
表面を露出するフォトレジストパターン２０２を形成す
る。
【００１７】そのフォトレジストパターン２０２をマス
クとして、所定の不純物を注入することにより、ｐ拡散
層７の表面およびその近傍にｐ+拡散層１００を形成す
る。ｎ-拡散層１４にｐ+拡散層１０ｂ、１０ｃを形成す
る。その後、フォトレジストパターン２０２を除去す
る。
クとして、所定の不純物を注入することにより、ｐ拡散
層７の表面およびその近傍にｐ+拡散層１００を形成す
る。ｎ-拡散層１４にｐ+拡散層１０ｂ、１０ｃを形成す
る。その後、フォトレジストパターン２０２を除去す
る。
【００１８】これにより、ｎ-エピタキシャル層４をコ
レクタ領域とし、ｐ拡散層７およびｐ+拡散層１００を
ベース領域とし、ｎ-拡散層８ｂおよびｎ+拡散層９ｂを
エミッタ領域とするバイポーラトランジスタＴ１が形成
される。また、ｐ+拡散層１０ｂ、１０ｃをソース／ド
レイン領域とする、ｐチャネル型ＭＯＳトランジスタＴ
２が形成される。さらに、ｎ-拡散層８ｃ、８ｄおよび
ｎ+拡散層９ｃ、９ｄをソース／ドレイン領域とする、
ｎチャネル型ＭＯＳトランジスタＴ３が形成される。
レクタ領域とし、ｐ拡散層７およびｐ+拡散層１００を
ベース領域とし、ｎ-拡散層８ｂおよびｎ+拡散層９ｂを
エミッタ領域とするバイポーラトランジスタＴ１が形成
される。また、ｐ+拡散層１０ｂ、１０ｃをソース／ド
レイン領域とする、ｐチャネル型ＭＯＳトランジスタＴ
２が形成される。さらに、ｎ-拡散層８ｃ、８ｄおよび
ｎ+拡散層９ｃ、９ｄをソース／ドレイン領域とする、
ｎチャネル型ＭＯＳトランジスタＴ３が形成される。
【００１９】次に図１６を参照して、ｎ-エピタキシャ
ル層４上に、ＣＶＤ法等によりたとえばシリコン酸化膜
などからなる層間絶縁膜１１を形成する。その層間絶縁
膜１１上に、所定のフォトレジストパターン（図示せ
ず）を形成する。
ル層４上に、ＣＶＤ法等によりたとえばシリコン酸化膜
などからなる層間絶縁膜１１を形成する。その層間絶縁
膜１１上に、所定のフォトレジストパターン（図示せ
ず）を形成する。
【００２０】そのフォトレジストパターンをマスクとし
て、層間絶縁膜１１に異方性エッチングを施すことによ
り、コンタクトホール１２ａ、１２ｂ、１２ｃ、１２
ｄ、１２ｅ、１２ｆ、１２ｇをそれぞれ形成する。その
後、コンタクトホール１２ａから１２ｆに、それぞれ所
定の電極１３ａ〜１３ｇをそれぞれ形成する。
て、層間絶縁膜１１に異方性エッチングを施すことによ
り、コンタクトホール１２ａ、１２ｂ、１２ｃ、１２
ｄ、１２ｅ、１２ｆ、１２ｇをそれぞれ形成する。その
後、コンタクトホール１２ａから１２ｆに、それぞれ所
定の電極１３ａ〜１３ｇをそれぞれ形成する。
【００２１】以上の工程を経ることにより、バイポーラ
トランジスタＴ１とＭＯＳトランジスタＴ２、Ｔ３を備
えた半導体装置の主要部分が完成する。
トランジスタＴ１とＭＯＳトランジスタＴ２、Ｔ３を備
えた半導体装置の主要部分が完成する。
【００２２】
【発明が解決しようとする課題】しかしながら、上述し
た製造方法によって得られた半導体装置においては、以
下に説明するような問題点があった。上述した半導体装
置において、特にバイポーラトランジスタＴ１における
電流増幅率ｈFEのコレクタ電流依存性を評価したとこ
ろ、ウエハ面内において大きくばらついていることがわ
かった。このことについて説明する。
た製造方法によって得られた半導体装置においては、以
下に説明するような問題点があった。上述した半導体装
置において、特にバイポーラトランジスタＴ１における
電流増幅率ｈFEのコレクタ電流依存性を評価したとこ
ろ、ウエハ面内において大きくばらついていることがわ
かった。このことについて説明する。
【００２３】図１７（ｂ）〜（ｆ）は、図１７（ａ）に
示されたウエハ面内５ポイントにおけるバイポーラトラ
ンジスタの電流増幅率ｈFEをそれぞれ評価したグラフで
ある。これらのグラフに示されるように、ある特定のコ
レクタ電流に対する電流増幅率ｈFEの値が、ウエハ面内
で異なっており、ばらついていることがわかる。
示されたウエハ面内５ポイントにおけるバイポーラトラ
ンジスタの電流増幅率ｈFEをそれぞれ評価したグラフで
ある。これらのグラフに示されるように、ある特定のコ
レクタ電流に対する電流増幅率ｈFEの値が、ウエハ面内
で異なっており、ばらついていることがわかる。
【００２４】ところで、電流増幅率ｈFEはベース電流に
対するコレクタ電流の比（ＩC／ＩB）として定義され
る。そこで、このような電流増幅率ｈFEのばらつきの要
因を調べるために、コレクタ電流のベース・エミッタ間
電圧依存性とベース電流のベース・エミッタ間電圧依存
性をそれぞれ評価した。
対するコレクタ電流の比（ＩC／ＩB）として定義され
る。そこで、このような電流増幅率ｈFEのばらつきの要
因を調べるために、コレクタ電流のベース・エミッタ間
電圧依存性とベース電流のベース・エミッタ間電圧依存
性をそれぞれ評価した。
【００２５】図１８はその結果の一部であり、ウエハ面
内５点のうち、最も変化の大きいポイント５とポイント
３における結果を同じグラフ上にプロットしたものであ
る。図１８に示されるように、コレクタ電流のベース・
エミッタ間電圧依存性については、ほぼグラフが一致し
ており、コレクタ電流のウエハ面内におけるばらつきは
極めて小さいと考えられる。
内５点のうち、最も変化の大きいポイント５とポイント
３における結果を同じグラフ上にプロットしたものであ
る。図１８に示されるように、コレクタ電流のベース・
エミッタ間電圧依存性については、ほぼグラフが一致し
ており、コレクタ電流のウエハ面内におけるばらつきは
極めて小さいと考えられる。
【００２６】ところが、ベース電流のベース・エミッタ
間電圧依存性のグラフに注目すると、ポイント５におけ
るグラフとポイント３におけるグラフとは一致していな
いことがわかる。すなわち、ベース電流がウエハ面内に
おいてばらついていることがわかる。このように、ベー
ス電流がばらつく結果、電流増幅率ｈFEがばらついたと
考えられる。
間電圧依存性のグラフに注目すると、ポイント５におけ
るグラフとポイント３におけるグラフとは一致していな
いことがわかる。すなわち、ベース電流がウエハ面内に
おいてばらついていることがわかる。このように、ベー
ス電流がばらつく結果、電流増幅率ｈFEがばらついたと
考えられる。
【００２７】本発明は、上記問題点を解決するためにな
されたものであり、ベース電流のばらつきを抑えること
により電流増幅率のばらつきが低減されたトランジスタ
を備えた半導体装置を提供することを目的とする。
されたものであり、ベース電流のばらつきを抑えること
により電流増幅率のばらつきが低減されたトランジスタ
を備えた半導体装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】本発明に係る半導体装置
は、トランジスタを備えた半導体装置である。そのトラ
ンジスタは、第１導電型のコレクタ領域と、第２導電型
のベース領域と、第１導電型のエミッタ領域と、第２導
電型のベースコンタクト領域とを有している。コレクタ
領域は、半導体基板上に形成されている。ベース領域
は、コレクタ領域の表面およびその近傍に形成され、第
１不純物濃度を有している。エミッタ領域は、ベース領
域の表面およびその近傍に形成されている。ベースコン
タクト領域は、ベース領域の表面およびその近傍に形成
され、ベース領域とコンタクトをとるための第１不純物
濃度よりも高い第２不純物濃度を有している。そして、
トランジスタの電流増幅率の値のばらつきの範囲が所定
の範囲内に入るように、ベースコンタクト領域をエミッ
タ領域の側へ向かって延在させて、ベースコンタクト領
域とエミッタ領域とが所定の間隔に配置されている。
は、トランジスタを備えた半導体装置である。そのトラ
ンジスタは、第１導電型のコレクタ領域と、第２導電型
のベース領域と、第１導電型のエミッタ領域と、第２導
電型のベースコンタクト領域とを有している。コレクタ
領域は、半導体基板上に形成されている。ベース領域
は、コレクタ領域の表面およびその近傍に形成され、第
１不純物濃度を有している。エミッタ領域は、ベース領
域の表面およびその近傍に形成されている。ベースコン
タクト領域は、ベース領域の表面およびその近傍に形成
され、ベース領域とコンタクトをとるための第１不純物
濃度よりも高い第２不純物濃度を有している。そして、
トランジスタの電流増幅率の値のばらつきの範囲が所定
の範囲内に入るように、ベースコンタクト領域をエミッ
タ領域の側へ向かって延在させて、ベースコンタクト領
域とエミッタ領域とが所定の間隔に配置されている。
【００２９】この構造によれば、従来の半導体装置の場
合と比較すると、製造工程中に不純物が外方拡散して不
純物濃度が低下したベース領域の表面に形成される、比
較的不純物濃度の高いベースコンタクト領域がエミッタ
領域の側に向かって延在することで、ベース領域に十分
な不純物が供給されることになる。そして、そのベース
コンタクト領域とエミッタ領域とが所定の間隔に配置さ
れることで、ベース電流のばらつきが低減し、その結
果、トランジスタの電流増幅率の値のばらつきが所定の
範囲内に入るように低減する。
合と比較すると、製造工程中に不純物が外方拡散して不
純物濃度が低下したベース領域の表面に形成される、比
較的不純物濃度の高いベースコンタクト領域がエミッタ
領域の側に向かって延在することで、ベース領域に十分
な不純物が供給されることになる。そして、そのベース
コンタクト領域とエミッタ領域とが所定の間隔に配置さ
れることで、ベース電流のばらつきが低減し、その結
果、トランジスタの電流増幅率の値のばらつきが所定の
範囲内に入るように低減する。
【００３０】そのような電流増幅率の値のばらつきの範
囲としては、代表値としてウエハ面内５点における電流
増幅率の標準偏差の値が５％以下であることが望まし
い。
囲としては、代表値としてウエハ面内５点における電流
増幅率の標準偏差の値が５％以下であることが望まし
い。
【００３１】ウエハ面内５点における電流増幅率の標準
偏差の値が５％以下であれば、ウエハ面内に形成される
トランジスタの電流増幅率のばらつきが比較的小さいと
考えられる。
偏差の値が５％以下であれば、ウエハ面内に形成される
トランジスタの電流増幅率のばらつきが比較的小さいと
考えられる。
【００３２】さらに、ベースコンタクト領域とエミッタ
領域との所定の間隔は、０．２μｍ以上０．５μｍ以下
であることが望ましい。
領域との所定の間隔は、０．２μｍ以上０．５μｍ以下
であることが望ましい。
【００３３】この間隔が０．２μｍより短い場合、およ
び０．５μｍよりも長い場合には、電流増幅率の標準偏
差の値が５％を超えてしまう。したがって、この間隔
は、０．２μｍ以上０．５μｍ以下であることが好まし
い。
び０．５μｍよりも長い場合には、電流増幅率の標準偏
差の値が５％を超えてしまう。したがって、この間隔
は、０．２μｍ以上０．５μｍ以下であることが好まし
い。
【００３４】また、ベースコンタクト領域はエミッタ領
域と所定の間隔をもって、ベース領域の表面において、
そのエミッタ領域を取囲むように形成されているのが好
ましい。
域と所定の間隔をもって、ベース領域の表面において、
そのエミッタ領域を取囲むように形成されているのが好
ましい。
【００３５】この場合には、ベース領域およびエミッタ
領域を流れる電子またはホールの流れに偏りがなくな
り、トランジスタの動作が安定する。
領域を流れる電子またはホールの流れに偏りがなくな
り、トランジスタの動作が安定する。
【００３６】
【発明の実施の形態】本発明の実施の形態に係る半導体
装置について図を用いて説明する。まず、バイポーラト
ランジスタの部分の構造について説明する。図１を参照
して、ｐ型シリコン基板１上に、不純物濃度〜１０15ａ
ｔｏｍｓ／ｃｍ3のｎ-エピタキシャル層４が形成されて
いる。そのｎ-エピタキシャル層４とｐ型シリコン基板
１との界面近傍には、不純物濃度〜１０21ａｔｏｍｓ／
ｃｍ3のｎ+拡散層２ａが形成されている。
装置について図を用いて説明する。まず、バイポーラト
ランジスタの部分の構造について説明する。図１を参照
して、ｐ型シリコン基板１上に、不純物濃度〜１０15ａ
ｔｏｍｓ／ｃｍ3のｎ-エピタキシャル層４が形成されて
いる。そのｎ-エピタキシャル層４とｐ型シリコン基板
１との界面近傍には、不純物濃度〜１０21ａｔｏｍｓ／
ｃｍ3のｎ+拡散層２ａが形成されている。
【００３７】また、ｎ-エピタキシャル層４には、他の
素子と電気的に絶縁するための不純物濃度〜１０18ａｔ
ｏｍｓ／ｃｍ3のｐ+拡散層５ａ、３が形成されている。
さらに、ｎ-エピタキシャル層４の表面には、他の素子
形成領域と電気的に絶縁するためのＬＯＣＯＳ酸化膜６
が所定の領域に形成されている。そのＬＯＣＯＳ酸化膜
６によって覆われていないｎ-エピタキシャル層４の表
面およびその近傍には、不純物濃度〜１０16ａｔｏｍｓ
／ｃｍ3のｐ拡散層７が形成されている。
素子と電気的に絶縁するための不純物濃度〜１０18ａｔ
ｏｍｓ／ｃｍ3のｐ+拡散層５ａ、３が形成されている。
さらに、ｎ-エピタキシャル層４の表面には、他の素子
形成領域と電気的に絶縁するためのＬＯＣＯＳ酸化膜６
が所定の領域に形成されている。そのＬＯＣＯＳ酸化膜
６によって覆われていないｎ-エピタキシャル層４の表
面およびその近傍には、不純物濃度〜１０16ａｔｏｍｓ
／ｃｍ3のｐ拡散層７が形成されている。
【００３８】そのｐ拡散層７の表面およびその近傍に
は、不純物濃度〜１０16ａｔｏｍｓ／ｃｍ3のｎ-拡散層
８ｂおよび不純物濃度〜１０21ａｔｏｍｓ／ｃｍ3のｎ+
拡散層９ｂが形成されている。また、ｐ拡散層７の表面
およびその近傍には、ｐ拡散層７と電気的にコンタクト
をとるための不純物濃度〜１０20ａｔｏｍｓ／ｃｍ3の
ｐ+拡散層１０ａが形成されている。
は、不純物濃度〜１０16ａｔｏｍｓ／ｃｍ3のｎ-拡散層
８ｂおよび不純物濃度〜１０21ａｔｏｍｓ／ｃｍ3のｎ+
拡散層９ｂが形成されている。また、ｐ拡散層７の表面
およびその近傍には、ｐ拡散層７と電気的にコンタクト
をとるための不純物濃度〜１０20ａｔｏｍｓ／ｃｍ3の
ｐ+拡散層１０ａが形成されている。
【００３９】ｎ-エピタキシャル層４の表面およびその
近傍に、ｎ-拡散層８ａ、ｎ+拡散層９ａが形成されてい
る。ＬＯＣＯＳ酸化膜６を覆うように、ｎ+エピタキシ
ャル層４上にシリコン酸化膜などの層間絶縁膜１１が形
成されている。その層間絶縁膜１１に、ｎ+拡散層９ａ
の表面を露出するコンタクトホール１２ａが形成されて
いる。また、ｐ+拡散層１０ａの表面を露出するコンタ
クトホール１２ｂが形成されている。さらに、ｎ+拡散
層９ｂの表面を露出するコンタクトホール１２ｃが形成
されている。
近傍に、ｎ-拡散層８ａ、ｎ+拡散層９ａが形成されてい
る。ＬＯＣＯＳ酸化膜６を覆うように、ｎ+エピタキシ
ャル層４上にシリコン酸化膜などの層間絶縁膜１１が形
成されている。その層間絶縁膜１１に、ｎ+拡散層９ａ
の表面を露出するコンタクトホール１２ａが形成されて
いる。また、ｐ+拡散層１０ａの表面を露出するコンタ
クトホール１２ｂが形成されている。さらに、ｎ+拡散
層９ｂの表面を露出するコンタクトホール１２ｃが形成
されている。
【００４０】コンタクトホール１２ａには、ｎ+拡散層
９ａに電気的に接続されるコレクタ電極１３ａが形成さ
れている。コンタクトホール１２ｂには、ｐ+拡散層１
０ａに電気的に接続されるベース電極１３ｂが形成され
ている。コンタクトホール１２ｃには、ｎ+拡散層９ｂ
に電気的に接続されるエミッタ電極１３ｃが形成されて
いる。
９ａに電気的に接続されるコレクタ電極１３ａが形成さ
れている。コンタクトホール１２ｂには、ｐ+拡散層１
０ａに電気的に接続されるベース電極１３ｂが形成され
ている。コンタクトホール１２ｃには、ｎ+拡散層９ｂ
に電気的に接続されるエミッタ電極１３ｃが形成されて
いる。
【００４１】上述した構造において、ｎ-エピタキシャ
ル層４は、バイポーラトランジスタにおけるコレクタ領
域をなし、ｐ拡散層７およびｐ+拡散層１０ａはベース
領域をなし、ｎ-拡散層８ｂおよびｎ+拡散層９ｂはエミ
ッタ領域をなしている。
ル層４は、バイポーラトランジスタにおけるコレクタ領
域をなし、ｐ拡散層７およびｐ+拡散層１０ａはベース
領域をなし、ｎ-拡散層８ｂおよびｎ+拡散層９ｂはエミ
ッタ領域をなしている。
【００４２】このバイポーラトランジスタでは、特にベ
ース領域とコンタクトをとるためのベースコンタクト領
域として形成されるｐ+拡散層１０ａが、エミッタ領域
としてのｎ-拡散層８ｂおよびｎ+拡散層９ｂの側に延在
し、ｐ+拡散層１０ａとエミッタ領域とが所定の間隔ａ
になるように配置されている。
ース領域とコンタクトをとるためのベースコンタクト領
域として形成されるｐ+拡散層１０ａが、エミッタ領域
としてのｎ-拡散層８ｂおよびｎ+拡散層９ｂの側に延在
し、ｐ+拡散層１０ａとエミッタ領域とが所定の間隔ａ
になるように配置されている。
【００４３】この所定の間隔ａとしては、後述するよう
に、０．２μｍ以上０．５μｍ以下であることが好まし
い。これにより、バイポーラトランジスタにおけるベー
ス電流のばらつきが低減する結果、電流増幅率のばらつ
きが大幅に低減する。
に、０．２μｍ以上０．５μｍ以下であることが好まし
い。これにより、バイポーラトランジスタにおけるベー
ス電流のばらつきが低減する結果、電流増幅率のばらつ
きが大幅に低減する。
【００４４】なお、このｐ+拡散層１０ａとしては、図
２に示すように、ｎ-拡散層８ｂおよびｎ+拡散層９ｂ
を、主表面およびその近傍において所定の間隔ａをもっ
て取囲むように形成されていることが望ましい。
２に示すように、ｎ-拡散層８ｂおよびｎ+拡散層９ｂ
を、主表面およびその近傍において所定の間隔ａをもっ
て取囲むように形成されていることが望ましい。
【００４５】ｐ+拡散層１０ａがｎ-拡散層８ｂおよびｎ
+拡散層９ｂを、主表面およびその近傍において取囲む
ように配置されていることで、電子およびホールの流れ
に偏りがなくなり、バイポーラトランジスタの動作がよ
り安定する。
+拡散層９ｂを、主表面およびその近傍において取囲む
ように配置されていることで、電子およびホールの流れ
に偏りがなくなり、バイポーラトランジスタの動作がよ
り安定する。
【００４６】次に、上述したバイポーラトランジスタを
備えた半導体装置の製造方法について、ＭＯＳトランジ
スタの製造方法も含めて説明する。
備えた半導体装置の製造方法について、ＭＯＳトランジ
スタの製造方法も含めて説明する。
【００４７】まず図３を参照して、ｐ型シリコン基板１
の表面を酸化することにより、シリコン酸化膜（図示せ
ず）を形成する。そのシリコン酸化膜に所定の写真製版
および加工を施すことにより、ｐ型シリコン基板１の表
面を露出する。露出したｐ型シリコン基板１にアンチモ
ンを注入して、温度約１２４０℃のもとで熱処理を施す
ことにより、ｎ+拡散層２ａ、２ｂを形成する。その
後、ｐ型シリコン基板１の上に形成されているシリコン
酸化膜を除去する。
の表面を酸化することにより、シリコン酸化膜（図示せ
ず）を形成する。そのシリコン酸化膜に所定の写真製版
および加工を施すことにより、ｐ型シリコン基板１の表
面を露出する。露出したｐ型シリコン基板１にアンチモ
ンを注入して、温度約１２４０℃のもとで熱処理を施す
ことにより、ｎ+拡散層２ａ、２ｂを形成する。その
後、ｐ型シリコン基板１の上に形成されているシリコン
酸化膜を除去する。
【００４８】次に、ＣＶＤ法等により、ｐ型シリコン基
板１上に膜厚約数１０ｎｍのシリコン酸化膜（図示せ
ず）を形成する。そのシリコン酸化膜に所定の写真製版
および加工を施すことにより、ｐ型シリコン基板１の表
面を露出する。露出したｐ型シリコン基板１にボロンを
注入して、温度約１１００℃のもとで熱処理を施すこと
により、ｐ+拡散層３を形成する。その後、ｐ型シリコ
ン基板１の上に形成されているシリコン酸化膜を除去す
る。
板１上に膜厚約数１０ｎｍのシリコン酸化膜（図示せ
ず）を形成する。そのシリコン酸化膜に所定の写真製版
および加工を施すことにより、ｐ型シリコン基板１の表
面を露出する。露出したｐ型シリコン基板１にボロンを
注入して、温度約１１００℃のもとで熱処理を施すこと
により、ｐ+拡散層３を形成する。その後、ｐ型シリコ
ン基板１の上に形成されているシリコン酸化膜を除去す
る。
【００４９】次に、ｎ+拡散層２ａ、２ｂおよびｐ+拡散
層３が形成されたｐ型シリコン基板１上に、エピタキシ
ャル成長法によりシリコンのエピタキシャル層４を形成
する。このとき、エピタキシャル成長は温度約１１５０
℃のもとで行なわれるため、ｐ型シリコン基板１に形成
されたｎ+拡散層２ａ、２ｂおよびｐ+拡散層３に含まれ
る不純物が、エピタキシャル層４の成長とともにエピタ
キシャル層４の側に熱拡散して、図３に示されるような
構造になる。
層３が形成されたｐ型シリコン基板１上に、エピタキシ
ャル成長法によりシリコンのエピタキシャル層４を形成
する。このとき、エピタキシャル成長は温度約１１５０
℃のもとで行なわれるため、ｐ型シリコン基板１に形成
されたｎ+拡散層２ａ、２ｂおよびｐ+拡散層３に含まれ
る不純物が、エピタキシャル層４の成長とともにエピタ
キシャル層４の側に熱拡散して、図３に示されるような
構造になる。
【００５０】次に図４を参照して、ｎ-エピタキシャル
層４上に、ＣＶＤ法等により厚さ約数１０ｎｍのシリコ
ン酸化膜（図示せず）を形成する。そのシリコン酸化膜
上にＣＶＤ法等によりシリコン窒化膜（図示せず）を形
成する。そのシリコン窒化膜に所定の写真製版および加
工を施すことにより、シリコン酸化膜の表面を露出す
る。
層４上に、ＣＶＤ法等により厚さ約数１０ｎｍのシリコ
ン酸化膜（図示せず）を形成する。そのシリコン酸化膜
上にＣＶＤ法等によりシリコン窒化膜（図示せず）を形
成する。そのシリコン窒化膜に所定の写真製版および加
工を施すことにより、シリコン酸化膜の表面を露出す
る。
【００５１】露出したシリコン酸化膜を介してｎ-エピ
タキシャル層４にリンを注入し、温度約９５０℃のもと
で熱酸化処理を施すことにより、ｐチャネル型ＭＯＳト
ランジスタを形成するためのｎ-拡散層１４を形成す
る。
タキシャル層４にリンを注入し、温度約９５０℃のもと
で熱酸化処理を施すことにより、ｐチャネル型ＭＯＳト
ランジスタを形成するためのｎ-拡散層１４を形成す
る。
【００５２】その後、シリコン窒化膜を除去する。シリ
コン窒化膜を除去することで露出したシリコン酸化膜上
に所定の写真製版を施してフォトレジストパターン（図
示せず）を形成する。そのフォトレジストパターンをマ
スクとして、ｎ-エピタキシャル層４の所定の領域にボ
ロンを注入する。温度約１１８０℃のもとで熱処理を施
すことにより、ｎチャネル型ＭＯＳトランジスタを形成
するためのｐ+拡散層５ｂと、素子分離のためのｐ+拡散
層５ａを形成する。
コン窒化膜を除去することで露出したシリコン酸化膜上
に所定の写真製版を施してフォトレジストパターン（図
示せず）を形成する。そのフォトレジストパターンをマ
スクとして、ｎ-エピタキシャル層４の所定の領域にボ
ロンを注入する。温度約１１８０℃のもとで熱処理を施
すことにより、ｎチャネル型ＭＯＳトランジスタを形成
するためのｐ+拡散層５ｂと、素子分離のためのｐ+拡散
層５ａを形成する。
【００５３】次に、露出しているシリコン酸化膜を除去
することにより、ｎ-拡散層１４、ｐ+拡散層５ａ、５ｂ
およびｎ-エピタキシャル層４の表面を露出する。露出
した表面上に膜厚約数１０ｎｍのシリコン酸化膜（図示
せず）を形成する。そのシリコン酸化膜上にシリコン窒
化膜（図示せず）を形成する。そのシリコン窒化膜の所
定の領域を除去して熱処理を施すことにより、ＬＯＣＯ
Ｓ酸化膜６を形成する。その後、シリコン酸化膜および
シリコン窒化膜を除去して、ｐ+拡散層５ａ、５ｂ、ｎ-
拡散層１４、ｐ拡散層７およびｎ-エピタキシャル層４
の表面を露出する。このとき、同時にＬＯＣＯＳ酸化膜
６の表面も約数１０ｎｍ除去される。
することにより、ｎ-拡散層１４、ｐ+拡散層５ａ、５ｂ
およびｎ-エピタキシャル層４の表面を露出する。露出
した表面上に膜厚約数１０ｎｍのシリコン酸化膜（図示
せず）を形成する。そのシリコン酸化膜上にシリコン窒
化膜（図示せず）を形成する。そのシリコン窒化膜の所
定の領域を除去して熱処理を施すことにより、ＬＯＣＯ
Ｓ酸化膜６を形成する。その後、シリコン酸化膜および
シリコン窒化膜を除去して、ｐ+拡散層５ａ、５ｂ、ｎ-
拡散層１４、ｐ拡散層７およびｎ-エピタキシャル層４
の表面を露出する。このとき、同時にＬＯＣＯＳ酸化膜
６の表面も約数１０ｎｍ除去される。
【００５４】次に、熱酸化処理を施すことにより、露出
したｐ+拡散層５ｂおよびｎ-拡散層１４の表面に、ゲー
ト絶縁膜となる膜厚約１０〜５０ｎｍのシリコン酸化膜
１５１を形成するとともに、ｐ拡散層７およびｎ-エピ
タキシャル層４の表面にシリコン酸化膜１５２を形成す
る。
したｐ+拡散層５ｂおよびｎ-拡散層１４の表面に、ゲー
ト絶縁膜となる膜厚約１０〜５０ｎｍのシリコン酸化膜
１５１を形成するとともに、ｐ拡散層７およびｎ-エピ
タキシャル層４の表面にシリコン酸化膜１５２を形成す
る。
【００５５】そのシリコン酸化膜１５１、１５２を覆う
ように、ＣＶＤ法等によりポリシリコン膜（図示せず）
を形成する。そのポリシリコン膜上にスパッタ法等によ
りタングステンシリサイド膜（図示せず）を形成する。
そのタングステンシリサイド膜およびポリシリコン膜に
所定の写真製版および加工を施すことにより、ポリシリ
コン膜１６ａとタングステンシリサイド膜１７ａとから
なるｐチャネル型ＭＯＳトランジスタのゲート電極１９
ａを形成するとともに、ポリシリコン膜１６ｂとタング
ステンシリサイド膜１７ｂとからなるｎチャネル型ＭＯ
Ｓトランジスタのゲート電極１９ｂを形成する。
ように、ＣＶＤ法等によりポリシリコン膜（図示せず）
を形成する。そのポリシリコン膜上にスパッタ法等によ
りタングステンシリサイド膜（図示せず）を形成する。
そのタングステンシリサイド膜およびポリシリコン膜に
所定の写真製版および加工を施すことにより、ポリシリ
コン膜１６ａとタングステンシリサイド膜１７ａとから
なるｐチャネル型ＭＯＳトランジスタのゲート電極１９
ａを形成するとともに、ポリシリコン膜１６ｂとタング
ステンシリサイド膜１７ｂとからなるｎチャネル型ＭＯ
Ｓトランジスタのゲート電極１９ｂを形成する。
【００５６】次に、露出したシリコン酸化膜１５２の上
に所定の写真製版を施してフォトレジストパターン（図
示せず）を形成する。そのフォトレジストパターンをマ
スクとして、ｎ-エピタキシャル層４の所定の領域にボ
ロンを注入することにより、バイポーラトランジスタの
ベース領域となるｐ拡散層７を形成する。
に所定の写真製版を施してフォトレジストパターン（図
示せず）を形成する。そのフォトレジストパターンをマ
スクとして、ｎ-エピタキシャル層４の所定の領域にボ
ロンを注入することにより、バイポーラトランジスタの
ベース領域となるｐ拡散層７を形成する。
【００５７】次に、ｐ+拡散層５ｂ、ｐ拡散層７の一部
およびｎ-エピタキシャル層４の一部の表面を露出する
フォトレジストパターン１９９を形成する。そのフォト
レジストパターン１９９をマスクとして、リンを斜めイ
オン回転注入法（注入角度約４５度）で注入することに
より、ｐ+拡散層５ｂにｎ-拡散層８ｃ、８ｄを形成し、
ｐ拡散層７の表面およびその近傍にｎ-拡散層８ｂを形
成し、ｎ-エピタキシャル層４の表面およびその近傍に
ｎ-拡散層８ａを形成する。
およびｎ-エピタキシャル層４の一部の表面を露出する
フォトレジストパターン１９９を形成する。そのフォト
レジストパターン１９９をマスクとして、リンを斜めイ
オン回転注入法（注入角度約４５度）で注入することに
より、ｐ+拡散層５ｂにｎ-拡散層８ｃ、８ｄを形成し、
ｐ拡散層７の表面およびその近傍にｎ-拡散層８ｂを形
成し、ｎ-エピタキシャル層４の表面およびその近傍に
ｎ-拡散層８ａを形成する。
【００５８】次に図５を参照して、ゲート電極１９ａ、
１９ｂを覆うように、ＣＶＤ法等によりシリコン酸化
（図示せず）を形成する。そのシリコン酸化膜に異方性
エッチングを施すことにより、ゲート電極１９ａ、１９
ｂの側面上にサイドウォール絶縁膜１８ａ、１８ｂをそ
れぞれ形成する。
１９ｂを覆うように、ＣＶＤ法等によりシリコン酸化
（図示せず）を形成する。そのシリコン酸化膜に異方性
エッチングを施すことにより、ゲート電極１９ａ、１９
ｂの側面上にサイドウォール絶縁膜１８ａ、１８ｂをそ
れぞれ形成する。
【００５９】次に、ｎ-拡散層８ｂの一部およびｎ-拡散
層８ｃ、８ｄの表面を露出するフォトレジストパターン
２００を形成する。そのフォトレジストパターン２００
をマスクとして砒素を注入することにより、ｎ-拡散層
８ａにｎ+拡散層９ａを形成し、ｎ-拡散層８ｂにｎ+拡
散層９ｂを形成し、ｎ-拡散層８ｃ、８ｄに、ｎ+拡散層
９ｃ、９ｄを形成する。その後、フォトレジストパター
ン２００を除去して、窒素雰囲気および温度約９００℃
のもとで熱処理を施す。これにより、ｎ-拡散層８ｃ、
８ｄおよびｎ+拡散層９ｃ、９ｄはｎチャネル型ＭＯＳ
トランジスタのソース／ドレイン領域となる。ｎ-拡散
層８ｂおよびｎ+拡散層９ｂは、バイポーラトランジス
タのエミッタ領域となる。ｎ-拡散層８ａおよびｎ+拡散
層９ａは、コレクタ領域としてのｎ-エピタキシャル層
４とコンタクトをとるためのコレクタコンタクト領域と
なる。また、この熱処理の際に、特にｐ拡散層７の表面
からボロンが外方拡散する。
層８ｃ、８ｄの表面を露出するフォトレジストパターン
２００を形成する。そのフォトレジストパターン２００
をマスクとして砒素を注入することにより、ｎ-拡散層
８ａにｎ+拡散層９ａを形成し、ｎ-拡散層８ｂにｎ+拡
散層９ｂを形成し、ｎ-拡散層８ｃ、８ｄに、ｎ+拡散層
９ｃ、９ｄを形成する。その後、フォトレジストパター
ン２００を除去して、窒素雰囲気および温度約９００℃
のもとで熱処理を施す。これにより、ｎ-拡散層８ｃ、
８ｄおよびｎ+拡散層９ｃ、９ｄはｎチャネル型ＭＯＳ
トランジスタのソース／ドレイン領域となる。ｎ-拡散
層８ｂおよびｎ+拡散層９ｂは、バイポーラトランジス
タのエミッタ領域となる。ｎ-拡散層８ａおよびｎ+拡散
層９ａは、コレクタ領域としてのｎ-エピタキシャル層
４とコンタクトをとるためのコレクタコンタクト領域と
なる。また、この熱処理の際に、特にｐ拡散層７の表面
からボロンが外方拡散する。
【００６０】次に図６を参照して、ｎ-拡散層１４、ｐ
拡散層７の一部の表面を露出するフォトレジストパター
ン２０２を形成する。そのフォトレジストパターン２０
２をマスクとして、二フッ化ボロン（ＢＦ2）を注入す
ることにより、ｎ-拡散層１４にｐ+拡散層１０ｂ、１０
ｃを形成し、ｐ拡散層７の表面およびその近傍にベース
コンタクト領域としてのｐ+拡散層１０ａを形成する。
ｐ+拡散層１０ｂ、１０ｃは、ｐチャネル型ＭＯＳトラ
ンジスタのソース／ドレイン領域となる。また、ベース
コンタクト領域としてのｐ+拡散層１０ａは、エミッタ
領域としてのｎ-拡散層８ｂおよびｎ+拡散層９ｂと所定
の間隔になるように形成される。その後、フォトレジス
トパターン２０２を除去する。
拡散層７の一部の表面を露出するフォトレジストパター
ン２０２を形成する。そのフォトレジストパターン２０
２をマスクとして、二フッ化ボロン（ＢＦ2）を注入す
ることにより、ｎ-拡散層１４にｐ+拡散層１０ｂ、１０
ｃを形成し、ｐ拡散層７の表面およびその近傍にベース
コンタクト領域としてのｐ+拡散層１０ａを形成する。
ｐ+拡散層１０ｂ、１０ｃは、ｐチャネル型ＭＯＳトラ
ンジスタのソース／ドレイン領域となる。また、ベース
コンタクト領域としてのｐ+拡散層１０ａは、エミッタ
領域としてのｎ-拡散層８ｂおよびｎ+拡散層９ｂと所定
の間隔になるように形成される。その後、フォトレジス
トパターン２０２を除去する。
【００６１】これにより、ｎ-エピタキシャル層４をコ
レクタ領域とし、ｐ拡散層７およびｐ+拡散層１０ａを
ベース領域とし、ｎ-拡散層８ｂおよびｎ+拡散層９ｂを
エミッタ領域とするバイポーラトランジスタＴ１が形成
される。また、ｐ+拡散層１０ｂ、１０ｃをソース／ド
レイン領域とする、ｐチャネル型ＭＯＳトランジスタＴ
２が形成される。さらに、ｎ-拡散層８ｃ、８ｄおよび
ｎ+拡散層９ｃ、９ｄをソース／ドレイン領域とする、
ｎチャネル型ＭＯＳトランジスタＴ３が形成される。
レクタ領域とし、ｐ拡散層７およびｐ+拡散層１０ａを
ベース領域とし、ｎ-拡散層８ｂおよびｎ+拡散層９ｂを
エミッタ領域とするバイポーラトランジスタＴ１が形成
される。また、ｐ+拡散層１０ｂ、１０ｃをソース／ド
レイン領域とする、ｐチャネル型ＭＯＳトランジスタＴ
２が形成される。さらに、ｎ-拡散層８ｃ、８ｄおよび
ｎ+拡散層９ｃ、９ｄをソース／ドレイン領域とする、
ｎチャネル型ＭＯＳトランジスタＴ３が形成される。
【００６２】次に図７を参照して、ゲート電極およびＬ
ＯＣＯＳ酸化膜７を覆うように、ＣＶＤ法等によりシリ
コン酸化膜などからなる層間絶縁膜１１を形成する。そ
の層間絶縁膜１１上に所定のフォトレジストパターン
（図示せず）を形成する。そのフォトレジストパターン
をマスクとして層間絶縁膜１１に異方性エッチングを施
すことにより、ｎ+拡散層９ａの表面を露出するコンタ
クトホール１２ａを形成する。ｐ+拡散層１０ａの表面
を露出するコンタクトホール１２ｂを形成する。ｎ+拡
散層９ｂの表面を露出するコンタクトホール１２ｃを形
成する。ｐ+拡散層１０ｂ、１０ｃの表面をそれぞれ露
出するコンタクトホール１２ｄ、１２ｅを形成する。ｎ
+拡散層９ｃ、９ｄの表面をそれぞれ露出するコンタク
トホール１２ｆ、１２ｇを形成する。
ＯＣＯＳ酸化膜７を覆うように、ＣＶＤ法等によりシリ
コン酸化膜などからなる層間絶縁膜１１を形成する。そ
の層間絶縁膜１１上に所定のフォトレジストパターン
（図示せず）を形成する。そのフォトレジストパターン
をマスクとして層間絶縁膜１１に異方性エッチングを施
すことにより、ｎ+拡散層９ａの表面を露出するコンタ
クトホール１２ａを形成する。ｐ+拡散層１０ａの表面
を露出するコンタクトホール１２ｂを形成する。ｎ+拡
散層９ｂの表面を露出するコンタクトホール１２ｃを形
成する。ｐ+拡散層１０ｂ、１０ｃの表面をそれぞれ露
出するコンタクトホール１２ｄ、１２ｅを形成する。ｎ
+拡散層９ｃ、９ｄの表面をそれぞれ露出するコンタク
トホール１２ｆ、１２ｇを形成する。
【００６３】コンタクトホール１２ａに、コレクタ電極
１３ａを形成する。コンタクトホール１２ｂにベース電
極１３ｂを形成する。コンタクトホール１２ｃにエミッ
タ電極１３ｃを形成する。コンタクトホール１２ｄ、１
２ｅに、ソース／ドレイン電極１３ｄ、１３ｅをそれぞ
れ形成する。コンタクトホール１２ｆ、１２ｇにソース
／ドレイン電極１３ｆ、１３ｇをそれぞれ形成する。
１３ａを形成する。コンタクトホール１２ｂにベース電
極１３ｂを形成する。コンタクトホール１２ｃにエミッ
タ電極１３ｃを形成する。コンタクトホール１２ｄ、１
２ｅに、ソース／ドレイン電極１３ｄ、１３ｅをそれぞ
れ形成する。コンタクトホール１２ｆ、１２ｇにソース
／ドレイン電極１３ｆ、１３ｇをそれぞれ形成する。
【００６４】以上により、バイポーラトランジスタとＭ
ＯＳトランジスタを備えた半導体装置の主要部分が完成
する。
ＯＳトランジスタを備えた半導体装置の主要部分が完成
する。
【００６５】上述した半導体装置では、ベースコンタク
ト領域としてのｐ+拡散層１０ａをエミッタ領域として
のｎ-拡散層８ｂおよびｎ+拡散層９ｂの側に延在させ
て、ｐ +拡散層１０ａとエミッタ領域とが所定の間隔に
なるように配置されている。
ト領域としてのｐ+拡散層１０ａをエミッタ領域として
のｎ-拡散層８ｂおよびｎ+拡散層９ｂの側に延在させ
て、ｐ +拡散層１０ａとエミッタ領域とが所定の間隔に
なるように配置されている。
【００６６】そこで、ｐ+拡散層１０ａとｎ-拡散層８ｂ
およびｎ+拡散層９ｂとの間隔に対するバイポーラトラ
ンジスタの電流増幅率のウエハ面内ばらつきを評価し
た。その結果を図８に示す。図８において、測定箇所の
数字は、図１７（ａ）に示されたウエハ面内の測定ポイ
ントに対応している。また、リファレンスとして、従来
の半導体装置における電流増幅率の測定結果もグラフ右
端に示した。
およびｎ+拡散層９ｂとの間隔に対するバイポーラトラ
ンジスタの電流増幅率のウエハ面内ばらつきを評価し
た。その結果を図８に示す。図８において、測定箇所の
数字は、図１７（ａ）に示されたウエハ面内の測定ポイ
ントに対応している。また、リファレンスとして、従来
の半導体装置における電流増幅率の測定結果もグラフ右
端に示した。
【００６７】このグラフに示されるように、ウエハ面内
における電流増幅率のばらつきは間隔ａに大きく依存し
ていることがわかる。さらに、得られた電流増幅率の値
とその標準偏差値を図９に示す。図８および図９より、
電流増幅率の標準偏差（σ）の値を５％以下にするため
には、間隔ａを０．２μｍ以上０．５μｍ以下にするこ
とが望ましいことが判明した。
における電流増幅率のばらつきは間隔ａに大きく依存し
ていることがわかる。さらに、得られた電流増幅率の値
とその標準偏差値を図９に示す。図８および図９より、
電流増幅率の標準偏差（σ）の値を５％以下にするため
には、間隔ａを０．２μｍ以上０．５μｍ以下にするこ
とが望ましいことが判明した。
【００６８】なお、この結果はコレクタ電流が５０μＡ
の場合のものであるが、これ以外のコレクタ電流の場合
にも同様の傾向を示した。
の場合のものであるが、これ以外のコレクタ電流の場合
にも同様の傾向を示した。
【００６９】上記結果について、従来の半導体装置と比
較して説明する。従来の半導体装置における電流増幅率
のばらつきは、ベース電流のばらつきによるものと考え
られることを従来の技術の項において述べた。
較して説明する。従来の半導体装置における電流増幅率
のばらつきは、ベース電流のばらつきによるものと考え
られることを従来の技術の項において述べた。
【００７０】バイポーラトランジスタにおける電流成分
には、図１０に示すように、ベース領域への電子の注入
成分(成分１)、エミッタ領域への正孔の注入成分Ｉ
diff,E(成分２)、エミッタ空乏層内における再結合成分
Ｉrec(成分３)、ベース領域内における再結合成分αT
(成分４)およびベース領域表面における再結合成分Ｉ
sur(成分５)がある。
には、図１０に示すように、ベース領域への電子の注入
成分(成分１)、エミッタ領域への正孔の注入成分Ｉ
diff,E(成分２)、エミッタ空乏層内における再結合成分
Ｉrec(成分３)、ベース領域内における再結合成分αT
(成分４)およびベース領域表面における再結合成分Ｉ
sur(成分５)がある。
【００７１】これらの成分のうち、ベース電流は、成分
２、成分３、成分４および成分５を合わせた量である。
各成分を近似式で表すと次のようになる。
２、成分３、成分４および成分５を合わせた量である。
各成分を近似式で表すと次のようになる。
【００７２】Ｉdiff,E≒ｑＤpE・ｎi 2／（ＮDE・ＷE）
・ｅｘｐ（ｑＶEB／ｋＴ） Ｉrec≒１／２・ｑ・（ｎi／τ0）・ＷEB・ｅｘｐ（ｑ
ＶEB／ｋＴ） αT≒１−１／２・（ＷB／ＬnB）2 Ｉsur≒ｑＳn・（ｎi 2／ＮAB）・ｅｘｐ（ｑＶEB／ｋ
Ｔ）・ＡS ここで、ＤpE：エミッタ領域内のホールの拡散定数、Ｎ
DE：エミッタ領域内の不純物濃度、ＮAB：ベース領域内
の不純物濃度、Ｓn：電子の表面再結合速度、ＡS：実効
的な再結合面積、ＬnB：ベース領域内の電子の拡散長、
ＷE：エミッタ幅、ＷB：ベース幅、ＷEB：エミッタ〜ベ
ース間の空乏層幅、τ0：逆バイアス空乏層内の実効寿
命、である。
・ｅｘｐ（ｑＶEB／ｋＴ） Ｉrec≒１／２・ｑ・（ｎi／τ0）・ＷEB・ｅｘｐ（ｑ
ＶEB／ｋＴ） αT≒１−１／２・（ＷB／ＬnB）2 Ｉsur≒ｑＳn・（ｎi 2／ＮAB）・ｅｘｐ（ｑＶEB／ｋ
Ｔ）・ＡS ここで、ＤpE：エミッタ領域内のホールの拡散定数、Ｎ
DE：エミッタ領域内の不純物濃度、ＮAB：ベース領域内
の不純物濃度、Ｓn：電子の表面再結合速度、ＡS：実効
的な再結合面積、ＬnB：ベース領域内の電子の拡散長、
ＷE：エミッタ幅、ＷB：ベース幅、ＷEB：エミッタ〜ベ
ース間の空乏層幅、τ0：逆バイアス空乏層内の実効寿
命、である。
【００７３】実際のバイポーラトランジスタにおいて
は、結果的にベース領域表面における再結合成分Ｉ
sur(成分５)を無視することができる。これにより、図
１１に示すように、ベース電流は、成分２、成分３およ
び成分４を合わせた量になる。
は、結果的にベース領域表面における再結合成分Ｉ
sur(成分５)を無視することができる。これにより、図
１１に示すように、ベース電流は、成分２、成分３およ
び成分４を合わせた量になる。
【００７４】このとき、電流増幅率ｈFEは次の式で表さ
れる。 １／ｈFE≒１／２・（ＷB／ＬnB）2＋ＮAB・ＷB・ＤpE
／（ＤnB・ＮDE・ＷE）＋ＮAB・ＷB・ＷEB／（２・ＤnB
・τ0・ｎi・ｅｘｐ（ｑＶEB／ｋＴ）） なお、ＤnB：ベース領域内の電子の拡散定数、である。
れる。 １／ｈFE≒１／２・（ＷB／ＬnB）2＋ＮAB・ＷB・ＤpE
／（ＤnB・ＮDE・ＷE）＋ＮAB・ＷB・ＷEB／（２・ＤnB
・τ0・ｎi・ｅｘｐ（ｑＶEB／ｋＴ）） なお、ＤnB：ベース領域内の電子の拡散定数、である。
【００７５】上記各式より、ベース電流ＩBがばらつく
要因には、ベース領域内の不純物濃度ＮABとエミッタ領
域内の不純物濃度ＮDEが関与していることがわかる。
要因には、ベース領域内の不純物濃度ＮABとエミッタ領
域内の不純物濃度ＮDEが関与していることがわかる。
【００７６】従来の製造方法では、図１４に示す工程に
おいて、ベース領域となるｐ拡散層７の表面が露出した
状態で、窒素雰囲気中で熱処理が行なわれる。このと
き、ｐ拡散層７の表面からは不純物のボロンが外方拡散
する。
おいて、ベース領域となるｐ拡散層７の表面が露出した
状態で、窒素雰囲気中で熱処理が行なわれる。このと
き、ｐ拡散層７の表面からは不純物のボロンが外方拡散
する。
【００７７】このため、ｐ拡散層７の不純物濃度が低下
すること、そして、このボロンの外方拡散の程度がウエ
ハ面内において異なることのために、ｐ拡散層７の不純
物濃度のばらつきがベース電流のばらつきに大きく影響
するに至り、その結果、バイポーラトランジスタの電流
増幅率ｈFEがばらついたと考えられる。
すること、そして、このボロンの外方拡散の程度がウエ
ハ面内において異なることのために、ｐ拡散層７の不純
物濃度のばらつきがベース電流のばらつきに大きく影響
するに至り、その結果、バイポーラトランジスタの電流
増幅率ｈFEがばらついたと考えられる。
【００７８】本半導体装置では、図５に示す工程におけ
るフォトレジストパターン２００を除去した後に、図１
４に示す工程と同様に熱処理が施されて、ｐ拡散層７の
表面からは不純物のボロンが外方拡散する。
るフォトレジストパターン２００を除去した後に、図１
４に示す工程と同様に熱処理が施されて、ｐ拡散層７の
表面からは不純物のボロンが外方拡散する。
【００７９】しかしながら、本半導体装置では、図６に
示す工程において、ボロンが外方拡散したベース領域と
してのｐ拡散層７の表面に、ベースコンタクト領域とし
てのｐ+拡散層１０ａをエミッタ領域８ｂ、９ｂの側に
向かって延在させることで、ｐ拡散層７には、外方拡散
した不純物の分を十分に補う不純物が供給されることに
なる。
示す工程において、ボロンが外方拡散したベース領域と
してのｐ拡散層７の表面に、ベースコンタクト領域とし
てのｐ+拡散層１０ａをエミッタ領域８ｂ、９ｂの側に
向かって延在させることで、ｐ拡散層７には、外方拡散
した不純物の分を十分に補う不純物が供給されることに
なる。
【００８０】これにより、ｐ+拡散層１０ａを含めたベ
ース領域の不純物濃度のばらつきが低減して、ベース電
流のばらつきが小さくなる結果、バイポーラトランジス
タの電流増幅率ｈFEのばらつきが小さくなると考えられ
る。
ース領域の不純物濃度のばらつきが低減して、ベース電
流のばらつきが小さくなる結果、バイポーラトランジス
タの電流増幅率ｈFEのばらつきが小さくなると考えられ
る。
【００８１】しかもこのとき、ｐ拡散層７に供給される
不純物の量に過不足があった場合には電流増幅率ｈFEが
ばらつくことがわかり、ｐ+拡散層１０ａとｎ-拡散層８
ｂおよびｎ+拡散層９ｂとの間隔ａを、所定の間隔
（０．２μｍ以上０．５μｍ以下）に設定することで、
ウエハ面内における電流増幅率ｈFEの標準偏差値を５％
以下にすることができた。
不純物の量に過不足があった場合には電流増幅率ｈFEが
ばらつくことがわかり、ｐ+拡散層１０ａとｎ-拡散層８
ｂおよびｎ+拡散層９ｂとの間隔ａを、所定の間隔
（０．２μｍ以上０．５μｍ以下）に設定することで、
ウエハ面内における電流増幅率ｈFEの標準偏差値を５％
以下にすることができた。
【００８２】このように、上述したベースコンタクト領
域１０ａを形成することで、バイポーラトランジスタＴ
１における電流増幅率のばらつきが大幅に低減すること
ができ、性能の安定した半導体装置が得られる。
域１０ａを形成することで、バイポーラトランジスタＴ
１における電流増幅率のばらつきが大幅に低減すること
ができ、性能の安定した半導体装置が得られる。
【００８３】なお、上記熱処理を施す際のウエハ面内の
温度の均一性を向上することで、ウエハ面内における電
流増幅率ｈFEのばらつきをさらに低減することができる
と考えられる。
温度の均一性を向上することで、ウエハ面内における電
流増幅率ｈFEのばらつきをさらに低減することができる
と考えられる。
【００８４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８５】
【発明の効果】本発明に係る半導体装置によれば、従来
の半導体装置の場合と比較すると、製造工程中に不純物
が外方拡散して不純物濃度が低下したベース領域の表面
に形成される、比較的不純物濃度の高いベースコンタク
ト領域がエミッタ領域の側に向かって延在することで、
ベース領域に十分な不純物が供給されることになる。そ
して、そのベースコンタクト領域とエミッタ領域とが所
定の間隔に配置されることで、ベース電流のばらつきが
低減し、その結果、トランジスタの電流増幅率の値のば
らつきが所定の範囲内に入るように低減する。
の半導体装置の場合と比較すると、製造工程中に不純物
が外方拡散して不純物濃度が低下したベース領域の表面
に形成される、比較的不純物濃度の高いベースコンタク
ト領域がエミッタ領域の側に向かって延在することで、
ベース領域に十分な不純物が供給されることになる。そ
して、そのベースコンタクト領域とエミッタ領域とが所
定の間隔に配置されることで、ベース電流のばらつきが
低減し、その結果、トランジスタの電流増幅率の値のば
らつきが所定の範囲内に入るように低減する。
【００８６】そのような電流増幅率の値のばらつきの範
囲としては、代表値としてウエハ面内５点における電流
増幅率の標準偏差の値が５％以下であることが望まし
く、この場合には、ウエハ面内に形成されるトランジス
タの電流増幅率のばらつきが比較的小さいと考えられ
る。
囲としては、代表値としてウエハ面内５点における電流
増幅率の標準偏差の値が５％以下であることが望まし
く、この場合には、ウエハ面内に形成されるトランジス
タの電流増幅率のばらつきが比較的小さいと考えられ
る。
【００８７】さらに、ベースコンタクト領域とエミッタ
領域との所定の間隔は、０．２μｍ以上０．５μｍ以下
であることが望ましい。
領域との所定の間隔は、０．２μｍ以上０．５μｍ以下
であることが望ましい。
【００８８】この間隔が０．２μｍより短い場合、およ
び０．５μｍよりも長い場合には、電流増幅率の標準偏
差の値が５％を超えてしまう。したがって、この間隔
は、０．２μｍ以上０．５μｍ以下であることが好まし
い。
び０．５μｍよりも長い場合には、電流増幅率の標準偏
差の値が５％を超えてしまう。したがって、この間隔
は、０．２μｍ以上０．５μｍ以下であることが好まし
い。
【００８９】また、ベースコンタクト領域はエミッタ領
域と所定の間隔をもって、ベース領域の表面において、
そのエミッタ領域を取囲むように形成されているのが好
ましい。
域と所定の間隔をもって、ベース領域の表面において、
そのエミッタ領域を取囲むように形成されているのが好
ましい。
【００９０】この場合には、ベース領域およびエミッタ
領域を流れる電子またはホールの流れに偏りがなくな
り、トランジスタの動作が安定する。
領域を流れる電子またはホールの流れに偏りがなくな
り、トランジスタの動作が安定する。
【図１】 本発明の実施の形態に係る半導体装置の断面
図である。
図である。
【図２】 図１に示す半導体装置の部分拡大斜視図であ
る。
る。
【図３】 図１に示す半導体装置を含む半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図４】 同実施の形態において、図３に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図５】 同実施の形態において、図４に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図６】 同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図７】 同実施の形態において、図６に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図８】 同実施の形態において、図１に示す半導体装
置におけるバイポーラトランジスタの電流増幅率のばら
つきを示すグラフである。
置におけるバイポーラトランジスタの電流増幅率のばら
つきを示すグラフである。
【図９】 図１に示す半導体装置におけるバイポーラト
ランジスタの電流増幅率の値とその標準偏差値を示す図
である。
ランジスタの電流増幅率の値とその標準偏差値を示す図
である。
【図１０】 バイポーラトランジスタにおける電流成分
を示す第１の図である。
を示す第１の図である。
【図１１】 バイポーラトランジスタにおける電流成分
を示す第２の図である。
を示す第２の図である。
【図１２】 従来の半導体装置の断面図である。
【図１３】 図１２に示す半導体装置を含む半導体装置
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図１４】 図１３に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図１５】 図１４に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図１６】 図１５に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図１７】 図１２に示す半導体装置におけるバイポー
ラトランジスタの電流増幅率の測定結果を示す図であ
り、（ａ）はウエハ面内における測定ポイントを示し、
（ｂ）、（ｃ）、（ｄ），（ｅ）、（ｆ）は（ａ）に示
す測定ポイントの数字１〜５にそれぞれ対応した位置に
おける電流増幅率の測定結果を示すグラフである。
ラトランジスタの電流増幅率の測定結果を示す図であ
り、（ａ）はウエハ面内における測定ポイントを示し、
（ｂ）、（ｃ）、（ｄ），（ｅ）、（ｆ）は（ａ）に示
す測定ポイントの数字１〜５にそれぞれ対応した位置に
おける電流増幅率の測定結果を示すグラフである。
【図１８】 コレクタ電流のベースエミッタ間電圧依存
性と、ベース電流のベースエミッタ間電圧依存性の評価
結果のうち、測定ポイント３、５における測定結果を同
一グラフ上に示した図である。
性と、ベース電流のベースエミッタ間電圧依存性の評価
結果のうち、測定ポイント３、５における測定結果を同
一グラフ上に示した図である。
１ ｐ型シリコン基板、２ａ，２ｂ ｎ+拡散層、３
ｐ+拡散層、４ ｎ-エピタキシャル層、５ａ，５ｂ ｐ
+拡散層、６ ＬＯＣＯＳ酸化膜、７ ｐ拡散層、８ａ
〜８ｄ ｎ-拡散層、９ａ〜９ｄ ｎ+拡散層、１０ａ〜
１０ｃ ｐ+拡散層、１１ 層間絶縁膜、１２ａ〜１２
ｇ コンタクトホール、１３ａ コレクタ電極、１３ｂ
ベース電極、１３ｃ エミッタ電極、１３ｄ，１３ｅ
ソース／ドレイン電極、１３ｆ，１３ｇ ソース・ド
レイン電極、１４ ｎ-拡散層，１６ａ，１６ｂ ポリ
シリコン膜、１７ａ，１７ｂ タングステンシリサイド
膜、１８ａ，１８ｂ サイドウォール絶縁膜、１９ａ，
１９ｂ ゲート電極、１５１ａ，１５１ｂ ゲート絶縁
膜、１９９〜２０２ フォトレジストパターン。
ｐ+拡散層、４ ｎ-エピタキシャル層、５ａ，５ｂ ｐ
+拡散層、６ ＬＯＣＯＳ酸化膜、７ ｐ拡散層、８ａ
〜８ｄ ｎ-拡散層、９ａ〜９ｄ ｎ+拡散層、１０ａ〜
１０ｃ ｐ+拡散層、１１ 層間絶縁膜、１２ａ〜１２
ｇ コンタクトホール、１３ａ コレクタ電極、１３ｂ
ベース電極、１３ｃ エミッタ電極、１３ｄ，１３ｅ
ソース／ドレイン電極、１３ｆ，１３ｇ ソース・ド
レイン電極、１４ ｎ-拡散層，１６ａ，１６ｂ ポリ
シリコン膜、１７ａ，１７ｂ タングステンシリサイド
膜、１８ａ，１８ｂ サイドウォール絶縁膜、１９ａ，
１９ｂ ゲート電極、１５１ａ，１５１ｂ ゲート絶縁
膜、１９９〜２０２ フォトレジストパターン。
フロントページの続き Ｆターム(参考） 5F003 BA25 BA97 BE01 BH07 BH08 BJ15 BP93 BS06 BS08 5F048 AA10 AC05 BA01 BB05 BB08 BC06 BE03 BF17 BG12 BH01 CA03 CA07 DA06 DA07 DA08 DA25 5F082 AA13 AA21 BA02 BA04 BA32 BC09 EA07 EA10 EA15
Claims (4)
- 【請求項１】 トランジスタを備えた半導体装置であっ
て、 前記トランジスタは、 半導体基板上に形成された第１導電型のコレクタ領域
と、 前記コレクタ領域の表面およびその近傍に形成され、第
１不純物濃度を有した第２導電型のベース領域と、 前記ベース領域の表面およびその近傍に形成された第１
導電型のエミッタ領域と、 前記ベース領域の表面およびその近傍に形成され、前記
ベース領域とコンタクトをとるための前記第１不純物濃
度よりも高い第２不純物濃度を有する第２導電型のベー
スコンタクト領域と、を有し、 前記トランジスタの電流増幅率の値のばらつきの範囲が
所定の範囲内に入るように、前記ベースコンタクト領域
を前記エミッタ領域の側へ向かって延在させて、前記ベ
ースコンタクト領域と前記エミッタ領域とが所定の間隔
に配置されている、トランジスタを備えた半導体装置。 - 【請求項２】 前記電流増幅率の値のばらつきの範囲
は、ウエハ面内５点における電流増幅率の標準偏差の値
が５％以下である、請求項１記載のトランジスタを備え
た半導体装置。 - 【請求項３】 前記ベースコンタクト領域と前記エミッ
タ領域との所定の前記間隔は、０．２μｍ以上０．５μ
ｍ以下である、請求項１または２に記載のトランジスタ
を備えた半導体装置。 - 【請求項４】 前記ベースコンタクト領域は前記エミッ
タ領域と前記所定の間隔をもって、前記ベース領域の表
面において、前記エミッタ領域を取囲むように形成され
ている、請求項１〜３のいずれかに記載のトランジスタ
を備えた半導体装置。
Priority Applications (4)
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|---|---|---|---|
| JP25543099A JP2001085442A (ja) | 1999-09-09 | 1999-09-09 | トランジスタを備えた半導体装置 |
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|---|---|---|---|
| JP25543099A JP2001085442A (ja) | 1999-09-09 | 1999-09-09 | トランジスタを備えた半導体装置 |
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