KR20000023299A - 게이트 산화물 및 비정질 실리콘 전극을 원 위치에데포지트하는 방법 및 그에 해당하는 구조 - Google Patents
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- 229910021417 amorphous silicon Inorganic materials 0.000 title claims abstract description 19
- 230000008021 deposition Effects 0.000 title description 14
- 238000000034 method Methods 0.000 claims abstract description 88
- 230000008569 process Effects 0.000 claims abstract description 60
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 238000000151 deposition Methods 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 177
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 73
- 238000004519 manufacturing process Methods 0.000 claims description 53
- 229920005591 polysilicon Polymers 0.000 claims description 26
- 230000001681 protective effect Effects 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 239000011241 protective layer Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 3
- 239000002210 silicon-based material Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 10
- 230000003647 oxidation Effects 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract description 4
- 230000005684 electric field Effects 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 description 34
- 235000012431 wafers Nutrition 0.000 description 22
- 230000009467 reduction Effects 0.000 description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- 238000011065 in-situ storage Methods 0.000 description 10
- 238000002513 implantation Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 6
- 239000007772 electrode material Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 230000002829 reductive effect Effects 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 230000036961 partial effect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000000977 initiatory effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 208000034809 Product contamination Diseases 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 150000007513 acids Chemical class 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000635 electron micrograph Methods 0.000 description 1
- 238000001493 electron microscopy Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 238000010952 in-situ formation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000012779 reinforcing material Substances 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P80/00—Climate change mitigation technologies for sector-wide applications
- Y02P80/30—Reducing waste in manufacturing processes; Calculations of released waste quantities
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
분할 다결정 층의 제조를 포함하는 BiCMOS 공정의 일부로서 중간 반도체 구조를 형성하는 방법이 개시되어 있다. 상기 중간 구조는 원 위치 공정에서 게이트 산화물 층의 표면상에 형성되는 게이트 산화물 층 및 보호용 비정질 실리콘 층을 포함한다. 상기 보호용 비정질 구조는 BiCMOS 공정과 관련된 차후의 산 세척 동안 게이트 산화물 층의 보전을 보호하도록 형성된다. 상기 비정질 층은 선행 기술의 분할 다결정 실리콘 공정과 관련된 두께보다 실질적으로 얇은 두께로 데포지트될 수 있다. 산 세척이 왼료된 후에, 상기 비정질 층이 차후의 다결정 실리콘 층 단계에서 폴리실리콘으로 변환된다. 상기 산화물 및 비정질 층의 원 위치 형성과 관련된 공정은 선행 기술의 개별 공정보다 실질적으로 적음으로써 보다 적은 수율 손실을 초래시킨다.
Description
기술 분야
본 발명은 반도체 디바이스를 제조하는 방법에 관한 것이다. 구체적으로 기술하면, 본 발명은 바이폴라 상보형 금속 산화물 반도체(Bipolar Complementary Metal Oxide Semiconductor;BiCMOS)구조의 제조와 관련된 단계들에 관한 것이다. 보다 구체적으로 기술하면, 본 발명은 MOS 트랜지스터의 게이트 및 게이트 자체의 하부에 절연 산화물 층을 형성하는 것과 관련된 BiCMOS 구조의 제조에 대한 그러한 실시 태양에 관한 것이다. 본 발명은 동일한 수직형 튜브 배치(tube batch)반응기내에서 그리고 차후 나머지 BiCMOS 제조 단계들에 악 영향을 주지 않고서 그와 같은 개별 구성 요소를 제조하는 것이다.
보다 적은 전력을 소비하는 점차로 보다 신속한 반도체 디바이스를 제조하려는 노력의 성과에 있어서, 반도체 산업의 목적은 점차로 보다 소형화된 집적 회로(IC)디바이스를 제조하는 것이다. 그 결과로, IC 디바이스의 제조와 관련된 단계들은 보다 중요하고 복잡해지고 있다. 복잡성 및 중요성이 증가됨에 따라, 보다 많은 제조 단가 및 보다 낮은 디바이스 수율을 포함하는 생산성 감소에 대한 잠재성이 심각해지고 있다. 그러므로, 이러한 분야에서의 잇달은 목적은 제조 단계들을 최소화하며 제조 단계들과 연관된 시간 및 오차를 최소화하는 것이다. 반도체 제조의 모든 분야에서 개선점이 모색되고 있으며, 진보된 공정에서는 특히 그러하다. 진보된 BiCMOS 디바이스의 분야에 있어서, 바이폴라 디바이스 및 MOS 디바이스의 형성과 연관된 단계들의 통합은 고려해야 할 제조 정합을 필요로 하는 복잡한 형태를 만들어 낸다. 진보된 BiCMOS 제조 공정에 대한 보다 많은 마스크, 주입, 데포지션, 에칭 단계등의 추가는 원료, 자본 능력, 및 직·간접 노동 집약과 관련된 비용를 증가시킨다.
보다 많은 단계들이 특히 값비쌀 수 있는 특정한 한 분야는 반도체 웨이퍼의 열 처리 분야이다. 집적 회로의 여러 절연 및 도전 층을 성장시키는 데 필요한 사이클 시간이 제조 시간대의 중요한 부분을 형성한다고 결정되어져 왔다. 열 처리 단계들을 감소시키려는 노력이 감행되어져 왔지만, 웨이퍼 수율 및 회로 통합에 관한 노력이 주의깊게 고려되어야 한다.
일반적으로는, BiCMOS 디바이스의 제조 공정의 한 형태와 관련된 대략 18 번의 중요한 공정 또는 마스크 단계가 존재한다. 주지되어 있는 마스크 지정으로 식별되는 그러한 단계들은 실질적으로 다음과 같다.
마스크 번호 마스크 기능
1.0 매몰된 콜렉터 층 마스크
2.0 역행 N 웰 한정 마스크
3.0 역행 P 웰/채널 정지 한정 마스크
4.0 분리 산화물 한정 마스크
5.0 싱크 주입 및 분리 산화물 게터링 마스크
6.0 CMOS 활성 부위 및 콜렉터-베이스 스페이서 한정 마스크
7.0 활성 스트립 마스크
8.0 다결정 실리콘 게이트 한정 마스크
9.0 N LDD 마스크
10.0 P LDD 마스크
11.0 베이스 한정 마스크
12.0 콜렉터, 베이스, 및 에미터 접점 한정 마스크
13.0 실리사이드 배제 마스크
14.0 P+소오스/드레인 한정 마스크(PMOS)
15.0 N+소오스/드레인 한정 마스크(NMOS)
16.0 CMOS 접점 한정 마스크
17.0 금속 1(M1) 한정 마스크
18.0 금속 2(M2) 한정 마스크
물론, 각각의 주지된 단계는 복수의 부분 단계를 포함하고, 몇몇 단계는 다른 단계들 보다 더 많이 포함한다.
반도체 웨이퍼상에 집적 회로를 완전히 제조하는 것과 관련된 단계 및 스테이즈가 많이 있지만, 상기에 기술되고 본원에 간단히 기술되는 것들은 본 발명에 직접 적용될 수 있다. 본 발명에 관하여 특히 관심을 끄는 것은 절연 게이트 산화물 및 보호용 제 1 게이트 전극의 형성에 관한 단계들이다. BiCMOS 디바이스의 그러한 2 가지 부위의 형성의 중요한 실시 태양에 접근하기 전에, 주지된 마스크 단계에 관한 제조 공정이 간단하게 기술될 것이다.
초기에는, NPN 바이폴라 트랜지스터를 포함하는 BiCMOS 디바이스에 대하여, 매몰된 콜렉터 층이 종래의 제조 순서를 사용하여 반도체 재료의 P 형 기판상에 만들어진다. 이는 차후의 역행 확산을 위한 하부 층을 형성하도록 비교적 느린 확산용 N 형 원자의 N 농도를 도입, 예컨대 주입시킴으로써 달성된다. 다음에는,"N 웰" 및 "P 웰"이 종래의 제조 순서를 사용하여 반도체 재료의 P 형 기판상에 만들어진다. 이는 NMOS 구조용 P 웰 "베드(bed)"를 형성하도록 비교적 신속한 확산용 P 형 원자의 P 농도를 도입, 예컨대 주입시키고 PMOS 구조용 N 웰 "베드"를 형성하도록 비교적 신속한 확산용 N 형 원자의 N 농도를 도입, 예컨대 주입시킴으로써 달성된다. 그 이외에도, P 형 원자는 인접한 활성 부위의 분리를 위한 채널 정지부를 형성하도록 매몰된 콜렉터 층 및 N 웰 베드에 인접한 부위내로 도입된다. 상기 채널 정지부는 인접한 구조에 의해 야기되는 기생 MOS 효과로 부터 상기 웰들을 분리시킨다.
상기 기판내로의 N 웰 및 P 웰 베드 도입후에, N-농도의 단결정 N 형 반도체 재료의 형태를 이루는 에피택셜 층은 상기 매몰된 콜렉터 층 및 양자 모두의 웰 베드상에 형성된다. 종래의 차후 확산 공정은 상기 에피택셜 층의 표면에 대하여 역행 농도의 N 웰 및 P 웰 원자를 드라이브(drive)시킨다. 보다 느린 확산 콜렉터 층 원자는 그러한 표면으로 이동하지만 그러한 표면에 도달하지 않는다. 다음으로는, 분리 산화물 층은 인접한 구조들과의 분리를 위하여 종래의 마스크, 에칭, 및 형성 순서에 의해 상기 트랜지스터 구조에 대하여 형성된다. 전계 산화물 영역은 에피택셜 층의 표면에서 인접한 구조의 분리를 일조하도록 상기 분리 영역상에 형성된다. 그후, 비교적 신속한 확산용 N 형 원자의 콜렉터 싱크는 차후의 콜렉터 전개를 위해 상기 매몰된 콜렉터 층의 일부상에서 상기 에피택셜 층내로 도입된다.
한 BiCMOS 공정의 요약 설명을 계속하면, MOS 트랜지스터 구조의 형성은 NMOS 및 PMOS 트랜지스터 구조의 게이트, 소오스, 및 드레인 구성 요소의 제조를 필요로 한다. 그 이외에도, 바이폴라 트랜지스터 구조의 형성은 베이스, 에미터 및 콜렉터 구성 요소의 제조를 필요로 한다. MOS 구조의 경우, 게이트는 잘 알려져 있는 마스크, 에칭, 및 데포지션 순서를 사용하여 반도체 재료의 다결정 층으로 형성된다. 이러한 "폴리실리콘 층"은 각각의 웰의 표면상에 형성되지만, 하부의 게이트 산화물 층에 의해 상기 웰 표면으로 부터 분리된다. BiCMOS 공정에 있어서, 폴리실리콘 층은 차후의 적합한 주입에 따라 바이폴라 트랜지스터의 폴리실리콘 에미터 및 MOS 트랜지스터의 다결정 실리콘 게이트를 형성하는 데 사용된다. 상기 게이트 산화물 층은 유전체로서 작용하여, MOS 트랜지스터 구조의 게이트를 소오스, 드레인, 및 그들 사이에 놓인 채널로 부터 절연시킨다. 이러한 게이트 산화물 층의 보전은 효과적인 트랜지스터 동작을 보장하도록 집적 회로 공정 전반에 걸쳐 유지되어야 한다.
상기 2 가지 형태의 트랜지스터의 상이한 특성중 어느 하나의 특성도 열화시키지 않고 상기 2 가지 형태의 트랜지스터의 상이한 특성을 수용하기 위해, 2 번의 개별 단계로 폴리실리콘 층을 만들어 내는 데에는 유리한 점들이 있는 것으로 결정되어져 왔다. 이러한 "분할 폴리(split poly)" 공정은 블랭킷 데포지션으로 게이트 산화물 층상에 비교적 얇은 다결정 실리콘 층을 도입시키는 단계를 포함한다. 차후의 공정 단계는 PMOS 및 NMOS 한계 전압 전개 및 펀치 스루 방지 보호를 위해 채널 영역내의 제 1 다결정 실리콘 층하부에 도우핑하는 데 사용된다. 바이폴라 측상에서는, P+ 농도의 비교적 느린 확산용 P 형 원자는 상기 제 1 다결정 실리콘 층을 통해 상기 에피택셜 층의 표면내로 주입되면서 콜렉터 싱크 및 CMOS 활성 부위는 포토레지스트에 의해 보호받는다. 상기 제 1 다결정 실리콘 층의 두께가 베이스 주입을 위해 양호하게 한정되어야 한다는 점에 유념하는 것이 중요하다. 즉, 상기 다결정 실리콘 층이 너무 두꺼우면, 바람직한 바이폴라 트랜지스터 특성을 보장하기에 충분히 깊이 드라이브되지 않을 수 있다.
베이스 주입이후에, 상기 제 1 다결정 실리콘 층 및 상기 게이트 산화물 층은 베이스 영역의 표면상에서만 에칭제거된다. 나머지 활성 부위는 다시 포토레지스트에 의해 보호받는다. 다음 공정 단계는 바이폴라 트랜지스터 구조의 에미터 및 콜렉터 및 CMOS 트랜지스터 구조의 게이트, 소오스 및 드레인의 전개를 위해 상기 웨이퍼를 준비하는 단계를 포함한다. 그러한 형성과 관련된 단계들을 개시하기 전에, 상기 제 1 폴리실리콘 층의 표면 전체는 산성 화합물, 일반적으로는 불화 수소산(HF)으로 미리 세척된다. 그후, 제 2 폴리실리콘 층은 상기 세척된 제 1 폴리실리콘 층의 표면상에 데포지트된다. 상기 제 2 다결정 실리콘 층은 상기 제 1 폴리실리콘 층보다 실질적으로 두껍다. 이러한 2 개의 다결정 실리콘 층의 결합은 바이폴라 트랜지스터 구조의 에미터 및 CMOS 트랜지스터 구조의 게이트에 대한 전구 물질(precursor)을 만들어 낸다. 즉, 상기 2 개의 층은 전극 재료이다. 잘 알려져 있는 차후의 단계들은 나머지 집적 회로를 완성시키는 데 사용된다.
특히 상기 게이트 산화물 층 및 상기 제 1 폴리실리콘 층의 형성과 관련되어 있는 공정 단계들은 반응기 로(爐)에서의 상당한 시간을 필요로 한다. 앞서 주지된 바와 같이, BiCMOS 공정의 열 성장 단계들은 중요하며 시간을 소비한다. 열 성장의 사용을 포함하는 공정의 2 개의 부위는 상기 게이트 산화물 층 및 상기 다결정 실리콘 전극 층의 형성을 포함한다. 이들의 특정 공정 단계들은, 대부분의 다른 공정의 경우에서와 같이, 고려해야 하는 특성 제어 및 정합을 필요로 한다.
도 1에는 선행 기술의 게이트 산화물 및 제 1 다결정 실리콘 층 형성의 전개를 위해 미국, 메인, 사우스 포틀랜드 소재의 페어차일드 세미컨덕터 사에 의해 사용되는 한 특정의 분할-폴리 BiCMOS 제조 공정과 관련된 단계들의 세부가 예시되어 있다. 그러한 특정의 공정하에서, 단지 그러한 2 개의 층의 형성과 관련된 19 번의 부분 단계들이 존재한다. 다른 BiCMOS 공정은 도 1에 도시된 것보다 상기 게이트 산화물 및 제 1 다결정 실리콘 층의 형성과 관련된 많거나 적은 부분 단계들을 필요로 한다. 그러나, 선행 기술의 여러 BiCMOS 공정 각각은 상기 산화물 층 및 상기 제 1 다결정 실리콘 층에 대한 개별 공정을 포함한다.
그러한 제조 방안중 특정한 제조 방안에 대한 도 1의 설명을 계속하면, 우선, 상기 2 개의 층은 실질적으로 연속적인 공정으로 형성되어야 한다는 점에 유념하여야 한다. 즉, 다결정 실리콘 층은 상기 게이트 산화물 층의 형성 직후에 데포지트되어야 한다. 결과적으로, 제조업자는 산화물 제조가 완료될 경우 다결정 실리콘 층 반응기가 장래 시점에서 이용될 수 있게 한다. 그러한 경우를 가정하면, 다결정 실리콘 반응기는 산화물 형성 단계로 부터의 공정중에 있는 웨이퍼(wafer in process;WIP)의 도달을 대기하는 동안 반드시 유휴 상태-비생산 상태에 있어야 한다.
차후의 산화물 성장을 위한 에피택셜 층의 표준 예비 세척은 우선 상기 산화물 반응기 외부에서 이행된다. 상기 반응기는 필요한 공정 파라메타에 대하여 프로그램되며, 그후 차후의 산화물 형성의 측정에 사용되는 테스트 웨이퍼와 아울러 공정중에 있는 웨이퍼는 상기 산화물 반응기내로 적재된다. 그후, 상기 게이트 산화물 층은 900℃ 정도의 공정 온도로 산소 분위기에서 성장된다. 상기 웨이퍼는 산화물 반응기로 부터 제거되어 두께 및 입자 레벨에 대하여 측정된다. 앞서 주지된 바와 같이, 산화물 보전을 보장하기 위해, WIP 가 제한된 시간내에 상기 산화물 반응기로 부터 다결정 실리콘 데포지션 반응기로 이동하는 것을 보장하는 것이 중요하다. 그러한 특정 시간이 다른 BiCMOS 공정에 대해 변할 수 있지만, 그러한 지연은 대략 60 분을 초과해서는 안된다고 결정되어 왔다.
산화물 성장 단계들은 WIP 를 다결정 실리콘 반응기내로 삽입시키는 데 게이트 세척의 개시로 부터 약 6 시간 소요한다고 결정되어 왔다. 도 1에는 다결정 실리콘 데포지션과 관련된 단계들이 도시되어 있다. 선행 기술에서는, 분할 다결정 실리콘 공정에서의 제 1 다결정 반도체 층은 약 600℃-625℃ 에서 화학적 증착(CVD)기법을 사용하여 형성된다. 상기 다결정 실리콘은 약 2 시간에 걸쳐 약 50 나노미터(nm)의 두께까지 성장된다.
이러한 제 1 다결정 실리콘 층은 차후의 상기 제 1 다결정 실리콘 층의 HF 화학적 산화물 표면 세척이 문제시되지 않게 하도록 최소한 그 정도로 두꺼워야 한다고 결정되어 왔다. 상기 HF 는 다결정 실리콘의 분자 배향과 관련된 간극(interstice)을 통해 이동할 수 있다고 알려져 있다. 상기 게이트 산화물 층으로 이동하도록 허용되는 경우, 상기 HF 는 그러한 층의 절연 특성에 상당히 큰 손상을 입힌다. 차후의 베이스 주입 및 에칭을 위해 얇은 제 1 다결정 실리콘 층을 지니는 것이 바람직스럽지만, HF 이동을 제한하려는 필연성은 보다 두꺼운 층의 형성을 필요로 한다. 그러므로, 상기 게이트 산화물 층을 보호할 필요는 결과적으로 특정한 최소 두께의 제 1 다결정 실리콘 층을 형성하는 데 지적된 시간을 소요하려는 필연성을 초래시킨다. 또한, 그러한 다결정 실리콘 층의 두께는 베이스 주입 및 에칭 단계와 관련된 요건들을 추구한다. 차후의 BiCMOS 제조 단계동안 게이트 산화물 층 보호를 손상시키지 않고 상기 제 1 다결정 실리콘 층의 두께를 감소시키는 것이 유리할 것이다.
상기 게이트 산화물 및 제 1 분할 다결정 실리콘 층의 형성에 필요한 그러한 단계들의 중요성 및 단계들의 수가 제공되는 경우, 상당히 많은 시간 및 상당히 큰수율 손실이 연루되는 것처럼 보인다. 시간 범위 및 수율 손실의 잠재성은 분명히 한 특정의 BiCMOS 공정으로 부터 다른 한 특정의 BiCMOS 공정으로 변화된다. 일반적으로, 생산성을 증대시키기 위한 반도체 제조 산업 전반을 통한 시도에 관하여, 최근에는 시간 및 웨이퍼 수율을 감소시키기 위해 공정 단계들을 결합시키려는 노력이 행해져 왔다. 이는 신규한 반응기의 개발을 통해 달성되어 왔다. 특히, 클러스터(cluster)공구는 세척 환경내에서 WIP 를 유지시켜서 WIP 를 내부의 한 위성 위치로 부터 다른 한 위성 위치로 이동시키는 데 사용되어 왔다. 그러한 공정은 상기 게이트 산화물 층 및 상기 제 1 폴리실리콘 층의 형성에 적용될 수 있으리라고 생각되어 왔다. 그러나, 클러스터 공구 배치에서의 웨이퍼당 시간을 통한 공정의 문제가 여전히 존재한다. 즉, 클러스트 단계는 오염을 감소시키는 데 효과적일 수는 있지만 유사한 공정 시간의 감소를 제공하지는 못한다.
최근에 공정 시간을 줄이려는 노력으로 개발된 다른 한 기법은 연쇄 주입물의 도입 기법이었다. 이러한 공정하에서, 이온 주입은 상이한 깊이에서 이온 농도 레벨을 제어하도록 변화된 에너지 레벨로 이행된다. 그 결과로, 단일의 열 처리 동작이 실리콘 전반을 통해 바람직한 도우핑 분포를 초래시킬 수 있다. 불행하게도, 이러한 해결 방안은 단축된 열 처리 사이클과 연관된 생산성 이득을 상쇄시킬 수 있는 자본 출자를 필요로 하는 값비싼 전용 주입기를 필요로 한다.
급속 온도 작동( Rapid Temperature Operation;RTO ) 또는 급속 온도 처리( Rapid Temperature Processing;RTP )에서 제공되는 것과 같은 단일 웨이퍼 처리가 또한 제조 공정과 관련된 수율 손실의 감소를 초래시킨다는 점을 유념하는 것이 중요하다. 상기 제조 공정과 관련된 수율 손실은 선행 기술의 제 1 분할 다결정 실리콘 층인 전극 재료 및 게이트 산화물의 형성과 관련된 손실이다. 분명한 점으로는, 이러한 것은 예를 들면 하루를 경과해서 성공적으로 생산될 수 있는 단일 웨이퍼의 수에 대한 한 공정 사이클에서의 단일 웨이퍼의 손실의 중요성에 기인한다. 그러나, 특정화된 생산 시간에 걸친 주어진 웨이퍼 품질에 대한 RTP 제조와 관련된 총체적인 시간은 한 공정 사이클에서의 수 백개의 웨이퍼의 배치 반응과 연관된 것보다 상당히 많을 수 있다. 그러므로, 수율 손실을 감소시키고 가능하면 공정 시간을 감소시키도록 배치 반응 공정을 개선하는 것이 보다 유리할 것이다.
그러므로, 수율의 감소 및 총체적인 시간의 감소를 포함하는 개선된 BiCMOS 제조 공정이 필요하다. 또한, 게이트 산화물 층 및 분할 다결정 실리콘 층의 형성에 있어서의 수직형 배치 반응기의 사용을 포함하는 개선된 BiCMOS 제조 공정이 필요하다. 더욱이, 게이트 산화물 층의 보전에 대한 적합한 보호를 제공할 수 있는 능력을 지니는 보다 얇은 제 1 다결정 실리콘 층을 포함하는 신규한 구조를 만들어 내는 개선된 BiCMOS 제조 공정이 필요하다. 더군다나, 게이트 산화물 층 및 최소한 제 1 분할 다결정 실리콘 데포지션 층을 형성하는 데 사용되는 단계의 수의 감소가 필요하다.
본 발명의 목적은 수율 손실의 감소 및 총체적인 시간의 감소를 포함하는 개선된 BiCMOS 제조 방법을 제공하는 것이다. 또한, 본 발명의 목적은 게이트 산화물 층 및 분할 다결정 실리콘 층의 형성에 있어서의 수직형 배치 반응기의 사용을 포함하는 개선된 BiCMOS 제조 방법을 제공하는 것이다. 더욱이, 본 발명의 목적은 게이트 산화물 층의 보전에 대한 적합한 보호를 제공할 수 있는 능력을 지니는 보다 얇은 제 1 다결정 실리콘 층을 포함하는 신규한 구조를 만들어 내는 개선된 BiCMOS 제조 방법을 제공하는 것이다. 더군다나, 본 발명의 목적은 게이트 산화물 층 및 최소한 제 1 전극 재료 데포지션 층의 형성과 관련된 단계들의 수를 감소시키는 것이다.
도 1은 분할 다결정 실리콘 전극의 제 1 다결정 실리콘 층 및 게이트 산화물 층을 형성하는 선행 기술과 관련된 단계들의 플로우 챠트.
도 2는 BiCMOS 제조 공정의 개시 순서와 관련돈 선행 기술의 단계들로 부터 제조되는 구조의 단순화된 개략적인 평면도로서, NPN 트랜지스터 구조의 매몰된 콜렉터 층 및 CMOS 구조의 N 웰 및 P 웰을 보여주는 단순화된 개략적인 평면도.
도 3은 BiCMOS 제조 공정의 중간 마스크 순서와 관련된 선행 기술의 단계들로 부터 제조되는 구조의 단순화된 개략적인 평면도로서, NPN 트랜지스터 구조의 콜렉터 싱크, 매몰된 분리 산화물 층, 및 프레임화된 전계 산화물 영역을 보여주는 단순화된 개략적인 평면도.
도 4는 신규한 원 위치 순서로 부터 제조되는 구조의 단순화된 개략적인 평면도로서, 본 발명의 신규한 원 위치 공정에서 에피택셜 층의 표면상에 성장된 게이트 산화물 층을 보여주는 단순화된 개략적인 평면도.
도 5는 신규한 원 위치 순서로 부터 제조되는 구조의 단순화된 개략적인 평면도로서, 본 발명의 원 위치 공정시 데포지트되는 차후의 분할 다결정 실리콘 순서의 비정질 실리콘 층을 보여주는 단순화된 개략적인 평면도.
도 6은 도 5에 도시된 비정질 실리콘 층 및 게이트 산화물 층의 형성과 관련된 단계들의 플로우 챠트.
도 7은 도 5에 도시된 구조의 일부의 단면도로서, 터널링 전자 현미경(TEM)사진으로 얇은 산화물 층 및 보다 두꺼운 비정질 실리콘 구조를 보여주는 단면도.
도 8은 선행 기술의 차후 순서로 부터 제조되는 구조의 단순화된 개략적인 평면도로서, NPN 트랜지스터 구조의 베이스 영역의 주입 및 본 발명의 게이트 산화물 층 및 비정질 실리콘 층의 에칭 제거를 위한 포토레지스트 마스크를 보여주는 단순화된 개략적인 평면도.
도 9는 선행 기술의 차후 순서로 부터 제조되는 구조의 단순화된 개략적인 평면도로서, CMOS 구조의 게이트 및 NPN 트랜지스터 구조의 폴리실리콘 에미터를 형성하는 데 사용되는 데포지트된 폴리실리콘 층을 보여주는 단순화된 개략적인 평면도.
도 10은 도 5에 도시된 구조의 일부의 단면도로서, 터널링 전자 현미경(TEM)사진으로 분할 폴리실리콘 영역의 양자 모두의 다결정실리콘 층 및 얇은 산화물 층을 보여주는 단면도.
본 발명의 이들 및 다른 목적은 신규한 공정중에 있는 웨이퍼 구조를 만들어 내는 신규한 제조 방법을 통해 달성된다. 상기 제조 방법은 단일의 수직형 배치(batch)반응기내에서 게이트 산화물 층 및 제 1 보호용 전극 층 모두를 원 위치에 데포지트하는 단계를 포함한다. 보다 중요한 점으로는, 선행 기술의 분할 폴리실리콘 공정의 제 1 다결정 실리콘 층의 등가물인 제 1 보호용 전극 층은 본 발명에서는 원 위치 공정에서 비정질 실리콘 층으로서 형성된다. 상기 비정질 실리콘 층은 HF 이동에 대한 경로를 형성하는 데 필요한 간극(interstice)을 지니지 않는다. 그 결과, 데포지트된 비정질 실리콘 전극 층은 게이트 산화물 층을 보호하고 선행 기술의 제 1 다결정 실리콘 층의 두께보다 실질적으로 얇은 두께로 게이트 산화물 층을 보호할 수 있다. 보다 두꺼운 제 2 다결정 실리콘 층의 데포지션 및 열 형성 단계를 포함하는 차후의 BiCMOS 제조 단계들은 상기 비정질 구조를 게이트 및 에미터 형성에 필요한 다결정 전극 구조로 변환시킨다.
원 위치 공정은 게이트 산화물 층 및 보호용 제 1 전극 재료 층을 만들어 내는 데 필요한 선행 기술의 배치 공정과 관련된 19 번의 단계의 실질적인 수를 제거한다. 구체적으로 기술하면, 단일의 수직형 반응기는 양자 모두의 층을 형성하는 데 사용된다. 2 개의 개별 반응기의 중요한 정합은 더 이상 문제시되지 않는다. 두께 및 입자 측정과 아울러 공정 코드 및 공정 및 테스트 웨이퍼의 적재와 관련된 단계들은 절단으로 줄어든다. 본 발명의 신규한 중간 구조의 형성에 있어서 연루된 제조 단계의 수는 8 번으로 감소된다.
공정 단계의 수에 있어서의 감소는 고려해야 하는 웨이퍼 조정과 관련된 제조 오차 및/또는 제품 오염에 대한 기회를 반드시 감소시킨다. 더구나, 공정 시간이 감소된다. 또한, 다결정 층보다는 오히려 비정질 CVD 실리콘 층의 형성은 어느 정도까지는 사이클 시간을 감소시킨다. 상기 비정질 실리콘 층이 두께면에서 선행 기술의 50 nm의 두께보다 얇아질 수 있다. 그러나, 그러한 시간 절약은 다결정 실리콘보다는 오히려 비정질 실리콘이 형성되는 것을 보장하는 데 필요한 공정 온도에 있어서의 감소에 의해 다소 상쇄된다. 그러한 온도는 600℃ 레벨미만이여야 하며, 500℃-540℃ 정도이여야 한다.
2 개의 제 1 분할 실리콘 층의 데포지션이후에 형성되는 중간 구조의 전기 특성의 예비 평가는 보다 얇은 비정질 층이 보다 두꺼운 폴리실리콘 층의 데포지션을 통해 얻을 수 있는 것보다 양호한 게이트 산화물 층에 대한 보호를 제공한다. 그러한 평가는 게이트 산화물의 전하-브레이크다운(charge-to-breakdown)의 분석을 포함한다. 그러한 분석을 통해 본 발명의 비정질 층만큼 두꺼운 폴리실리콘 층이 바람직한 전하-브레이크다운 특성을 얻는 데 전혀 효과적이지 않다고 또한 결정되었다.
본 발명의 이들 및 다른 이점은 이하의 바람직한 실시예의 상세한 설명, 첨부된 도면, 및 첨부된 특허청구범위를 검토하면 자명해 질 것이다.
실시예
본 발명의 신규한 중간 BiCMOS 구조를 제조하는 신규한 방법이 도 2-7에 도시된 중간 구조을 만들어 내는 일련의 제조 단계와 연관지어 기술된다. 상기 구조를 형성하는 데 사용되는 제조 방법은 2 가지 중요한 열 성장 단계와 관련된 부분 단계의 수가 상당히 감소되면서, 이미 주지된 BiCMOS 제조 단계내에 합체되어졌다. 전반적인 BiCMOS 트랜지스터 구조 마스크 순서는 발명의 배경에서 요약된 순서이다. 본 발명이 NPN 형 바이폴라 트랜지스터를 포함하는 BiCMOS 구조의 형성에 관한 것이지만, 본원에 기술되는 방법은 또한 PNP 바이폴라 트랜지스터의 형성을 포함하는 BiCMOS 제조 방법에서도 사용될 수 있다는 점을 이해하여야 한다.
본 발명의 게이트 및 보호용 비정질 실리콘 층을 원 위치에 형성하는 데 사용되는 제조 순서이전에, P 기판(10)은 활성 디바이스를 형성하는 보강 재료로서 사용된다. 도 2에 도시된 바와 같이, PMOS 트랜지스터용 역행 N 웰 영역(11), NMOS 트랜지스터용 역행 P 웰 영역(12), 및 NPN 바이폴라 트랜지스터용 매몰된 콜렉터 층(13)은 상기 기판(10)내에 형성된다. 상기 N 웰(11) 및 상기 매몰된 콜렉터 층(13)은 동시에 N+ 농도의 N 형 원자로 형성된다. 채널 정지 영역(14)은 P 웰 영역(12)이 형성되는 동시에 형성된다. 이들 양자 모두는 P+ 농도의 P 형 원자로 형성된다. 상기 채널 정지 영역(14)은 인접한 활성 구조를 분리시키도록 설계되어 있다. 그후, N-실리콘의 단결정 에피택셜 층(15)은 블랭킷 에피택셜 데포지션으로 모든 표면상에 균일하게 데포지트된다.
도 3에 예시된 바와 같이, 분리 산화물 영역(16)은 상기 채널 정지 영역(14)상의 활성 구조주위에 및 상기 에피택셜 층(15)의 표면 근처에 확립된다. 즉, 상기 분리 산화물 영역(16)은 상기 채널 정지 영역(14)에 직면하도록 확산하여, 그러한 위치에 있는 전위 채널을 위축시킨다. 산화 공정은 영역(11-13)의 상향 확산을 야기시킨다. 그 이외에도, N+ 농도의 비교적 신속한 확산용 N 형 원자의 콜렉터 싱크 영역(17)은 차후의 상향 확산을 위해 상기 매몰된 콜렉터 층(13)의 일부상에 있는 에피택셜 층(15)내에 형성된다. 상기 콜렉터 싱크 영역(17)은 NPN 트랜지스터의 콜렉터용 전기 경로의 기초를 형성한다. P 농도의 비교적 신속한 확산용 P 형 원자의 주입은 상기 P 웰(12)상의 에피택셜 층(15)내에 형성되며 NMOS 트랜지스터의 P 채널(18)을 형성하는 데 사용된다. 더욱이, 상기 활성 구조를 프레임화하는 전계 산화물 영역(19)은 차후의 산화 단계 동안 상기 에피택셜 층(15)의 표면내에서 양호하게 한정된 위치에 형성된다. 상기 분리 산화물 영역(16)의 두께에 약 100 nm 를 추가하는 전계 산화물 영역(19)은 PMOS 트랜지스터, NMOS 트랜지스터, 및 바이폴라 트랜지스터가 될 것을 서로 분리시킨다.
도 4 및 5에 예시된 바와 같이, 본 발명의 방법은 동일한 수직형 배치 반응기내에서 게이트 산화물 층(20) 및 보호용 비정질 실리콘 층(21)을 형성하는 원 위치 단계를 포함한다. 도 6은 선행 기술에서 약 19 번의 단계를 필요로 했던 그러한 2 개의 층의 형성과 관련된 8 번의 세부 단계를 나타낸 것이다. 초기에는, 영역(15, 17, 18, 19)의 모든 표면은 적합한 세척 화합물로 미리 세척된다. 그후, 공정 코드는 상기 수직형 배치 반응기의 제어 장치내로 적재된다. 물론, 선택된 고유 공정 조건은 원하는 활성 디바이스의 고유 특성에 의존한다. 그러나, 일반적으로 말해서, 공정 온도 및 시간은 양호하게 한정되어야 한다.
도 6을 계속 참조하면, 제품(WIP) 및 테스트 웨이퍼는 세척된 반응기내로 적재된다. 그후, 모든 웨이퍼는 산소 환경에서 산화 온도에 이르게 된다. 이러한 분야에서는 소요 시간 및 온도가 원하는 두께의 게이트 산화물 층(20)을 만들어 낸다는 것이 잘 알려져 있다. 선행 기술에서는, 다음 단계가 상기 반응기로 부터 WIP 및 테스트 웨이퍼를 제거하고 이들을 폴리실리콘 형성 반응기로 이동시키는 것이었다. 그 대신에, 본 발명에서는, 상기 반응기는 산소가 없게 하고 온도는 실란 가스를 사용하는 화학적 증착 데포지션 기법으로 실리콘 데포지션에 적합한 온도로 낮춘다. 다결정 실리콘 층보다는 오히려 비정질 실리콘 층을 전개하는 데 사용되는 반응 온도는 약 500-550℃ 인 것이 바람직스럽다. 이는 이동 전계가 상기 보호용 층(21)내에 형성되지 않게 한다. 더군다나, 하부의 산화물 층(20)의 보전에 영향을 주지 않고서 비정질 층(21)의 형성은 필요한 그러한 층의 두께의 감소를 허용한다. 본 발명의 바람직한 실시예에 있어서, 층(21)은 약 30 nm 두께이다. 선행 기술의 보호용 다결정 층은 최소한 50 nm 이여야 했다.
도 5 및 6을 계속 참조하면, 원 위치에 형성되는 층(20, 21), 및 테스트 웨이퍼를 포함하는 본 발명의 신규한 중간 반도체 구조(22)는 두께 및 입자 측정을 위해 상기 반응기로 부터 제거된다. 그후, WIP 는 차후의 공정을 위해 다른 한 반응 위치로 이동된다. 도 7에서 알 수 있는 바와 같이, 그러한 차후의 공정이전에, 구조(22)는 에피택셜 층(15)상에 산화물 층(20) 및 보호용 층(21)을 포함한다. 층(21)은 달리 층(20)으로의 완전한 산 이동을 허용하는 폴리실리콘과 관련된 간격의 형태가 없다.
도 8은 NPN 트랜지스터 구조의 베이스 영역의 형성과 관련된 한 차후의 공정 단계를 예시한 것이다. 구체적으로 기술하면, 베이스 포토레지스트 마스크(23)는 베이스 영역(25)을 형성하도록 완전한 보호용 층(21) 및 산화물 층(20)에 대한 P++ 농도의 비교적 느린 확산용 P 형 원자의 도입을 위한 마스크 개구부(24)를 포함한다. 그후, 그러한 동일 마스크(23)는 보호용 층(21) 및 산화물 층(20)이 베이스 영역(25)상에서 에칭 제거됨에 따라 PMOS 및 NMOS 부위를 분리시키는 데 사용된다. 이는 NPN 트랜지스터 구조의 에미터 영역의 형성과 관련된 차후의 단계들을 준비하여 행해진다. 그 이외에도, 다른 공정 단계중에서, 영역(26)은 한계 전압 조정 및 MOS 트랜지스터에 대한 펀치 스루 방지 제어를 위해 N 웰 영역(11)상의 에피택셜 층(15)내에 주입된다. 그후, 모든 표면은 NPN 트랜지스터 구조의 적합한 에미터의 형성에 일조하도록 불화 수소산 세척제로 세척된다.
도 9에 예시된 바와 같이, 제 2 실리콘 층(27)은 실란 가스를 사용하는 블랭킷 화화적 증착 공정으로 형성된다. 분할 폴리실리콘 공정으로 층(27)을 형성하는 데 사용되는 조건, 즉 600℃ 를 초과하는 온도는 또한 다음과 같은 MOS 게이트 및 폴리실리콘 에미터의 전개에 필요한 형태의 제 1 폴리실리콘 층(28)으로 비정질 실리콘 층(21)을 변형시키고, 이들 모두는 필요한 한계 특성을 위해 적합하게 도우핑된다. 도 10에서 알 수 있는 바와 같이, 2 개의 층(27, 28)은 폴리실리콘 경계면(29)을 포함하고, 이들 모두는 BiCMOS 공정의 등가 단계에서 선행 기술의 제조 공정과 관련된 구조와 실질적으로 동일한 구조이다. 층(27, 28)의 결합의 두께는 약 340 nm 이다.
본 발명이 특정한 실시예를 참조하여 기술되었지만, 이는 첨부된 특허청구범위에 속하는 모든 수정 및 등가예를 포함하는 것으로 의도된 것이다. 특히, 상기 상세한 설명이 NPN 트랜지스터의 형성에 대한 참조를 포함하지만, 기술된 공정은 PNP 바이폴라 트랜지스터에 대하여도 동등하게 적용될 것이다. 더욱이, 상세한 설명이 특정한 BiCMOS 공정 단계에 관한 것이지만, 게이트 산화물 층 및 비정질 실리콘 보호용 층의 원 위치 형성은 다른 BiCMOS 절차의 문맥에서도 적용될 것이라는 점을 이해하여야 한다.
본 발명은 분할 다결정 층의 제조를 포함하는 BiCMOS 공정의 일부로서 중간 반도체 구조를 형성함으로써, 수율 손실의 감소 및 총체적인 시간의 감소를 제공하며, 수직형 배치 반응기를 사용하여 게이트 산화물 층 및 분할 다결정 실리콘 층을 형성하고, 게이트 산화물 층의 보전에 대한 적합한 보호를 제공할 수 있는 능력을 지니는 보다 얇은 제 1 다결정 실리콘 층을 포함하는 신규한 구조를 만들어 내며, 게이트 산화물 층 및 최소한 제 1 전극 재료 데포지션 층의 형성과 관련된 단계들의 수를 감소시킨다.
Claims (9)
- 특정 도전 형태의 반도체 재료의 에피택셜 층, 상기 에피택셜 층의 표면상에 형성된 절연 산화물 층, 및 상기 절연 산화물 층의 표면상에 형성된 보호용 비정질 실리콘 층을 포함하는 중간 반도체 구조.
- 제 1 항에 있어서, 상기 보호용 비정질 실리콘 층은 약 30 nm 두께인 중간 반도체 구조.
- 제 2 항에 있어서, 상기 에피택셜 층은 N 형 도전 형태인 중간 반도체 구조.
- 분할 다결정 층의 형성을 포함하는 일련의 BiCMOS 제조 단계의 일부로서 중간 반도체 디바이스를 제조하는 방법에 있어서,a. 하나 또는 그 이상의 공정중에 있는 웨이퍼를 만들어 내도록 반도체 기판상에 특정 도전 형태의 반도체 재료의 에피택셜 층을 형성하는 단계;b. 반응기내에 상기 하나 또는 그 이상의 공정중에 있는 웨이퍼를 배치하고 상기 에피택셜 층의 표면상에서 제 1 온도로 절연 산화물 층을 형성하도록 상기 반응기에 산소를 도입시키는 단계;c. 상기 반응기에서 산소를 제거하고 상부에서 제 2 온도로 보호용 실리콘 층을 형성하도록 상기 절연 산화물 층의 표면상에 비정질 실리콘 재료를 데포지트시키는 단계; 및d. 차후의 BiCMOS 공정 단계로의 이동을 위해 상기 반응기로 부터 상기 하나 또는 그 이상의 공정중에 있는 웨이퍼를 제거하는 단계를 포함하는 방법.
- 제 4 항에 있어서, 상기 제 1 온도는 상기 제 2 온도보다 높은 방법.
- 제 5 항에 있어서, 상기 제 1 온도는 약 900℃ 이며 상기 제 2 온도는 약 525℃ 인 방법.
- 제 4 항에 청구된 바와 같은 방법에 의해 제조된 제품.
- 제 4 항에 있어서, 상기 보호용 실리콘 층의 표면상에 폴리실리콘 층을 형성하도록 화학적 증착 반응기로 상기 하나 또는 그 이상의 공정중에 있는 웨이퍼를 이동시키는 단계 및 비정질 폴리실리콘없이 분할 폴리실리콘 층을 형성하기에 충분한 온도로 상기 폴리실리콘 층 및 상기 보호용 층의 결합을 가열하는 단계를 부가적으로 포함하는 방법.
- 제 4 항에 있어서, 상기 보호용 실리콘 층은 약 30 nm 의 두께로 데포지트되는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15825698A | 1998-09-22 | 1998-09-22 | |
| US9/158,256 | 1998-09-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000023299A true KR20000023299A (ko) | 2000-04-25 |
Family
ID=22567307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990040347A KR20000023299A (ko) | 1998-09-22 | 1999-09-20 | 게이트 산화물 및 비정질 실리콘 전극을 원 위치에데포지트하는 방법 및 그에 해당하는 구조 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0989604A3 (ko) |
| KR (1) | KR20000023299A (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6884672B1 (en) | 2003-11-04 | 2005-04-26 | International Business Machines Corporation | Method for forming an electronic device |
| CN115132754B (zh) * | 2022-06-30 | 2023-06-27 | 惠科股份有限公司 | 背光模组及其制备方法、显示面板 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0418422B1 (de) * | 1989-09-22 | 2002-01-09 | Infineon Technologies AG | CMOS-kompatibler Bipolartransistor mit verringerter Kollektor/Substrat-Kapazität und Verfahren zu dessen Herstellung |
| US5032530A (en) * | 1989-10-27 | 1991-07-16 | Micron Technology, Inc. | Split-polysilicon CMOS process incorporating unmasked punchthrough and source/drain implants |
| US5049513A (en) * | 1990-09-17 | 1991-09-17 | Texas Instruments Incorporated | Bi CMOS/SOI process flow |
| US5134082A (en) * | 1991-06-10 | 1992-07-28 | Motorola, Inc. | Method of fabricating a semiconductor structure having MOS and bipolar devices |
| DE19523536A1 (de) * | 1994-07-12 | 1996-01-18 | Siemens Ag | Verfahren zur Herstellung von MOS-Transistoren und Bipolartransistoren auf einer Halbleiterscheibe |
| FR2758004B1 (fr) * | 1996-12-27 | 1999-03-05 | Sgs Thomson Microelectronics | Transistor bipolaire a isolement dielectrique |
-
1999
- 1999-09-20 KR KR1019990040347A patent/KR20000023299A/ko not_active IP Right Cessation
- 1999-09-21 EP EP99650086A patent/EP0989604A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0989604A3 (en) | 2000-05-31 |
| EP0989604A2 (en) | 2000-03-29 |
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