JPWO2010050094A1 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
ワード線とビット線との交点部分のコンタクトホール内にメモリセルを形成するクロスポイント構造で、微細化かつ大容量化が可能な不揮発性半導体記憶装置とその製造方法を提供する。不揮発性半導体記憶装置は、基板と、基板上に形成された複数のストライプ形状の下層銅配線(70)と、下層銅配線(70)を含む基板上に形成された層間絶縁層(76)と、層間絶縁層(76)に下層銅配線(70)の表面に貫通するように形成された複数のコンタクトホールと、コンタクトホールの底部にのみ形成された電極シード層(77)及び貴金属電極層(78)と、貴金属電極層(78)に接続し、コンタクトホール内に埋め込み形成された抵抗変化層(73)と、抵抗変化層(73)と接続し、下層銅配線(70)に対して交差する複数のストライプ形状を有する上層銅配線(74)からなり、電極シード層(77)及び貴金属電極層(78)が選択成長めっきにより形成される。
Description
本発明は、抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置に関し、特に微細化に適した構造の不揮発性半導体記憶装置及びその製造方法に関する。
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた不揮発性半導体記憶装置（以下、ＲｅＲＡＭとよぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。
抵抗変化層としては、ニッケル酸化膜（ＮｉＯ）、バナジウム酸化膜（Ｖ２Ｏ５）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ２Ｏ５）、チタン酸化膜（ＴｉＯ２）、タングステン酸化膜（ＷＯ３）またはコバルト酸化膜（ＣｏＯ）等が用いられている。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持し続けることが知られており、かつ既存のＤＲＡＭ工程をそのまま使用して作製できるという特徴を有している。
特許文献１では、クロスポイント型構成のＲｅＲＡＭにおいて、Ｘ方向の導電アレイラインと、Ｙ方向の導電アレイラインとの交点部分にメモリプラグを形成した構成が示されている。このメモリプラグは抵抗変化型記憶素子と金属−絶縁物−金属（ＭＩＭ）構造のダイオード素子から構成させている。メモリプラグは７層の積層構成から成っており、２層の電極層に挟まれた複合金属酸化物が記憶素子であり、この記憶素子上にＭＩＭダイオード素子を形成している。
また、特許文献２では、相互並行した間隔をもって配列された２以上のビット線と、相互並行した間隔をもって、上記ビット線と交差する方向に形成された２以上のワード線と、ビット線及びワード線の交差する位置であり、かつビット線上に形成された抵抗構造体と、この抵抗構造体及びワード線と接触するように抵抗構造体上に形成されたダイオード構造体とを備えた基板と、この基板上に形成された下部電極と、下部電極上に形成された抵抗構造体と、抵抗構造体上に形成されたダイオード構造体と、ダイオード構造体上に形成された上部電極とを備えたＲｅＲＡＭが開示されている。
特許文献３においても、ビット線とワード線との間に下部電極と可変抵抗体及び上部電極からなる可変抵抗素子と、この可変抵抗素子に直列に接続した非線形素子からなるクロスポイント型ＲｅＲＡＭが開示されている。
上記特許文献１、特許文献２及び特許文献３等に記載のメモリセル構造は、ビット線とワード線との交点部分に抵抗変化型の記憶素子とダイオード素子を形成するため、少なくとも３層以上の積層構成が必要である。その製造方法としては、例えば、図１９（ａ）のように、ビット線１上に、下部電極２、抵抗変化層３及び中間電極４からなる抵抗変化素子７と、中間電極４、半導体層５及び上部電極６からなる金属−半導体−金属（ＭＳＭ）ダイオード素子８とを構成するすべての層を積層した後に、図１９（ｂ）のようにリソグラフィとドライエッチングを用いて、ピラー形状に加工する方法が考えられる。
この手法の場合には、抵抗変化素子とダイオード素子の膜厚を変えずに設計ルールを微細化しようとすると、メモリセルを高アスペクト比をもつピラー形状に加工する必要がある。高アスペクト比のピラー構造のドライエッチングには、エッチング不足やサイドエッチ、プラズマチャージダメージといった問題が生じる。また、エッチング時のマスク材料の消耗も問題となり、ピラーがテーパー形状になりやすくなる。マスク自体を厚くすることでマスクの耐久性を向上できるが、マスクを厚膜化することは微細パターンの精度を損なうという問題を生じる。したがって、ドライエッチングにより高アスペクト比のピラー構造を形成する方法は微細化に適しないため、大容量の不揮発性半導体記憶装置を実現することは困難である。また、材料によっては、例えば、蒸気圧が低い銅（Ｃｕ）や、反応性が低く蒸気圧が低い貴金属材料、例えば白金（Ｐｔ）やイリジウム（Ｉｒ）等はそもそもドライエッチングによる微細なパターン形成が困難である。
また、微細化に適したホール埋め込み型構造においてコンタクトホール内に抵抗変化素子７とダイオード素子８を形成する場合、コンタクトホール内に電極層や半導体層を形成する必要がある。しかし、従来のスパッタリング法やＣＶＤ法では、コンタクトホール内に金属薄膜や半導体薄膜等を平坦に成膜することは困難である。すなわち、従来のスパッタリング法やＣＶＤ法では、図１９（ｃ）のように必ずホール側壁やホール外の層間絶縁層上にも成膜されてしまうため、コンタクトホール内に金属薄膜や半導体薄膜を平坦に積層することは現実的には不可能である。
また、成膜後に図１９（ｄ）のように、ＣＭＰやエッチバックを用いて、ホール外に成膜された金属薄膜などの除去や平坦化をする必要がある。しかし、電極材料に貴金属材料を用いた場合、貴金属材料は反応性が低く酸化しにくいため、一般的な酸化剤及び固体研磨砥粒等からなる金属用研磨液によるＣＭＰは非常に困難である。また、研磨液に含まれる微粒子の機械的研磨作用により、貴金属材料を物理的に研磨できたとしても層間絶縁層に傷が付くスクラッチ傷が発生しやすくなり、歩留り低下を引き起こす要因となる。
そして、ＣＭＰなどを用いて層間絶縁層上の電極材料等を除去して、ホール内に抵抗変化素子やダイオード素子を埋め込み形成しても、スパッタリングやＣＶＤによる成膜方法では、必ず図１９（ｅ）のようなメモリセル構造になり、上述のようにコンタクトホール側壁に成膜された層（例えば、図１９（ｅ）では下部電極２）を介して、メモリセルに接続する上下のビット線１とワード線９との間でリークが発生する。
そこで、本発明は、上記従来の課題を解決するもので、電極材料にＰｔ等の貴金属を用いたクロスポイント型のＲｅＲＡＭを備え、ワード線とビット線との間のリークを抑制できるとともに微細化かつ大容量化が可能な不揮発性半導体記憶装置とその製造方法を提供することを目的とする。
上記目的を達成するために、本発明の不揮発性半導体記憶装置の製造方法は、基板上に複数のストライプ形状の下層銅配線を形成する工程（Ａ）と、前記下層銅配線が形成された前記基板上に、前記下層銅配線の上方に複数のコンタクトホールが位置するように層間絶縁層を形成するとともに、前記コンタクトホールの底に位置するように前記下層銅配線上に選択成長めっきによって貴金属を含む貴金属電極層を形成する工程（Ｂ）と、前記貴金属電極層に接続するように前記コンタクトホール内に抵抗変化層を埋め込み形成する工程（Ｃ）と、前記層間絶縁層及び前記抵抗変化層上に、当該抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状の上層銅配線を形成する工程（Ｄ）と、を含んでいる。
このような方法とすることにより、コンタクトホールの側壁やコンタクトホール外の層間絶縁層上に貴金属電極層を成膜することなく、コンタクトホール内に平坦な貴金属電極層を形成することができるので、上層銅配線（ワード線又はビット線）と下層銅配線（ビット線又はワード線）との間のリークを抑制することできる。また、コンタクトホールに抵抗変化層を埋め込み形成するので、不揮発性半導体記憶装置の微細化かつ大容量化が可能である。
なお、「前記コンタクトホールの底に位置するように前記下層銅配線上に選択成長めっきによって貴金属を含む貴金属電極層を形成する」とは、コンタクトホールの底にのみ位置するように貴金属電極層を形成する態様と、コンタクトホールの底を含む領域に位置するように貴金属電極層を形成する態様との双方を含む。
すなわち、本発明の不揮発性半導体記憶装置の製造方法の一態様は、基板上に複数のストライプ形状の下層銅配線を形成する工程（Ａ）と、各前記下層銅配線に積層するように選択成長めっきによってストライプ形状の貴金属を含む貴金属電極層を形成する工程（Ｂ１）と、前記下層銅配線と前記貴金属電極層とを含む前記基板上に層間絶縁層を形成する工程（Ｂ２）と、前記層間絶縁層に、各前記貴金属電極層の表面まで貫通する複数のコンタクトホールを形成する工程（Ｂ３）と、前記貴金属電極層に接続するように前記コンタクトホール内に抵抗変化層を埋め込み形成する工程（Ｃ）と、前記層間絶縁層及び前記抵抗変化層上に、当該抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状の上層銅配線を形成する工程（Ｄ）とを含んでもよい。
このような方法とすることにより、選択成長めっきを用いて下層銅配線上にのみ貴金属電極層を形成することができるため、リソグラフィやエッチングによる貴金属材料の加工が不要になる。そのため、ＲｅＲＡＭに貴金属材料を用いた場合に、エッチングによる加工では困難だった微細化が実現できることから、大容量の不揮発性半導体記憶装置を製造することが可能になる。また、めっきプロセスを用いることから、銅ダマシンを用いた配線形成工程との親和性もよい。さらに、コンタクトホールの側壁やコンタクトホール外の層間絶縁層上に貴金属電極層を成膜することがないため、上層銅配線（ワード線又はビット線）と下層銅配線（ビット線又はワード線）との間のリークを抑制することできる。
さらに、上記方法において、前記工程（Ｃ）後に抵抗変化層に直列に接続するダイオード素子を形成する工程（Ｅ）を追加してもよい。
このような方法とすることにより、読み込み時あるいは書き込み時において十分な電流を流しながら、クロストークを防止することができるので、抵抗変化特性の再現性に優れ、かつ高信頼性の不揮発性半導体記憶装置を製造することが可能になる。
さらに、本発明の不揮発性半導体記憶装置の製造方法の他の態様は、基板上に複数のストライプ形状の下層銅配線を形成する工程（Ａ）と、前記下層銅配線を含む前記基板上に層間絶縁層を形成する工程（Ｂ１´）と、各前記層間絶縁層に、前記下層銅配線の表面まで貫通する複数のコンタクトホールを形成する工程（Ｂ２´）と、前記コンタクトホール内の底部でかつ前記下層銅配線上に選択成長めっきによって貴金属電極層を形成する工程（Ｂ３´）と、前記貴金属電極層二接続するように前記コンタクトホール内に抵抗変化層を埋め込み形成する工程（Ｃ）と、前記層間絶縁層及び前記抵抗変化層上に、当該抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状の上層銅配線を形成する工程（Ｄ）とを含んでもよい。
このような方法とすることにより、選択成長めっきを用いてコンタクトホール内に平坦な貴金属電極層を形成することができるので、上層銅配線（ワード線又はビット線）と下層銅配線（ビット線又はワード線）との間のリークを抑制することできるとともに、リソグラフィやエッチングによる貴金属材料の加工が不要になる。さらに、上述の下層銅配線上に貴金属電極層を形成する製造方法に比べ、コンタクトホール底部にのみ貴金属電極層を形成できることから、貴金属材料の使用量を減らすことができ、貴金属材料を用いた場合にも低コストで大容量の不揮発性半導体記憶装置を製造することが可能になる。
さらに、上記方法においても、前記工程（Ｃ）後に抵抗変化層に直列に接続するダイオード素子を形成する工程（Ｅ）を追加してもよい。
なお、請求の範囲及び明細書の記載において、「抵抗変化層に接続する」とは抵抗変化層と電気的に接続することを意味し、直接的に接続（すなわち、接触）する態様及び他の導電層等を介して間接的に接続する態様の何れも含む概念である。
また、本発明の不揮発性半導体記憶装置は、基板と、前記基板上に形成された複数のストライプ形状の下層銅配線と、各前記下層銅配線に積層するようにストライプ形状に形成された貴金属電極層と、前記下層銅配線と前記貴金属電極層とを含む前記基板上に形成された層間絶縁層と、前記層間絶縁層に、前記貴金属電極層の表面まで貫通するように形成された複数のコンタクトホールと、前記貴金属電極層に接続するように前記コンタクトホール内に埋め込み形成された抵抗変化層と、前記層間絶縁層及び前記抵抗変化層上に、当該抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状に形成された上層銅配線とを備える。
このような構成とすることにより、コンタクトホールの側壁やコンタクトホール外の層間絶縁層上に貴金属電極層を成膜することなく、コンタクトホール内に平坦な貴金属電極層を形成することができるので、上層銅配線（ワード線又はビット線）と下層銅配線（ビット線又はワード線）との間のリークを抑制することできる。また、コンタクトホールに抵抗変化層を埋め込み形成するので、不揮発性半導体記憶装置の微細化かつ大容量化が可能である。さらに、貴金属電極層が抵抗変化層の下部電極として機能するだけでなく、下層銅配線の拡散を防止するバリア層としても機能し、高信頼性を有する不揮発性半導体記憶装置を製造することが可能になる。
さらに、上記構成において、抵抗変化層に直列に接続するダイオード素子を備えるようにしてもよい。
このような構成とすることにより、読み込み時あるいは書き込み時において十分な電流を流しながら、隣接セルとのクロストークを防止することができるので、抵抗変化特性の再現性に優れ、かつ高信頼性の不揮発性半導体記憶装置を実現できる。
さらに、本発明の他の実施形態の不揮発性半導体記憶装置は、基板と、前記基板上に形成された複数のストライプ形状の下層銅配線と、前記下層銅配線を含む前記基板上に形成された層間絶縁層と、前記層間絶縁層に、各前記下層銅配線の表面まで貫通するように形成された複数のコンタクトホールと、各前記下層銅配線に接続し、前記コンタクトホール内の底部に形成された貴金属電極層と、前記貴金属電極層に接続し、前記コンタクトホール内に埋め込み形成された抵抗変化層と、前記層間絶縁層及び前記抵抗変化層上に、当該前記抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状の上層銅配線とを備える。
このような構成にすることにより、上述の下層銅配線上に選択成長めっきにより貴金属電極層を形成する不揮発性半導体記憶装置に比べ、コンタクトホール底部にのみ選択成長めっきにより貴金属電極層を形成することから、貴金属電極層の形成による隣接する下層銅配線間での配線間ショートの懸念がなくなるという利点がある。
また、上記構成においても、抵抗変化層に直列に接続するダイオード素子を備えるようにしてもよい。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明は上記のように構成され、電極材料にＰｔ等の貴金属を用いたクロスポイント型のＲｅＲＡＭを備え、ワード線とビット線との間のリークを抑制できるとともに微細化かつ大容量化が可能な不揮発性半導体記憶装置とその製造方法を提供できるという効果を奏する。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００の構成を説明する図で、（ａ）は平面図、（ｂ）は（ａ）に示す１Ａ−１Ａ線に沿う断面を矢印方向に見た断面図を示す。また、図２は、記憶部２３の構成を示すための要部の部分拡大図で、（ａ）は平面図、（ｂ）は（ａ）に示す２Ａ−２Ａ線に沿う断面を矢印方向に見た断面図である。
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００の構成を説明する図で、（ａ）は平面図、（ｂ）は（ａ）に示す１Ａ−１Ａ線に沿う断面を矢印方向に見た断面図を示す。また、図２は、記憶部２３の構成を示すための要部の部分拡大図で、（ａ）は平面図、（ｂ）は（ａ）に示す２Ａ−２Ａ線に沿う断面を矢印方向に見た断面図である。
図１及び図２に示すように、本実施の形態の不揮発性半導体記憶装置１００は、基板１１と、この基板１１上に形成された複数のストライプ形状の下層銅配線１８と、下層銅配線１８上に形成された貴金属電極層２０と、下層銅配線１８と貴金属電極層２０とを含む基板１１上に形成された層間絶縁層１９と、層間絶縁層１９に、貴金属電極層２０に至るように形成された複数のコンタクトホールと、上記コンタクトホール中に埋め込まれ、貴金属電極層２０に接続する抵抗変化層２１と、抵抗変化層２１に接続し、層間絶縁層１９上の層間絶縁層２４中に形成された複数の上層銅配線２２とを備えている。
複数の下層銅配線層１８は、それぞれがストライプ形状に形成されていて、それぞれの幅方向に互いに間隔を置いて配置されている。
それぞれの貴金属電極層２０は、それぞれの下層銅配線層１８に積層して形成されていて、両者は、積層方向から見て、実質的に互いに重なり合う形状（実質的に互いに同じ形状）に形成されている。貴金属電極層２０は、１つの種類の貴金属で構成されていてもよいが、２種類以上の金属の積層、又は１つの種類の貴金属に他の金属がドープされている構成でもよい。貴金属電極層２０を上記のような構成にすることにより、貴金属電極層２０に含まれる貴金属が抵抗変化層にマイグレーションして界面形状が平坦でなくなることを防止できる。
さらに、本実施の形態の場合には、上層銅配線２２が層間絶縁層１９上で、下層銅配線１８に対して交差する（例えば、直交する）ストライプ形状に形成されている。複数の上層銅配線層２２は、それぞれがストライプ形状に形成されていて、それぞれの幅方向に互いに間隔を置いて配置されている。そして、上層銅配線２２と下層銅配線１８との交点にコンタクトホール２６が形成されている。コンタクトホール２６は、それぞれの貴金属電極層２０に対して複数形成されている。そして、それぞれのコンタクトホール２６を埋めるようにして抵抗変化層２１が形成されていて、この抵抗変化層２１と、この抵抗変化層２１に接続する領域の貴金属電極層２０と上層銅配線２２とにより記憶部２３を構成している。抵抗変化層２１としては、酸素不足型の遷移金属酸化物膜もしくはペロブスカイト系酸化膜が用いられ得る。酸素不足型の遷移金属酸化物膜として、例えば、タンタル酸化膜（ＴａＯｘ）、ニッケル酸化膜（ＮｉＯｘ）、ハフニウム酸化膜（ＨｆＯｘ）、鉄酸化膜（ＦｅＯｘ）、バナジウム酸化膜（ＶＯｘ）、亜鉛酸化膜（ＺｎＯｘ）、ニオブ酸化膜（ＮｂＯｘ）、チタン酸化膜（ＴｉＯｘ）、タングステン酸化膜（ＷＯｘ）又はコバルト酸化膜（ＣｏＯｘ）又は銅酸化膜（ＣｕＯｘ）等が用いられ得る。ペロブスカイト系酸化膜として、例えば、ＰｒＣａＭｎＯ３、ＬａＣａＭｎＯ３又はＳｒＴｉＯ３等が用いられ得る。これらのうち、酸素不足型タンタル酸化物（ＴａＯｘ）は、抵抗変化特性の安定性や作製の再現性等の面から好ましく、以下では抵抗変化層２１が酸素不足型タンタル酸化物（ＴａＯｘ）で構成される例を示す。ここで、酸素不足型とは、ＴａＯｘと記したときに、ＴａとＯの組成比に関して、化学量論組成よりも酸素量が少ない組成を意味している。ＴａＯｘにおけるｘの範囲としては、０＜ｘ＜２．５の範囲が好ましく、さらに好ましくは０．８≦ｘ≦１．９である。なお、図１に示すように、上層銅配線２２は、記憶部２３がマトリクス状に形成された領域外まで延在されている。
さらに、本実施の形態においては、基板１１としてシリコン単結晶基板を用いてトランジスタ等の能動素子１２を集積した半導体回路を有する。図１では、能動素子１２は、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃ及びゲート電極１２ｄからなるトランジスタを示しているが、これらの能動素子１２だけでなく、一般にＤＲＡＭ等のメモリ回路に必要な素子を含む。
下層銅配線１８及び上層銅配線２２は、記憶部２３が形成されたマトリクス領域とは異なる領域において能動素子１２にそれぞれ接続（正確には電気的に接続）されている。すなわち、図１においては、下層銅配線１８は、埋め込み導体１４、１７及び半導体電極配線１５を介して能動素子１２のソース領域１２ａに接続されている。なお、上層銅配線２２についても、埋め込み導体２５を介して同様に別の能動素子（図示せず）に接続されている。
また、本実施の形態においては、層間絶縁層１９、２４としては、ＣＶＤ法による酸化シリコン（ＳｉＯ２）やオゾン（Ｏ３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ２膜、低誘電率材料であるシリコン炭酸化膜（ＳｉＯＣ膜）あるいはシリコンフッ素酸化膜（ＳｉＯＦ膜）等を用いてもよい。
また、層間絶縁層１９中のコンタクトホール形成を容易にするために、層間絶縁層１９の下層側にフッ素系エッチングガスを用いたドライエッチングに対し、エッチング耐性を有する膜、具体的には、ＣＶＤ法により形成したシリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜やシリコン炭窒化（ＳｉＣＮ）膜等を用い、上層には上記のＳｉＮ、ＳｉＯＮ以外の膜種の絶縁性酸化物材料を用いて層間絶縁層を複数構成にしてもよい。
次に、記憶部２３を構成する抵抗変化層２１は、前述した酸素不足型遷移金属酸化物を用い、スパッタリング法等で形成することができる。このような酸素不足型遷移金属酸化物材料は、閾値以上の電圧又は電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧又はパルス電流が印加されるまでは、その抵抗値を維持し続ける。
次に、図３から図７を用いて本実施の形態の不揮発性半導体記憶装置１００の製造方法について説明する。
図３は、能動素子１２が形成された基板１１上に、層間絶縁層１６までを形成し、さらに下層銅配線１８及び埋め込み導体１７を形成するまでの工程を示す図である。図３（ａ）は能動素子１２が形成された基板１１上に、層間絶縁層１６を形成した状態の断面図であり、図３（ｂ）は層間絶縁層１６の所定の位置にストライプ形状の配線溝１８ａと、電極配線１５に接続するためのコンタクトホール１７ａとを形成した状態の断面図であり、図３（ｃ）はデュアルダマシン法によって下層銅配線１８と埋め込み導体１７とを層間絶縁層１６中に埋め込み形成した状態の断面図である。
初めに、図３（ａ）及び図３（ｂ）に示す工程では、複数の能動素子１２、埋め込み導体１４、電極配線１５及び層間絶縁層１３が形成されている基板１１上に、層間絶縁層１６を形成する。埋め込み導体１４及び電極配線１５については、従来はアルミ（Ａｌ）が主に用いられたが、最近では微細化しても低抵抗を実現できる銅が用いられる。また、層間絶縁層１３、１６についても、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）あるいは有機樹脂材料（例えば、ポリイミド）が用いられている。本実施の形態の場合にも、電極配線１５としては銅（Ｃｕ）を用い、半導体層間絶縁層１３、１６としては、例えばフッ素含有酸化物であるＳｉＯＦを用いることができる。
次に、図３（ｃ）に示す工程では、下層銅配線１８を層間絶縁層１６中に埋め込み形成する（工程Ａ）。これは以下のようにすれば形成できる。まず、図３（ｂ）に示すように、半導体層間絶縁層１６に下層銅配線１８を埋め込むためのストライプ形状の配線溝１８ａと半導体電極配線１５に接続するためのコンタクトホール１７ａとを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。このような配線溝１８ａとコンタクトホール１７ａとを形成し、当該配線溝１８ａとコンタクトホール１７ａとに銅を充填するように、下層銅配線１８及び埋め込み導体１７となる導体膜を形成した後、例えばＣＭＰを行うことで、図３（ｃ）に示すような形状の下層銅配線１８と埋め込み導体１７を埋め込み形成することができる。なお、銅配線は、層間絶縁層への銅の拡散を抑制するために、銅層の下層側にバリアメタル層や、銅層の上層側にメタルキャップ層を有する積層構造を用いてもよい。銅配線のバリアメタル層やトップキャップ層には、一般的には、ＣｏＷＰやＴｉＷＮ、ＴｉやＴｉＮ、ＴａやＴａＮが用いられる。なお、本実施の形態においては、デュアルダマシン法によって下層銅配線１８と埋め込み導体１７とを層間絶縁層１６中に埋め込み形成しているが、もちろん、埋め込み導体１７と下層銅配線１８とを別々に形成するシングルダマシン法を用いてもよい。
図４は、下層銅配線１８上に、選択成長めっき法を用いて貴金属電極層２０を形成し、さらに下層銅配線１８と貴金属電極層２０とを含む層間絶縁層１６上に層間絶縁層１９を形成するまでの工程を示す図である。図４（ａ）は下層銅配線１８上に貴金属電極層２０を形成した状態の断面図であり、図４（ｂ）は下層銅配線１８と貴金属電極層２０とを含む層間絶縁層１６上に層間絶縁層１９を形成した状態の断面図である。
図４（ａ）に示す工程では、各下層銅配線１８に積層するように選択成長めっき法によってストライプ形状の貴金属を含む貴金属電極層２０を形成する（工程Ｂ１）。本実施の形態においては、貴金属電極層２０の形成には銅上において無電解選択成長めっきを用いている。本実施の形態では、抵抗変化層２１に酸素不足型タンタル酸化物（ＴａＯｘ）を用いるため、貴金属電極層２０にはＴａＯｘの抵抗変化特性がよい電極材料である白金（Ｐｔ）が好適に用いられる。無電解Ｐｔめっき浴には、ヒドラジン−アンモニア系Ｐｔめっき浴、ホウ素系化合物や次亜リン酸を還元剤として含むＰｔめっき浴などを用いることができる。Ｐｔ電極膜の膜厚は５ｎｍ以上２４ｎｍ以下としてもよい。膜厚がこの範囲内にある場合には、Ｐｔ電極層を薄膜化することで、熱処理によるＰｔのヒロック発生を抑制し、抵抗変化層との界面を平坦化することができる。また、下層銅配線１８上に、ニッケル、ニッケル−リン合金又はニッケル−ホウ素合金のいずれかを含む電極シード層を形成した後、上記の無電解Ｐｔめっきを行うことにより、より効率よくＣｕ上にＰｔの選択成長を行うことができる。また、電極シード層は、パラジウム層及びニッケル層、パラジウム層及びニッケル−リン合金層もしくはパラジウム層及びニッケル−ホウ素合金層のいずれかの組み合わせの積層構造としてもよい。
また、貴金属電極層２０を形成する工程において、下層銅配線１８に外部から一括して電圧を印加できるよう配線パターンを工夫すれば、電解めっき法を使用することも可能である。
選択成長めっきを用いることで、層間絶縁層１６中に埋め込み形成された下層銅配線１８上にのみ選択的に貴金属電極層２０が形成され、層間絶縁層１６上には貴金属電極層２０が形成されないため、この貴金属電極層２０は下層銅配線１８上に、下層銅配線１８と同様のストライプ形状に形成され、露光プロセスやエッチングなどを用いた形状加工が不要となる。
次に、図４（ｂ）に示す工程では、この下層銅配線１８と貴金属電極層２０とを含む基板１１上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯ２からなる層間絶縁層１９を形成する（工程Ｂ２）。なお、この層間絶縁層１９としては、先述したように種々の材料を用いることができる。
図５は、層間絶縁層１９の所定の位置にコンタクトホール２６を形成するまでの工程を示す図である。図５（ａ）は層間絶縁層の所定の位置にコンタクトホール２６を形成した状態の平面図であり、図５（ｂ）は図５（ａ）に示す５Ａ−５Ａ線での断面を矢印方向に見た断面図である。
図５に示す工程では、層間絶縁層１９に、各貴金属電極層２０の表面まで貫通する複数のコンタクトホール２６を形成する（工程Ｂ３）。本実施の形態においては、各金属電極層２０の長さ方向に沿った一定の配列ピッチでコンタクトホール２６を形成する。このコンタクトホール２６は、図５（ａ）からわかるように、下層銅配線１８とその上に形成された貴金属電極層２０の幅より小さな外形としている。なお、図では四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。
図６は、コンタクトホール２６中に抵抗変化層２１を埋め込み形成するまでの工程を示す図である。図６（ａ）はコンタクトホール２６を含む層間絶縁層１９上に抵抗変化層２１となる抵抗薄膜層２１ａを形成した状態の断面図であり、図６（ｂ）はＣＭＰによって層間絶縁層１９上の抵抗薄膜層２１ａを除去した状態の断面図である。
図６（ａ）に示す工程では、コンタクトホール２６を含む層間絶縁層１９上に、抵抗変化層２１となる抵抗薄膜層２１ａを形成する。本実施の形態では、抵抗変化層２１として酸素不足型タンタル酸化物（ＴａＯｘ）をスパッタリング法により形成している。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。
また、金属Ｔａ膜を形成した後、Ｔａ膜を酸化してＴａＯｘを形成してもよい。
続いて、図６（ｂ）に示す工程では、ＣＭＰプロセスを用いて層間絶縁層１９上の抵抗薄膜層２１ａを除去する。このようにして、貴金属電極層２０に接続するようにコンタクトホール２６内に抵抗変化層２１を埋め込み形成する（工程Ｃ）。なお、このように抵抗薄膜層２１ａを除去する方法としては、ＣＭＰだけでなくエッチバックする方法でもよい。なお、コンタクトホール２６内に抵抗変化層２１を埋め込み形成する方法として、上記方法に代えて、選択成長めっき法を用いてもよい。
図７は、層間絶縁層１９上に抵抗変化層２１に接続するように上層銅配線２２を形成した状態の図であり、図７（ａ）は平面図を示し、図７（ｂ）は図７（ａ）に示す７Ａ−７Ａ線での断面を矢印方向に見た断面図を示す。
図７に示す工程では、抵抗変化層２１及び層間絶縁層１９上に、層間絶縁層２４を形成し、下層銅配線１８を形成した方法と同じようにして、層間絶縁層２４中に抵抗変化層２１に接続するように上層銅配線２２を形成する（工程Ｄ）。この場合に、この上層銅配線２２は層間絶縁層１９上に、少なくともコンタクトホール２６より大きな形状で、かつ下層銅配線１８と交差するストライプ形状に形成する。本実施の形態では、上層銅配線２２として、下層銅配線１８と同様の材料を用いることができる。
そして、この上層銅配線２２を形成するときに、埋め込み導体２５も同時に形成し（所定のコンタクトホールに導体材料を充填して形成する）、この埋め込み導体２５を介して電極配線（図示せず）に接続し、図示しない位置に設けられている能動素子に電気的に接続する。このようにして、図１に示すような不揮発性半導体記憶装置１００を製造することができる。
なお、本実施の形態においては、貴金属電極層２０として白金を用いたが、白金の代わりにパラジウム（Ｐｄ）を用いることとしてもよい。無電解Ｐｄめっき浴には、ヒドラジン−アンモニア系Ｐｄめっき浴、ホウ素系化合物や次亜リン酸を還元剤として含むＰｄめっき浴などを用いることができる。Ｐｄ電極膜の膜厚は５ｎｍ以上２４ｎｍ以下としてもよい。膜厚がこの範囲内にある場合には、Ｐｄ電極層を薄膜化することで、熱処理によるＰｄのヒロック発生を抑制し、抵抗変化層との界面を平坦化することができると推測される。また、下層銅配線１８上に、ニッケル、ニッケル−リン合金又はニッケル−ホウ素合金のいずれかを含む電極シード層を形成した後、無電解Ｐｄめっきを行うことにより、より効率よく銅配線上にパラジウムの選択成長を行うことができる。
ここで、下層銅配線１８上にニッケルの電極シード層を介して無電解Ｐｄめっきによりパラジウムの貴金属電極層２０を形成した場合において、貴金属電極層２０の表面をＸ線分析装置により元素分析した結果について説明する。図１８は、下層銅配線上にニッケルの電極シード層を介して無電解Ｐｄめっきによりパラジウムの貴金属電極層を形成した場合における貴金属電極層表面のＸ線分析結果を示す図である。
図１８の例においては、分析サンプルとして、図１８（ａ）に示すように、銅配線膜８０の上に無電解Ｎｉめっきによりニッケルの電極シード層８１を形成し、当該電極シード層８１の上に無電解Ｐｄめっきによりパラジウムの貴金属電極層８２を形成したものを使用した。このとき、無電解Ｎｉめっき及び無電解Ｐｄめっきにおいてはリンを含むめっき液を用いた。このような分析サンプルをＳＥＭ−ＥＤＸ（走査型電子顕微鏡及びエネルギー分散型Ｘ線分析装置；株式会社堀場製作所のＥＭＡＸ ＥＮＥＲＧＹ ＥＸ−２５０）を用いて元素分析を行った。具体的には、分析サンプルの貴金属電極層８２の表面に電子を照射し、反射される特性Ｘ線を検出することにより、元素分析を行った。なお、ＳＥＭの加速電圧を１５ｋｅＶとし、ＥＤＸの分析領域を１００ｎｍ×１００ｎｍとした。
その結果、図１８（ｂ）に示すように、貴金属電極層８２の主成分であるパラジウムのピークの他にめっき液の成分であるリンのピークも観測された。すなわち、リンを含むめっき液を用いた無電解Ｐｄめっきによって形成された貴金属電極層２０には、パラジウム以外にリンが含まれるものと推察される。なお、図１８（ｂ）においては炭素のピークも観測されているが、これはＳＥＭにおけるコンタミネーションであり、貴金属電極層８２の構成元素とは無関係である。
同様に、リンを含むめっき液を用いた無電解Ｐｔめっきによって形成された貴金属電極層２０には、白金以外にリンが含まれるものと推察される。また、リンが含まれない他のめっき液を用いた場合には、無電解めっきの反応に寄与する元素で、かつ金属膜成分以外の元素が含まれるものと推察される。
このように、本実施の形態における製造方法にて形成された貴金属電極層２０において元素分析を行うと、貴金属以外に無電解めっきの反応に寄与する元素で、かつ金属膜成分以外の元素が検出されるものと推察される。
（第２の実施の形態）
図８は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置２００の構成を説明する図で、（ａ）は断面図、（ｂ）は記憶部３３とダイオード素子３６の構成を示すための要部の部分の拡大断面図である。
図８は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置２００の構成を説明する図で、（ａ）は断面図、（ｂ）は記憶部３３とダイオード素子３６の構成を示すための要部の部分の拡大断面図である。
本実施の形態の不揮発性半導体記憶装置２００は、第１の実施の形態の不揮発性半導体記憶装置１００と基本構成は同じであるが、記憶部３３と直列に接続するダイオード素子３６を備え、貴金属電極層３０がコンタクトホール内に形成されていることが第１の実施の形態の不揮発性半導体記憶装置１００と異なる。
具体的には、それぞれのコンタクトホール２６の内部に、貴金属電極層３０と、抵抗変化層３１と、中間電極３２とが順に積層されて形成されている。そして、貴金属電極層３０、抵抗変化層３１、及び中間電極３２が記憶部３３を構成している。貴金属電極層３０には、第１の実施の形態の貴金属層２０と同じ材料が用いられる。抵抗変化層３１には、第１の実施の形態の抵抗変化層２１と同じ材料が用いられる。中間電極３２には、例えば、ＴａＮ、ＴｉＮ又はＷが用いられる。中間電極層３２は、ダイオード素子３６の一方の電極として機能するが、これらの材料は当該電極の材料として必要とされる条件をも満たす。
そして、層間絶縁層１９上に形成された層間絶縁層３７に配線溝３９が形成されていて、この配線溝３９の内部に、半導体層３４と、上部電極３５と、銅配線３８とが順に積層されて形成されている。そして、中間電極３２、半導体層３４、及び上部電極３５がダイオード素子３６の一例であるＭＳＭダイオードを構成している。ダイオード素子３６としては、このように半導体層とこの半導体層を挟む金属電極体層との３層の積層構成からなるＭＳＭダイオード、絶縁体層とこの絶縁体層を挟む金属電極体層との３層の積層構成からなるＭＩＭダイオード、ｐ型半導体とｎ型半導体との２層の積層構成からなるｐｎ接合ダイオード、又は半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードなど、非線形のスイッチング特性を有する素子を、記憶部の抵抗変化特性に応じて用いるとよい。
抵抗変化層に対して直列にダイオード素子を挿入することにより、クロスポイント型ＲｅＲＡＭの場合には、下層配線（例えばビット線）と上層配線（例えばワード線）とがクロスした交点に形成されている抵抗変化層の抵抗値の読み取りや書き込み時のクロストークを低減することができる。
次に、図９から図１２を用いて、本実施の形態の製造方法について説明する。なお、図９から図１２においては、図面の簡単化のために層間絶縁層１６から上部の構成のみを示している。
図９は、層間絶縁層１６中に、ダマシンプロセスによって複数の下層銅配線１８をストライプ形状に形成し、さらにその上に層間絶縁層１９を形成し、層間絶縁層１９にコンタクトホール２６を形成し、コンタクトホール底部の下層銅配線１８が露出した部分に貴金属電極層３０を形成するまでの工程を示す図である。図９（ａ）は層間絶縁層１６中にストライプ形状の下層銅配線１８を形成した状態の断面図であり、図９（ｂ）はその上に層間絶縁層１９を形成した状態の断面図であり、図９（ｃ）はドライエッチングを用いて、下層銅配線１８に接続するコンタクトホール２６を形成した状態の断面図であり、図９（ｄ）はコンタクトホール２６底部の下層銅配線１８が露出した部分に選択成長めっき法を用いて貴金属電極層２０を形成した状態の断面図である。
初めに、図９（ａ）に示す工程では、層間絶縁層１６中に、複数の下層銅配線１８をストライプ形状に形成し（工程Ａ）、さらに、図９（ｂ）に示すように、ＣＶＤ法等を用いてＴＥＯＳ−ＳｉＯ等からなる層間絶縁層１９を形成する（工程Ｂ１´）。この場合にも、層間絶縁層１９は、層間絶縁層１９中にコンタクトホール２６の形成を容易にするために、層間絶縁層１９の下層側にエッチングストッパ層として機能するＳｉＮやＳｉＯＮ、あるいはＳｉＣＮ等を挿入して、層間絶縁層１９を複数層からなる積層構造にしてもよい。さらに、層間絶縁層１９の上層側に、このＴＥＯＳ−ＳｉＯ２よりもＣＭＰにおいて硬質の、例えばＳｉＯＮを形成してもよい。層間絶縁層１９の上層側にＳｉＯＮを形成することで、後の抵抗変化層３１及び中間電極３２をコンタクトホール２６中に埋め込み形成する際のＣＭＰプロセスを容易に、かつ確実に行うことができる。
次に、図９（ｃ）に示す工程では、層間絶縁層１９に、各下層銅配線１８の表面まで貫通する複数のコンタクトホール２６を形成する（工程Ｂ２´）。本実施の形態においては、下層銅配線１８の長さ方向に沿って一定の配列ピッチでコンタクトホール２６を形成する。このコンタクトホール２６は、下層銅配線１８の幅より小さな外形としており、第１の実施の形態において図５から図７で説明した形状と同様である。
さらに、図９（ｄ）に示す工程では、コンタクトホール２６底部に露出した下層銅配線１８上に無電解選択成長めっきを用いて、貴金属電極層３０を形成する（工程Ｂ３´）。本実施の形態においても、貴金属電極には白金（Ｐｔ）を用い、無電解Ｐｔめっき浴には、ヒドラジン−アンモニア系Ｐｔめっき浴、又はホウ素系化合物や次亜リン酸を還元剤として含むＰｔめっき浴を用いるとよい。また、Ｐｔ電極膜の膜厚は５ｎｍ以上２４ｎｍ以下としてもよい。この場合には、Ｐｔ電極層を薄膜化することで、熱処理による白金のヒロック発生を抑制し、抵抗変化層との界面を平坦化することができる。また下層銅配線１８上に、ニッケル、ニッケル−リン合金又はニッケル−ホウ素合金のいずれかを含む電極シード層を形成した後、上記の無電解Ｐｔめっきを行うことにより、より効率よく銅上に白金の選択成長を行うことができる。また、電極シード層は、パラジウムとニッケル、パラジウムとニッケル−リン合金又はパラジウムとニッケル−ホウ素合金のいずれかの組み合わせの積層構成としてもよい。なお、本実施の形態においても、貴金属電極にパラジウム（Ｐｄ）を用いた無電解選択めっきにより貴金属電極層３０を形成してもよい。
無電解選択成長めっきを用いることで、導電体である下層銅配線上にのみ選択的に貴金属が析出するため、層間絶縁層から成るコンタクトホール側壁には貴金属電極が成膜されない。したがって、コンタクトホール側壁に電極材料が成膜された場合には、側壁に成膜された電極によって上下の配線間でリークが起こりうるが、無電解選択成長めっきを用いることで、側壁リークが発生しない。
また、コンタクトホール底部にのみ貴金属電極を成膜することができるので、層間絶縁層上には成膜されないため、ＣＭＰやエッチバックなどによる層間絶縁層上に成膜された電極材料を除去する工程が必要ない。特に、貴金属材料は反応性が低いため、ＣＭＰによる除去は困難である。したがって、無電解選択成長めっきを用いることで、ＣＭＰによるダマシンプロセスが不要になるため工数の減少が可能で、しかも、コンタクトホール底部にのみ成膜でき、余計な部分には成膜されないことから、コスト面でも優れている。
図１０は、コンタクトホール２６中に抵抗変化層３１を埋め込み形成する工程を示す図である。図１０（ａ）はコンタクトホール２６を含む層間絶縁層１９上に抵抗変化層３１となる抵抗薄膜層３１ａを形成した状態の断面図であり、図１０（ｂ）はＣＭＰにより層間絶縁層１９上の抵抗薄膜層３１ａを除去した状態の断面図であり、図１０（ｃ）はコンタクトホール２６中の抵抗変化層３１をさらにオーバポリッシュして表層側に凹部を形成した状態の断面図である。
図１０（ａ）に示す工程では、コンタクトホール２６を含む層間絶縁層１９上に、抵抗変化層３１となる抵抗薄膜層３１ａを形成する。本実施の形態でも抵抗薄膜層３１ａとして酸素不足型のＴａ酸化物（ＴａＯｘ）を用いている。
次に、図１０（ｂ）に示す工程では、ＣＭＰプロセスを用いて層間絶縁層１９上の抵抗薄膜層３１ａを除去する。このようにして、コンタクトホール２６内の貴金属電極層３０上に抵抗変化層３１を埋め込み形成する（工程Ｃ）。なお、このように層間絶縁層１９上の抵抗薄膜層３１ａを除去し、抵抗変化層３１を埋め込み形成する方法としては、ＣＭＰでなくエッチバックを用いてもよい。
その後、図１０（ｃ）に示す工程では、さらにオーバポリッシュを行うことで、コンタクトホール２６中の抵抗変化層３１の表層側の一部を除去する。なお、このように抵抗変化層３１の一部を除去する方法としては、オーバポリッシュだけでなくエッチバックする方法でもよい。
図１１は、コンタクトホール２６中の抵抗変化層３１上に、記憶部３３の上部電極となり、かつダイオード素子３６の下部電極となる中間電極３２を形成し、さらにその上に層間絶縁層３７を形成するまでの工程を示す図である。図１１（ａ）はコンタクトホール２６を含む層間絶縁層１９上に記憶部の上部電極、かつダイオード素子３６の下部電極として機能する中間電極３２となる電極薄膜層３２ａを形成した状態の断面図であり、図１１（ｂ）は層間絶縁層１９上の電極薄膜層３２ａをＣＭＰにより除去した状態の断面図であり、図１１（ｃ）は中間電極３２を含む層間絶縁層１９上にさらに層間絶縁層３７を形成した状態の断面図である。
図１１（ａ）に示す工程では、コンタクトホール２６を含む層間絶縁層１９上に、記憶部３３の上部電極として機能し、かつダイオード素子３６の下部電極として機能する中間電極３２となる電極薄膜層３２ａを形成する。本実施の形態においては、電極薄膜層３２ａとしてＴａＮ、ＴｉＮ又はＷからなる膜をスパッタリングにより形成している。
次に、図１１（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層１９上の電極薄膜層３２ａを除去して、コンタクトホール２６中に中間電極３２を埋め込み形成する。
次に、図１１（ｃ）に示すように、中間電極３２を含む層間絶縁層１９上に、さらにＣＶＤなどを用いて層間絶縁層３７を形成する。
図１２（ａ）に示す工程では、層間絶縁層３７に、ダイオード素子３６の一部となる半導体層３４と上部電極３５、さらに上部銅配線３８を埋め込み形成するための配線溝３９を形成する。本実施の形態では、配線溝３９を下層銅配線１８と交差するストライプ形状に形成することにより、半導体層３４、上部電極３５、及び上層銅配線３８を下層銅配線１８と交差するストライプ形状に形成している。
そして、図１２（ｂ）に示す工程では、配線溝３９を含む層間絶縁層３７上にダイオード素子３６の半導体層３４となる半導体薄膜層３４ａと、上部電極３１となる金属薄膜層３５ａ、さらに上部銅配線３８となる銅薄膜層３８ａを積層形成する（工程Ｄ、Ｅ）。
また、本実施の形態では、半導体層３４の材料として窒素不足型シリコン窒化物（ＳｉＮｘ）、上部電極３５の材料としてＴａＮ、ＴｉＮ又はＷを用い、半導体層３４とそれを挟む中間電極３２及び上部電極３５とによりＭＳＭダイオードを形成している。なお、このような半導体特性を有するＳｉＮｘ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
半導体特性を有するＳｉＮｘを上記の条件で、かつ１６ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で２．５×１０３Ａ／ｃｍ２の電流密度が得られ、０．８Ｖの電圧印加では５×１０２Ａ／ｃｍ２の電流密度が得られる。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は５となり、不揮発性半導体記憶装置のダイオード素子として充分使用可能であることが分かる。
また、上層銅配線３８には下層銅配線１８と同様の材料を用いることができる。
次に、図１２（ｃ）に示す工程では、層間絶縁層３７上の半導体薄膜層３４ａと金属薄膜層３５ａ、及び銅薄膜層３８ａをＣＭＰにより除去することで、配線溝３９にダイオード素子３６の半導体層３４と上部電極３５、及び上層銅配線３８を埋め込み形成する。上層銅配線３８は、上部電極３５、半導体層３４、及び中間電極３２を介して、抵抗変化層３１と電気的に接続される。
このような工程により、貴金属電極層３０、抵抗変化層３１及び中間電極３２により記憶部３３が構成され、中間電極３２、半導体層３４及び上部電極３５によりダイオード素子３６が構成される。これにより、本実施の形態の製造方法による不揮発性半導体記憶装置２００を作製することができる。
本実施の形態では、ダイオードに最適な下部電極を形成するため、中間電極３２をコンタクトホール内の抵抗変化層３１の上部に形成する事例を示したが、抵抗変化層の材料とダイオード材料の組み合わせによっては、抵抗変化層３１の上部に直接ダイオード材料３４を形成してもよい。
また、本実施の形態では、ダイオード素子としてＭＳＭダイオードを用いたが、他にも、絶縁体層と、絶縁体層を両側から挟む金属電極体層との３層の積層構成からなるＭＩＭダイオードや、ｐ型半導体層とｎ型半導体層との２層の積層構成からなるｐｎ接合ダイオード、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードを形成してもよい。
（第３の実施の形態）
図１３は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置３００の構成を示す断面図である。この不揮発性半導体記憶装置３００は、図８に示す第２の実施の形態の不揮発性半導体記憶装置２００を基本構成としており、層間絶縁層、この層間絶縁層のコンタクトホール中に埋め込まれた記憶部及びダイオード素子と上層銅配線とを１つの構成単位として、この構成単位をこの基本構成の上にさらに２層積層した構成からなる。このように積層することにより、さらに大容量の不揮発性半導体記憶装置を実現することができる。
図１３は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置３００の構成を示す断面図である。この不揮発性半導体記憶装置３００は、図８に示す第２の実施の形態の不揮発性半導体記憶装置２００を基本構成としており、層間絶縁層、この層間絶縁層のコンタクトホール中に埋め込まれた記憶部及びダイオード素子と上層銅配線とを１つの構成単位として、この構成単位をこの基本構成の上にさらに２層積層した構成からなる。このように積層することにより、さらに大容量の不揮発性半導体記憶装置を実現することができる。
以下、本実施の形態の不揮発性半導体記憶装置３００の構成を簡単に説明する。なお、この不揮発性半導体記憶装置３００では、記憶部とダイオード素子とがそれぞれ３段ずつ積層されているので、第１段目、第２段目及び第３段目のそれぞれの構成を理解しやすくするために、第１段目の構成要素については第１、第２段目の構成要素については第２、第３段目の構成要素については第３の番号をそれぞれの名称の頭部に付して、それぞれの段の構成要素を互いに区別して表記する。
第１上層Ｃｕ配線３８を含む層間絶縁層３７上に、さらに層間絶縁層４１が形成されている。この層間絶縁層４１には、第１記憶部３３に対応する位置にそれぞれコンタクトホールが設けられ、このコンタクトホール中に第２貴金属電極層４２と第２抵抗変化層４３、および第２記憶部４５の上部電極かつ第２ダイオード素子４８の下部電極として機能する中間電極４４とが埋め込み形成されている。そして、中間電極４４を含む層間絶縁層４１上に第２ダイオード素子４８と第２上層Ｃｕ配線５０を埋め込み形成するための層間絶縁層４９が形成され、第２中間電極４４に接続し、第１上層Ｃｕ配線に交差するストライプ形状に第２ダイオード素子４８の第２半導体層４６と第２上部電極４７、および第２上層Ｃｕ配線５０が層間絶縁層４９中に埋め込み形成されている。
次に、第２上層Ｃｕ配線を含む層間絶縁層４９上に層間絶縁層５２が形成され、第１記憶部３３および第２記憶部４５に対応する位置にコンタクトホールが設けられ、このコンタクトホール中に第３貴金属電極層５３と第３抵抗変化層５４、および第３中間電極５５が埋め込み形成されている。
そして、第３中間電極５５を含む層間絶縁層５２上に層間絶縁層６０が形成され、この層間絶縁層６０中に、第３中間電極５５に接続し、第２上層銅配線に交差するストライプ形状に第３ダイオード素子５９の第３半導体層５７及び第３上部電極５８と第３上層銅配線６１が層間絶縁層６０中に埋め込み形成されている。
なお、第２貴金属電極層４２、第２抵抗変化層４３、及び第２中間電極４４で第２記憶部４５を構成している。また、第２中間電極４４、第２半導体層４６、及び第２上部電極４７で第２ダイオード素子４８を構成している。また、第３貴金属電極層５３、第３抵抗変化層５４、及び第３中間電極５５で第３記憶部５６を構成している。また、第３中間電極５５、第３半導体層５７、及び第３上部電極５８で第３ダイオード素子５９を構成している。
下層銅配線１８は、埋め込み導体１４、１７と半導体電極配線１５とを介して能動素子１２のソース領域１２ａに接続している。また、第１上層銅配線３８についても同様に、埋め込み導体（図示せず）と半導体電極配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。さらに、第２上層銅配線５０は、図１３に示すように埋め込み導体１４、１７、４０、５１と半導体電極配線１５とを介して別の能動素子１２のソース領域１２ａに接続されている。また、第３上層銅配線６１についても、第１上層銅配線３８と同様に埋め込み導体（図示せず）と半導体電極配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。
第１段目の下層銅配線１８と第１上層銅配線３８とは、それぞれビット線又はワード線のいずれかとなり、また、第１上層銅配線３８と第２上層銅配線５０とは、同様にそれぞれビット線又はワード線のいずれかとなる。ただし、第１段目において、第１上層銅配線３８がビット線を構成している場合には、第２段目においてもビット線を構成し、第２上層銅配線５０はワード線を構成するように設計されている。さらに、第２上層銅配線５０がワード線を構成する場合には、第３上層銅配線６１はビット線を構成するように設計されている。
以上のように、本実施の形態の不揮発性半導体記憶装置３００の場合には、それぞれの段に設けた記憶部３３、４５、５６に対して個別にそれぞれダイオード素子３６、４８、５９が設けられているので、それぞれの段に設けられている記憶部３３、４５、５６の書き込みと読み出しを安定に、かつ確実に行うことができる。
このような２段以上の多段構造の記憶部とダイオード素子を有する不揮発性半導体記憶装置３００の製造工程は、基本的には第２の形態の不揮発性半導体記憶装置２００において説明した製造工程を繰り返せばよい。
（第４の実施の形態）
図１４は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図である。図１４（ａ）に示す不揮発性半導体記憶装置４００ａは、図１、図２に示す第１の実施の形態の不揮発性半導体記憶装置１００と基本構成は同じであるが、貴金属電極層７２の下部に電極シード層７１を有することが第１の実施の形態の不揮発性半導体記憶装置１００と異なる。この電極シード層７１は２層以上の積層構造としてもよい。例えば、白金の貴金属電極層７２に対する電極シード層７１としては、ニッケル層及びニッケル−ホウ素合金層の積層構造としてもよいし、パラジウム及びニッケル−ホウ素合金の積層構造としてもよい。また、電極シード層７１の形成には、それぞれ銅上の無電解めっきが用いられる。電極シード層７１を挿入する理由としては、貴金属電極層７２の形成に無電解選択成長めっきを用いる際に、めっき浴に含まれる還元剤に次亜リン酸を用いる場合には、次亜リン酸に対して触媒活性なニッケル層などの電極シード層７１を介することで、貴金属の無電解めっきを有効に析出させることができる。
図１４は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図である。図１４（ａ）に示す不揮発性半導体記憶装置４００ａは、図１、図２に示す第１の実施の形態の不揮発性半導体記憶装置１００と基本構成は同じであるが、貴金属電極層７２の下部に電極シード層７１を有することが第１の実施の形態の不揮発性半導体記憶装置１００と異なる。この電極シード層７１は２層以上の積層構造としてもよい。例えば、白金の貴金属電極層７２に対する電極シード層７１としては、ニッケル層及びニッケル−ホウ素合金層の積層構造としてもよいし、パラジウム及びニッケル−ホウ素合金の積層構造としてもよい。また、電極シード層７１の形成には、それぞれ銅上の無電解めっきが用いられる。電極シード層７１を挿入する理由としては、貴金属電極層７２の形成に無電解選択成長めっきを用いる際に、めっき浴に含まれる還元剤に次亜リン酸を用いる場合には、次亜リン酸に対して触媒活性なニッケル層などの電極シード層７１を介することで、貴金属の無電解めっきを有効に析出させることができる。
また、図１４（ｂ）に示す不揮発性半導体記憶装置４００ｂは、図８に示す第２の実施の形態の不揮発性半導体記憶装置２００の記憶部３３と同様に、記憶部７５の一部となる貴金属電極層７８と抵抗変化層７３が層間絶縁層７６中のコンタクトホール底部に形成されているが、貴金属電極層７８の下部のコンタクトホール底部の下層銅配線７０が露出した部分に電極シード層７７を有することが異なる。このシード電極層７７も不揮発性半導体記憶装置４００ａと同様に、貴金属電極層７８を無電解選択成長めっきにより形成する際に、シード電極層７７を介することで貴金属めっき浴の還元剤の選択肢の幅を広げることができる。
（第５の実施の形態）
図１５は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置５００の構成を示す断面図である。図１５（ａ）に示す不揮発性半導体記憶装置５００ａは、図１４に示す不揮発性半導体記憶装置４００ａと４００ｂの基本構成を組み合わせた構造になっている。この不揮発性半導体記憶装置５００ａの特徴は、下層Ｃｕ配線７０上にトップキャップ層７９を有し、貴金属電極層７８がコンタクトホール底部のトップキャップ層７９上に形成されていることである。
図１５は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置５００の構成を示す断面図である。図１５（ａ）に示す不揮発性半導体記憶装置５００ａは、図１４に示す不揮発性半導体記憶装置４００ａと４００ｂの基本構成を組み合わせた構造になっている。この不揮発性半導体記憶装置５００ａの特徴は、下層Ｃｕ配線７０上にトップキャップ層７９を有し、貴金属電極層７８がコンタクトホール底部のトップキャップ層７９上に形成されていることである。
通常、下層Ｃｕ配線７０上にＣｕの拡散を抑制するためにトップキャップ層７９が形成される。トップキャップ層７９としては、ＣｏＷＰ、ＴｉＷＮ、ＴｉＮ、Ｔｉ、Ｔａまたは、ＴａＮ、あるいはそれらの積層膜などが用いられる。これらの材料をトップキャップ層７９として用いると、無電解選択成長めっきで貴金属電極層７８を形成する際に、このトップキャップ層７９がめっき浴の触媒活性層として機能する。
また、図１５（ｂ）に示す不揮発性半導体記憶装置５００ｂは、図１５（ａ）に示す不揮発性半導体記憶装置５００ａと基本構成はほぼ同じであるが、コンタクトホールがトップキャップ層７９を貫いて下層銅配線７０に接続していることが不揮発性半導体記憶装置５００ａと異なる。無電解選択成長めっきで貴金属電極層７８を形成する際に、貴金属めっき浴に含まれる還元剤の種類によっては、トップキャプ層上でめっき浴が触媒活性化しない場合がある。そのため、本実施の形態においては、コンタクトホールを下層銅配線７０に接続するように形成し、コンタクトホール底部に銅を露出させ、銅上の無電解選択成長めっきにより貴金属電極層７８を形成している。この場合には、トップキャップ層が導電性である必要がないため、トップキャップ層７９としてＳｉＮ等の絶縁性バリア膜を用いることができる。
（第６の実施の形態）
図１６は、本発明の第６の実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図である。不揮発性半導体記憶装置６００ａ、６００ｂは、図８に示す第２の実施の形態の不揮発性半導体記憶装置２００の記憶部３３と基本構成は同じであるが、貴金属電極層７８の断面形状が図１６（ａ）の不揮発性半導体記憶装置６００ａでは凹状、図１６（ｂ）の不揮発性半導体記憶装置６００ｂでは凸状になっていることが第２の実施の形態の不揮発性半導体記憶装置２００と異なる。何れの場合も、貴金属電極層７８と抵抗変化層７３の界面の面積が、記憶部のサイズを大きくすることなく増大でき、安定な抵抗変化特性、高歩留、及び高信頼性が得られる。
図１６は、本発明の第６の実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図である。不揮発性半導体記憶装置６００ａ、６００ｂは、図８に示す第２の実施の形態の不揮発性半導体記憶装置２００の記憶部３３と基本構成は同じであるが、貴金属電極層７８の断面形状が図１６（ａ）の不揮発性半導体記憶装置６００ａでは凹状、図１６（ｂ）の不揮発性半導体記憶装置６００ｂでは凸状になっていることが第２の実施の形態の不揮発性半導体記憶装置２００と異なる。何れの場合も、貴金属電極層７８と抵抗変化層７３の界面の面積が、記憶部のサイズを大きくすることなく増大でき、安定な抵抗変化特性、高歩留、及び高信頼性が得られる。
貴金属電極層７８を無電解選択成長めっきで形成する場合、貴金属電極の材料や膜厚、粒状成長や柱状成長などの結晶成長性の違いにより凹凸形状が異なる。さらに、層間絶縁層７６に用いる材料が親水性か疎水性かによっても、貴金属電極層７８の断面形状が異なってくる。
（第７の実施の形態）
図１７は、本発明の第7の実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図である。図１７（ａ）に示す不揮発性半導体記憶装置７００ａは、図１（ｂ）に示す不揮発性半導体記憶装置１００の抵抗変化層２１において、第１の抵抗変化層２１１及び第２の抵抗変化層２１２を積層した構成となっている。詳しくは、不揮発性半導体記憶装置７００ａの抵抗変化層は、コンタクトホール２６の内部に形成され、貴金属電極層２０に接続された第１の抵抗変化層２１１と、コンタクトホール２６の内部に形成され、第１の抵抗変化層２１１上に形成された第２の抵抗変化層２１２とを有しており、第１の抵抗変化層２１１及び第２の抵抗変化層２１２は同種の金属酸化物（酸素不足型の遷移金属酸化物）からなり、第１の抵抗変化層２１１の酸素含有率は第２の抵抗変化層２１２の酸素含有率より高いように構成されている。
図１７は、本発明の第7の実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図である。図１７（ａ）に示す不揮発性半導体記憶装置７００ａは、図１（ｂ）に示す不揮発性半導体記憶装置１００の抵抗変化層２１において、第１の抵抗変化層２１１及び第２の抵抗変化層２１２を積層した構成となっている。詳しくは、不揮発性半導体記憶装置７００ａの抵抗変化層は、コンタクトホール２６の内部に形成され、貴金属電極層２０に接続された第１の抵抗変化層２１１と、コンタクトホール２６の内部に形成され、第１の抵抗変化層２１１上に形成された第２の抵抗変化層２１２とを有しており、第１の抵抗変化層２１１及び第２の抵抗変化層２１２は同種の金属酸化物（酸素不足型の遷移金属酸化物）からなり、第１の抵抗変化層２１１の酸素含有率は第２の抵抗変化層２１２の酸素含有率より高いように構成されている。
また、図１７（ｂ）に示す不揮発性半導体記憶装置７００ｂは、図８（ａ）に示す不揮発性半導体記憶装置２００の抵抗変化層３１において、第１の抵抗変化層３１１及び第２の抵抗変化層３１２を積層した構成となっている。詳しくは、不揮発性半導体記憶装置７００ｂの抵抗変化層は、コンタクトホール２６の内部に形成され、貴金属電極層３０に接続された第１の抵抗変化層３１１と、コンタクトホール２６の内部に形成され、第１の抵抗変化層３１１上に形成された第２の抵抗変化層３１２とを有しており、第１の抵抗変化層３１１及び第２の抵抗変化層３１２は同種の金属酸化物（酸素不足型の遷移金属酸化物）からなり、第１の抵抗変化層３１１の酸素含有率は第２の抵抗変化層３１２の酸素含有率より高いように構成されている。
このような構成とすることにより、微細化に適したホール構造に抵抗変化素子を埋め込むことができるので、大容量及び高集積化に適した抵抗変化型の不揮発性記憶装置を実現できる。また、貴金属電極層２０、３０に接続し、酸素含有率の高い第１の抵抗変化層２１１、３１１をコンタクトホール２６の底部に配置し、その上部に酸素含有率の低い第２の抵抗変化層２１２、３１２を配置することで、貴金属電極層２０、３０の界面領域で確実に抵抗変化をさせることができ、抵抗変化する極性が常に安定することで、安定なメモリ特性を得ることができる。抵抗変化動作のメカニズムは、電極界面近傍における酸素の酸化還元が支配的であり、酸化還元に寄与できる酸素が多い界面で優先的に動作するからである。
第１の抵抗変化層２１１、３１１及び第２の抵抗変化層２１２、３１２をコンタクトホール２６内に形成する方法としては、選択成長めっき法が好適に用いられる。すなわち、コンタクトホール２６の底部に露出した貴金属電極層２０、３０上にのみ選択成長するように金属（ここでは、タンタル）を形成する。まず、この金属を酸素雰囲気中（４００〜４５０℃）で酸化してタンタル酸化物からなる第１の抵抗変化層２１１、３１１を形成する。このとき、タンタルは、完全に酸化するので、その酸素含有率は、Ｔａ２Ｏ５のストイキオメトリー（化学量論組成）に近い７２ａｔｍ％程度となる。なお、この工程では金属から金属酸化物に完全に酸化させるために、効率の良い熱酸化を用いることが好ましい。
次に、コンタクトホール２６内に第１の抵抗変化層２１１、３１１より酸素含有率が低い第２の抵抗変化層２１２、３１２の金属酸化物（タンタル酸化物）を形成する。第２の抵抗変化層２１２、３１２の形成においては、例えばタンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで形成する。このときの酸素含有率は６５ａｔｍ％前後である。コンタクトホール２６内に金属を完全に充填するまで、スパッタリングで成膜し、その後、層間絶縁層上の不要なタンタル酸化物をＣＭＰで除去し、コンタクトホール２６内にのみ第２の抵抗変化層２１２、３１２を形成する。タンタル酸化物の代わりにハフニウム酸化物を用いた場合についても、同様にハフニウムターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする反応性スパッタリングで形成できる。
以上、第１から第７の実施の形態について説明したが、これらの組み合わせによる種々の変更も可能である。例えば、第１の実施の形態の不揮発性半導体記憶装置１００や第４の実施の形態の不揮発性半導体記憶装置４００、第５の実施の形態の不揮発性半導体記憶装置５００、および第６の実施の形態の不揮発性半導体記憶装置６００においても、第２の実施の形態の不揮発性半導体記憶装置２００のように、記憶部と直列に接続するダイオード素子を備える構造にすることもできる。さらに、第３の実施の形態の不揮発性半導体記憶装置３００のように、記憶部とダイオード素子を一つの基本構成として、積層構成にすることもできる。
本発明の不揮発性半導体記憶装置は、微細化かつ大容量化が可能なクロスポイント構造を備え、また、従来の製造方法では実現困難なメモリセル構造を形成することができるため、不揮発性記憶装置を用いる種々の電子機器分野に有用である。
１００，２００，３００ａ，３００ｂ，４００ａ，４００ｂ，５００ａ，５００ｂ，６００ａ，６００ｂ 不揮発性半導体記憶装置（ＲｅＲＡＭ）
１ ワード線
２ 下部電極
３ 抵抗変化層
４ 中間電極
５ 半導体層
６ 上部電極
７ 抵抗変化素子
８ ダイオード素子
９ ビット線
１１ 基板
１２ 能動素子
１２ａ ソース領域
１２ｂ ドレイン領域
１２ｃ ゲート絶縁膜
１２ｄ ゲート電極
１３，１６ 半導体層間絶縁層
１４，１７，２５，４０，５１ 埋め込み導体
１５ 半導体電極配線
１７ａ，２６ コンタクトホール １８，７０ 下層銅配線
１８ａ，３９ 配線溝
１９，２４，３７，４１，４９，５２，６０，７６ 層間絶縁層
２０，３０，７２，７８，７８ａ，７８ｂ 貴金属電極層
２１，３１，７３ 抵抗変化層
２１ａ，３１ａ 抵抗薄膜層
２２，３８，７４ 上層銅配線（第１上層銅配線）
２３，３３，７５ 記憶部（第１記憶部）
３２ 中間電極
３２ａ，３５ａ 金属薄膜層
３４ 半導体層
３４ａ 半導体薄膜層
３５ 上部電極
３６ ダイオード素子（第１ダイオード素子）
３８ａ 銅薄膜層
４２ 第２貴金属電極層
４３ 第２抵抗変化層
４４ 第２中間電極層
４５ 第２記憶部
４６ 第２半導体層
４７ 第２上部電極
４８ 第２ダイオード素子
５０ 第２上層銅配線
５３ 第３貴金属電極
５４ 第３抵抗変化層
５５ 第３中間電極
５６ 第３記憶部
５７ 第３半導体層
５８ 第３上部電極
５９ 第３ダイオード素子
６１ 第３上層銅配線
７１，７７ 電極シード層
７９ トップキャップ層
２１１，３１１ 第１の抵抗変化層
２１２，３１２ 第２の抵抗変化層
１ ワード線
２ 下部電極
３ 抵抗変化層
４ 中間電極
５ 半導体層
６ 上部電極
７ 抵抗変化素子
８ ダイオード素子
９ ビット線
１１ 基板
１２ 能動素子
１２ａ ソース領域
１２ｂ ドレイン領域
１２ｃ ゲート絶縁膜
１２ｄ ゲート電極
１３，１６ 半導体層間絶縁層
１４，１７，２５，４０，５１ 埋め込み導体
１５ 半導体電極配線
１７ａ，２６ コンタクトホール １８，７０ 下層銅配線
１８ａ，３９ 配線溝
１９，２４，３７，４１，４９，５２，６０，７６ 層間絶縁層
２０，３０，７２，７８，７８ａ，７８ｂ 貴金属電極層
２１，３１，７３ 抵抗変化層
２１ａ，３１ａ 抵抗薄膜層
２２，３８，７４ 上層銅配線（第１上層銅配線）
２３，３３，７５ 記憶部（第１記憶部）
３２ 中間電極
３２ａ，３５ａ 金属薄膜層
３４ 半導体層
３４ａ 半導体薄膜層
３５ 上部電極
３６ ダイオード素子（第１ダイオード素子）
３８ａ 銅薄膜層
４２ 第２貴金属電極層
４３ 第２抵抗変化層
４４ 第２中間電極層
４５ 第２記憶部
４６ 第２半導体層
４７ 第２上部電極
４８ 第２ダイオード素子
５０ 第２上層銅配線
５３ 第３貴金属電極
５４ 第３抵抗変化層
５５ 第３中間電極
５６ 第３記憶部
５７ 第３半導体層
５８ 第３上部電極
５９ 第３ダイオード素子
６１ 第３上層銅配線
７１，７７ 電極シード層
７９ トップキャップ層
２１１，３１１ 第１の抵抗変化層
２１２，３１２ 第２の抵抗変化層
【書類名】明細書
【発明の名称】不揮発性半導体記憶装置及びその製造方法
【技術分野】
【０００１】
本発明は、抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置に関し、特に微細化に適した構造の不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた不揮発性半導体記憶装置（以下、ＲｅＲＡＭとよぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。
【０００３】
抵抗変化層としては、ニッケル酸化膜（ＮｉＯ）、バナジウム酸化膜（Ｖ２Ｏ５）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ２Ｏ５）、チタン酸化膜（ＴｉＯ２）、タングステン酸化膜（ＷＯ３）またはコバルト酸化膜（ＣｏＯ）等が用いられている。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持し続けることが知られており、かつ既存のＤＲＡＭ工程をそのまま使用して作製できるという特徴を有している。
【０００４】
特許文献１では、クロスポイント型構成のＲｅＲＡＭにおいて、Ｘ方向の導電アレイラインと、Ｙ方向の導電アレイラインとの交点部分にメモリプラグを形成した構成が示されている。このメモリプラグは抵抗変化型記憶素子と金属−絶縁物−金属（ＭＩＭ）構造のダイオード素子から構成させている。メモリプラグは７層の積層構成から成っており、２層の電極層に挟まれた複合金属酸化物が記憶素子であり、この記憶素子上にＭＩＭダイオード素子を形成している。
【０００５】
また、特許文献２では、相互並行した間隔をもって配列された２以上のビット線と、相互並行した間隔をもって、上記ビット線と交差する方向に形成された２以上のワード線と、ビット線及びワード線の交差する位置であり、かつビット線上に形成された抵抗構造体と、この抵抗構造体及びワード線と接触するように抵抗構造体上に形成されたダイオード構造体とを備えた基板と、この基板上に形成された下部電極と、下部電極上に形成された抵抗構造体と、抵抗構造体上に形成されたダイオード構造体と、ダイオード構造体上に形成された上部電極とを備えたＲｅＲＡＭが開示されている。
【０００６】
特許文献３においても、ビット線とワード線との間に下部電極と可変抵抗体及び上部電極からなる可変抵抗素子と、この可変抵抗素子に直列に接続した非線形素子からなるクロスポイント型ＲｅＲＡＭが開示されている。
【先行特許文献】
【０００７】
【特許文献】
【０００８】
【特許文献１】米国特許第６７５３５６１号明細書
【特許文献２】特開２００６−１４０４８９号公報
【特許文献３】特開２００６−２０３０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記特許文献１、特許文献２及び特許文献３等に記載のメモリセル構造は、ビット線とワード線との交点部分に抵抗変化型の記憶素子とダイオード素子を形成するため、少なくとも３層以上の積層構成が必要である。その製造方法としては、例えば、図１９（ａ）のように、ビット線１上に、下部電極２、抵抗変化層３及び中間電極４からなる抵抗変化素子７と、中間電極４、半導体層５及び上部電極６からなる金属−半導体−金属（ＭＳＭ）ダイオード素子８とを構成するすべての層を積層した後に、図１９（ｂ）のようにリソグラフィとドライエッチングを用いて、ピラー形状に加工する方法が考えられる。
【００１０】
この手法の場合には、抵抗変化素子とダイオード素子の膜厚を変えずに設計ルールを微細化しようとすると、メモリセルを高アスペクト比をもつピラー形状に加工する必要がある。高アスペクト比のピラー構造のドライエッチングには、エッチング不足やサイドエッチ、プラズマチャージダメージといった問題が生じる。また、エッチング時のマスク材料の消耗も問題となり、ピラーがテーパー形状になりやすくなる。マスク自体を厚くすることでマスクの耐久性を向上できるが、マスクを厚膜化することは微細パターンの精度を損なうという問題を生じる。したがって、ドライエッチングにより高アスペクト比のピラー構造を形成する方法は微細化に適しないため、大容量の不揮発性半導体記憶装置を実現することは困難である。また、材料によっては、例えば、蒸気圧が低い銅（Ｃｕ）や、反応性が低く蒸気圧が低い貴金属材料、例えば白金（Ｐｔ）やイリジウム（Ｉｒ）等はそもそもドライエッチングによる微細なパターン形成が困難である。
【００１１】
また、微細化に適したホール埋め込み型構造においてコンタクトホール内に抵抗変化素子７とダイオード素子８を形成する場合、コンタクトホール内に電極層や半導体層を形成する必要がある。しかし、従来のスパッタリング法やＣＶＤ法では、コンタクトホール内に金属薄膜や半導体薄膜等を平坦に成膜することは困難である。すなわち、従来のスパッタリング法やＣＶＤ法では、図１９（ｃ）のように必ずホール側壁やホール外の層間絶縁層上にも成膜されてしまうため、コンタクトホール内に金属薄膜や半導体薄膜を平坦に積層することは現実的には不可能である。
【００１２】
また、成膜後に図１９（ｄ）のように、ＣＭＰやエッチバックを用いて、ホール外に成膜された金属薄膜などの除去や平坦化をする必要がある。しかし、電極材料に貴金属材料を用いた場合、貴金属材料は反応性が低く酸化しにくいため、一般的な酸化剤及び固体研磨砥粒等からなる金属用研磨液によるＣＭＰは非常に困難である。また、研磨液に含まれる微粒子の機械的研磨作用により、貴金属材料を物理的に研磨できたとしても層間絶縁層に傷が付くスクラッチ傷が発生しやすくなり、歩留り低下を引き起こす要因となる。
【００１３】
そして、ＣＭＰなどを用いて層間絶縁層上の電極材料等を除去して、ホール内に抵抗変化素子やダイオード素子を埋め込み形成しても、スパッタリングやＣＶＤによる成膜方法では、必ず図１９（ｅ）のようなメモリセル構造になり、上述のようにコンタクトホール側壁に成膜された層（例えば、図１９（ｅ）では下部電極２）を介して、メモリセルに接続する上下のビット線１とワード線９との間でリークが発生する。
【００１４】
そこで、本発明は、上記従来の課題を解決するもので、電極材料にＰｔ等の貴金属を用いたクロスポイント型のＲｅＲＡＭを備え、ワード線とビット線との間のリークを抑制できるとともに微細化かつ大容量化が可能な不揮発性半導体記憶装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の不揮発性半導体記憶装置の製造方法は、基板上に複数のストライプ形状の下層銅配線を形成する工程（Ａ）と、前記下層銅配線が形成された前記基板上に、前記下層銅配線の上方に複数のコンタクトホールが位置するように層間絶縁層を形成するとともに、前記コンタクトホールの底に位置するように前記下層銅配線上に選択成長めっきによって貴金属を含む貴金属電極層を形成する工程（Ｂ）と、前記貴金属電極層に接続するように前記コンタクトホール内に抵抗変化層を埋め込み形成する工程（Ｃ）と、前記層間絶縁層及び前記抵抗変化層上に、当該抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状の上層銅配線を形成する工程（Ｄ）と、を含んでいる。
【００１６】
このような方法とすることにより、コンタクトホールの側壁やコンタクトホール外の層間絶縁層上に貴金属電極層を成膜することなく、コンタクトホール内に平坦な貴金属電極層を形成することができるので、上層銅配線（ワード線又はビット線）と下層銅配線（ビット線又はワード線）との間のリークを抑制することできる。また、コンタクトホールに抵抗変化層を埋め込み形成するので、不揮発性半導体記憶装置の微細化かつ大容量化が可能である。
【００１７】
なお、「前記コンタクトホールの底に位置するように前記下層銅配線上に選択成長めっきによって貴金属を含む貴金属電極層を形成する」とは、コンタクトホールの底にのみ位置するように貴金属電極層を形成する態様と、コンタクトホールの底を含む領域に位置するように貴金属電極層を形成する態様との双方を含む。
【００１８】
すなわち、本発明の不揮発性半導体記憶装置の製造方法の一態様は、基板上に複数のストライプ形状の下層銅配線を形成する工程（Ａ）と、各前記下層銅配線に積層するように選択成長めっきによってストライプ形状の貴金属を含む貴金属電極層を形成する工程（Ｂ１）と、前記下層銅配線と前記貴金属電極層とを含む前記基板上に層間絶縁層を形成する工程（Ｂ２）と、前記層間絶縁層に、各前記貴金属電極層の表面まで貫通する複数のコンタクトホールを形成する工程（Ｂ３）と、前記貴金属電極層に接続するように前記コンタクトホール内に抵抗変化層を埋め込み形成する工程（Ｃ）と、前記層間絶縁層及び前記抵抗変化層上に、当該抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状の上層銅配線を形成する工程（Ｄ）とを含んでもよい。
【００１９】
このような方法とすることにより、選択成長めっきを用いて下層銅配線上にのみ貴金属電極層を形成することができるため、リソグラフィやエッチングによる貴金属材料の加工が不要になる。そのため、ＲｅＲＡＭに貴金属材料を用いた場合に、エッチングによる加工では困難だった微細化が実現できることから、大容量の不揮発性半導体記憶装置を製造することが可能になる。また、めっきプロセスを用いることから、銅ダマシンを用いた配線形成工程との親和性もよい。さらに、コンタクトホールの側壁やコンタクトホール外の層間絶縁層上に貴金属電極層を成膜することがないため、上層銅配線（ワード線又はビット線）と下層銅配線（ビット線又はワード線）との間のリークを抑制することできる。
【００２０】
さらに、上記方法において、前記工程（Ｃ）後に抵抗変化層に直列に接続するダイオード素子を形成する工程（Ｅ）を追加してもよい。
【００２１】
このような方法とすることにより、読み込み時あるいは書き込み時において十分な電流を流しながら、クロストークを防止することができるので、抵抗変化特性の再現性に優れ、かつ高信頼性の不揮発性半導体記憶装置を製造することが可能になる。
【００２２】
さらに、本発明の不揮発性半導体記憶装置の製造方法の他の態様は、基板上に複数のストライプ形状の下層銅配線を形成する工程（Ａ）と、前記下層銅配線を含む前記基板上に層間絶縁層を形成する工程（Ｂ１´）と、各前記層間絶縁層に、前記下層銅配線の表面まで貫通する複数のコンタクトホールを形成する工程（Ｂ２´）と、前記コンタクトホール内の底部でかつ前記下層銅配線上に選択成長めっきによって貴金属電極層を形成する工程（Ｂ３´）と、前記貴金属電極層二接続するように前記コンタクトホール内に抵抗変化層を埋め込み形成する工程（Ｃ）と、前記層間絶縁層及び前記抵抗変化層上に、当該抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状の上層銅配線を形成する工程（Ｄ）とを含んでもよい。
【００２３】
このような方法とすることにより、選択成長めっきを用いてコンタクトホール内に平坦な貴金属電極層を形成することができるので、上層銅配線（ワード線又はビット線）と下層銅配線（ビット線又はワード線）との間のリークを抑制することできるとともに、リソグラフィやエッチングによる貴金属材料の加工が不要になる。さらに、上述の下層銅配線上に貴金属電極層を形成する製造方法に比べ、コンタクトホール底部にのみ貴金属電極層を形成できることから、貴金属材料の使用量を減らすことができ、貴金属材料を用いた場合にも低コストで大容量の不揮発性半導体記憶装置を製造することが可能になる。
【００２４】
さらに、上記方法においても、前記工程（Ｃ）後に抵抗変化層に直列に接続するダイオード素子を形成する工程（Ｅ）を追加してもよい。
【００２５】
なお、請求の範囲及び明細書の記載において、「抵抗変化層に接続する」とは抵抗変化層と電気的に接続することを意味し、直接的に接続（すなわち、接触）する態様及び他の導電層等を介して間接的に接続する態様の何れも含む概念である。
【００２６】
また、本発明の不揮発性半導体記憶装置は、基板と、前記基板上に形成された複数のストライプ形状の下層銅配線と、各前記下層銅配線に積層するようにストライプ形状に形成された貴金属電極層と、前記下層銅配線と前記貴金属電極層とを含む前記基板上に形成された層間絶縁層と、前記層間絶縁層に、前記貴金属電極層の表面まで貫通するように形成された複数のコンタクトホールと、前記貴金属電極層に接続するように前記コンタクトホール内に埋め込み形成された抵抗変化層と、前記層間絶縁層及び前記抵抗変化層上に、当該抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状に形成された上層銅配線とを備える。
【００２７】
このような構成とすることにより、コンタクトホールの側壁やコンタクトホール外の層間絶縁層上に貴金属電極層を成膜することなく、コンタクトホール内に平坦な貴金属電極層を形成することができるので、上層銅配線（ワード線又はビット線）と下層銅配線（ビット線又はワード線）との間のリークを抑制することできる。また、コンタクトホールに抵抗変化層を埋め込み形成するので、不揮発性半導体記憶装置の微細化かつ大容量化が可能である。さらに、貴金属電極層が抵抗変化層の下部電極として機能するだけでなく、下層銅配線の拡散を防止するバリア層としても機能し、高信頼性を有する不揮発性半導体記憶装置を製造することが可能になる。
【００２８】
さらに、上記構成において、抵抗変化層に直列に接続するダイオード素子を備えるようにしてもよい。
【００２９】
このような構成とすることにより、読み込み時あるいは書き込み時において十分な電流を流しながら、隣接セルとのクロストークを防止することができるので、抵抗変化特性の再現性に優れ、かつ高信頼性の不揮発性半導体記憶装置を実現できる。
【００３０】
さらに、本発明の他の実施形態の不揮発性半導体記憶装置は、基板と、前記基板上に形成された複数のストライプ形状の下層銅配線と、前記下層銅配線を含む前記基板上に形成された層間絶縁層と、前記層間絶縁層に、各前記下層銅配線の表面まで貫通するように形成された複数のコンタクトホールと、各前記下層銅配線に接続し、前記コンタクトホール内の底部に形成された貴金属電極層と、前記貴金属電極層に接続し、前記コンタクトホール内に埋め込み形成された抵抗変化層と、前記層間絶縁層及び前記抵抗変化層上に、当該前記抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状の上層銅配線とを備える。
【００３１】
このような構成にすることにより、上述の下層銅配線上に選択成長めっきにより貴金属電極層を形成する不揮発性半導体記憶装置に比べ、コンタクトホール底部にのみ選択成長めっきにより貴金属電極層を形成することから、貴金属電極層の形成による隣接する下層銅配線間での配線間ショートの懸念がなくなるという利点がある。
【００３２】
また、上記構成においても、抵抗変化層に直列に接続するダイオード素子を備えるようにしてもよい。
【００３３】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００３４】
本発明は上記のように構成され、電極材料にＰｔ等の貴金属を用いたクロスポイント型のＲｅＲＡＭを備え、ワード線とビット線との間のリークを抑制できるとともに微細化かつ大容量化が可能な不揮発性半導体記憶装置とその製造方法を提供できるという効果を奏する。
【図面の簡単な説明】
【００３５】
【図１】図１（ａ）は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を説明する平面図であり、図１（ｂ）は同図（ａ）の１Ａ−１Ａ線の断面を矢印方向に見た断面図である。
【図２】図２（ａ）は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の記憶部の構成を示すための要部の部分拡大図の平面図であり、図２（ｂ）は同図（ａ）の２Ａ−２Ａ線の断面を矢印方向に見た断面図である。
【図３】図３（ａ）から図３(ｃ)は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法において、能動素子が形成された基板上に層間絶縁層までを形成し、さらに下層銅配線を形成するまでの工程を示す断面図である。
【図４】図４(ａ)及び図４(ｂ)は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法において、下層銅配線を含む層間絶縁層上に貴金属電極層を形成し、さらに層間絶縁層を形成する工程を示す断面図である。
【図５】図５は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層の所定の位置にコンタクトホールを形成する工程を示す図であり、図５（ａ）は平面図であり、図５（ｂ）は同図５（ａ）に示す５Ａ−５Ａ線での断面を矢印方向に見た断面図である。
【図６】図６(ａ)及び図６(ｂ)は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法において、コンタクトホール中に抵抗変化層を埋め込み形成するまでの工程を示す図である。
【図７】図７は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法において、抵抗変化層に接続するように上層銅配線を形成した状態の図であり、図７（ａ）は平面図であり、図７（ｂ）は図７（ａ）に示す７Ａ−７Ａ線での断面を矢印方向に見た断面図である。
【図８】図８（ａ）は本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図であり、図８（ｂ）は第２の実施の形態に係る不揮発性半導体記憶装置の記憶部とダイオード素子の構成を示すための要部の部分拡大図の断面図である。
【図９】図９（ａ）から図９（ｄ）は本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法において、半導体層間絶縁層中に、下層銅配線をストライプ形状に形成し、さらにその上に層間絶縁層を形成し、コンタクトホールを形成し、コンタクトホール底部に貴金属電極層を形成するまでの工程を示す断面図である。
【図１０】図１０（ａ）から図１０（ｃ）は本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法において、コンタクトホール中に抵抗変化層を埋め込み形成する工程を示す断面図である。
【図１１】図１１（ａ）から図１１（ｃ）は本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法において、コンタクトホール中の抵抗変化層上に、中間電極を埋め込み形成し、さらにその上に層間絶縁層を形成するまでの工程を示す断面図である。
【図１２】図１２（ａ）から図１２（ｃ）は本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層中に配線溝を形成し、ダイオード素子及び上層銅配線を埋め込み形成するまでの工程を示す断面図である。
【図１３】図１３は本発明の第３の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。
【図１４】図１４（ａ）及び図１４（ｂ）は本発明の第４の実施の形態に係る不揮発性半導体記憶装置の記憶部の構成を示すための要部の断面図である。
【図１５】図１５（ａ）及び図１５（ｂ）は本発明の第５の実施の形態に係る不揮発性半導体記憶装置の記憶部の構成を示すための要部の断面図である。
【図１６】図１６（ａ）及び図１６（ｂ）は本発明の第６の実施の形態に係る不揮発性半導体記憶装置の記憶部の構成を示すための要部の断面図である。
【図１７】図１７（ａ）及び図１７（ｂ）は本発明の第7の実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図である。
【図１８】図１８（ａ）及び図１８（ｂ）は下層銅配線上にニッケルの電極シード層を介して無電解Ｐｄめっきによりパラジウムの貴金属電極層を形成した場合における貴金属電極層表面のＸ線分析結果を示す図である。
【図１９】図１９（ａ）から図１９（ｅ）は従来の不揮発性半導体記憶素子の製造方法の主要な工程を示す断面図である。
【発明を実施するための形態】
【００３６】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
【００３７】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００の構成を説明する図で、（ａ）は平面図、（ｂ）は（ａ）に示す１Ａ−１Ａ線に沿う断面を矢印方向に見た断面図を示す。また、図２は、記憶部２３の構成を示すための要部の部分拡大図で、（ａ）は平面図、（ｂ）は（ａ）に示す２Ａ−２Ａ線に沿う断面を矢印方向に見た断面図である。
【００３８】
図１及び図２に示すように、本実施の形態の不揮発性半導体記憶装置１００は、基板１１と、この基板１１上に形成された複数のストライプ形状の下層銅配線１８と、下層銅配線１８上に形成された貴金属電極層２０と、下層銅配線１８と貴金属電極層２０とを含む基板１１上に形成された層間絶縁層１９と、層間絶縁層１９に、貴金属電極層２０に至るように形成された複数のコンタクトホールと、上記コンタクトホール中に埋め込まれ、貴金属電極層２０に接続する抵抗変化層２１と、抵抗変化層２１に接続し、層間絶縁層１９上の層間絶縁層２４中に形成された複数の上層銅配線２２とを備えている。
【００３９】
複数の下層銅配線層１８は、それぞれがストライプ形状に形成されていて、それぞれの幅方向に互いに間隔を置いて配置されている。
【００４０】
それぞれの貴金属電極層２０は、それぞれの下層銅配線層１８に積層して形成されていて、両者は、積層方向から見て、実質的に互いに重なり合う形状（実質的に互いに同じ形状）に形成されている。貴金属電極層２０は、１つの種類の貴金属で構成されていてもよいが、２種類以上の金属の積層、又は１つの種類の貴金属に他の金属がドープされている構成でもよい。貴金属電極層２０を上記のような構成にすることにより、貴金属電極層２０に含まれる貴金属が抵抗変化層にマイグレーションして界面形状が平坦でなくなることを防止できる。
【００４１】
さらに、本実施の形態の場合には、上層銅配線２２が層間絶縁層１９上で、下層銅配線１８に対して交差する（例えば、直交する）ストライプ形状に形成されている。複数の上層銅配線層２２は、それぞれがストライプ形状に形成されていて、それぞれの幅方向に互いに間隔を置いて配置されている。そして、上層銅配線２２と下層銅配線１８との交点にコンタクトホール２６が形成されている。コンタクトホール２６は、それぞれの貴金属電極層２０に対して複数形成されている。そして、それぞれのコンタクトホール２６を埋めるようにして抵抗変化層２１が形成されていて、この抵抗変化層２１と、この抵抗変化層２１に接続する領域の貴金属電極層２０と上層銅配線２２とにより記憶部２３を構成している。抵抗変化層２１としては、酸素不足型の遷移金属酸化物膜もしくはペロブスカイト系酸化膜が用いられ得る。酸素不足型の遷移金属酸化物膜として、例えば、タンタル酸化膜（ＴａＯｘ）、ニッケル酸化膜（ＮｉＯｘ）、ハフニウム酸化膜（ＨｆＯｘ）、鉄酸化膜（ＦｅＯｘ）、バナジウム酸化膜（ＶＯｘ）、亜鉛酸化膜（ＺｎＯｘ）、ニオブ酸化膜（ＮｂＯｘ）、チタン酸化膜（ＴｉＯｘ）、タングステン酸化膜（ＷＯｘ）又はコバルト酸化膜（ＣｏＯｘ）又は銅酸化膜（ＣｕＯｘ）等が用いられ得る。ペロブスカイト系酸化膜として、例えば、ＰｒＣａＭｎＯ３、ＬａＣａＭｎＯ３又はＳｒＴｉＯ３等が用いられ得る。これらのうち、酸素不足型タンタル酸化物（ＴａＯｘ）は、抵抗変化特性の安定性や作製の再現性等の面から好ましく、以下では抵抗変化層２１が酸素不足型タンタル酸化物（ＴａＯｘ）で構成される例を示す。ここで、酸素不足型とは、ＴａＯｘと記したときに、ＴａとＯの組成比に関して、化学量論組成よりも酸素量が少ない組成を意味している。ＴａＯｘにおけるｘの範囲としては、０＜ｘ＜２．５の範囲が好ましく、さらに好ましくは０．８≦ｘ≦１．９である。なお、図１に示すように、上層銅配線２２は、記憶部２３がマトリクス状に形成された領域外まで延在されている。
【００４２】
さらに、本実施の形態においては、基板１１としてシリコン単結晶基板を用いてトランジスタ等の能動素子１２を集積した半導体回路を有する。図１では、能動素子１２は、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃ及びゲート電極１２ｄからなるトランジスタを示しているが、これらの能動素子１２だけでなく、一般にＤＲＡＭ等のメモリ回路に必要な素子を含む。
【００４３】
下層銅配線１８及び上層銅配線２２は、記憶部２３が形成されたマトリクス領域とは異なる領域において能動素子１２にそれぞれ接続（正確には電気的に接続）されている。すなわち、図１においては、下層銅配線１８は、埋め込み導体１４、１７及び半導体電極配線１５を介して能動素子１２のソース領域１２ａに接続されている。なお、上層銅配線２２についても、埋め込み導体２５を介して同様に別の能動素子（図示せず）に接続されている。
【００４４】
また、本実施の形態においては、層間絶縁層１９、２４としては、ＣＶＤ法による酸化シリコン（ＳｉＯ２）やオゾン（Ｏ３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ２膜、低誘電率材料であるシリコン炭酸化膜（ＳｉＯＣ膜）あるいはシリコンフッ素酸化膜（ＳｉＯＦ膜）等を用いてもよい。
【００４５】
また、層間絶縁層１９中のコンタクトホール形成を容易にするために、層間絶縁層１９の下層側にフッ素系エッチングガスを用いたドライエッチングに対し、エッチング耐性を有する膜、具体的には、ＣＶＤ法により形成したシリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜やシリコン炭窒化（ＳｉＣＮ）膜等を用い、上層には上記のＳｉＮ、ＳｉＯＮ以外の膜種の絶縁性酸化物材料を用いて層間絶縁層を複数構成にしてもよい。
【００４６】
次に、記憶部２３を構成する抵抗変化層２１は、前述した酸素不足型遷移金属酸化物を用い、スパッタリング法等で形成することができる。このような酸素不足型遷移金属酸化物材料は、閾値以上の電圧又は電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧又はパルス電流が印加されるまでは、その抵抗値を維持し続ける。
【００４７】
次に、図３から図７を用いて本実施の形態の不揮発性半導体記憶装置１００の製造方法について説明する。
【００４８】
図３は、能動素子１２が形成された基板１１上に、層間絶縁層１６までを形成し、さらに下層銅配線１８及び埋め込み導体１７を形成するまでの工程を示す図である。図３（ａ）は能動素子１２が形成された基板１１上に、層間絶縁層１６を形成した状態の断面図であり、図３（ｂ）は層間絶縁層１６の所定の位置にストライプ形状の配線溝１８ａと、電極配線１５に接続するためのコンタクトホール１７ａとを形成した状態の断面図であり、図３（ｃ）はデュアルダマシン法によって下層銅配線１８と埋め込み導体１７とを層間絶縁層１６中に埋め込み形成した状態の断面図である。
【００４９】
初めに、図３（ａ）及び図３（ｂ）に示す工程では、複数の能動素子１２、埋め込み導体１４、電極配線１５及び層間絶縁層１３が形成されている基板１１上に、層間絶縁層１６を形成する。埋め込み導体１４及び電極配線１５については、従来はアルミ（Ａｌ）が主に用いられたが、最近では微細化しても低抵抗を実現できる銅が用いられる。また、層間絶縁層１３、１６についても、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）あるいは有機樹脂材料（例えば、ポリイミド）が用いられている。本実施の形態の場合にも、電極配線１５としては銅（Ｃｕ）を用い、半導体層間絶縁層１３、１６としては、例えばフッ素含有酸化物であるＳｉＯＦを用いることができる。
【００５０】
次に、図３（ｃ）に示す工程では、下層銅配線１８を層間絶縁層１６中に埋め込み形成する（工程Ａ）。これは以下のようにすれば形成できる。まず、図３（ｂ）に示すように、半導体層間絶縁層１６に下層銅配線１８を埋め込むためのストライプ形状の配線溝１８ａと半導体電極配線１５に接続するためのコンタクトホール１７ａとを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。このような配線溝１８ａとコンタクトホール１７ａとを形成し、当該配線溝１８ａとコンタクトホール１７ａとに銅を充填するように、下層銅配線１８及び埋め込み導体１７となる導体膜を形成した後、例えばＣＭＰを行うことで、図３（ｃ）に示すような形状の下層銅配線１８と埋め込み導体１７を埋め込み形成することができる。なお、銅配線は、層間絶縁層への銅の拡散を抑制するために、銅層の下層側にバリアメタル層や、銅層の上層側にメタルキャップ層を有する積層構造を用いてもよい。銅配線のバリアメタル層やトップキャップ層には、一般的には、ＣｏＷＰやＴｉＷＮ、ＴｉやＴｉＮ、ＴａやＴａＮが用いられる。なお、本実施の形態においては、デュアルダマシン法によって下層銅配線１８と埋め込み導体１７とを層間絶縁層１６中に埋め込み形成しているが、もちろん、埋め込み導体１７と下層銅配線１８とを別々に形成するシングルダマシン法を用いてもよい。
【００５１】
図４は、下層銅配線１８上に、選択成長めっき法を用いて貴金属電極層２０を形成し、さらに下層銅配線１８と貴金属電極層２０とを含む層間絶縁層１６上に層間絶縁層１９を形成するまでの工程を示す図である。図４（ａ）は下層銅配線１８上に貴金属電極層２０を形成した状態の断面図であり、図４（ｂ）は下層銅配線１８と貴金属電極層２０とを含む層間絶縁層１６上に層間絶縁層１９を形成した状態の断面図である。
【００５２】
図４（ａ）に示す工程では、各下層銅配線１８に積層するように選択成長めっき法によってストライプ形状の貴金属を含む貴金属電極層２０を形成する（工程Ｂ１）。本実施の形態においては、貴金属電極層２０の形成には銅上において無電解選択成長めっきを用いている。本実施の形態では、抵抗変化層２１に酸素不足型タンタル酸化物（ＴａＯｘ）を用いるため、貴金属電極層２０にはＴａＯｘの抵抗変化特性がよい電極材料である白金（Ｐｔ）が好適に用いられる。無電解Ｐｔめっき浴には、ヒドラジン−アンモニア系Ｐｔめっき浴、ホウ素系化合物や次亜リン酸を還元剤として含むＰｔめっき浴などを用いることができる。Ｐｔ電極膜の膜厚は５ｎｍ以上２４ｎｍ以下としてもよい。膜厚がこの範囲内にある場合には、Ｐｔ電極層を薄膜化することで、熱処理によるＰｔのヒロック発生を抑制し、抵抗変化層との界面を平坦化することができる。また、下層銅配線１８上に、ニッケル、ニッケル−リン合金又はニッケル−ホウ素合金のいずれかを含む電極シード層を形成した後、上記の無電解Ｐｔめっきを行うことにより、より効率よくＣｕ上にＰｔの選択成長を行うことができる。また、電極シード層は、パラジウム層及びニッケル層、パラジウム層及びニッケル−リン合金層もしくはパラジウム層及びニッケル−ホウ素合金層のいずれかの組み合わせの積層構造としてもよい。
【００５３】
また、貴金属電極層２０を形成する工程において、下層銅配線１８に外部から一括して電圧を印加できるよう配線パターンを工夫すれば、電解めっき法を使用することも可能である。
【００５４】
選択成長めっきを用いることで、層間絶縁層１６中に埋め込み形成された下層銅配線１８上にのみ選択的に貴金属電極層２０が形成され、層間絶縁層１６上には貴金属電極層２０が形成されないため、この貴金属電極層２０は下層銅配線１８上に、下層銅配線１８と同様のストライプ形状に形成され、露光プロセスやエッチングなどを用いた形状加工が不要となる。
【００５５】
次に、図４（ｂ）に示す工程では、この下層銅配線１８と貴金属電極層２０とを含む基板１１上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯ２からなる層間絶縁層１９を形成する（工程Ｂ２）。なお、この層間絶縁層１９としては、先述したように種々の材料を用いることができる。
【００５６】
図５は、層間絶縁層１９の所定の位置にコンタクトホール２６を形成するまでの工程を示す図である。図５（ａ）は層間絶縁層の所定の位置にコンタクトホール２６を形成した状態の平面図であり、図５（ｂ）は図５（ａ）に示す５Ａ−５Ａ線での断面を矢印方向に見た断面図である。
【００５７】
図５に示す工程では、層間絶縁層１９に、各貴金属電極層２０の表面まで貫通する複数のコンタクトホール２６を形成する（工程Ｂ３）。本実施の形態においては、各金属電極層２０の長さ方向に沿った一定の配列ピッチでコンタクトホール２６を形成する。このコンタクトホール２６は、図５（ａ）からわかるように、下層銅配線１８とその上に形成された貴金属電極層２０の幅より小さな外形としている。なお、図では四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。
【００５８】
図６は、コンタクトホール２６中に抵抗変化層２１を埋め込み形成するまでの工程を示す図である。図６（ａ）はコンタクトホール２６を含む層間絶縁層１９上に抵抗変化層２１となる抵抗薄膜層２１ａを形成した状態の断面図であり、図６（ｂ）はＣＭＰによって層間絶縁層１９上の抵抗薄膜層２１ａを除去した状態の断面図である。
【００５９】
図６（ａ）に示す工程では、コンタクトホール２６を含む層間絶縁層１９上に、抵抗変化層２１となる抵抗薄膜層２１ａを形成する。本実施の形態では、抵抗変化層２１として酸素不足型タンタル酸化物（ＴａＯｘ）をスパッタリング法により形成している。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。
【００６０】
また、金属Ｔａ膜を形成した後、Ｔａ膜を酸化してＴａＯｘを形成してもよい。
【００６１】
続いて、図６（ｂ）に示す工程では、ＣＭＰプロセスを用いて層間絶縁層１９上の抵抗薄膜層２１ａを除去する。このようにして、貴金属電極層２０に接続するようにコンタクトホール２６内に抵抗変化層２１を埋め込み形成する（工程Ｃ）。なお、このように抵抗薄膜層２１ａを除去する方法としては、ＣＭＰだけでなくエッチバックする方法でもよい。なお、コンタクトホール２６内に抵抗変化層２１を埋め込み形成する方法として、上記方法に代えて、選択成長めっき法を用いてもよい。
【００６２】
図７は、層間絶縁層１９上に抵抗変化層２１に接続するように上層銅配線２２を形成した状態の図であり、図７（ａ）は平面図を示し、図７（ｂ）は図７（ａ）に示す７Ａ−７Ａ線での断面を矢印方向に見た断面図を示す。
【００６３】
図７に示す工程では、抵抗変化層２１及び層間絶縁層１９上に、層間絶縁層２４を形成し、下層銅配線１８を形成した方法と同じようにして、層間絶縁層２４中に抵抗変化層２１に接続するように上層銅配線２２を形成する（工程Ｄ）。この場合に、この上層銅配線２２は層間絶縁層１９上に、少なくともコンタクトホール２６より大きな形状で、かつ下層銅配線１８と交差するストライプ形状に形成する。本実施の形態では、上層銅配線２２として、下層銅配線１８と同様の材料を用いることができる。
【００６４】
そして、この上層銅配線２２を形成するときに、埋め込み導体２５も同時に形成し（所定のコンタクトホールに導体材料を充填して形成する）、この埋め込み導体２５を介して電極配線（図示せず）に接続し、図示しない位置に設けられている能動素子に電気的に接続する。このようにして、図１に示すような不揮発性半導体記憶装置１００を製造することができる。
【００６５】
なお、本実施の形態においては、貴金属電極層２０として白金を用いたが、白金の代わりにパラジウム（Ｐｄ）を用いることとしてもよい。無電解Ｐｄめっき浴には、ヒドラジン−アンモニア系Ｐｄめっき浴、ホウ素系化合物や次亜リン酸を還元剤として含むＰｄめっき浴などを用いることができる。Ｐｄ電極膜の膜厚は５ｎｍ以上２４ｎｍ以下としてもよい。膜厚がこの範囲内にある場合には、Ｐｄ電極層を薄膜化することで、熱処理によるＰｄのヒロック発生を抑制し、抵抗変化層との界面を平坦化することができると推測される。また、下層銅配線１８上に、ニッケル、ニッケル−リン合金又はニッケル−ホウ素合金のいずれかを含む電極シード層を形成した後、無電解Ｐｄめっきを行うことにより、より効率よく銅配線上にパラジウムの選択成長を行うことができる。
【００６６】
ここで、下層銅配線１８上にニッケルの電極シード層を介して無電解Ｐｄめっきによりパラジウムの貴金属電極層２０を形成した場合において、貴金属電極層２０の表面をＸ線分析装置により元素分析した結果について説明する。図１８は、下層銅配線上にニッケルの電極シード層を介して無電解Ｐｄめっきによりパラジウムの貴金属電極層を形成した場合における貴金属電極層表面のＸ線分析結果を示す図である。
【００６７】
図１８の例においては、分析サンプルとして、図１８（ａ）に示すように、銅配線膜８０の上に無電解Ｎｉめっきによりニッケルの電極シード層８１を形成し、当該電極シード層８１の上に無電解Ｐｄめっきによりパラジウムの貴金属電極層８２を形成したものを使用した。このとき、無電解Ｎｉめっき及び無電解Ｐｄめっきにおいてはリンを含むめっき液を用いた。このような分析サンプルをＳＥＭ−ＥＤＸ（走査型電子顕微鏡及びエネルギー分散型Ｘ線分析装置；株式会社堀場製作所のＥＭＡＸ ＥＮＥＲＧＹ ＥＸ−２５０）を用いて元素分析を行った。具体的には、分析サンプルの貴金属電極層８２の表面に電子を照射し、反射される特性Ｘ線を検出することにより、元素分析を行った。なお、ＳＥＭの加速電圧を１５ｋｅＶとし、ＥＤＸの分析領域を１００ｎｍ×１００ｎｍとした。
【００６８】
その結果、図１８（ｂ）に示すように、貴金属電極層８２の主成分であるパラジウムのピークの他にめっき液の成分であるリンのピークも観測された。すなわち、リンを含むめっき液を用いた無電解Ｐｄめっきによって形成された貴金属電極層２０には、パラジウム以外にリンが含まれるものと推察される。なお、図１８（ｂ）においては炭素のピークも観測されているが、これはＳＥＭにおけるコンタミネーションであり、貴金属電極層８２の構成元素とは無関係である。
【００６９】
同様に、リンを含むめっき液を用いた無電解Ｐｔめっきによって形成された貴金属電極層２０には、白金以外にリンが含まれるものと推察される。また、リンが含まれない他のめっき液を用いた場合には、無電解めっきの反応に寄与する元素で、かつ金属膜成分以外の元素が含まれるものと推察される。
【００７０】
このように、本実施の形態における製造方法にて形成された貴金属電極層２０において元素分析を行うと、貴金属以外に無電解めっきの反応に寄与する元素で、かつ金属膜成分以外の元素が検出されるものと推察される。
【００７１】
（第２の実施の形態）
図８は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置２００の構成を説明する図で、（ａ）は断面図、（ｂ）は記憶部３３とダイオード素子３６の構成を示すための要部の部分の拡大断面図である。
【００７２】
本実施の形態の不揮発性半導体記憶装置２００は、第１の実施の形態の不揮発性半導体記憶装置１００と基本構成は同じであるが、記憶部３３と直列に接続するダイオード素子３６を備え、貴金属電極層３０がコンタクトホール内に形成されていることが第１の実施の形態の不揮発性半導体記憶装置１００と異なる。
【００７３】
具体的には、それぞれのコンタクトホール２６の内部に、貴金属電極層３０と、抵抗変化層３１と、中間電極３２とが順に積層されて形成されている。そして、貴金属電極層３０、抵抗変化層３１、及び中間電極３２が記憶部３３を構成している。貴金属電極層３０には、第１の実施の形態の貴金属層２０と同じ材料が用いられる。抵抗変化層３１には、第１の実施の形態の抵抗変化層２１と同じ材料が用いられる。中間電極３２には、例えば、ＴａＮ、ＴｉＮ又はＷが用いられる。中間電極層３２は、ダイオード素子３６の一方の電極として機能するが、これらの材料は当該電極の材料として必要とされる条件をも満たす。
【００７４】
そして、層間絶縁層１９上に形成された層間絶縁層３７に配線溝３９が形成されていて、この配線溝３９の内部に、半導体層３４と、上部電極３５と、銅配線３８とが順に積層されて形成されている。そして、中間電極３２、半導体層３４、及び上部電極３５がダイオード素子３６の一例であるＭＳＭダイオードを構成している。ダイオード素子３６としては、このように半導体層とこの半導体層を挟む金属電極体層との３層の積層構成からなるＭＳＭダイオード、絶縁体層とこの絶縁体層を挟む金属電極体層との３層の積層構成からなるＭＩＭダイオード、ｐ型半導体とｎ型半導体との２層の積層構成からなるｐｎ接合ダイオード、又は半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードなど、非線形のスイッチング特性を有する素子を、記憶部の抵抗変化特性に応じて用いるとよい。
【００７５】
抵抗変化層に対して直列にダイオード素子を挿入することにより、クロスポイント型ＲｅＲＡＭの場合には、下層配線（例えばビット線）と上層配線（例えばワード線）とがクロスした交点に形成されている抵抗変化層の抵抗値の読み取りや書き込み時のクロストークを低減することができる。
【００７６】
次に、図９から図１２を用いて、本実施の形態の製造方法について説明する。なお、図９から図１２においては、図面の簡単化のために層間絶縁層１６から上部の構成のみを示している。
【００７７】
図９は、層間絶縁層１６中に、ダマシンプロセスによって複数の下層銅配線１８をストライプ形状に形成し、さらにその上に層間絶縁層１９を形成し、層間絶縁層１９にコンタクトホール２６を形成し、コンタクトホール底部の下層銅配線１８が露出した部分に貴金属電極層３０を形成するまでの工程を示す図である。図９（ａ）は層間絶縁層１６中にストライプ形状の下層銅配線１８を形成した状態の断面図であり、図９（ｂ）はその上に層間絶縁層１９を形成した状態の断面図であり、図９（ｃ）はドライエッチングを用いて、下層銅配線１８に接続するコンタクトホール２６を形成した状態の断面図であり、図９（ｄ）はコンタクトホール２６底部の下層銅配線１８が露出した部分に選択成長めっき法を用いて貴金属電極層２０を形成した状態の断面図である。
【００７８】
初めに、図９（ａ）に示す工程では、層間絶縁層１６中に、複数の下層銅配線１８をストライプ形状に形成し（工程Ａ）、さらに、図９（ｂ）に示すように、ＣＶＤ法等を用いてＴＥＯＳ−ＳｉＯ等からなる層間絶縁層１９を形成する（工程Ｂ１´）。この場合にも、層間絶縁層１９は、層間絶縁層１９中にコンタクトホール２６の形成を容易にするために、層間絶縁層１９の下層側にエッチングストッパ層として機能するＳｉＮやＳｉＯＮ、あるいはＳｉＣＮ等を挿入して、層間絶縁層１９を複数層からなる積層構造にしてもよい。さらに、層間絶縁層１９の上層側に、このＴＥＯＳ−ＳｉＯ２よりもＣＭＰにおいて硬質の、例えばＳｉＯＮを形成してもよい。層間絶縁層１９の上層側にＳｉＯＮを形成することで、後の抵抗変化層３１及び中間電極３２をコンタクトホール２６中に埋め込み形成する際のＣＭＰプロセスを容易に、かつ確実に行うことができる。
【００７９】
次に、図９（ｃ）に示す工程では、層間絶縁層１９に、各下層銅配線１８の表面まで貫通する複数のコンタクトホール２６を形成する（工程Ｂ２´）。本実施の形態においては、下層銅配線１８の長さ方向に沿って一定の配列ピッチでコンタクトホール２６を形成する。このコンタクトホール２６は、下層銅配線１８の幅より小さな外形としており、第１の実施の形態において図５から図７で説明した形状と同様である。
【００８０】
さらに、図９（ｄ）に示す工程では、コンタクトホール２６底部に露出した下層銅配線１８上に無電解選択成長めっきを用いて、貴金属電極層３０を形成する（工程Ｂ３´）。本実施の形態においても、貴金属電極には白金（Ｐｔ）を用い、無電解Ｐｔめっき浴には、ヒドラジン−アンモニア系Ｐｔめっき浴、又はホウ素系化合物や次亜リン酸を還元剤として含むＰｔめっき浴を用いるとよい。また、Ｐｔ電極膜の膜厚は５ｎｍ以上２４ｎｍ以下としてもよい。この場合には、Ｐｔ電極層を薄膜化することで、熱処理による白金のヒロック発生を抑制し、抵抗変化層との界面を平坦化することができる。また下層銅配線１８上に、ニッケル、ニッケル−リン合金又はニッケル−ホウ素合金のいずれかを含む電極シード層を形成した後、上記の無電解Ｐｔめっきを行うことにより、より効率よく銅上に白金の選択成長を行うことができる。また、電極シード層は、パラジウムとニッケル、パラジウムとニッケル−リン合金又はパラジウムとニッケル−ホウ素合金のいずれかの組み合わせの積層構成としてもよい。なお、本実施の形態においても、貴金属電極にパラジウム（Ｐｄ）を用いた無電解選択めっきにより貴金属電極層３０を形成してもよい。
【００８１】
無電解選択成長めっきを用いることで、導電体である下層銅配線上にのみ選択的に貴金属が析出するため、層間絶縁層から成るコンタクトホール側壁には貴金属電極が成膜されない。したがって、コンタクトホール側壁に電極材料が成膜された場合には、側壁に成膜された電極によって上下の配線間でリークが起こりうるが、無電解選択成長めっきを用いることで、側壁リークが発生しない。
【００８２】
また、コンタクトホール底部にのみ貴金属電極を成膜することができるので、層間絶縁層上には成膜されないため、ＣＭＰやエッチバックなどによる層間絶縁層上に成膜された電極材料を除去する工程が必要ない。特に、貴金属材料は反応性が低いため、ＣＭＰによる除去は困難である。したがって、無電解選択成長めっきを用いることで、ＣＭＰによるダマシンプロセスが不要になるため工数の減少が可能で、しかも、コンタクトホール底部にのみ成膜でき、余計な部分には成膜されないことから、コスト面でも優れている。
【００８３】
図１０は、コンタクトホール２６中に抵抗変化層３１を埋め込み形成する工程を示す図である。図１０（ａ）はコンタクトホール２６を含む層間絶縁層１９上に抵抗変化層３１となる抵抗薄膜層３１ａを形成した状態の断面図であり、図１０（ｂ）はＣＭＰにより層間絶縁層１９上の抵抗薄膜層３１ａを除去した状態の断面図であり、図１０（ｃ）はコンタクトホール２６中の抵抗変化層３１をさらにオーバポリッシュして表層側に凹部を形成した状態の断面図である。
【００８４】
図１０（ａ）に示す工程では、コンタクトホール２６を含む層間絶縁層１９上に、抵抗変化層３１となる抵抗薄膜層３１ａを形成する。本実施の形態でも抵抗薄膜層３１ａとして酸素不足型のＴａ酸化物（ＴａＯｘ）を用いている。
【００８５】
次に、図１０（ｂ）に示す工程では、ＣＭＰプロセスを用いて層間絶縁層１９上の抵抗薄膜層３１ａを除去する。このようにして、コンタクトホール２６内の貴金属電極層３０上に抵抗変化層３１を埋め込み形成する（工程Ｃ）。なお、このように層間絶縁層１９上の抵抗薄膜層３１ａを除去し、抵抗変化層３１を埋め込み形成する方法としては、ＣＭＰでなくエッチバックを用いてもよい。
【００８６】
その後、図１０（ｃ）に示す工程では、さらにオーバポリッシュを行うことで、コンタクトホール２６中の抵抗変化層３１の表層側の一部を除去する。なお、このように抵抗変化層３１の一部を除去する方法としては、オーバポリッシュだけでなくエッチバックする方法でもよい。
【００８７】
図１１は、コンタクトホール２６中の抵抗変化層３１上に、記憶部３３の上部電極となり、かつダイオード素子３６の下部電極となる中間電極３２を形成し、さらにその上に層間絶縁層３７を形成するまでの工程を示す図である。図１１（ａ）はコンタクトホール２６を含む層間絶縁層１９上に記憶部の上部電極、かつダイオード素子３６の下部電極として機能する中間電極３２となる電極薄膜層３２ａを形成した状態の断面図であり、図１１（ｂ）は層間絶縁層１９上の電極薄膜層３２ａをＣＭＰにより除去した状態の断面図であり、図１１（ｃ）は中間電極３２を含む層間絶縁層１９上にさらに層間絶縁層３７を形成した状態の断面図である。
【００８８】
図１１（ａ）に示す工程では、コンタクトホール２６を含む層間絶縁層１９上に、記憶部３３の上部電極として機能し、かつダイオード素子３６の下部電極として機能する中間電極３２となる電極薄膜層３２ａを形成する。本実施の形態においては、電極薄膜層３２ａとしてＴａＮ、ＴｉＮ又はＷからなる膜をスパッタリングにより形成している。
【００８９】
次に、図１１（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層１９上の電極薄膜層３２ａを除去して、コンタクトホール２６中に中間電極３２を埋め込み形成する。
【００９０】
次に、図１１（ｃ）に示すように、中間電極３２を含む層間絶縁層１９上に、さらにＣＶＤなどを用いて層間絶縁層３７を形成する。
【００９１】
図１２（ａ）に示す工程では、層間絶縁層３７に、ダイオード素子３６の一部となる半導体層３４と上部電極３５、さらに上部銅配線３８を埋め込み形成するための配線溝３９を形成する。本実施の形態では、配線溝３９を下層銅配線１８と交差するストライプ形状に形成することにより、半導体層３４、上部電極３５、及び上層銅配線３８を下層銅配線１８と交差するストライプ形状に形成している。
【００９２】
そして、図１２（ｂ）に示す工程では、配線溝３９を含む層間絶縁層３７上にダイオード素子３６の半導体層３４となる半導体薄膜層３４ａと、上部電極３１となる金属薄膜層３５ａ、さらに上部銅配線３８となる銅薄膜層３８ａを積層形成する（工程Ｄ、Ｅ）。
【００９３】
また、本実施の形態では、半導体層３４の材料として窒素不足型シリコン窒化物（ＳｉＮｘ）、上部電極３５の材料としてＴａＮ、ＴｉＮ又はＷを用い、半導体層３４とそれを挟む中間電極３２及び上部電極３５とによりＭＳＭダイオードを形成している。なお、このような半導体特性を有するＳｉＮｘ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
【００９４】
半導体特性を有するＳｉＮｘを上記の条件で、かつ１６ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で２．５×１０３Ａ／ｃｍ２の電流密度が得られ、０．８Ｖの電圧印加では５×１０２Ａ／ｃｍ２の電流密度が得られる。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は５となり、不揮発性半導体記憶装置のダイオード素子として充分使用可能であることが分かる。
【００９５】
また、上層銅配線３８には下層銅配線１８と同様の材料を用いることができる。
【００９６】
次に、図１２（ｃ）に示す工程では、層間絶縁層３７上の半導体薄膜層３４ａと金属薄膜層３５ａ、及び銅薄膜層３８ａをＣＭＰにより除去することで、配線溝３９にダイオード素子３６の半導体層３４と上部電極３５、及び上層銅配線３８を埋め込み形成する。上層銅配線３８は、上部電極３５、半導体層３４、及び中間電極３２を介して、抵抗変化層３１と電気的に接続される。
【００９７】
このような工程により、貴金属電極層３０、抵抗変化層３１及び中間電極３２により記憶部３３が構成され、中間電極３２、半導体層３４及び上部電極３５によりダイオード素子３６が構成される。これにより、本実施の形態の製造方法による不揮発性半導体記憶装置２００を作製することができる。
【００９８】
本実施の形態では、ダイオードに最適な下部電極を形成するため、中間電極３２をコンタクトホール内の抵抗変化層３１の上部に形成する事例を示したが、抵抗変化層の材料とダイオード材料の組み合わせによっては、抵抗変化層３１の上部に直接ダイオード材料３４を形成してもよい。
【００９９】
また、本実施の形態では、ダイオード素子としてＭＳＭダイオードを用いたが、他にも、絶縁体層と、絶縁体層を両側から挟む金属電極体層との３層の積層構成からなるＭＩＭダイオードや、ｐ型半導体層とｎ型半導体層との２層の積層構成からなるｐｎ接合ダイオード、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードを形成してもよい。
【０１００】
（第３の実施の形態）
図１３は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置３００の構成を示す断面図である。この不揮発性半導体記憶装置３００は、図８に示す第２の実施の形態の不揮発性半導体記憶装置２００を基本構成としており、層間絶縁層、この層間絶縁層のコンタクトホール中に埋め込まれた記憶部及びダイオード素子と上層銅配線とを１つの構成単位として、この構成単位をこの基本構成の上にさらに２層積層した構成からなる。このように積層することにより、さらに大容量の不揮発性半導体記憶装置を実現することができる。
【０１０１】
以下、本実施の形態の不揮発性半導体記憶装置３００の構成を簡単に説明する。なお、この不揮発性半導体記憶装置３００では、記憶部とダイオード素子とがそれぞれ３段ずつ積層されているので、第１段目、第２段目及び第３段目のそれぞれの構成を理解しやすくするために、第１段目の構成要素については第１、第２段目の構成要素については第２、第３段目の構成要素については第３の番号をそれぞれの名称の頭部に付して、それぞれの段の構成要素を互いに区別して表記する。
【０１０２】
第１上層Ｃｕ配線３８を含む層間絶縁層３７上に、さらに層間絶縁層４１が形成されている。この層間絶縁層４１には、第１記憶部３３に対応する位置にそれぞれコンタクトホールが設けられ、このコンタクトホール中に第２貴金属電極層４２と第２抵抗変化層４３、および第２記憶部４５の上部電極かつ第２ダイオード素子４８の下部電極として機能する中間電極４４とが埋め込み形成されている。そして、中間電極４４を含む層間絶縁層４１上に第２ダイオード素子４８と第２上層Ｃｕ配線５０を埋め込み形成するための層間絶縁層４９が形成され、第２中間電極４４に接続し、第１上層Ｃｕ配線に交差するストライプ形状に第２ダイオード素子４８の第２半導体層４６と第２上部電極４７、および第２上層Ｃｕ配線５０が層間絶縁層４９中に埋め込み形成されている。
【０１０３】
次に、第２上層Ｃｕ配線を含む層間絶縁層４９上に層間絶縁層５２が形成され、第１記憶部３３および第２記憶部４５に対応する位置にコンタクトホールが設けられ、このコンタクトホール中に第３貴金属電極層５３と第３抵抗変化層５４、および第３中間電極５５が埋め込み形成されている。
【０１０４】
そして、第３中間電極５５を含む層間絶縁層５２上に層間絶縁層６０が形成され、この層間絶縁層６０中に、第３中間電極５５に接続し、第２上層銅配線に交差するストライプ形状に第３ダイオード素子５９の第３半導体層５７及び第３上部電極５８と第３上層銅配線６１が層間絶縁層６０中に埋め込み形成されている。
【０１０５】
なお、第２貴金属電極層４２、第２抵抗変化層４３、及び第２中間電極４４で第２記憶部４５を構成している。また、第２中間電極４４、第２半導体層４６、及び第２上部電極４７で第２ダイオード素子４８を構成している。また、第３貴金属電極層５３、第３抵抗変化層５４、及び第３中間電極５５で第３記憶部５６を構成している。また、第３中間電極５５、第３半導体層５７、及び第３上部電極５８で第３ダイオード素子５９を構成している。
【０１０６】
下層銅配線１８は、埋め込み導体１４、１７と半導体電極配線１５とを介して能動素子１２のソース領域１２ａに接続している。また、第１上層銅配線３８についても同様に、埋め込み導体（図示せず）と半導体電極配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。さらに、第２上層銅配線５０は、図１３に示すように埋め込み導体１４、１７、４０、５１と半導体電極配線１５とを介して別の能動素子１２のソース領域１２ａに接続されている。また、第３上層銅配線６１についても、第１上層銅配線３８と同様に埋め込み導体（図示せず）と半導体電極配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。
【０１０７】
第１段目の下層銅配線１８と第１上層銅配線３８とは、それぞれビット線又はワード線のいずれかとなり、また、第１上層銅配線３８と第２上層銅配線５０とは、同様にそれぞれビット線又はワード線のいずれかとなる。ただし、第１段目において、第１上層銅配線３８がビット線を構成している場合には、第２段目においてもビット線を構成し、第２上層銅配線５０はワード線を構成するように設計されている。さらに、第２上層銅配線５０がワード線を構成する場合には、第３上層銅配線６１はビット線を構成するように設計されている。
【０１０８】
以上のように、本実施の形態の不揮発性半導体記憶装置３００の場合には、それぞれの段に設けた記憶部３３、４５、５６に対して個別にそれぞれダイオード素子３６、４８、５９が設けられているので、それぞれの段に設けられている記憶部３３、４５、５６の書き込みと読み出しを安定に、かつ確実に行うことができる。
【０１０９】
このような２段以上の多段構造の記憶部とダイオード素子を有する不揮発性半導体記憶装置３００の製造工程は、基本的には第２の形態の不揮発性半導体記憶装置２００において説明した製造工程を繰り返せばよい。
【０１１０】
（第４の実施の形態）
図１４は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図である。図１４（ａ）に示す不揮発性半導体記憶装置４００ａは、図１、図２に示す第１の実施の形態の不揮発性半導体記憶装置１００と基本構成は同じであるが、貴金属電極層７２の下部に電極シード層７１を有することが第１の実施の形態の不揮発性半導体記憶装置１００と異なる。この電極シード層７１は２層以上の積層構造としてもよい。例えば、白金の貴金属電極層７２に対する電極シード層７１としては、ニッケル層及びニッケル−ホウ素合金層の積層構造としてもよいし、パラジウム及びニッケル−ホウ素合金の積層構造としてもよい。また、電極シード層７１の形成には、それぞれ銅上の無電解めっきが用いられる。電極シード層７１を挿入する理由としては、貴金属電極層７２の形成に無電解選択成長めっきを用いる際に、めっき浴に含まれる還元剤に次亜リン酸を用いる場合には、次亜リン酸に対して触媒活性なニッケル層などの電極シード層７１を介することで、貴金属の無電解めっきを有効に析出させることができる。
【０１１１】
また、図１４（ｂ）に示す不揮発性半導体記憶装置４００ｂは、図８に示す第２の実施の形態の不揮発性半導体記憶装置２００の記憶部３３と同様に、記憶部７５の一部となる貴金属電極層７８と抵抗変化層７３が層間絶縁層７６中のコンタクトホール底部に形成されているが、貴金属電極層７８の下部のコンタクトホール底部の下層銅配線７０が露出した部分に電極シード層７７を有することが異なる。このシード電極層７７も不揮発性半導体記憶装置４００ａと同様に、貴金属電極層７８を無電解選択成長めっきにより形成する際に、シード電極層７７を介することで貴金属めっき浴の還元剤の選択肢の幅を広げることができる。
【０１１２】
（第５の実施の形態）
図１５は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置５００の構成を示す断面図である。図１５（ａ）に示す不揮発性半導体記憶装置５００ａは、図１４に示す不揮発性半導体記憶装置４００ａと４００ｂの基本構成を組み合わせた構造になっている。この不揮発性半導体記憶装置５００ａの特徴は、下層Ｃｕ配線７０上にトップキャップ層７９を有し、貴金属電極層７８がコンタクトホール底部のトップキャップ層７９上に形成されていることである。
【０１１３】
通常、下層Ｃｕ配線７０上にＣｕの拡散を抑制するためにトップキャップ層７９が形成される。トップキャップ層７９としては、ＣｏＷＰ、ＴｉＷＮ、ＴｉＮ、Ｔｉ、Ｔａまたは、ＴａＮ、あるいはそれらの積層膜などが用いられる。これらの材料をトップキャップ層７９として用いると、無電解選択成長めっきで貴金属電極層７８を形成する際に、このトップキャップ層７９がめっき浴の触媒活性層として機能する。
【０１１４】
また、図１５（ｂ）に示す不揮発性半導体記憶装置５００ｂは、図１５（ａ）に示す不揮発性半導体記憶装置５００ａと基本構成はほぼ同じであるが、コンタクトホールがトップキャップ層７９を貫いて下層銅配線７０に接続していることが不揮発性半導体記憶装置５００ａと異なる。無電解選択成長めっきで貴金属電極層７８を形成する際に、貴金属めっき浴に含まれる還元剤の種類によっては、トップキャプ層上でめっき浴が触媒活性化しない場合がある。そのため、本実施の形態においては、コンタクトホールを下層銅配線７０に接続するように形成し、コンタクトホール底部に銅を露出させ、銅上の無電解選択成長めっきにより貴金属電極層７８を形成している。この場合には、トップキャップ層が導電性である必要がないため、トップキャップ層７９としてＳｉＮ等の絶縁性バリア膜を用いることができる。
【０１１５】
（第６の実施の形態）
図１６は、本発明の第６の実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図である。不揮発性半導体記憶装置６００ａ、６００ｂは、図８に示す第２の実施の形態の不揮発性半導体記憶装置２００の記憶部３３と基本構成は同じであるが、貴金属電極層７８の断面形状が図１６（ａ）の不揮発性半導体記憶装置６００ａでは凹状、図１６（ｂ）の不揮発性半導体記憶装置６００ｂでは凸状になっていることが第２の実施の形態の不揮発性半導体記憶装置２００と異なる。何れの場合も、貴金属電極層７８と抵抗変化層７３の界面の面積が、記憶部のサイズを大きくすることなく増大でき、安定な抵抗変化特性、高歩留、及び高信頼性が得られる。
【０１１６】
貴金属電極層７８を無電解選択成長めっきで形成する場合、貴金属電極の材料や膜厚、粒状成長や柱状成長などの結晶成長性の違いにより凹凸形状が異なる。さらに、層間絶縁層７６に用いる材料が親水性か疎水性かによっても、貴金属電極層７８の断面形状が異なってくる。
【０１１７】
（第７の実施の形態）
図１７は、本発明の第7の実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図である。図１７（ａ）に示す不揮発性半導体記憶装置７００ａは、図１（ｂ）に示す不揮発性半導体記憶装置１００の抵抗変化層２１において、第１の抵抗変化層２１１及び第２の抵抗変化層２１２を積層した構成となっている。詳しくは、不揮発性半導体記憶装置７００ａの抵抗変化層は、コンタクトホール２６の内部に形成され、貴金属電極層２０に接続された第１の抵抗変化層２１１と、コンタクトホール２６の内部に形成され、第１の抵抗変化層２１１上に形成された第２の抵抗変化層２１２とを有しており、第１の抵抗変化層２１１及び第２の抵抗変化層２１２は同種の金属酸化物（酸素不足型の遷移金属酸化物）からなり、第１の抵抗変化層２１１の酸素含有率は第２の抵抗変化層２１２の酸素含有率より高いように構成されている。
【０１１８】
また、図１７（ｂ）に示す不揮発性半導体記憶装置７００ｂは、図８（ａ）に示す不揮発性半導体記憶装置２００の抵抗変化層３１において、第１の抵抗変化層３１１及び第２の抵抗変化層３１２を積層した構成となっている。詳しくは、不揮発性半導体記憶装置７００ｂの抵抗変化層は、コンタクトホール２６の内部に形成され、貴金属電極層３０に接続された第１の抵抗変化層３１１と、コンタクトホール２６の内部に形成され、第１の抵抗変化層３１１上に形成された第２の抵抗変化層３１２とを有しており、第１の抵抗変化層３１１及び第２の抵抗変化層３１２は同種の金属酸化物（酸素不足型の遷移金属酸化物）からなり、第１の抵抗変化層３１１の酸素含有率は第２の抵抗変化層３１２の酸素含有率より高いように構成されている。
【０１１９】
このような構成とすることにより、微細化に適したホール構造に抵抗変化素子を埋め込むことができるので、大容量及び高集積化に適した抵抗変化型の不揮発性記憶装置を実現できる。また、貴金属電極層２０、３０に接続し、酸素含有率の高い第１の抵抗変化層２１１、３１１をコンタクトホール２６の底部に配置し、その上部に酸素含有率の低い第２の抵抗変化層２１２、３１２を配置することで、貴金属電極層２０、３０の界面領域で確実に抵抗変化をさせることができ、抵抗変化する極性が常に安定することで、安定なメモリ特性を得ることができる。抵抗変化動作のメカニズムは、電極界面近傍における酸素の酸化還元が支配的であり、酸化還元に寄与できる酸素が多い界面で優先的に動作するからである。
【０１２０】
第１の抵抗変化層２１１、３１１及び第２の抵抗変化層２１２、３１２をコンタクトホール２６内に形成する方法としては、選択成長めっき法が好適に用いられる。すなわち、コンタクトホール２６の底部に露出した貴金属電極層２０、３０上にのみ選択成長するように金属（ここでは、タンタル）を形成する。まず、この金属を酸素雰囲気中（４００〜４５０℃）で酸化してタンタル酸化物からなる第１の抵抗変化層２１１、３１１を形成する。このとき、タンタルは、完全に酸化するので、その酸素含有率は、Ｔａ２Ｏ５のストイキオメトリー（化学量論組成）に近い７２ａｔｍ％程度となる。なお、この工程では金属から金属酸化物に完全に酸化させるために、効率の良い熱酸化を用いることが好ましい。
【０１２１】
次に、コンタクトホール２６内に第１の抵抗変化層２１１、３１１より酸素含有率が低い第２の抵抗変化層２１２、３１２の金属酸化物（タンタル酸化物）を形成する。第２の抵抗変化層２１２、３１２の形成においては、例えばタンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで形成する。このときの酸素含有率は６５ａｔｍ％前後である。コンタクトホール２６内に金属を完全に充填するまで、スパッタリングで成膜し、その後、層間絶縁層上の不要なタンタル酸化物をＣＭＰで除去し、コンタクトホール２６内にのみ第２の抵抗変化層２１２、３１２を形成する。タンタル酸化物の代わりにハフニウム酸化物を用いた場合についても、同様にハフニウムターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする反応性スパッタリングで形成できる。
【０１２２】
以上、第１から第７の実施の形態について説明したが、これらの組み合わせによる種々の変更も可能である。例えば、第１の実施の形態の不揮発性半導体記憶装置１００や第４の実施の形態の不揮発性半導体記憶装置４００、第５の実施の形態の不揮発性半導体記憶装置５００、および第６の実施の形態の不揮発性半導体記憶装置６００においても、第２の実施の形態の不揮発性半導体記憶装置２００のように、記憶部と直列に接続するダイオード素子を備える構造にすることもできる。さらに、第３の実施の形態の不揮発性半導体記憶装置３００のように、記憶部とダイオード素子を一つの基本構成として、積層構成にすることもできる。
【産業上の利用可能性】
【０１２３】
本発明の不揮発性半導体記憶装置は、微細化かつ大容量化が可能なクロスポイント構造を備え、また、従来の製造方法では実現困難なメモリセル構造を形成することができるため、不揮発性記憶装置を用いる種々の電子機器分野に有用である。
【符号の説明】
【０１２４】
１００，２００，３００ａ，３００ｂ，４００ａ，４００ｂ，５００ａ，５００ｂ，６００ａ，６００ｂ 不揮発性半導体記憶装置（ＲｅＲＡＭ）
１ ワード線
２ 下部電極
３ 抵抗変化層
４ 中間電極
５ 半導体層
６ 上部電極
７ 抵抗変化素子
８ ダイオード素子
９ ビット線
１１ 基板
１２ 能動素子
１２ａ ソース領域
１２ｂ ドレイン領域
１２ｃ ゲート絶縁膜
１２ｄ ゲート電極
１３，１６ 半導体層間絶縁層
１４，１７，２５，４０，５１ 埋め込み導体
１５ 半導体電極配線
１７ａ，２６ コンタクトホール １８，７０ 下層銅配線
１８ａ，３９ 配線溝
１９，２４，３７，４１，４９，５２，６０，７６ 層間絶縁層
２０，３０，７２，７８，７８ａ，７８ｂ 貴金属電極層
２１，３１，７３ 抵抗変化層
２１ａ，３１ａ 抵抗薄膜層
２２，３８，７４ 上層銅配線（第１上層銅配線）
２３，３３，７５ 記憶部（第１記憶部）
３２ 中間電極
３２ａ，３５ａ 金属薄膜層
３４ 半導体層
３４ａ 半導体薄膜層
３５ 上部電極
３６ ダイオード素子（第１ダイオード素子）
３８ａ 銅薄膜層
４２ 第２貴金属電極層
４３ 第２抵抗変化層
４４ 第２中間電極層
４５ 第２記憶部
４６ 第２半導体層
４７ 第２上部電極
４８ 第２ダイオード素子
５０ 第２上層銅配線
５３ 第３貴金属電極
５４ 第３抵抗変化層
５５ 第３中間電極
５６ 第３記憶部
５７ 第３半導体層
５８ 第３上部電極
５９ 第３ダイオード素子
６１ 第３上層銅配線
７１，７７ 電極シード層
７９ トップキャップ層
２１１，３１１ 第１の抵抗変化層
２１２，３１２ 第２の抵抗変化層
【発明の名称】不揮発性半導体記憶装置及びその製造方法
【技術分野】
【０００１】
本発明は、抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置に関し、特に微細化に適した構造の不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた不揮発性半導体記憶装置（以下、ＲｅＲＡＭとよぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。
【０００３】
抵抗変化層としては、ニッケル酸化膜（ＮｉＯ）、バナジウム酸化膜（Ｖ２Ｏ５）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ２Ｏ５）、チタン酸化膜（ＴｉＯ２）、タングステン酸化膜（ＷＯ３）またはコバルト酸化膜（ＣｏＯ）等が用いられている。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持し続けることが知られており、かつ既存のＤＲＡＭ工程をそのまま使用して作製できるという特徴を有している。
【０００４】
特許文献１では、クロスポイント型構成のＲｅＲＡＭにおいて、Ｘ方向の導電アレイラインと、Ｙ方向の導電アレイラインとの交点部分にメモリプラグを形成した構成が示されている。このメモリプラグは抵抗変化型記憶素子と金属−絶縁物−金属（ＭＩＭ）構造のダイオード素子から構成させている。メモリプラグは７層の積層構成から成っており、２層の電極層に挟まれた複合金属酸化物が記憶素子であり、この記憶素子上にＭＩＭダイオード素子を形成している。
【０００５】
また、特許文献２では、相互並行した間隔をもって配列された２以上のビット線と、相互並行した間隔をもって、上記ビット線と交差する方向に形成された２以上のワード線と、ビット線及びワード線の交差する位置であり、かつビット線上に形成された抵抗構造体と、この抵抗構造体及びワード線と接触するように抵抗構造体上に形成されたダイオード構造体とを備えた基板と、この基板上に形成された下部電極と、下部電極上に形成された抵抗構造体と、抵抗構造体上に形成されたダイオード構造体と、ダイオード構造体上に形成された上部電極とを備えたＲｅＲＡＭが開示されている。
【０００６】
特許文献３においても、ビット線とワード線との間に下部電極と可変抵抗体及び上部電極からなる可変抵抗素子と、この可変抵抗素子に直列に接続した非線形素子からなるクロスポイント型ＲｅＲＡＭが開示されている。
【先行特許文献】
【０００７】
【特許文献】
【０００８】
【特許文献１】米国特許第６７５３５６１号明細書
【特許文献２】特開２００６−１４０４８９号公報
【特許文献３】特開２００６−２０３０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記特許文献１、特許文献２及び特許文献３等に記載のメモリセル構造は、ビット線とワード線との交点部分に抵抗変化型の記憶素子とダイオード素子を形成するため、少なくとも３層以上の積層構成が必要である。その製造方法としては、例えば、図１９（ａ）のように、ビット線１上に、下部電極２、抵抗変化層３及び中間電極４からなる抵抗変化素子７と、中間電極４、半導体層５及び上部電極６からなる金属−半導体−金属（ＭＳＭ）ダイオード素子８とを構成するすべての層を積層した後に、図１９（ｂ）のようにリソグラフィとドライエッチングを用いて、ピラー形状に加工する方法が考えられる。
【００１０】
この手法の場合には、抵抗変化素子とダイオード素子の膜厚を変えずに設計ルールを微細化しようとすると、メモリセルを高アスペクト比をもつピラー形状に加工する必要がある。高アスペクト比のピラー構造のドライエッチングには、エッチング不足やサイドエッチ、プラズマチャージダメージといった問題が生じる。また、エッチング時のマスク材料の消耗も問題となり、ピラーがテーパー形状になりやすくなる。マスク自体を厚くすることでマスクの耐久性を向上できるが、マスクを厚膜化することは微細パターンの精度を損なうという問題を生じる。したがって、ドライエッチングにより高アスペクト比のピラー構造を形成する方法は微細化に適しないため、大容量の不揮発性半導体記憶装置を実現することは困難である。また、材料によっては、例えば、蒸気圧が低い銅（Ｃｕ）や、反応性が低く蒸気圧が低い貴金属材料、例えば白金（Ｐｔ）やイリジウム（Ｉｒ）等はそもそもドライエッチングによる微細なパターン形成が困難である。
【００１１】
また、微細化に適したホール埋め込み型構造においてコンタクトホール内に抵抗変化素子７とダイオード素子８を形成する場合、コンタクトホール内に電極層や半導体層を形成する必要がある。しかし、従来のスパッタリング法やＣＶＤ法では、コンタクトホール内に金属薄膜や半導体薄膜等を平坦に成膜することは困難である。すなわち、従来のスパッタリング法やＣＶＤ法では、図１９（ｃ）のように必ずホール側壁やホール外の層間絶縁層上にも成膜されてしまうため、コンタクトホール内に金属薄膜や半導体薄膜を平坦に積層することは現実的には不可能である。
【００１２】
また、成膜後に図１９（ｄ）のように、ＣＭＰやエッチバックを用いて、ホール外に成膜された金属薄膜などの除去や平坦化をする必要がある。しかし、電極材料に貴金属材料を用いた場合、貴金属材料は反応性が低く酸化しにくいため、一般的な酸化剤及び固体研磨砥粒等からなる金属用研磨液によるＣＭＰは非常に困難である。また、研磨液に含まれる微粒子の機械的研磨作用により、貴金属材料を物理的に研磨できたとしても層間絶縁層に傷が付くスクラッチ傷が発生しやすくなり、歩留り低下を引き起こす要因となる。
【００１３】
そして、ＣＭＰなどを用いて層間絶縁層上の電極材料等を除去して、ホール内に抵抗変化素子やダイオード素子を埋め込み形成しても、スパッタリングやＣＶＤによる成膜方法では、必ず図１９（ｅ）のようなメモリセル構造になり、上述のようにコンタクトホール側壁に成膜された層（例えば、図１９（ｅ）では下部電極２）を介して、メモリセルに接続する上下のビット線１とワード線９との間でリークが発生する。
【００１４】
そこで、本発明は、上記従来の課題を解決するもので、電極材料にＰｔ等の貴金属を用いたクロスポイント型のＲｅＲＡＭを備え、ワード線とビット線との間のリークを抑制できるとともに微細化かつ大容量化が可能な不揮発性半導体記憶装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の不揮発性半導体記憶装置の製造方法は、基板上に複数のストライプ形状の下層銅配線を形成する工程（Ａ）と、前記下層銅配線が形成された前記基板上に、前記下層銅配線の上方に複数のコンタクトホールが位置するように層間絶縁層を形成するとともに、前記コンタクトホールの底に位置するように前記下層銅配線上に選択成長めっきによって貴金属を含む貴金属電極層を形成する工程（Ｂ）と、前記貴金属電極層に接続するように前記コンタクトホール内に抵抗変化層を埋め込み形成する工程（Ｃ）と、前記層間絶縁層及び前記抵抗変化層上に、当該抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状の上層銅配線を形成する工程（Ｄ）と、を含んでいる。
【００１６】
このような方法とすることにより、コンタクトホールの側壁やコンタクトホール外の層間絶縁層上に貴金属電極層を成膜することなく、コンタクトホール内に平坦な貴金属電極層を形成することができるので、上層銅配線（ワード線又はビット線）と下層銅配線（ビット線又はワード線）との間のリークを抑制することできる。また、コンタクトホールに抵抗変化層を埋め込み形成するので、不揮発性半導体記憶装置の微細化かつ大容量化が可能である。
【００１７】
なお、「前記コンタクトホールの底に位置するように前記下層銅配線上に選択成長めっきによって貴金属を含む貴金属電極層を形成する」とは、コンタクトホールの底にのみ位置するように貴金属電極層を形成する態様と、コンタクトホールの底を含む領域に位置するように貴金属電極層を形成する態様との双方を含む。
【００１８】
すなわち、本発明の不揮発性半導体記憶装置の製造方法の一態様は、基板上に複数のストライプ形状の下層銅配線を形成する工程（Ａ）と、各前記下層銅配線に積層するように選択成長めっきによってストライプ形状の貴金属を含む貴金属電極層を形成する工程（Ｂ１）と、前記下層銅配線と前記貴金属電極層とを含む前記基板上に層間絶縁層を形成する工程（Ｂ２）と、前記層間絶縁層に、各前記貴金属電極層の表面まで貫通する複数のコンタクトホールを形成する工程（Ｂ３）と、前記貴金属電極層に接続するように前記コンタクトホール内に抵抗変化層を埋め込み形成する工程（Ｃ）と、前記層間絶縁層及び前記抵抗変化層上に、当該抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状の上層銅配線を形成する工程（Ｄ）とを含んでもよい。
【００１９】
このような方法とすることにより、選択成長めっきを用いて下層銅配線上にのみ貴金属電極層を形成することができるため、リソグラフィやエッチングによる貴金属材料の加工が不要になる。そのため、ＲｅＲＡＭに貴金属材料を用いた場合に、エッチングによる加工では困難だった微細化が実現できることから、大容量の不揮発性半導体記憶装置を製造することが可能になる。また、めっきプロセスを用いることから、銅ダマシンを用いた配線形成工程との親和性もよい。さらに、コンタクトホールの側壁やコンタクトホール外の層間絶縁層上に貴金属電極層を成膜することがないため、上層銅配線（ワード線又はビット線）と下層銅配線（ビット線又はワード線）との間のリークを抑制することできる。
【００２０】
さらに、上記方法において、前記工程（Ｃ）後に抵抗変化層に直列に接続するダイオード素子を形成する工程（Ｅ）を追加してもよい。
【００２１】
このような方法とすることにより、読み込み時あるいは書き込み時において十分な電流を流しながら、クロストークを防止することができるので、抵抗変化特性の再現性に優れ、かつ高信頼性の不揮発性半導体記憶装置を製造することが可能になる。
【００２２】
さらに、本発明の不揮発性半導体記憶装置の製造方法の他の態様は、基板上に複数のストライプ形状の下層銅配線を形成する工程（Ａ）と、前記下層銅配線を含む前記基板上に層間絶縁層を形成する工程（Ｂ１´）と、各前記層間絶縁層に、前記下層銅配線の表面まで貫通する複数のコンタクトホールを形成する工程（Ｂ２´）と、前記コンタクトホール内の底部でかつ前記下層銅配線上に選択成長めっきによって貴金属電極層を形成する工程（Ｂ３´）と、前記貴金属電極層二接続するように前記コンタクトホール内に抵抗変化層を埋め込み形成する工程（Ｃ）と、前記層間絶縁層及び前記抵抗変化層上に、当該抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状の上層銅配線を形成する工程（Ｄ）とを含んでもよい。
【００２３】
このような方法とすることにより、選択成長めっきを用いてコンタクトホール内に平坦な貴金属電極層を形成することができるので、上層銅配線（ワード線又はビット線）と下層銅配線（ビット線又はワード線）との間のリークを抑制することできるとともに、リソグラフィやエッチングによる貴金属材料の加工が不要になる。さらに、上述の下層銅配線上に貴金属電極層を形成する製造方法に比べ、コンタクトホール底部にのみ貴金属電極層を形成できることから、貴金属材料の使用量を減らすことができ、貴金属材料を用いた場合にも低コストで大容量の不揮発性半導体記憶装置を製造することが可能になる。
【００２４】
さらに、上記方法においても、前記工程（Ｃ）後に抵抗変化層に直列に接続するダイオード素子を形成する工程（Ｅ）を追加してもよい。
【００２５】
なお、請求の範囲及び明細書の記載において、「抵抗変化層に接続する」とは抵抗変化層と電気的に接続することを意味し、直接的に接続（すなわち、接触）する態様及び他の導電層等を介して間接的に接続する態様の何れも含む概念である。
【００２６】
また、本発明の不揮発性半導体記憶装置は、基板と、前記基板上に形成された複数のストライプ形状の下層銅配線と、各前記下層銅配線に積層するようにストライプ形状に形成された貴金属電極層と、前記下層銅配線と前記貴金属電極層とを含む前記基板上に形成された層間絶縁層と、前記層間絶縁層に、前記貴金属電極層の表面まで貫通するように形成された複数のコンタクトホールと、前記貴金属電極層に接続するように前記コンタクトホール内に埋め込み形成された抵抗変化層と、前記層間絶縁層及び前記抵抗変化層上に、当該抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状に形成された上層銅配線とを備える。
【００２７】
このような構成とすることにより、コンタクトホールの側壁やコンタクトホール外の層間絶縁層上に貴金属電極層を成膜することなく、コンタクトホール内に平坦な貴金属電極層を形成することができるので、上層銅配線（ワード線又はビット線）と下層銅配線（ビット線又はワード線）との間のリークを抑制することできる。また、コンタクトホールに抵抗変化層を埋め込み形成するので、不揮発性半導体記憶装置の微細化かつ大容量化が可能である。さらに、貴金属電極層が抵抗変化層の下部電極として機能するだけでなく、下層銅配線の拡散を防止するバリア層としても機能し、高信頼性を有する不揮発性半導体記憶装置を製造することが可能になる。
【００２８】
さらに、上記構成において、抵抗変化層に直列に接続するダイオード素子を備えるようにしてもよい。
【００２９】
このような構成とすることにより、読み込み時あるいは書き込み時において十分な電流を流しながら、隣接セルとのクロストークを防止することができるので、抵抗変化特性の再現性に優れ、かつ高信頼性の不揮発性半導体記憶装置を実現できる。
【００３０】
さらに、本発明の他の実施形態の不揮発性半導体記憶装置は、基板と、前記基板上に形成された複数のストライプ形状の下層銅配線と、前記下層銅配線を含む前記基板上に形成された層間絶縁層と、前記層間絶縁層に、各前記下層銅配線の表面まで貫通するように形成された複数のコンタクトホールと、各前記下層銅配線に接続し、前記コンタクトホール内の底部に形成された貴金属電極層と、前記貴金属電極層に接続し、前記コンタクトホール内に埋め込み形成された抵抗変化層と、前記層間絶縁層及び前記抵抗変化層上に、当該前記抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状の上層銅配線とを備える。
【００３１】
このような構成にすることにより、上述の下層銅配線上に選択成長めっきにより貴金属電極層を形成する不揮発性半導体記憶装置に比べ、コンタクトホール底部にのみ選択成長めっきにより貴金属電極層を形成することから、貴金属電極層の形成による隣接する下層銅配線間での配線間ショートの懸念がなくなるという利点がある。
【００３２】
また、上記構成においても、抵抗変化層に直列に接続するダイオード素子を備えるようにしてもよい。
【００３３】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００３４】
本発明は上記のように構成され、電極材料にＰｔ等の貴金属を用いたクロスポイント型のＲｅＲＡＭを備え、ワード線とビット線との間のリークを抑制できるとともに微細化かつ大容量化が可能な不揮発性半導体記憶装置とその製造方法を提供できるという効果を奏する。
【図面の簡単な説明】
【００３５】
【図１】図１（ａ）は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を説明する平面図であり、図１（ｂ）は同図（ａ）の１Ａ−１Ａ線の断面を矢印方向に見た断面図である。
【図２】図２（ａ）は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の記憶部の構成を示すための要部の部分拡大図の平面図であり、図２（ｂ）は同図（ａ）の２Ａ−２Ａ線の断面を矢印方向に見た断面図である。
【図３】図３（ａ）から図３(ｃ)は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法において、能動素子が形成された基板上に層間絶縁層までを形成し、さらに下層銅配線を形成するまでの工程を示す断面図である。
【図４】図４(ａ)及び図４(ｂ)は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法において、下層銅配線を含む層間絶縁層上に貴金属電極層を形成し、さらに層間絶縁層を形成する工程を示す断面図である。
【図５】図５は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層の所定の位置にコンタクトホールを形成する工程を示す図であり、図５（ａ）は平面図であり、図５（ｂ）は同図５（ａ）に示す５Ａ−５Ａ線での断面を矢印方向に見た断面図である。
【図６】図６(ａ)及び図６(ｂ)は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法において、コンタクトホール中に抵抗変化層を埋め込み形成するまでの工程を示す図である。
【図７】図７は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法において、抵抗変化層に接続するように上層銅配線を形成した状態の図であり、図７（ａ）は平面図であり、図７（ｂ）は図７（ａ）に示す７Ａ−７Ａ線での断面を矢印方向に見た断面図である。
【図８】図８（ａ）は本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図であり、図８（ｂ）は第２の実施の形態に係る不揮発性半導体記憶装置の記憶部とダイオード素子の構成を示すための要部の部分拡大図の断面図である。
【図９】図９（ａ）から図９（ｄ）は本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法において、半導体層間絶縁層中に、下層銅配線をストライプ形状に形成し、さらにその上に層間絶縁層を形成し、コンタクトホールを形成し、コンタクトホール底部に貴金属電極層を形成するまでの工程を示す断面図である。
【図１０】図１０（ａ）から図１０（ｃ）は本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法において、コンタクトホール中に抵抗変化層を埋め込み形成する工程を示す断面図である。
【図１１】図１１（ａ）から図１１（ｃ）は本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法において、コンタクトホール中の抵抗変化層上に、中間電極を埋め込み形成し、さらにその上に層間絶縁層を形成するまでの工程を示す断面図である。
【図１２】図１２（ａ）から図１２（ｃ）は本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層中に配線溝を形成し、ダイオード素子及び上層銅配線を埋め込み形成するまでの工程を示す断面図である。
【図１３】図１３は本発明の第３の実施の形態に係る不揮発性半導体記憶装置の構成を説明する断面図である。
【図１４】図１４（ａ）及び図１４（ｂ）は本発明の第４の実施の形態に係る不揮発性半導体記憶装置の記憶部の構成を示すための要部の断面図である。
【図１５】図１５（ａ）及び図１５（ｂ）は本発明の第５の実施の形態に係る不揮発性半導体記憶装置の記憶部の構成を示すための要部の断面図である。
【図１６】図１６（ａ）及び図１６（ｂ）は本発明の第６の実施の形態に係る不揮発性半導体記憶装置の記憶部の構成を示すための要部の断面図である。
【図１７】図１７（ａ）及び図１７（ｂ）は本発明の第7の実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図である。
【図１８】図１８（ａ）及び図１８（ｂ）は下層銅配線上にニッケルの電極シード層を介して無電解Ｐｄめっきによりパラジウムの貴金属電極層を形成した場合における貴金属電極層表面のＸ線分析結果を示す図である。
【図１９】図１９（ａ）から図１９（ｅ）は従来の不揮発性半導体記憶素子の製造方法の主要な工程を示す断面図である。
【発明を実施するための形態】
【００３６】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
【００３７】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００の構成を説明する図で、（ａ）は平面図、（ｂ）は（ａ）に示す１Ａ−１Ａ線に沿う断面を矢印方向に見た断面図を示す。また、図２は、記憶部２３の構成を示すための要部の部分拡大図で、（ａ）は平面図、（ｂ）は（ａ）に示す２Ａ−２Ａ線に沿う断面を矢印方向に見た断面図である。
【００３８】
図１及び図２に示すように、本実施の形態の不揮発性半導体記憶装置１００は、基板１１と、この基板１１上に形成された複数のストライプ形状の下層銅配線１８と、下層銅配線１８上に形成された貴金属電極層２０と、下層銅配線１８と貴金属電極層２０とを含む基板１１上に形成された層間絶縁層１９と、層間絶縁層１９に、貴金属電極層２０に至るように形成された複数のコンタクトホールと、上記コンタクトホール中に埋め込まれ、貴金属電極層２０に接続する抵抗変化層２１と、抵抗変化層２１に接続し、層間絶縁層１９上の層間絶縁層２４中に形成された複数の上層銅配線２２とを備えている。
【００３９】
複数の下層銅配線層１８は、それぞれがストライプ形状に形成されていて、それぞれの幅方向に互いに間隔を置いて配置されている。
【００４０】
それぞれの貴金属電極層２０は、それぞれの下層銅配線層１８に積層して形成されていて、両者は、積層方向から見て、実質的に互いに重なり合う形状（実質的に互いに同じ形状）に形成されている。貴金属電極層２０は、１つの種類の貴金属で構成されていてもよいが、２種類以上の金属の積層、又は１つの種類の貴金属に他の金属がドープされている構成でもよい。貴金属電極層２０を上記のような構成にすることにより、貴金属電極層２０に含まれる貴金属が抵抗変化層にマイグレーションして界面形状が平坦でなくなることを防止できる。
【００４１】
さらに、本実施の形態の場合には、上層銅配線２２が層間絶縁層１９上で、下層銅配線１８に対して交差する（例えば、直交する）ストライプ形状に形成されている。複数の上層銅配線層２２は、それぞれがストライプ形状に形成されていて、それぞれの幅方向に互いに間隔を置いて配置されている。そして、上層銅配線２２と下層銅配線１８との交点にコンタクトホール２６が形成されている。コンタクトホール２６は、それぞれの貴金属電極層２０に対して複数形成されている。そして、それぞれのコンタクトホール２６を埋めるようにして抵抗変化層２１が形成されていて、この抵抗変化層２１と、この抵抗変化層２１に接続する領域の貴金属電極層２０と上層銅配線２２とにより記憶部２３を構成している。抵抗変化層２１としては、酸素不足型の遷移金属酸化物膜もしくはペロブスカイト系酸化膜が用いられ得る。酸素不足型の遷移金属酸化物膜として、例えば、タンタル酸化膜（ＴａＯｘ）、ニッケル酸化膜（ＮｉＯｘ）、ハフニウム酸化膜（ＨｆＯｘ）、鉄酸化膜（ＦｅＯｘ）、バナジウム酸化膜（ＶＯｘ）、亜鉛酸化膜（ＺｎＯｘ）、ニオブ酸化膜（ＮｂＯｘ）、チタン酸化膜（ＴｉＯｘ）、タングステン酸化膜（ＷＯｘ）又はコバルト酸化膜（ＣｏＯｘ）又は銅酸化膜（ＣｕＯｘ）等が用いられ得る。ペロブスカイト系酸化膜として、例えば、ＰｒＣａＭｎＯ３、ＬａＣａＭｎＯ３又はＳｒＴｉＯ３等が用いられ得る。これらのうち、酸素不足型タンタル酸化物（ＴａＯｘ）は、抵抗変化特性の安定性や作製の再現性等の面から好ましく、以下では抵抗変化層２１が酸素不足型タンタル酸化物（ＴａＯｘ）で構成される例を示す。ここで、酸素不足型とは、ＴａＯｘと記したときに、ＴａとＯの組成比に関して、化学量論組成よりも酸素量が少ない組成を意味している。ＴａＯｘにおけるｘの範囲としては、０＜ｘ＜２．５の範囲が好ましく、さらに好ましくは０．８≦ｘ≦１．９である。なお、図１に示すように、上層銅配線２２は、記憶部２３がマトリクス状に形成された領域外まで延在されている。
【００４２】
さらに、本実施の形態においては、基板１１としてシリコン単結晶基板を用いてトランジスタ等の能動素子１２を集積した半導体回路を有する。図１では、能動素子１２は、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃ及びゲート電極１２ｄからなるトランジスタを示しているが、これらの能動素子１２だけでなく、一般にＤＲＡＭ等のメモリ回路に必要な素子を含む。
【００４３】
下層銅配線１８及び上層銅配線２２は、記憶部２３が形成されたマトリクス領域とは異なる領域において能動素子１２にそれぞれ接続（正確には電気的に接続）されている。すなわち、図１においては、下層銅配線１８は、埋め込み導体１４、１７及び半導体電極配線１５を介して能動素子１２のソース領域１２ａに接続されている。なお、上層銅配線２２についても、埋め込み導体２５を介して同様に別の能動素子（図示せず）に接続されている。
【００４４】
また、本実施の形態においては、層間絶縁層１９、２４としては、ＣＶＤ法による酸化シリコン（ＳｉＯ２）やオゾン（Ｏ３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ２膜、低誘電率材料であるシリコン炭酸化膜（ＳｉＯＣ膜）あるいはシリコンフッ素酸化膜（ＳｉＯＦ膜）等を用いてもよい。
【００４５】
また、層間絶縁層１９中のコンタクトホール形成を容易にするために、層間絶縁層１９の下層側にフッ素系エッチングガスを用いたドライエッチングに対し、エッチング耐性を有する膜、具体的には、ＣＶＤ法により形成したシリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜やシリコン炭窒化（ＳｉＣＮ）膜等を用い、上層には上記のＳｉＮ、ＳｉＯＮ以外の膜種の絶縁性酸化物材料を用いて層間絶縁層を複数構成にしてもよい。
【００４６】
次に、記憶部２３を構成する抵抗変化層２１は、前述した酸素不足型遷移金属酸化物を用い、スパッタリング法等で形成することができる。このような酸素不足型遷移金属酸化物材料は、閾値以上の電圧又は電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧又はパルス電流が印加されるまでは、その抵抗値を維持し続ける。
【００４７】
次に、図３から図７を用いて本実施の形態の不揮発性半導体記憶装置１００の製造方法について説明する。
【００４８】
図３は、能動素子１２が形成された基板１１上に、層間絶縁層１６までを形成し、さらに下層銅配線１８及び埋め込み導体１７を形成するまでの工程を示す図である。図３（ａ）は能動素子１２が形成された基板１１上に、層間絶縁層１６を形成した状態の断面図であり、図３（ｂ）は層間絶縁層１６の所定の位置にストライプ形状の配線溝１８ａと、電極配線１５に接続するためのコンタクトホール１７ａとを形成した状態の断面図であり、図３（ｃ）はデュアルダマシン法によって下層銅配線１８と埋め込み導体１７とを層間絶縁層１６中に埋め込み形成した状態の断面図である。
【００４９】
初めに、図３（ａ）及び図３（ｂ）に示す工程では、複数の能動素子１２、埋め込み導体１４、電極配線１５及び層間絶縁層１３が形成されている基板１１上に、層間絶縁層１６を形成する。埋め込み導体１４及び電極配線１５については、従来はアルミ（Ａｌ）が主に用いられたが、最近では微細化しても低抵抗を実現できる銅が用いられる。また、層間絶縁層１３、１６についても、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）あるいは有機樹脂材料（例えば、ポリイミド）が用いられている。本実施の形態の場合にも、電極配線１５としては銅（Ｃｕ）を用い、半導体層間絶縁層１３、１６としては、例えばフッ素含有酸化物であるＳｉＯＦを用いることができる。
【００５０】
次に、図３（ｃ）に示す工程では、下層銅配線１８を層間絶縁層１６中に埋め込み形成する（工程Ａ）。これは以下のようにすれば形成できる。まず、図３（ｂ）に示すように、半導体層間絶縁層１６に下層銅配線１８を埋め込むためのストライプ形状の配線溝１８ａと半導体電極配線１５に接続するためのコンタクトホール１７ａとを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。このような配線溝１８ａとコンタクトホール１７ａとを形成し、当該配線溝１８ａとコンタクトホール１７ａとに銅を充填するように、下層銅配線１８及び埋め込み導体１７となる導体膜を形成した後、例えばＣＭＰを行うことで、図３（ｃ）に示すような形状の下層銅配線１８と埋め込み導体１７を埋め込み形成することができる。なお、銅配線は、層間絶縁層への銅の拡散を抑制するために、銅層の下層側にバリアメタル層や、銅層の上層側にメタルキャップ層を有する積層構造を用いてもよい。銅配線のバリアメタル層やトップキャップ層には、一般的には、ＣｏＷＰやＴｉＷＮ、ＴｉやＴｉＮ、ＴａやＴａＮが用いられる。なお、本実施の形態においては、デュアルダマシン法によって下層銅配線１８と埋め込み導体１７とを層間絶縁層１６中に埋め込み形成しているが、もちろん、埋め込み導体１７と下層銅配線１８とを別々に形成するシングルダマシン法を用いてもよい。
【００５１】
図４は、下層銅配線１８上に、選択成長めっき法を用いて貴金属電極層２０を形成し、さらに下層銅配線１８と貴金属電極層２０とを含む層間絶縁層１６上に層間絶縁層１９を形成するまでの工程を示す図である。図４（ａ）は下層銅配線１８上に貴金属電極層２０を形成した状態の断面図であり、図４（ｂ）は下層銅配線１８と貴金属電極層２０とを含む層間絶縁層１６上に層間絶縁層１９を形成した状態の断面図である。
【００５２】
図４（ａ）に示す工程では、各下層銅配線１８に積層するように選択成長めっき法によってストライプ形状の貴金属を含む貴金属電極層２０を形成する（工程Ｂ１）。本実施の形態においては、貴金属電極層２０の形成には銅上において無電解選択成長めっきを用いている。本実施の形態では、抵抗変化層２１に酸素不足型タンタル酸化物（ＴａＯｘ）を用いるため、貴金属電極層２０にはＴａＯｘの抵抗変化特性がよい電極材料である白金（Ｐｔ）が好適に用いられる。無電解Ｐｔめっき浴には、ヒドラジン−アンモニア系Ｐｔめっき浴、ホウ素系化合物や次亜リン酸を還元剤として含むＰｔめっき浴などを用いることができる。Ｐｔ電極膜の膜厚は５ｎｍ以上２４ｎｍ以下としてもよい。膜厚がこの範囲内にある場合には、Ｐｔ電極層を薄膜化することで、熱処理によるＰｔのヒロック発生を抑制し、抵抗変化層との界面を平坦化することができる。また、下層銅配線１８上に、ニッケル、ニッケル−リン合金又はニッケル−ホウ素合金のいずれかを含む電極シード層を形成した後、上記の無電解Ｐｔめっきを行うことにより、より効率よくＣｕ上にＰｔの選択成長を行うことができる。また、電極シード層は、パラジウム層及びニッケル層、パラジウム層及びニッケル−リン合金層もしくはパラジウム層及びニッケル−ホウ素合金層のいずれかの組み合わせの積層構造としてもよい。
【００５３】
また、貴金属電極層２０を形成する工程において、下層銅配線１８に外部から一括して電圧を印加できるよう配線パターンを工夫すれば、電解めっき法を使用することも可能である。
【００５４】
選択成長めっきを用いることで、層間絶縁層１６中に埋め込み形成された下層銅配線１８上にのみ選択的に貴金属電極層２０が形成され、層間絶縁層１６上には貴金属電極層２０が形成されないため、この貴金属電極層２０は下層銅配線１８上に、下層銅配線１８と同様のストライプ形状に形成され、露光プロセスやエッチングなどを用いた形状加工が不要となる。
【００５５】
次に、図４（ｂ）に示す工程では、この下層銅配線１８と貴金属電極層２０とを含む基板１１上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯ２からなる層間絶縁層１９を形成する（工程Ｂ２）。なお、この層間絶縁層１９としては、先述したように種々の材料を用いることができる。
【００５６】
図５は、層間絶縁層１９の所定の位置にコンタクトホール２６を形成するまでの工程を示す図である。図５（ａ）は層間絶縁層の所定の位置にコンタクトホール２６を形成した状態の平面図であり、図５（ｂ）は図５（ａ）に示す５Ａ−５Ａ線での断面を矢印方向に見た断面図である。
【００５７】
図５に示す工程では、層間絶縁層１９に、各貴金属電極層２０の表面まで貫通する複数のコンタクトホール２６を形成する（工程Ｂ３）。本実施の形態においては、各金属電極層２０の長さ方向に沿った一定の配列ピッチでコンタクトホール２６を形成する。このコンタクトホール２６は、図５（ａ）からわかるように、下層銅配線１８とその上に形成された貴金属電極層２０の幅より小さな外形としている。なお、図では四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。
【００５８】
図６は、コンタクトホール２６中に抵抗変化層２１を埋め込み形成するまでの工程を示す図である。図６（ａ）はコンタクトホール２６を含む層間絶縁層１９上に抵抗変化層２１となる抵抗薄膜層２１ａを形成した状態の断面図であり、図６（ｂ）はＣＭＰによって層間絶縁層１９上の抵抗薄膜層２１ａを除去した状態の断面図である。
【００５９】
図６（ａ）に示す工程では、コンタクトホール２６を含む層間絶縁層１９上に、抵抗変化層２１となる抵抗薄膜層２１ａを形成する。本実施の形態では、抵抗変化層２１として酸素不足型タンタル酸化物（ＴａＯｘ）をスパッタリング法により形成している。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。
【００６０】
また、金属Ｔａ膜を形成した後、Ｔａ膜を酸化してＴａＯｘを形成してもよい。
【００６１】
続いて、図６（ｂ）に示す工程では、ＣＭＰプロセスを用いて層間絶縁層１９上の抵抗薄膜層２１ａを除去する。このようにして、貴金属電極層２０に接続するようにコンタクトホール２６内に抵抗変化層２１を埋め込み形成する（工程Ｃ）。なお、このように抵抗薄膜層２１ａを除去する方法としては、ＣＭＰだけでなくエッチバックする方法でもよい。なお、コンタクトホール２６内に抵抗変化層２１を埋め込み形成する方法として、上記方法に代えて、選択成長めっき法を用いてもよい。
【００６２】
図７は、層間絶縁層１９上に抵抗変化層２１に接続するように上層銅配線２２を形成した状態の図であり、図７（ａ）は平面図を示し、図７（ｂ）は図７（ａ）に示す７Ａ−７Ａ線での断面を矢印方向に見た断面図を示す。
【００６３】
図７に示す工程では、抵抗変化層２１及び層間絶縁層１９上に、層間絶縁層２４を形成し、下層銅配線１８を形成した方法と同じようにして、層間絶縁層２４中に抵抗変化層２１に接続するように上層銅配線２２を形成する（工程Ｄ）。この場合に、この上層銅配線２２は層間絶縁層１９上に、少なくともコンタクトホール２６より大きな形状で、かつ下層銅配線１８と交差するストライプ形状に形成する。本実施の形態では、上層銅配線２２として、下層銅配線１８と同様の材料を用いることができる。
【００６４】
そして、この上層銅配線２２を形成するときに、埋め込み導体２５も同時に形成し（所定のコンタクトホールに導体材料を充填して形成する）、この埋め込み導体２５を介して電極配線（図示せず）に接続し、図示しない位置に設けられている能動素子に電気的に接続する。このようにして、図１に示すような不揮発性半導体記憶装置１００を製造することができる。
【００６５】
なお、本実施の形態においては、貴金属電極層２０として白金を用いたが、白金の代わりにパラジウム（Ｐｄ）を用いることとしてもよい。無電解Ｐｄめっき浴には、ヒドラジン−アンモニア系Ｐｄめっき浴、ホウ素系化合物や次亜リン酸を還元剤として含むＰｄめっき浴などを用いることができる。Ｐｄ電極膜の膜厚は５ｎｍ以上２４ｎｍ以下としてもよい。膜厚がこの範囲内にある場合には、Ｐｄ電極層を薄膜化することで、熱処理によるＰｄのヒロック発生を抑制し、抵抗変化層との界面を平坦化することができると推測される。また、下層銅配線１８上に、ニッケル、ニッケル−リン合金又はニッケル−ホウ素合金のいずれかを含む電極シード層を形成した後、無電解Ｐｄめっきを行うことにより、より効率よく銅配線上にパラジウムの選択成長を行うことができる。
【００６６】
ここで、下層銅配線１８上にニッケルの電極シード層を介して無電解Ｐｄめっきによりパラジウムの貴金属電極層２０を形成した場合において、貴金属電極層２０の表面をＸ線分析装置により元素分析した結果について説明する。図１８は、下層銅配線上にニッケルの電極シード層を介して無電解Ｐｄめっきによりパラジウムの貴金属電極層を形成した場合における貴金属電極層表面のＸ線分析結果を示す図である。
【００６７】
図１８の例においては、分析サンプルとして、図１８（ａ）に示すように、銅配線膜８０の上に無電解Ｎｉめっきによりニッケルの電極シード層８１を形成し、当該電極シード層８１の上に無電解Ｐｄめっきによりパラジウムの貴金属電極層８２を形成したものを使用した。このとき、無電解Ｎｉめっき及び無電解Ｐｄめっきにおいてはリンを含むめっき液を用いた。このような分析サンプルをＳＥＭ−ＥＤＸ（走査型電子顕微鏡及びエネルギー分散型Ｘ線分析装置；株式会社堀場製作所のＥＭＡＸ ＥＮＥＲＧＹ ＥＸ−２５０）を用いて元素分析を行った。具体的には、分析サンプルの貴金属電極層８２の表面に電子を照射し、反射される特性Ｘ線を検出することにより、元素分析を行った。なお、ＳＥＭの加速電圧を１５ｋｅＶとし、ＥＤＸの分析領域を１００ｎｍ×１００ｎｍとした。
【００６８】
その結果、図１８（ｂ）に示すように、貴金属電極層８２の主成分であるパラジウムのピークの他にめっき液の成分であるリンのピークも観測された。すなわち、リンを含むめっき液を用いた無電解Ｐｄめっきによって形成された貴金属電極層２０には、パラジウム以外にリンが含まれるものと推察される。なお、図１８（ｂ）においては炭素のピークも観測されているが、これはＳＥＭにおけるコンタミネーションであり、貴金属電極層８２の構成元素とは無関係である。
【００６９】
同様に、リンを含むめっき液を用いた無電解Ｐｔめっきによって形成された貴金属電極層２０には、白金以外にリンが含まれるものと推察される。また、リンが含まれない他のめっき液を用いた場合には、無電解めっきの反応に寄与する元素で、かつ金属膜成分以外の元素が含まれるものと推察される。
【００７０】
このように、本実施の形態における製造方法にて形成された貴金属電極層２０において元素分析を行うと、貴金属以外に無電解めっきの反応に寄与する元素で、かつ金属膜成分以外の元素が検出されるものと推察される。
【００７１】
（第２の実施の形態）
図８は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置２００の構成を説明する図で、（ａ）は断面図、（ｂ）は記憶部３３とダイオード素子３６の構成を示すための要部の部分の拡大断面図である。
【００７２】
本実施の形態の不揮発性半導体記憶装置２００は、第１の実施の形態の不揮発性半導体記憶装置１００と基本構成は同じであるが、記憶部３３と直列に接続するダイオード素子３６を備え、貴金属電極層３０がコンタクトホール内に形成されていることが第１の実施の形態の不揮発性半導体記憶装置１００と異なる。
【００７３】
具体的には、それぞれのコンタクトホール２６の内部に、貴金属電極層３０と、抵抗変化層３１と、中間電極３２とが順に積層されて形成されている。そして、貴金属電極層３０、抵抗変化層３１、及び中間電極３２が記憶部３３を構成している。貴金属電極層３０には、第１の実施の形態の貴金属層２０と同じ材料が用いられる。抵抗変化層３１には、第１の実施の形態の抵抗変化層２１と同じ材料が用いられる。中間電極３２には、例えば、ＴａＮ、ＴｉＮ又はＷが用いられる。中間電極層３２は、ダイオード素子３６の一方の電極として機能するが、これらの材料は当該電極の材料として必要とされる条件をも満たす。
【００７４】
そして、層間絶縁層１９上に形成された層間絶縁層３７に配線溝３９が形成されていて、この配線溝３９の内部に、半導体層３４と、上部電極３５と、銅配線３８とが順に積層されて形成されている。そして、中間電極３２、半導体層３４、及び上部電極３５がダイオード素子３６の一例であるＭＳＭダイオードを構成している。ダイオード素子３６としては、このように半導体層とこの半導体層を挟む金属電極体層との３層の積層構成からなるＭＳＭダイオード、絶縁体層とこの絶縁体層を挟む金属電極体層との３層の積層構成からなるＭＩＭダイオード、ｐ型半導体とｎ型半導体との２層の積層構成からなるｐｎ接合ダイオード、又は半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードなど、非線形のスイッチング特性を有する素子を、記憶部の抵抗変化特性に応じて用いるとよい。
【００７５】
抵抗変化層に対して直列にダイオード素子を挿入することにより、クロスポイント型ＲｅＲＡＭの場合には、下層配線（例えばビット線）と上層配線（例えばワード線）とがクロスした交点に形成されている抵抗変化層の抵抗値の読み取りや書き込み時のクロストークを低減することができる。
【００７６】
次に、図９から図１２を用いて、本実施の形態の製造方法について説明する。なお、図９から図１２においては、図面の簡単化のために層間絶縁層１６から上部の構成のみを示している。
【００７７】
図９は、層間絶縁層１６中に、ダマシンプロセスによって複数の下層銅配線１８をストライプ形状に形成し、さらにその上に層間絶縁層１９を形成し、層間絶縁層１９にコンタクトホール２６を形成し、コンタクトホール底部の下層銅配線１８が露出した部分に貴金属電極層３０を形成するまでの工程を示す図である。図９（ａ）は層間絶縁層１６中にストライプ形状の下層銅配線１８を形成した状態の断面図であり、図９（ｂ）はその上に層間絶縁層１９を形成した状態の断面図であり、図９（ｃ）はドライエッチングを用いて、下層銅配線１８に接続するコンタクトホール２６を形成した状態の断面図であり、図９（ｄ）はコンタクトホール２６底部の下層銅配線１８が露出した部分に選択成長めっき法を用いて貴金属電極層２０を形成した状態の断面図である。
【００７８】
初めに、図９（ａ）に示す工程では、層間絶縁層１６中に、複数の下層銅配線１８をストライプ形状に形成し（工程Ａ）、さらに、図９（ｂ）に示すように、ＣＶＤ法等を用いてＴＥＯＳ−ＳｉＯ等からなる層間絶縁層１９を形成する（工程Ｂ１´）。この場合にも、層間絶縁層１９は、層間絶縁層１９中にコンタクトホール２６の形成を容易にするために、層間絶縁層１９の下層側にエッチングストッパ層として機能するＳｉＮやＳｉＯＮ、あるいはＳｉＣＮ等を挿入して、層間絶縁層１９を複数層からなる積層構造にしてもよい。さらに、層間絶縁層１９の上層側に、このＴＥＯＳ−ＳｉＯ２よりもＣＭＰにおいて硬質の、例えばＳｉＯＮを形成してもよい。層間絶縁層１９の上層側にＳｉＯＮを形成することで、後の抵抗変化層３１及び中間電極３２をコンタクトホール２６中に埋め込み形成する際のＣＭＰプロセスを容易に、かつ確実に行うことができる。
【００７９】
次に、図９（ｃ）に示す工程では、層間絶縁層１９に、各下層銅配線１８の表面まで貫通する複数のコンタクトホール２６を形成する（工程Ｂ２´）。本実施の形態においては、下層銅配線１８の長さ方向に沿って一定の配列ピッチでコンタクトホール２６を形成する。このコンタクトホール２６は、下層銅配線１８の幅より小さな外形としており、第１の実施の形態において図５から図７で説明した形状と同様である。
【００８０】
さらに、図９（ｄ）に示す工程では、コンタクトホール２６底部に露出した下層銅配線１８上に無電解選択成長めっきを用いて、貴金属電極層３０を形成する（工程Ｂ３´）。本実施の形態においても、貴金属電極には白金（Ｐｔ）を用い、無電解Ｐｔめっき浴には、ヒドラジン−アンモニア系Ｐｔめっき浴、又はホウ素系化合物や次亜リン酸を還元剤として含むＰｔめっき浴を用いるとよい。また、Ｐｔ電極膜の膜厚は５ｎｍ以上２４ｎｍ以下としてもよい。この場合には、Ｐｔ電極層を薄膜化することで、熱処理による白金のヒロック発生を抑制し、抵抗変化層との界面を平坦化することができる。また下層銅配線１８上に、ニッケル、ニッケル−リン合金又はニッケル−ホウ素合金のいずれかを含む電極シード層を形成した後、上記の無電解Ｐｔめっきを行うことにより、より効率よく銅上に白金の選択成長を行うことができる。また、電極シード層は、パラジウムとニッケル、パラジウムとニッケル−リン合金又はパラジウムとニッケル−ホウ素合金のいずれかの組み合わせの積層構成としてもよい。なお、本実施の形態においても、貴金属電極にパラジウム（Ｐｄ）を用いた無電解選択めっきにより貴金属電極層３０を形成してもよい。
【００８１】
無電解選択成長めっきを用いることで、導電体である下層銅配線上にのみ選択的に貴金属が析出するため、層間絶縁層から成るコンタクトホール側壁には貴金属電極が成膜されない。したがって、コンタクトホール側壁に電極材料が成膜された場合には、側壁に成膜された電極によって上下の配線間でリークが起こりうるが、無電解選択成長めっきを用いることで、側壁リークが発生しない。
【００８２】
また、コンタクトホール底部にのみ貴金属電極を成膜することができるので、層間絶縁層上には成膜されないため、ＣＭＰやエッチバックなどによる層間絶縁層上に成膜された電極材料を除去する工程が必要ない。特に、貴金属材料は反応性が低いため、ＣＭＰによる除去は困難である。したがって、無電解選択成長めっきを用いることで、ＣＭＰによるダマシンプロセスが不要になるため工数の減少が可能で、しかも、コンタクトホール底部にのみ成膜でき、余計な部分には成膜されないことから、コスト面でも優れている。
【００８３】
図１０は、コンタクトホール２６中に抵抗変化層３１を埋め込み形成する工程を示す図である。図１０（ａ）はコンタクトホール２６を含む層間絶縁層１９上に抵抗変化層３１となる抵抗薄膜層３１ａを形成した状態の断面図であり、図１０（ｂ）はＣＭＰにより層間絶縁層１９上の抵抗薄膜層３１ａを除去した状態の断面図であり、図１０（ｃ）はコンタクトホール２６中の抵抗変化層３１をさらにオーバポリッシュして表層側に凹部を形成した状態の断面図である。
【００８４】
図１０（ａ）に示す工程では、コンタクトホール２６を含む層間絶縁層１９上に、抵抗変化層３１となる抵抗薄膜層３１ａを形成する。本実施の形態でも抵抗薄膜層３１ａとして酸素不足型のＴａ酸化物（ＴａＯｘ）を用いている。
【００８５】
次に、図１０（ｂ）に示す工程では、ＣＭＰプロセスを用いて層間絶縁層１９上の抵抗薄膜層３１ａを除去する。このようにして、コンタクトホール２６内の貴金属電極層３０上に抵抗変化層３１を埋め込み形成する（工程Ｃ）。なお、このように層間絶縁層１９上の抵抗薄膜層３１ａを除去し、抵抗変化層３１を埋め込み形成する方法としては、ＣＭＰでなくエッチバックを用いてもよい。
【００８６】
その後、図１０（ｃ）に示す工程では、さらにオーバポリッシュを行うことで、コンタクトホール２６中の抵抗変化層３１の表層側の一部を除去する。なお、このように抵抗変化層３１の一部を除去する方法としては、オーバポリッシュだけでなくエッチバックする方法でもよい。
【００８７】
図１１は、コンタクトホール２６中の抵抗変化層３１上に、記憶部３３の上部電極となり、かつダイオード素子３６の下部電極となる中間電極３２を形成し、さらにその上に層間絶縁層３７を形成するまでの工程を示す図である。図１１（ａ）はコンタクトホール２６を含む層間絶縁層１９上に記憶部の上部電極、かつダイオード素子３６の下部電極として機能する中間電極３２となる電極薄膜層３２ａを形成した状態の断面図であり、図１１（ｂ）は層間絶縁層１９上の電極薄膜層３２ａをＣＭＰにより除去した状態の断面図であり、図１１（ｃ）は中間電極３２を含む層間絶縁層１９上にさらに層間絶縁層３７を形成した状態の断面図である。
【００８８】
図１１（ａ）に示す工程では、コンタクトホール２６を含む層間絶縁層１９上に、記憶部３３の上部電極として機能し、かつダイオード素子３６の下部電極として機能する中間電極３２となる電極薄膜層３２ａを形成する。本実施の形態においては、電極薄膜層３２ａとしてＴａＮ、ＴｉＮ又はＷからなる膜をスパッタリングにより形成している。
【００８９】
次に、図１１（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層１９上の電極薄膜層３２ａを除去して、コンタクトホール２６中に中間電極３２を埋め込み形成する。
【００９０】
次に、図１１（ｃ）に示すように、中間電極３２を含む層間絶縁層１９上に、さらにＣＶＤなどを用いて層間絶縁層３７を形成する。
【００９１】
図１２（ａ）に示す工程では、層間絶縁層３７に、ダイオード素子３６の一部となる半導体層３４と上部電極３５、さらに上部銅配線３８を埋め込み形成するための配線溝３９を形成する。本実施の形態では、配線溝３９を下層銅配線１８と交差するストライプ形状に形成することにより、半導体層３４、上部電極３５、及び上層銅配線３８を下層銅配線１８と交差するストライプ形状に形成している。
【００９２】
そして、図１２（ｂ）に示す工程では、配線溝３９を含む層間絶縁層３７上にダイオード素子３６の半導体層３４となる半導体薄膜層３４ａと、上部電極３１となる金属薄膜層３５ａ、さらに上部銅配線３８となる銅薄膜層３８ａを積層形成する（工程Ｄ、Ｅ）。
【００９３】
また、本実施の形態では、半導体層３４の材料として窒素不足型シリコン窒化物（ＳｉＮｘ）、上部電極３５の材料としてＴａＮ、ＴｉＮ又はＷを用い、半導体層３４とそれを挟む中間電極３２及び上部電極３５とによりＭＳＭダイオードを形成している。なお、このような半導体特性を有するＳｉＮｘ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
【００９４】
半導体特性を有するＳｉＮｘを上記の条件で、かつ１６ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で２．５×１０３Ａ／ｃｍ２の電流密度が得られ、０．８Ｖの電圧印加では５×１０２Ａ／ｃｍ２の電流密度が得られる。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は５となり、不揮発性半導体記憶装置のダイオード素子として充分使用可能であることが分かる。
【００９５】
また、上層銅配線３８には下層銅配線１８と同様の材料を用いることができる。
【００９６】
次に、図１２（ｃ）に示す工程では、層間絶縁層３７上の半導体薄膜層３４ａと金属薄膜層３５ａ、及び銅薄膜層３８ａをＣＭＰにより除去することで、配線溝３９にダイオード素子３６の半導体層３４と上部電極３５、及び上層銅配線３８を埋め込み形成する。上層銅配線３８は、上部電極３５、半導体層３４、及び中間電極３２を介して、抵抗変化層３１と電気的に接続される。
【００９７】
このような工程により、貴金属電極層３０、抵抗変化層３１及び中間電極３２により記憶部３３が構成され、中間電極３２、半導体層３４及び上部電極３５によりダイオード素子３６が構成される。これにより、本実施の形態の製造方法による不揮発性半導体記憶装置２００を作製することができる。
【００９８】
本実施の形態では、ダイオードに最適な下部電極を形成するため、中間電極３２をコンタクトホール内の抵抗変化層３１の上部に形成する事例を示したが、抵抗変化層の材料とダイオード材料の組み合わせによっては、抵抗変化層３１の上部に直接ダイオード材料３４を形成してもよい。
【００９９】
また、本実施の形態では、ダイオード素子としてＭＳＭダイオードを用いたが、他にも、絶縁体層と、絶縁体層を両側から挟む金属電極体層との３層の積層構成からなるＭＩＭダイオードや、ｐ型半導体層とｎ型半導体層との２層の積層構成からなるｐｎ接合ダイオード、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードを形成してもよい。
【０１００】
（第３の実施の形態）
図１３は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置３００の構成を示す断面図である。この不揮発性半導体記憶装置３００は、図８に示す第２の実施の形態の不揮発性半導体記憶装置２００を基本構成としており、層間絶縁層、この層間絶縁層のコンタクトホール中に埋め込まれた記憶部及びダイオード素子と上層銅配線とを１つの構成単位として、この構成単位をこの基本構成の上にさらに２層積層した構成からなる。このように積層することにより、さらに大容量の不揮発性半導体記憶装置を実現することができる。
【０１０１】
以下、本実施の形態の不揮発性半導体記憶装置３００の構成を簡単に説明する。なお、この不揮発性半導体記憶装置３００では、記憶部とダイオード素子とがそれぞれ３段ずつ積層されているので、第１段目、第２段目及び第３段目のそれぞれの構成を理解しやすくするために、第１段目の構成要素については第１、第２段目の構成要素については第２、第３段目の構成要素については第３の番号をそれぞれの名称の頭部に付して、それぞれの段の構成要素を互いに区別して表記する。
【０１０２】
第１上層Ｃｕ配線３８を含む層間絶縁層３７上に、さらに層間絶縁層４１が形成されている。この層間絶縁層４１には、第１記憶部３３に対応する位置にそれぞれコンタクトホールが設けられ、このコンタクトホール中に第２貴金属電極層４２と第２抵抗変化層４３、および第２記憶部４５の上部電極かつ第２ダイオード素子４８の下部電極として機能する中間電極４４とが埋め込み形成されている。そして、中間電極４４を含む層間絶縁層４１上に第２ダイオード素子４８と第２上層Ｃｕ配線５０を埋め込み形成するための層間絶縁層４９が形成され、第２中間電極４４に接続し、第１上層Ｃｕ配線に交差するストライプ形状に第２ダイオード素子４８の第２半導体層４６と第２上部電極４７、および第２上層Ｃｕ配線５０が層間絶縁層４９中に埋め込み形成されている。
【０１０３】
次に、第２上層Ｃｕ配線を含む層間絶縁層４９上に層間絶縁層５２が形成され、第１記憶部３３および第２記憶部４５に対応する位置にコンタクトホールが設けられ、このコンタクトホール中に第３貴金属電極層５３と第３抵抗変化層５４、および第３中間電極５５が埋め込み形成されている。
【０１０４】
そして、第３中間電極５５を含む層間絶縁層５２上に層間絶縁層６０が形成され、この層間絶縁層６０中に、第３中間電極５５に接続し、第２上層銅配線に交差するストライプ形状に第３ダイオード素子５９の第３半導体層５７及び第３上部電極５８と第３上層銅配線６１が層間絶縁層６０中に埋め込み形成されている。
【０１０５】
なお、第２貴金属電極層４２、第２抵抗変化層４３、及び第２中間電極４４で第２記憶部４５を構成している。また、第２中間電極４４、第２半導体層４６、及び第２上部電極４７で第２ダイオード素子４８を構成している。また、第３貴金属電極層５３、第３抵抗変化層５４、及び第３中間電極５５で第３記憶部５６を構成している。また、第３中間電極５５、第３半導体層５７、及び第３上部電極５８で第３ダイオード素子５９を構成している。
【０１０６】
下層銅配線１８は、埋め込み導体１４、１７と半導体電極配線１５とを介して能動素子１２のソース領域１２ａに接続している。また、第１上層銅配線３８についても同様に、埋め込み導体（図示せず）と半導体電極配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。さらに、第２上層銅配線５０は、図１３に示すように埋め込み導体１４、１７、４０、５１と半導体電極配線１５とを介して別の能動素子１２のソース領域１２ａに接続されている。また、第３上層銅配線６１についても、第１上層銅配線３８と同様に埋め込み導体（図示せず）と半導体電極配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。
【０１０７】
第１段目の下層銅配線１８と第１上層銅配線３８とは、それぞれビット線又はワード線のいずれかとなり、また、第１上層銅配線３８と第２上層銅配線５０とは、同様にそれぞれビット線又はワード線のいずれかとなる。ただし、第１段目において、第１上層銅配線３８がビット線を構成している場合には、第２段目においてもビット線を構成し、第２上層銅配線５０はワード線を構成するように設計されている。さらに、第２上層銅配線５０がワード線を構成する場合には、第３上層銅配線６１はビット線を構成するように設計されている。
【０１０８】
以上のように、本実施の形態の不揮発性半導体記憶装置３００の場合には、それぞれの段に設けた記憶部３３、４５、５６に対して個別にそれぞれダイオード素子３６、４８、５９が設けられているので、それぞれの段に設けられている記憶部３３、４５、５６の書き込みと読み出しを安定に、かつ確実に行うことができる。
【０１０９】
このような２段以上の多段構造の記憶部とダイオード素子を有する不揮発性半導体記憶装置３００の製造工程は、基本的には第２の形態の不揮発性半導体記憶装置２００において説明した製造工程を繰り返せばよい。
【０１１０】
（第４の実施の形態）
図１４は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図である。図１４（ａ）に示す不揮発性半導体記憶装置４００ａは、図１、図２に示す第１の実施の形態の不揮発性半導体記憶装置１００と基本構成は同じであるが、貴金属電極層７２の下部に電極シード層７１を有することが第１の実施の形態の不揮発性半導体記憶装置１００と異なる。この電極シード層７１は２層以上の積層構造としてもよい。例えば、白金の貴金属電極層７２に対する電極シード層７１としては、ニッケル層及びニッケル−ホウ素合金層の積層構造としてもよいし、パラジウム及びニッケル−ホウ素合金の積層構造としてもよい。また、電極シード層７１の形成には、それぞれ銅上の無電解めっきが用いられる。電極シード層７１を挿入する理由としては、貴金属電極層７２の形成に無電解選択成長めっきを用いる際に、めっき浴に含まれる還元剤に次亜リン酸を用いる場合には、次亜リン酸に対して触媒活性なニッケル層などの電極シード層７１を介することで、貴金属の無電解めっきを有効に析出させることができる。
【０１１１】
また、図１４（ｂ）に示す不揮発性半導体記憶装置４００ｂは、図８に示す第２の実施の形態の不揮発性半導体記憶装置２００の記憶部３３と同様に、記憶部７５の一部となる貴金属電極層７８と抵抗変化層７３が層間絶縁層７６中のコンタクトホール底部に形成されているが、貴金属電極層７８の下部のコンタクトホール底部の下層銅配線７０が露出した部分に電極シード層７７を有することが異なる。このシード電極層７７も不揮発性半導体記憶装置４００ａと同様に、貴金属電極層７８を無電解選択成長めっきにより形成する際に、シード電極層７７を介することで貴金属めっき浴の還元剤の選択肢の幅を広げることができる。
【０１１２】
（第５の実施の形態）
図１５は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置５００の構成を示す断面図である。図１５（ａ）に示す不揮発性半導体記憶装置５００ａは、図１４に示す不揮発性半導体記憶装置４００ａと４００ｂの基本構成を組み合わせた構造になっている。この不揮発性半導体記憶装置５００ａの特徴は、下層Ｃｕ配線７０上にトップキャップ層７９を有し、貴金属電極層７８がコンタクトホール底部のトップキャップ層７９上に形成されていることである。
【０１１３】
通常、下層Ｃｕ配線７０上にＣｕの拡散を抑制するためにトップキャップ層７９が形成される。トップキャップ層７９としては、ＣｏＷＰ、ＴｉＷＮ、ＴｉＮ、Ｔｉ、Ｔａまたは、ＴａＮ、あるいはそれらの積層膜などが用いられる。これらの材料をトップキャップ層７９として用いると、無電解選択成長めっきで貴金属電極層７８を形成する際に、このトップキャップ層７９がめっき浴の触媒活性層として機能する。
【０１１４】
また、図１５（ｂ）に示す不揮発性半導体記憶装置５００ｂは、図１５（ａ）に示す不揮発性半導体記憶装置５００ａと基本構成はほぼ同じであるが、コンタクトホールがトップキャップ層７９を貫いて下層銅配線７０に接続していることが不揮発性半導体記憶装置５００ａと異なる。無電解選択成長めっきで貴金属電極層７８を形成する際に、貴金属めっき浴に含まれる還元剤の種類によっては、トップキャプ層上でめっき浴が触媒活性化しない場合がある。そのため、本実施の形態においては、コンタクトホールを下層銅配線７０に接続するように形成し、コンタクトホール底部に銅を露出させ、銅上の無電解選択成長めっきにより貴金属電極層７８を形成している。この場合には、トップキャップ層が導電性である必要がないため、トップキャップ層７９としてＳｉＮ等の絶縁性バリア膜を用いることができる。
【０１１５】
（第６の実施の形態）
図１６は、本発明の第６の実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図である。不揮発性半導体記憶装置６００ａ、６００ｂは、図８に示す第２の実施の形態の不揮発性半導体記憶装置２００の記憶部３３と基本構成は同じであるが、貴金属電極層７８の断面形状が図１６（ａ）の不揮発性半導体記憶装置６００ａでは凹状、図１６（ｂ）の不揮発性半導体記憶装置６００ｂでは凸状になっていることが第２の実施の形態の不揮発性半導体記憶装置２００と異なる。何れの場合も、貴金属電極層７８と抵抗変化層７３の界面の面積が、記憶部のサイズを大きくすることなく増大でき、安定な抵抗変化特性、高歩留、及び高信頼性が得られる。
【０１１６】
貴金属電極層７８を無電解選択成長めっきで形成する場合、貴金属電極の材料や膜厚、粒状成長や柱状成長などの結晶成長性の違いにより凹凸形状が異なる。さらに、層間絶縁層７６に用いる材料が親水性か疎水性かによっても、貴金属電極層７８の断面形状が異なってくる。
【０１１７】
（第７の実施の形態）
図１７は、本発明の第7の実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図である。図１７（ａ）に示す不揮発性半導体記憶装置７００ａは、図１（ｂ）に示す不揮発性半導体記憶装置１００の抵抗変化層２１において、第１の抵抗変化層２１１及び第２の抵抗変化層２１２を積層した構成となっている。詳しくは、不揮発性半導体記憶装置７００ａの抵抗変化層は、コンタクトホール２６の内部に形成され、貴金属電極層２０に接続された第１の抵抗変化層２１１と、コンタクトホール２６の内部に形成され、第１の抵抗変化層２１１上に形成された第２の抵抗変化層２１２とを有しており、第１の抵抗変化層２１１及び第２の抵抗変化層２１２は同種の金属酸化物（酸素不足型の遷移金属酸化物）からなり、第１の抵抗変化層２１１の酸素含有率は第２の抵抗変化層２１２の酸素含有率より高いように構成されている。
【０１１８】
また、図１７（ｂ）に示す不揮発性半導体記憶装置７００ｂは、図８（ａ）に示す不揮発性半導体記憶装置２００の抵抗変化層３１において、第１の抵抗変化層３１１及び第２の抵抗変化層３１２を積層した構成となっている。詳しくは、不揮発性半導体記憶装置７００ｂの抵抗変化層は、コンタクトホール２６の内部に形成され、貴金属電極層３０に接続された第１の抵抗変化層３１１と、コンタクトホール２６の内部に形成され、第１の抵抗変化層３１１上に形成された第２の抵抗変化層３１２とを有しており、第１の抵抗変化層３１１及び第２の抵抗変化層３１２は同種の金属酸化物（酸素不足型の遷移金属酸化物）からなり、第１の抵抗変化層３１１の酸素含有率は第２の抵抗変化層３１２の酸素含有率より高いように構成されている。
【０１１９】
このような構成とすることにより、微細化に適したホール構造に抵抗変化素子を埋め込むことができるので、大容量及び高集積化に適した抵抗変化型の不揮発性記憶装置を実現できる。また、貴金属電極層２０、３０に接続し、酸素含有率の高い第１の抵抗変化層２１１、３１１をコンタクトホール２６の底部に配置し、その上部に酸素含有率の低い第２の抵抗変化層２１２、３１２を配置することで、貴金属電極層２０、３０の界面領域で確実に抵抗変化をさせることができ、抵抗変化する極性が常に安定することで、安定なメモリ特性を得ることができる。抵抗変化動作のメカニズムは、電極界面近傍における酸素の酸化還元が支配的であり、酸化還元に寄与できる酸素が多い界面で優先的に動作するからである。
【０１２０】
第１の抵抗変化層２１１、３１１及び第２の抵抗変化層２１２、３１２をコンタクトホール２６内に形成する方法としては、選択成長めっき法が好適に用いられる。すなわち、コンタクトホール２６の底部に露出した貴金属電極層２０、３０上にのみ選択成長するように金属（ここでは、タンタル）を形成する。まず、この金属を酸素雰囲気中（４００〜４５０℃）で酸化してタンタル酸化物からなる第１の抵抗変化層２１１、３１１を形成する。このとき、タンタルは、完全に酸化するので、その酸素含有率は、Ｔａ２Ｏ５のストイキオメトリー（化学量論組成）に近い７２ａｔｍ％程度となる。なお、この工程では金属から金属酸化物に完全に酸化させるために、効率の良い熱酸化を用いることが好ましい。
【０１２１】
次に、コンタクトホール２６内に第１の抵抗変化層２１１、３１１より酸素含有率が低い第２の抵抗変化層２１２、３１２の金属酸化物（タンタル酸化物）を形成する。第２の抵抗変化層２１２、３１２の形成においては、例えばタンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで形成する。このときの酸素含有率は６５ａｔｍ％前後である。コンタクトホール２６内に金属を完全に充填するまで、スパッタリングで成膜し、その後、層間絶縁層上の不要なタンタル酸化物をＣＭＰで除去し、コンタクトホール２６内にのみ第２の抵抗変化層２１２、３１２を形成する。タンタル酸化物の代わりにハフニウム酸化物を用いた場合についても、同様にハフニウムターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする反応性スパッタリングで形成できる。
【０１２２】
以上、第１から第７の実施の形態について説明したが、これらの組み合わせによる種々の変更も可能である。例えば、第１の実施の形態の不揮発性半導体記憶装置１００や第４の実施の形態の不揮発性半導体記憶装置４００、第５の実施の形態の不揮発性半導体記憶装置５００、および第６の実施の形態の不揮発性半導体記憶装置６００においても、第２の実施の形態の不揮発性半導体記憶装置２００のように、記憶部と直列に接続するダイオード素子を備える構造にすることもできる。さらに、第３の実施の形態の不揮発性半導体記憶装置３００のように、記憶部とダイオード素子を一つの基本構成として、積層構成にすることもできる。
【産業上の利用可能性】
【０１２３】
本発明の不揮発性半導体記憶装置は、微細化かつ大容量化が可能なクロスポイント構造を備え、また、従来の製造方法では実現困難なメモリセル構造を形成することができるため、不揮発性記憶装置を用いる種々の電子機器分野に有用である。
【符号の説明】
【０１２４】
１００，２００，３００ａ，３００ｂ，４００ａ，４００ｂ，５００ａ，５００ｂ，６００ａ，６００ｂ 不揮発性半導体記憶装置（ＲｅＲＡＭ）
１ ワード線
２ 下部電極
３ 抵抗変化層
４ 中間電極
５ 半導体層
６ 上部電極
７ 抵抗変化素子
８ ダイオード素子
９ ビット線
１１ 基板
１２ 能動素子
１２ａ ソース領域
１２ｂ ドレイン領域
１２ｃ ゲート絶縁膜
１２ｄ ゲート電極
１３，１６ 半導体層間絶縁層
１４，１７，２５，４０，５１ 埋め込み導体
１５ 半導体電極配線
１７ａ，２６ コンタクトホール １８，７０ 下層銅配線
１８ａ，３９ 配線溝
１９，２４，３７，４１，４９，５２，６０，７６ 層間絶縁層
２０，３０，７２，７８，７８ａ，７８ｂ 貴金属電極層
２１，３１，７３ 抵抗変化層
２１ａ，３１ａ 抵抗薄膜層
２２，３８，７４ 上層銅配線（第１上層銅配線）
２３，３３，７５ 記憶部（第１記憶部）
３２ 中間電極
３２ａ，３５ａ 金属薄膜層
３４ 半導体層
３４ａ 半導体薄膜層
３５ 上部電極
３６ ダイオード素子（第１ダイオード素子）
３８ａ 銅薄膜層
４２ 第２貴金属電極層
４３ 第２抵抗変化層
４４ 第２中間電極層
４５ 第２記憶部
４６ 第２半導体層
４７ 第２上部電極
４８ 第２ダイオード素子
５０ 第２上層銅配線
５３ 第３貴金属電極
５４ 第３抵抗変化層
５５ 第３中間電極
５６ 第３記憶部
５７ 第３半導体層
５８ 第３上部電極
５９ 第３ダイオード素子
６１ 第３上層銅配線
７１，７７ 電極シード層
７９ トップキャップ層
２１１，３１１ 第１の抵抗変化層
２１２，３１２ 第２の抵抗変化層
Claims (28)
- 基板上に複数のストライプ形状の下層銅配線を形成する工程（Ａ）と、
前記下層銅配線が形成された前記基板上に、前記下層銅配線の上方に複数のコンタクトホールが位置するように層間絶縁層を形成するとともに、前記コンタクトホールの底に位置するように前記下層銅配線上に選択成長めっきによって貴金属を含む貴金属電極層を形成する工程（Ｂ）と、
前記貴金属電極層に接続するように前記コンタクトホール内に抵抗変化層を埋め込み形成する工程（Ｃ）と、
前記層間絶縁層及び前記抵抗変化層上に、当該抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状の上層銅配線を形成する工程（Ｄ）と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。 - 基板上に複数のストライプ形状の下層銅配線を形成する工程（Ａ）と、
各前記下層銅配線に積層するように選択成長めっきによってストライプ形状の貴金属を含む貴金属電極層を形成する工程（Ｂ１）と、
前記下層銅配線と前記貴金属電極層とを含む前記基板上に層間絶縁層を形成する工程（Ｂ２）と、
前記層間絶縁層に、各前記貴金属電極層の表面まで貫通する複数のコンタクトホールを形成する工程（Ｂ３）と、
前記貴金属電極層に接続するように前記コンタクトホール内に抵抗変化層を埋め込み形成する工程（Ｃ）と、
前記層間絶縁層及び前記抵抗変化層上に、当該抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状の上層銅配線を形成する工程（Ｄ）と
を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。 - 基板上に複数のストライプ形状の下層銅配線を形成する工程（Ａ）と、
前記下層銅配線を含む前記基板上に層間絶縁層を形成する工程（Ｂ１´）と、
前記層間絶縁層に、各前記下層銅配線の表面まで貫通する複数のコンタクトホールを形成する工程（Ｂ２´）と、
前記コンタクトホール内の底部でかつ前記下層銅配線上に選択成長めっきによって貴金属電極層を形成する工程（Ｂ３´）と、
前記コンタクトホール内の前記貴金属電極層上に接続するように前記コンタクトホール内に抵抗変化層を埋め込み形成する工程（Ｃ）と、
前記層間絶縁層及び前記抵抗変化層上に、上に前記当該抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状の上層銅配線を形成する工程（Ｄ）と
を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。 - 前記貴金属電極層が白金を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
- 前記貴金属電極層が白金を含み、かつ膜厚が５ｎｍから２４ｎｍであることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
- 前記下層銅配線上に選択成長めっきによって電極シード層を形成し、前記電極シード層上に前記貴金属電極層を形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
- 前記電極シード層がニッケル、ニッケル−リン合金、又はニッケル−ホウ素合金を含み、かつ前記貴金属電極層が白金を含むことを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造方法。
- 前記電極シード層がパラジウム層とニッケル層との積層構造、パラジウム層とニッケル−リン合金層との積層構造、又はパラジウム層とニッケル−ホウ素合金層との積層構造を含み、かつ前記貴金属電極層が白金を含むことを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造方法。
- 前記抵抗変化層上に当該抵抗変化層に接続するダイオード素子をさらに形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
- 前記下層銅配線上に、前記貴金属電極層又は前記層間絶縁層を形成する工程から前記上層銅配線を形成する工程までを、さらに繰り返して形成し、前記抵抗変化層と前記ダイオード素子からなる記憶素子層をさらに積層することを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
- 前記貴金属電極層がパラジウムを含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
- 前記貴金属電極層がパラジウムを含み、かつ膜厚が５ｎｍから２４ｎｍであることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
- 前記電極シード層がニッケル、ニッケル−リン合金、又はニッケル−ホウ素合金を含み、かつ前記貴金属電極層がパラジウムを含むことを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造方法。
- 前記工程（Ｃ）は、前記コンタクトホール内に前記貴金属電極層に接続するように第１の抵抗変化層を埋め込み形成する工程と、前記コンタクトホール内において前記第１の抵抗変化層上に第２の抵抗変化層を形成する工程とを含み、前記第１の抵抗変化層及び前記第２の抵抗変化層は同種の金属酸化物からなり、前記第１の抵抗変化層の酸素含有率は前記第２の抵抗変化層の酸素含有率より高いことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
- 基板と、
前記基板上に形成された複数のストライプ形状の下層銅配線と、
前記基板上に、前記下層銅配線の上方に複数のコンタクトホールが位置するように形成された層間絶縁層と、
前記コンタクトホールの底に位置するように前記下層銅配線上に形成された貴金属を含む貴金属電極層と、
前記貴金属電極層に接続するように前記コンタクトホール内に埋め込み形成された抵抗変化層と、
前記層間絶縁層及び前記抵抗変化層上に、当該抵抗変化層に接続しかつ各前記下層銅配線に交差するように形成された複数のストライプ形状の上層銅配線と、
を備えることを特徴とする不揮発性半導体記憶装置。 - 基板と、
前記基板上に形成された複数のストライプ形状の下層銅配線と、
各前記下層銅配線に積層するようにストライプ形状に形成された貴金属電極層と、
前記下層銅配線と前記貴金属電極層とを含む前記基板上に形成された層間絶縁層と、
前記層間絶縁層に、前記貴金属電極層の表面まで貫通するように形成された複数のコンタクトホールと、
前記貴金属電極層に接続するように前記コンタクトホール内に埋め込み形成された抵抗変化層と、
前記層間絶縁層及び前記抵抗変化層上に、当該抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状に形成された上層銅配線と
を含むことを特徴とする請求項１５に記載の不揮発性半導体記憶装置。 - 基板と、
前記基板上に形成された複数のストライプ形状の下層銅配線と、
前記下層銅配線を含む前記基板上に形成された層間絶縁層と、
前記層間絶縁層に、各前記下層銅配線の表面まで貫通するように形成された複数のコンタクトホールと、
各前記下層銅配線に接続し、前記コンタクトホール内の底部に形成された貴金属電極層と、
前記貴金属電極層に接続し、前記コンタクトホール内に埋め込み形成された抵抗変化層と、
前記層間絶縁層及び前記抵抗変化層上に、当該抵抗変化層に接続し、かつ各前記下層銅配線に交差する複数のストライプ形状の上層銅配線と
を含むことを特徴とする請求項１５に記載の不揮発性半導体記憶装置。 - 前記貴金属電極層が白金を含むことを特徴とする請求項１５に記載の不揮発性半導体記憶装置。
- 前記貴金属電極層が白金を含み、かつ膜厚が５ｎｍから２４ｎｍであることを特徴とする請求項１５に記載の不揮発性半導体記憶装置。
- 前記下層銅配線と前記貴金属電極層との間に、電極シード層を有することを特徴とする請求項１５に記載の不揮発性半導体記憶装置。
- 前記電極シード層がニッケル、ニッケル−リン合金、又はニッケル−ホウ素合金を含み、かつ前記貴金属電極層が白金を含むことを特徴とする請求項２０に記載の不揮発性半導体記憶装置。
- 前記電極シード層がパラジウム層とニッケル層との積層構造、パラジウム層とニッケル−リン合金層との積層構造、又はパラジウム層とニッケル−ホウ素合金層の積層構造を含み、かつ前記貴金属電極層が白金を含むことを特徴とする請求項２０に記載の不揮発性半導体記憶装置。
- 前記抵抗変化層上に当該抵抗変化層に接続するダイオード素子をさらに備えることを特徴とする請求項１５に記載の不揮発性半導体記憶装置。
- 前記下層銅配線上に形成された、前記層間絶縁層、前記貴金属電極層、前記抵抗変化層、前記ダイオード素子及び前記上層銅配線を１つの構成単位として、前記構成単位をさらに１層以上積層し、２層目以降の前記構成単位の層においては、１層下の前記構成単位の層の前記上層銅配線が、２層目以降の前記構成単位の層の前記下層銅配線を兼ねることを特徴とする請求項２３に記載の不揮発性半導体記憶装置。
- 前記貴金属電極層がパラジウムを含むことを特徴とする請求項１５に記載の不揮発性半導体記憶装置。
- 前記貴金属電極層がパラジウムを含み、かつ膜厚が５ｎｍから２４ｎｍであることを特徴とする請求項１５に記載の不揮発性半導体記憶装置。
- 前記電極シード層がニッケル、ニッケル−リン合金又はニッケル−ホウ素合金のいずれかを含み、かつ貴金属電極層がパラジウムを含むことを特徴とする請求項２０に記載の不揮発性半導体記憶装置。
- 前記抵抗変化層は、前記コンタクトホールの内部に形成され、前記貴金属電極層に接続された第１の抵抗変化層と、前記コンタクトホールの内部に形成され、前記第１の抵抗変化層上に形成された第２の抵抗変化層とを有し、前記第１の抵抗変化層及び前記第２の抵抗変化層は同種の金属酸化物からなり、前記第１の抵抗変化層の酸素含有率は前記第２の抵抗変化層の酸素含有率より高いことを特徴とする請求項１７に記載の不揮発性半導体記憶装置。
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