KR102328386B1 - 개선된 성능을 갖는 rram 디바이스 - Google Patents
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
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Abstract
본 개시내용은 저항성 랜덤 액세스 메모리(RRAM) 디바이스를 형성하는 방법에 관한 것이다. 일부 실시예에서, 방법은 기판 위에 제1 전극 구조물을 형성함으로써 수행될 수 있다. 도핑된 데이터 저장 요소는 제1 전극 구조물 위에 형성된다. 도핑된 데이터 저장 요소는 제1 전극 구조물 위에 제1 데이터 저장층을 형성하고 제1 데이터 저장층 위에 제2 데이터 저장층을 형성함으로써 형성된다. 제1 데이터 저장층은 도펀트의 제1 도핑 농도를 갖도록 형성되고, 제2 데이터 저장층은 제1 도핑 농도보다 더 작은 도펀트의 제2 도핑 농도를 갖도록 형성된다. 제2 전극 구조물은 도핑된 데이터 저장 요소 위에 형성된다.
Description
다수의 오늘날의 전자 디바이스는, 데이터를 저장하도록 구성된 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 휘발성 메모리는 전력이 공급될 때 데이터를 저장하는 반면, 비휘발성 메모리는 전력이 제거되었을 때 데이터를 저장할 수 있다. 저항성 랜덤 액세스 메모리(RRAM, resistive random access memory)는 그 단순한 구조 및 CMOS 로직 제조 공정과의 호환성으로 인해 차세대 비휘발성 메모리 기술에 대한 하나의 유망한 후보이다.
본 개시내용의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 실 척대로 그려지진 않는다는 것에 주의한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 축소될 수 있다.
도 1a는 양호한 신뢰성을 갖는 저항성 랜덤 액세스 메모리(RRAM) 디바이스를 제공하도록 구성된 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스의 일부 실시예의 단면도를 예시한다.
도 1b 및 도 1c는 상이한 도핑 농도들을 갖는 복수의 데이터 저장층을 갖는 도핑된 데이터 저장 구조물의 일부 실시예의 단면도를 예시한다.
도 2는 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스에 대한 고저항성 상태 및 저저항성 상태의 저항을 도시하는 일부 실시예의 그래프를 예시한다.
도 3a 및 도 3b는 개시된 RRAM 디바이스의 도핑된 데이터 저장 구조물 내의 예시적인 도핑 농도의 일부 실시예를 도시하는 그래프를 예시한다.
도 4a 및 도 4b는 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스의 동작의 일부 실시예를 예시한다.
도 5는 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스를 포함하는 집적 칩의 일부 실시예의 단면도를 예시한다.
도 6은 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스를 포함하는 집적 칩의 일부 대안적인 실시예의 단면도를 예시한다.
도 7 내지 도 17은 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스를 포함하는 집적 칩을 형성하는 방법을 도시하는 단면도의 일부 실시예를 예시한다.
도 18은 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스를 포함하는 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
도 19 및 도 20은 개시된 RRAM 디바이스의 도핑된 데이터 저장 구조물을 형성하도록 구성된 프로세싱 툴의 일부 실시예를 도시하는 블록도를 예시한다.
도 1a는 양호한 신뢰성을 갖는 저항성 랜덤 액세스 메모리(RRAM) 디바이스를 제공하도록 구성된 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스의 일부 실시예의 단면도를 예시한다.
도 1b 및 도 1c는 상이한 도핑 농도들을 갖는 복수의 데이터 저장층을 갖는 도핑된 데이터 저장 구조물의 일부 실시예의 단면도를 예시한다.
도 2는 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스에 대한 고저항성 상태 및 저저항성 상태의 저항을 도시하는 일부 실시예의 그래프를 예시한다.
도 3a 및 도 3b는 개시된 RRAM 디바이스의 도핑된 데이터 저장 구조물 내의 예시적인 도핑 농도의 일부 실시예를 도시하는 그래프를 예시한다.
도 4a 및 도 4b는 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스의 동작의 일부 실시예를 예시한다.
도 5는 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스를 포함하는 집적 칩의 일부 실시예의 단면도를 예시한다.
도 6은 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스를 포함하는 집적 칩의 일부 대안적인 실시예의 단면도를 예시한다.
도 7 내지 도 17은 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스를 포함하는 집적 칩을 형성하는 방법을 도시하는 단면도의 일부 실시예를 예시한다.
도 18은 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스를 포함하는 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
도 19 및 도 20은 개시된 RRAM 디바이스의 도핑된 데이터 저장 구조물을 형성하도록 구성된 프로세싱 툴의 일부 실시예를 도시하는 블록도를 예시한다.
다음의 개시내용은 제공된 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예 또는 예을 제공한다. 본 개시내용을 간략화하기 위해 컴포넌트 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 단지 예일 뿐이며 제한하도록 의도되지 않는다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처 및 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예를 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 예에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명확성을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성들 간의 관계를 그 자체가 제시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 본원에서 설명의 용이함을 위해, 도면들에서 예시되는 바와 같은 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 이용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 추가하여, 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 다른 방식으로 배향(90도 회전 또는 다른 배향들로 회전)될 수 있고, 본원에서 이용되는 공간적으로 상대적인 기술어(descriptor)들은 마찬가지로 상응하게 해석될 수 있다.
저항성 랜덤 액세스 메모리(RRAM) 디바이스는, 제1 데이터 상태(예를 들어, "0")에 대응하는 고저항성 상태와 제2 데이터 상태(예를 들어, "1")에 대응하는 저저항성 상태 사이에서 스위칭함으로써 데이터를 저장하도록 구성된다. 이러한 '저항성 스위칭'을 가능하게 하기 위해, RRAM 디바이스는, 가변 저항을 갖는 데이터 저장 구조물에 의해 상부 전극으로부터 분리되는 하부 전극을 갖는다. 데이터 저장 구조물은 통상적으로, 인가된 바이어스에 응답하여 자신의 내부 저항을 변경할 수 있는 하이-k 유전체 물질(예를 들어, 하프늄-산화물)을 포함한다.
예를 들어, 데이터 저장 구조물의 저항은 통상적으로, 데이터 저장 구조물 내에 복수의 산소 공공(oxygen vacancy)을 포함하는 전도성 필라멘트의 존재에 의해 결정된다. 전도성 필라멘트가 존재하는 경우, 데이터 저장 구조물은 저저항성 상태와 연관된 비교적 낮은 저항을 갖는다. 전도성 필라멘트가 존재하지 않는 경우, 데이터 저장 구조물은 고저항성 상태와 연관된 비교적 높은 저항을 갖는다. 저저항성 상태와 고저항성 상태 사이에서 변화시키기 위하여, 인가된 바이어스는 산소 공공을 데이터 저장 구조물 내로 또는 밖으로 이동시켜, 데이터 저장 구조물을 관통해 연장되는 전도성 필라멘트를 형성하거나 데이터 저장 구조물을 관통해 연장되던 전도성 필라멘트를 파괴할 수 있다.
시간이 지남에 따라(예를 들어, 다수의 판독 및/또는 기록 사이클에 걸쳐), 데이터 저장 구조물을 통과하는 전류는 데이터 저장 구조물 내에서 산소-산소 결합을 파괴할 수 있고, 그리하여 데이터 저장 구조물 내에 존재하는 산소 공공의 수를 증가시킨다는 것이 인지되어 왔다. 상부 전극에 가까운 산소 공공은 동작 동안 데이터 저장 구조물 안으로 그리고 밖으로 쉽게 이동될 수 있지만, 상부 전극으로부터 더 멀리 있는 산소 공공은 제거하기가 더 어려워서 데이터 저장 구조물 내에 과도한 산소 공공을 초래할 수 있다. RRAM 디바이스가 저저항성 상태에 있을 때 과잉 산소 공공은 전도성 필라멘트가 (예를 들어, 데이터 저장 구조물의 하반부를 따라) 더 두꺼워지게 할 것이다. 더 두꺼운 필라멘트는 저저항성 상태로부터 고저항성 상태로 스위칭하는 것을 더 어렵게 함으로써 RRAM 디바이스의 리셋 효율을 악화시킨다. 시간이 지남에 따라, 이러한 악화는 판독 윈도우(예를 들어, 저저항성 상태 및 고저항성 상태에서 RRAM 디바이스로부터 출력된 신호 사이의 차이)를 감소시키고 디바이스 고장으로 이어질 수 있다.
일부 실시예에서, 본 개시내용은, 시간에 지남에 따라 판독 윈도우의 악화를 완화시키도록 구성된 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스에 관한 것이다. 도핑된 데이터 저장 구조물은 산소와의 높은 결합 에너지를 갖는 하나 이상의 도펀트로 도핑된다. 하나 이상의 도펀트의 높은 결합 에너지(예를 들어, 대략 500kJ/mol보다 더 큼)는 도핑된 데이터 저장 구조물 내의 결합이 파괴되는 것을 방지하고 그리하여 도핑된 데이터 저장 구조물 내의 산소 공공의 수를 감소시킨다. 도핑된 데이터 저장 구조물 내의 산소 공공의 수를 감소시킴으로써, 전도성 필라멘트의 두께 증가가 다수의 판독 및/또는 기록 사이클에 걸쳐 완화되고, 그리하여 안정적인 판독 윈도우 및 양호한 데이터 유지를 가능하게 하는 양호한 리셋 효율을 유지한다.
도 1a는 양호한 신뢰성을 갖는 저항성 랜덤 액세스 메모리(RRAM) 디바이스를 제공하도록 구성된 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스를 포함하는 집적 칩(100)의 일부 실시예의 단면도를 예시한다.
집적 칩(100)은, 기판(102) 위에 배치된 층간 유전체(ILD) 구조물(104)에 의해 둘러싸인 RRAM 디바이스(101)를 포함한다. RRAM 디바이스(101)는 하부 전극(108)과 상부 전극(116) 사이에 배열된 도핑된 데이터 저장 구조물(110)을 포함한다. 하부 전극(108)은 하나 이상의 하부 상호연결층(106)(예를 들어, 금속 비아 및/또는 금속 와이어)에 의해 기판(102)으로부터 분리된다. 상부 전극(116)은 도핑된 데이터 저장 구조물(110)과 상부 상호연결층(118)(예를 들어, 금속 비아 및/또는 금속 와이어) 사이에 배치된다.
도핑된 데이터 저장 구조물(110)은, 제1 데이터 상태(예를 들어, '0')와 연관된 고저항성 상태와 제2 데이터 상태(예를 들어, '1')와 연관된 저저항성 상태 사이에서 가역적 변화를 겪음으로써 상이한 데이터 상태를 저장하도록 구성된다. 예를 들어, 도핑된 데이터 저장 구조물(110) 내에서 저저항성 상태를 달성하기 위해, 바이어스 조건들의 제1 세트가 하부 전극(108) 및 상부 전극(116)에 적용될 수 있다. 바이어스 조건들의 제1 세트는 도핑된 데이터 저장 구조물(110)로부터 상부 전극(116)으로 산소를 구동시키고, 그리하여 도핑된 데이터 저장 구조물(110)에 걸쳐 산소 공공(114)의 전도성 필라멘트(112)를 형성할 수 있다. 대안적으로, 도핑된 데이터 저장 구조물(110) 내에서 고저항성 상태를 달성하기 위해, 바이어스 조건들의 제2 세트가 하부 전극(108) 및 상부 전극(116)에 적용될 수 있다. 바이어스 조건들의 제2 세트는 상부 전극(116)으로부터 도핑된 데이터 저장 구조물(110)로 산소를 구동시킴으로써 전도성 필라멘트(112)를 파괴할 수 있다.
도핑된 데이터 저장 구조물(110)은, 산소-산소 결합의 결합 에너지보다 더 큰 결합 에너지(예를 들어, 대략 498kJ/mol)를 갖는 산소와의 결합을 형성하도록 구성된 하나 이상의 도펀트로 도핑된다. 예를 들어, 일부 실시예에서, 도펀트는, 대략 500kJ/mol보다 더 큰 결합 에너지로 산소와 결합할 수 있다. 다른 실시예에서, 도펀트는, 대략 600kJ/mol보다 더 큰 결합 에너지로 산소와 결합할 수 있다. 다양한 실시예에서, 도핑된 데이터 저장 구조물(110)은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈룸 산화물, 하프늄 알루미늄 산화물, 또는 하프늄 지르코늄 산화물 등을 포함할 수 있다. 다양한 실시예에서, 도펀트는 질소, 불소, 탄소, 또는 인 등을 포함할 수 있다. 일부 실시예에서, 도펀트는, 금속 산화질화물(예를 들어, 하프늄 산화질화물, 탄탈룸 산화질화물 등), 금속 산화불화물(예를 들어, 하프늄 산화불화물, 지르코늄 산화불화물 등), 금속 산화탄화물(예를 들어, 하프늄 산화탄화물, 알루미늄 산화탄화물 등), 또는 금속 산화인화물(예를 들어, 하프늄 산화인화물, 지르코늄 산화인화물 등) 등을 포함하는 도핑된 데이터 저장 구조물(110)을 초래할 수 있다. 일부 그러한 실시예에서, 탄소를 포함하는 도펀트는, 대략 1076kJ/mol의 결합 에너지를 갖는 탄소-산소 결합을 형성할 수 있고 그리고/또는 질소를 포함하는 도펀트는, 대략 630kJ/mol의 결합 에너지를 갖는 질소-산소 결합을 형성할 수 있다. 도펀트와 산소 분자 사이의 결합 에너지는 도핑된 데이터 저장 구조물(110) 내에서 산소 분자를 도펀트에 타이트하게 결합하고, 그리하여 도핑된 데이터 저장 구조물(110) 내의 결합이 파괴되는 것을 방지하고 시간이 지남에 따라 도핑된 데이터 저장 구조물(110) 내의 산소 공공의 수의 증가를 완화시킨다.
일부 실시예에서, 도펀트는 도핑된 데이터 저장 구조물(110)의 두께(T)에 걸쳐 변하는(즉, 도핑된 데이터 저장 구조물(110)의 높이를 따라 비균일한) 비균일 도핑 프로파일을 갖는다. 예를 들어, 일부 실시예에서, 비균일 도핑 프로파일은, 0이 아닌(non-zero) 거리만큼 하부 전극(108) 및 상부 전극(116)으로부터 분리된 위치에서 발생하는 피크 도핑 농도를 가질 수 있다. 도펀트는 산소-산소 결합의 결합 에너지보다 더 큰 결합 에너지를 갖기 때문에, 도펀트의 비균일 도핑 프로파일은 도핑된 데이터 저장 구조물(110) 내의 상이한 위치에 존재하는 산소 공공의 수를 제어하는 데 사용될 수 있다. 예를 들어, 일부 실시예에서, 비균일 도핑 프로파일은 도핑된 데이터 저장 구조물(110)의 상반부를 따르는 것보다 하반부를 따라 더 높은 도펀트 농도를 가질 수 있다. 그러한 실시예에서, 도핑 프로파일은 도핑된 데이터 저장 구조물(110)의 하반부를 따라 산소 공공의 수를 제한하면서(그리고 전도성 필라멘트(112)의 폭의 증가를 완화시키면서), 상반부 내에 충분한 산소 공공을 제공하여 전도성 필라멘트를 형성한다. 도핑된 데이터 저장 구조물(110) 내의 상이한 위치에 존재하는 산소 공공의 수를 제어하는 것은, RRAM 디바이스가 저저항성 상태를 유지하고 고저항성 상태와 저저항성 상태 사이에서 양호한 판독 윈도우를 유지하는 것을 가능케 한다.
도 1b 및 도 1c는 대략 500kJ/mol보다 더 큰 결합 에너지로 산소와 결합하는 도펀트의 상이한 도핑 농도들을 갖는 복수의 데이터 저장층을 포함하는 도핑된 데이터 저장 구조물(110)의 일부 실시예의 단면도(120 및 122)를 예시한다. 도 1b 및 도 1c는 2개 및 3개의 데이터 저장층을 갖는 도핑된 데이터 저장 구조물의 실시예를 예시하지만, 개시된 도핑된 데이터 저장 구조물(예를 들어, 도 1a의 도핑된 데이터 저장 구조물(110))은 그러한 실시예로 제한되지 않는다는 것이 인지될 것이다. 오히려, 개시된 도핑된 데이터 저장 구조물은 임의의 수의 데이터 저장층을 가질 수 있다.
도 1b의 단면도(120)에 도시된 바와 같이, 일부 실시예에서, 복수의 데이터 저장층(110a 내지 110b)은 제1 도핑 농도를 갖는 제1 데이터 저장층(110a) 및 제2 도핑 농도를 갖는 제2 데이터 저장층(110b)을 포함할 수 있다. 일부 실시예에서, 제1 도핑 농도는 제2 도핑 농도보다 더 클 수 있다. 일부 실시예에서, 제1 도핑 농도는 0이 아닌 도핑 농도일 수 있는 반면, 제2 도핑 농도는 실질적으로 0일 수 있다. 일부 실시예에서, 제1 및 제2 도핑 농도는 제1 데이터 저장층(110a)과 제2 데이터 저장층(110b) 사이의 계면에서 이산적(예를 들어, 불연속적)일 수 있다. 예를 들어, 일부 실시예에서, 제1 데이터 저장층(110a)은 대략 7%와 대략 8% 사이의 제1 도핑 농도를 가질 수 있는 반면, 제2 데이터 저장층(110b)은 제1 데이터 저장층(110a)과 접촉하고 대략 2%와 대략 3% 사이의 제2 도핑 농도를 가질 수 있다. 다른 실시예에서, 제1 및 제2 도핑 농도는 계면에 걸쳐 연속적일 수 있다.
도 1c의 단면도(122)에 도시된 바와 같이, 일부 실시예에서, 복수의 데이터 저장층(110a 내지 110b)은, 제1 도핑 농도를 갖는 제1 데이터 저장층(110a), 제2 도핑 농도를 갖는 제2 데이터 저장층(110b), 및 제3 도핑 농도를 갖는 제3 데이터 저장층(110c)을 포함할 수 있다. 일부 실시예에서, 제1 도핑 농도는 제2 도핑 농도보다 더 작을 수 있고 제2 도핑 농도는 제3 도핑 농도보다 더 클 수 있다. 다른 실시예에서, 제1 도핑 농도는 제2 도핑 농도보다 더 클 수 있고 제2 도핑 농도는 제3 도핑 농도보다 더 클 수 있다. 일부 실시예에서, 제1 도핑 농도 및 제2 도핑 농도는 0이 아닌 도핑 농도일 수 있는 반면, 제3 도핑 농도는 실질적으로 0일 수 있다. 일부 실시예에서, 제1, 제2, 및 제3 도핑 농도는 인접 데이터 저장층 사이의 계면에서 이산적(예를 들어, 불연속적)일 수 있는 반면, 다른 실시예에서, 제1, 제2, 및 제3 도핑 농도는 계면에 걸쳐 연속적일 수 있다.
도 2는 저저항성 상태 및 고저항성 상태에서의 개시된 RRAM 디바이스(예를 들어, 도 1의 RRAM 디바이스(101))의 저항 값의 일부 실시예의 그래프(200)를 예시한다. 그래프(200)는 y-축을 따른 RRAM 디바이스의 저항 및 x-축을 따른 판독 및/또는 기록 사이클의 수를 예시한다.
그래프(200)에 도시된 바와 같이, 고저항성 상태(202)의 저항은 저저항성 상태(204)의 저항보다 더 크다. 판독 동작 동안, RRAM 디바이스에 인가된 신호는, RRAM 디바이스의 저항에 의존하는 값을 갖는 신호(예를 들어, 전류)가 출력되게 한다. 예를 들어, 저저항성 상태(예를 들어, 제1 데이터 상태 "1"을 나타냄)의 RRAM 디바이스는, 고저항성 상태(예를 들어, 제2 데이터 상태 "0"을 나타냄)의 RRAM 디바이스와는 상이한 값을 갖는 출력 신호를 초래할 것이다. 판독 윈도우는 고저항성 상태 및 저저항성 상태에서 RRAM 디바이스로부터 판독된 신호(예를 들어, 전류) 사이의 차이이다. RRAM 디바이스(예를 들어, 도 1의 RRAM 디바이스(101))의 동작 동안, (예를 들어, 3개 내지 4개 자릿수 사이인, 고저항성 상태(202) 및 저저항성 상태(204)의 저항 사이의 차이(206)에 의해 규정되는) 비교적 큰 판독 윈도우를 유지하는 것이 바람직한데, 그 이유는 더 큰 판독 윈도우는 판독 동작 동안, 상이한 데이터 상태 사이를 구별하는 것을 더 용이하게 하기 때문이다.
도핑된 데이터 저장 구조물(110) 내의 도펀트의 농도가 너무 낮은 경우(예를 들어, 대략 1%보다 더 작음), 고저항성 상태(202) 및 저저항성 상태(204)의 저항 사이의 차이(206)는 시간이 지남에 따라 축소되고(라인(208)으로 표시됨), 결국 상이한 데이터 상태 사이를 정확하게 구별할 정도로 충분히 큰 판독 윈도우를 제공하기에 너무 작아질 것이다. 그러나, 도핑된 데이터 저장 구조물(110) 내의 도펀트의 농도가 대략 1%와 대략 20% 사이인 경우, RRAM 디바이스의 고저항성 상태(202) 및 저저항성 상태(204)의 저항 사이의 차이(206)는 판독 및/또는 기록 사이클의 수가 (예를 들어, 10,000 초과의 사이클로) 증가함에 따라, (예를 들어, 대략 103 옴 내지 105 옴 사이에서) 실질적으로 일정하게 유지되어서, RRAM 디바이스가 신뢰할 수 있게 동작하도록 충분히 큰 판독 윈도우를 유지하게 한다.
다양한 실시예에서, 도핑된 데이터 저장 구조물 내의 도펀트의 도핑 프로파일은 상이한 프로파일을 가질 수 있다. 도 3a 및 도 3b는 개시된 RRAM 디바이스 내의 도핑된 데이터 저장 구조물의 일부 예시적인 도핑 프로파일을 도시하는 그래프(300 및 304)를 예시한다. 그래프(300 및 304)는 y-축을 따른 RRAM 디바이스의 도핑된 데이터 저장 구조물(110) 내의 위치 및 x-축을 따른 도핑된 데이터 저장 구조물(110) 내의 도펀트의 농도를 예시한다. 다양한 실시예에서, 도핑된 데이터 저장 구조물(110) 내의 도펀트의 농도는, 도펀트 이온으로 대체된 산소 이온의 퍼센트, 도펀트의 퍼센트 중량, 또는 도펀트의 몰(원자) 백분율 등일 수 있다.
도 3a의 그래프(300) 및 도 3b의 그래프(304)에 도시된 바와 같이, 도핑된 데이터 저장 구조물(110)은 두께(T)를 갖는다. 일부 실시예에서, 두께(T)는 대략 1 nm와 대략 20 nm 사이의 범위에 있을 수 있다. 다른 실시예에서, 두께(T)는 대략 2 nm와 대략 20 nm 사이의 범위에 있을 수 있다. 또 다른 실시예에서, 두께(T)는 대략 5 nm와 대략 10 nm 사이의 범위에 있을 수 있다.
도 3a의 그래프(300)에 도시된, 일부 실시예에서, 도핑 프로파일(302)은 두께(T)에 걸쳐 연속적으로 연장되는 0이 아닌 도핑 농도를 갖는다. 그러한 실시예에서, 도핑 프로파일(302)은, 도핑된 데이터 저장 구조물(110)의 상단 표면과 하단 표면 사이에서 연속적으로 연장되는 0이 아닌 도핑 농도를 갖는다. 0이 아닌 도핑 농도는, 금속 산화질화물, 금속 산화불화물, 또는 금속 산화인화물 등을 갖는 도핑된 데이터 저장 구조물(110)을 형성하기 위해 금속 산화물(예를 들어, 하프늄 산화물, 탄탈룸 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 알루미늄 산화물, 또는 하프늄 지르코늄 산화물 등) 내로 도펀트(예를 들어, 질소, 불소, 탄소, 또는 인 등)가 도입되는 것에 기인한다.
일부 그러한 실시예에서, 도핑된 데이터 저장 구조물(110)은, 도핑된 데이터 저장 구조물(110)의 상단 표면과 하단 표면 사이에서 연속적으로 연장되는 구배형 도핑 농도를 갖는 동일한 물질을 포함할 수 있다. 예를 들어, 일부 실시예에서, 도핑된 데이터 저장 구조물(110)은 하프늄 산화질화물, 탄탈룸 산화질화물, 하프늄 산화불화물, 하프늄 산화탄화물, 또는 하프늄 산화인화물 등을 포함할 수 있다. 다른 실시예(도시되지 않음)에서, 도핑된 데이터 저장 구조물(110)은, 서로의 위에 적층되어, 도핑된 데이터 저장 구조물(110)의 상단 표면과 하단 표면 사이에서 연장되는 상이한 물질을 포함할 수 있다. 상이한 물질은 집합적으로, 도핑된 데이터 저장 구조물(110)의 상단 표면과 하단 표면 사이에서 연속적으로 연장되는 구배형 도핑 농도를 갖는다. 예를 들어, 도핑된 데이터 저장 구조물은, 제1 도핑 농도를 갖는 제1 물질(예를 들어, 하프늄 산화질화물)인 제1 도핑된 데이터 저장층, 및 제2 도핑 농도를 갖는 제2 물질(예를 들어, 탄탈룸 산화질화물)인 상부의 제2 도핑된 데이터 저장층을 포함할 수 있다.
도 3b의 그래프(304)에 도시된, 다른 실시예에서, 도핑 프로파일(306)은, 두께(T)보다 더 작은 거리에 걸쳐 연장되는 0이 아닌 도핑 농도를 갖는다. 예를 들어, 도핑된 데이터 저장 구조물(110)은, 0이 아닌 거리(d1)에 걸친 실질적으로 0인 도핑 농도에 의해, 도핑된 데이터 저장 구조물(110)의 상단으로부터 분리되는 0이 아닌 도핑 농도를 가질 수 있다. 일부 그러한 실시예에서, 도핑된 데이터 저장 구조물(110)은, 상이한 물질을 갖는 층을 포함할 수 있다. 예를 들어, 도핑된 데이터 저장 구조물(110)은 제1 물질(예를 들어, 하프늄 산화질화물, 탄탈룸 산화질화물, 지르코늄 산화질화물, 알루미늄 산화질화물, 하프늄 알루미늄 산화질화물, 또는 하프늄 지르코늄 산화질화물 등)을 포함하는 제1 데이터 저장층(110a), 및 제2 물질(예를 들어, 하프늄 산화물, 탄탈룸 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 알루미늄 산화물, 또는 하프늄 지르코늄 산화물 등)을 포함하는 제2 데이터 저장층(110b)을 포함할 수 있다.
도 3a의 그래프(300) 및 도 3b의 그래프(304)에 도시된 바와 같이, 도핑된 데이터 저장 구조물(110) 내의 도펀트의 도핑 프로파일(302)은 제2 0이 아닌 거리(d2) 만큼 하부 전극(108)으로부터 수직으로 분리된 위치(P1)에서 피크 도펀트 농도(CP)를 갖는다. 일부 실시예에서, 제2 0이 아닌 거리(d2)는 두께(T)의 대략 5%와 대략 40% 사이의 범위에 있다. 예를 들어, 일부 실시예에서, 위치(P1)는 도핑된 데이터 저장 구조물(110)의 하단 위의 대략 1옹스트롬과 대략 80옹스트롬 사이일 수 있다. 상부 전극(116)에 가까운 산소 공공은 도핑된 데이터 저장 구조물(110) 밖으로 쉽게 이동할 수 있지만, 상부 전극(116)으로부터 더 멀리 있는 산소 공공은 제거하기가 더 어려워서 데이터 저장 구조물 내에 과잉 산소 공공을 초래할 수 있다. 두께(T)의 대략 5%와 대략 40% 사이의 위치에서 피크 도핑 농도를 갖는 것은, 제거(예를 들어, 상부 전극(116)으로 이동)하기 어려운 거리에 있는 산소 공공의 축적(buildup)을 방지하고, 그리하여 도핑된 데이터 저장 구조물(110) 내에 산소 공공의 축적을 방지한다. 일부 실시예에서, 도핑된 데이터 저장 구조물(110)은, 도핑된 데이터 저장 구조물(110)의 두께를 따라 비대칭인 도핑 프로파일을 갖는다.
일부 실시예에서, 도핑 프로파일(302)은 대략 1%와 대략 20% 사이의 범위에 있는 피크 도핑 농도(CP)(예를 들어, 도펀트의 몰 백분율)를 갖는다. 일부 추가적인 실시예에서, 도핑 농도는 대략 1%와 대략 10% 사이의 범위에 있는 피크 도핑 농도(CP)를 갖는다. 대략 20%보다 더 큰 도핑 농도를 갖는 것은 도핑된 데이터 저장 구조물(110) 내에 존재하는 산소 공공의 수를 감소시킬 수 있고, 그리하여 도핑된 데이터 저장 구조물(110) 내에 전도성 필라멘트를 형성하는 것을 어렵게 한다. 대안적으로, 대략 1%보다 더 작은 도핑 농도를 갖는 것은 도핑된 데이터 저장 구조물(110) 내의 과잉 산소 공공의 증가를 충분히 완화시키는 데 실패할 수 있고, 그리하여 RRAM 디바이스의 판독 윈도우의 악화를 완화시키지 않는다.
도 4a 및 도 4b는 다양한 동작 스테이지 동안의 RRAM 디바이스의 일부 실시예의 단면도(400 및 402)를 예시한다.
도 4a의 단면도(400)에 도시된 바와 같이, RRAM 디바이스(101)는 하부 전극(108)과 상부 전극(116) 사이에 배치된 도핑된 데이터 저장 구조물(110)을 포함한다. 저저항성 상태(예를 들어, 제1 데이터 상태 "1"을 저장함)에서, 전도성 필라멘트(402)는, 도핑된 데이터 저장 구조물(110)의 두께(T)와 대략 동일한 거리(dL) 동안 RRAM 디바이스(101)의 도핑된 데이터 저장 구조물(110)을 관통해 연장된다. 전도성 필라멘트(402)는, 전도성 필라멘트(402)를 집합적으로 규정하는 복수의 산소 공공(404)을 포함한다. 그래프(406)에 도시된 바와 같이, 전도성 필라멘트(402)는 도핑된 데이터 저장 구조물(110)의 피크 도핑 농도(CP)의 위치(P1)를 관통해 수직으로 연장된다. 일부 실시예에서, 전도성 필라멘트(402)의 폭은 상부 전극(116)과 하부 전극(108) 사이에서 감소한다.
도 4b의 단면도(408)는 고저항성 상태의 RRAM 디바이스(101)를 예시한다. 고저항성 상태(예를 들어, 제2 데이터 상태 "0"을 저장함)에서, 부분 전도성 필라멘트(410)는 도핑된 데이터 저장 구조물(110) 내에서 거리 dH(dH<dL≒T)만큼 연장된다. 그래프(412)에 도시된 바와 같이, 부분 전도성 필라멘트(410)는 도핑된 데이터 저장 구조물(110)을 관통해, 수직으로 상부 전극(116)과 피크 도핑 농도(CP)의 위치(P1) 사이에 있는 위치로 연장된다. 다시 말해, 부분 전도성 필라멘트(410)는 도핑된 데이터 저장 구조물(110)의 피크 도핑 농도(CP)의 위치(P1)를 관통해 수직으로 연장되지 않는다. 이는 피크 도핑 농도(CP)가 비교적 높은 결합 에너지(예를 들어, 산소-산소 결합의 결합 에너지보다 더 큰 결합 에너지)를 갖는 다수의 산소-도펀트 결합을 초래하기 때문이다. 비교적 높은 결합 에너지는 도핑된 데이터 저장 구조물(110)의 하부 내의 과잉 산소 공공의 수를 완화시킨다.
도 5는 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스를 갖는 집적 칩(500)의 일부 추가적인 실시예를 예시한다.
집적 칩(500)은, 기판(102) 위에 배열된 층간 유전체(ILD) 구조물(104) 내에 배치된 RRAM 디바이스(501)를 포함한다. 일부 실시예에서, ILD 구조물(104)은 복수의 적층된 층간 유전체(ILD)층(504a 내지 504e)을 포함한다. 복수의 적층된 ILD층(504a 내지 504e)은, 전도성 콘택트(506), 상호연결 와이어(508), 및 상호연결 비아(510)를 포함하는 하나 이상의 하부 상호연결층(503)을 측방향으로 둘러싸는 하나 이상의 하부 ILD층(504a 내지 504d)을 포함한다. 일부 실시예에서, 복수의 적층된 ILD층(504a 내지 504e)은 실리콘 이산화물, SiCOH, 플루오로실리케이트 유리, 또는 인산염 유리(예를 들어, 붕소인규산염 유리) 등 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 하나 이상의 하부 상호연결층(503)은 예를 들어, 구리, 알루미늄, 및/또는 텅스텐과 같은 전도성 금속을 포함할 수 있다. 일부 실시예에서, 복수의 적층된 ILD층(504a 내지 504e) 중 둘 이상의 인접한 ILD층은, 질화물 또는 탄화물 등을 포함하는 에칭 정지층(도시되지 않음)에 의해 분리될 수 있다.
하나 이상의 하부 상호연결층(503)은, RRAM 디바이스(501)를, 기판(102) 내에 배열된 액세스 디바이스(502)에 커플링하도록 구성된다. 일부 실시예에서, 액세스 디바이스(502)는, 소스 영역(502a)과 드레인 영역(502b) 사이에 측방향으로 배열된 게이트 구조물(502c)을 갖는 MOSFET 디바이스를 포함할 수 있다. 일부 실시예에서, 게이트 구조물(502c)은, 게이트 유전체에 의해 기판(102)으로부터 분리된 게이트 전극을 포함할 수 있다. 일부 그러한 실시예에서, 소스 영역(502a)은 소스 라인(SL)에 커플링되고 게이트 구조물(502c)은 워드 라인(WL)에 커플링된다. 다른 실시예에서, 액세스 디바이스(502)는 HEMT, BJT, 또는 JFET 등을 포함할 수 있다.
하부 절연층(512)은 하나 이상의 하부 ILD층(504a 내지 504d) 위에 있고, 하부 절연층(512)을 관통해 연장되는 개구를 규정하는 측벽을 포함한다. 다양한 실시예에서, 하부 절연층(512)은 실리콘 질화물, 실리콘 이산화물, 또는 실리콘 탄화물 등을 포함할 수 있다.
RRAM 디바이스(501)는 하부 절연층(512)의 측벽 사이에 그리고 하부 절연층(512) 위에 배열된다. 일부 실시예에서, RRAM 디바이스(501)는, 도핑된 데이터 저장 구조물(110)을 통해 상부 전극(116)으로부터 분리된 하부 전극(108)을 포함한다. 일부 실시예에서, 하부 전극(108) 및 상부 전극(116)은 탄탈룸, 티타늄, 탄탈룸 질화물, 티타늄 질화물, 백금, 니켈, 하프늄, 지르코늄, 루테늄, 또는 이리듐 등과 같은 금속을 포함할 수 있다. 일부 실시예에서, 하부 전극(108)은 확산 배리어층(예를 들어, 탄탈룸 질화물) 및 상부의 금속(예를 들어, 티타늄)을 포함할 수 있다.
일부 실시예에서, 도핑된 데이터 저장 구조물(110)은, 0이 아닌 도핑 농도를 갖는 제1 데이터 저장층(110a) 및 실질적으로 0인 도핑 농도를 갖는 제2 데이터 저장층(110b)을 포함할 수 있다. 일부 실시예에서, 제1 데이터 저장층(110a)은, 제2 데이터 저장층(110b)에 의해 완전히 커버되는 상부 표면을 가질 수 있다. 일부 추가적인 실시예에서, 제2 데이터 저장층(110b)은 상부 전극(116) 바로 아래 보다, 상부 전극(116)의 외부에서 측방향으로 더 작은 두께를 가질 수 있다.
일부 실시예에서, 도핑된 데이터 저장 구조물(110)과 상부 전극(116) 사이에 캐핑층(514)이 배열된다. 캐핑층(514)은, 산소를 저장하도록 구성되며, 이는 도핑된 데이터 저장 구조물(110) 내의 저항 변화를 용이하게 할 수 있다. 일부 실시예에서, 캐핑층(514)은 티타늄, 탄탈룸, 하프늄, 백금, 또는 알루미늄 등과 같은 금속을 포함할 수 있다. 다른 실시예에서, 캐핑층(514)은 티타늄 질화물 또는 탄탈룸 질화물 등과 같은 금속 질화물을 포함할 수 있다. 또 다른 실시예에서, 캐핑층(514)은 티타늄 산화물, 하프늄 산화물, 지르코늄 산화물, 게르마늄 산화물, 또는 세슘 산화물 등과 같은 금속 산화물을 포함할 수 있다. 일부 대안적인 실시예에서, 캐핑층(514)은 하부 전극(108)과 도핑된 데이터 저장 구조물(110) 사이에 배열될 수 있다. 그러한 실시예에서, 도핑된 데이터 저장 구조물(110)은, 도핑된 데이터 저장 구조물(110)의 하단보다는, 도핑된 데이터 저장 구조물(110)의 상단에 더 가까운 피크 도핑 농도를 가질 수 있다.
일부 실시예에서, 상부 전극(116) 위에 마스킹층(516)이 배치될 수 있다. 일부 실시예에서, 마스킹층(516)은 실리콘 산화질화물, 실리콘 이산화물, 또는 플라즈마 강화 실리콘 질화물 등을 포함할 수 있다. 일부 실시예에서, 측벽 스페이서(518)는 캐핑층(514) 및 상부 전극(116)의 측벽을 따라 배치될 수 있다. 일부 실시예에서, 측벽 스페이서(518)는 산화물(예를 들어, 실리콘 부유 산화물), 질화물(예를 들어, 실리콘 질화물), 또는 탄화물(예를 들어, 실리콘 탄화물) 등을 포함할 수 있다. 일부 실시예에서, 측벽 스페이서(518)는 마스킹층(516)과 동일한 물질일 수 있어서, 동일한 물질이 상부 전극(116)의 측벽 및 상부 표면을 따라 연속적으로 연장되게 한다. 측벽 스페이서(518) 및 마스킹층(516)은 RRAM 디바이스(501)와 복수의 적층된 ILD층(504a 내지 504e)의 상부 ILD층(504e) 사이에 배열된다.
일부 실시예에서, 상부 전극(116)에 상부 상호연결 구조물(519)이 커플링된다. 일부 실시예에서, 상부 상호연결 구조물(519)은 상단 전극 비아(520), 및 상단 전극 비아(520) 위의 상부 상호연결 와이어(522)를 포함할 수 있다. 상단 전극 비아(520)는 상부 전극(116)과 접촉하도록 마스킹층(516)을 관통해 연장된다. 일부 실시예에서, 상단 전극 비아(520) 및/또는 상부 상호연결 와이어(522)는 알루미늄, 구리, 또는 텅스텐 등을 포함할 수 있다. 일부 실시예에서, 상부 상호연결 와이어(522)는 또한, 비트 라인(BL)에 커플링된다.
도 6은 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스를 갖는 집적 칩(600)의 일부 대안적인 실시예를 예시한다.
집적 칩(600)은, 도핑된 데이터 저장 구조물(110) 및 캐핑층(514)에 의해 상부 전극(116)으로부터 분리된 하부 전극(108)을 갖는 RRAM 디바이스(601)를 포함한다. 하부 전극(108), 도핑된 데이터 저장 구조물(110), 캐핑층(514), 및 상부 전극(116)은 각각, 외측 영역(604)에 의해 측방향으로 둘러싸인 내측 영역(602)을 갖는다. 내측 영역(602) 내의 층은 각각, 외측 영역(604) 내의 대응하는 층의 상부 표면에 수직으로 아래에 그리고 측방향으로 그 상부 표면 사이에 배열된 리세싱된 상부 표면을 갖는다. 예를 들어, 도핑된 데이터 저장 구조물(110)은, 외측 영역(604) 내에서 도핑된 데이터 저장 구조물(110)의 상부 표면에 수직으로 아래에 있고 측방향으로 그 상부 표면 사이에 있는 내측 영역(602) 내의 상부 표면을 갖는다. 일부 실시예에서, 외측 영역(604)은 RRAM 디바이스(601)의 평면도에서 볼 때 내측 영역(602) 주위의 끊어지지 않은 링 내에서 연속적으로 연장될 수 있다.
일부 실시예에서, 하부 전극(108), 도핑된 데이터 저장 구조물(110), 캐핑층(514), 및 상부 전극(116)은 각각, 최외측 측벽 사이에서 실질적으로 동일한 두께를 가질 수 있다. 일부 대안적인 실시예에서, 도핑된 데이터 저장 구조물(110)의 내측 영역(602)은 제1 두께를 가질 수 있고 도핑된 데이터 저장 구조물(110)의 외측 영역(604)은, 제1 두께보다 더 작은 제2 두께를 가질 수 있다.
도 7 내지 도 17은 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스를 포함하는 집적 칩을 형성하는 방법을 도시하는 단면도(700 내지 1700)의 일부 실시예를 예시한다. 도 7 내지 도 17은 방법과 관련하여 설명되지만, 도 7 내지 도 17에 개시된 구조물은 그러한 방법으로 제한되지 않고, 오히려 방법에 독립적인 구조물로서 독립될 수 있다는 것이 인지될 것이다.
도 7의 단면도(700)에 도시된 바와 같이, 기판(102) 내에 액세스 장치(502)가 형성된다. 다양한 실시예에서, 기판(102)은 임의의 유형의 반도체 바디(예를 들어, 실리콘, SiGe, SOI 등) 이를테면, 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이, 그리고 임의의 다른 유형의 반도체 및/또는 그와 연관된 에피택셜층일 수 있다. 일부 실시예에서, 액세스 디바이스(502)는, 기판(102) 위에 게이트 유전체 막 및 게이트 전극 막을 퇴적시킴으로써 형성된 트랜지스터를 포함할 수 있다. 게이트 유전체 막 및 게이트 전극 막은, 게이트 유전체(502d) 및 게이트 전극(502e)을 갖는 게이트 구조물(502c)을 형성하도록 후속적으로 패터닝된다. 게이트 구조물(502c)의 양측에서 기판(102) 내에 소스 영역(502a) 및 드레인 영역(502b)을 형성하도록 후속적으로 기판(102)에 주입될 수 있다.
도 8의 단면도(800)에 도시된 바와 같이, 기판(102) 위의 하나 이상의 하부 층간 유전체(ILD)층(504a 내지 504b) 내에 하나 이상의 하부 상호연결층(503)이 형성된다. 일부 실시예에서, 하나 이상의 하부 상호연결층(503)은 전도성 콘택트(506) 및 상호연결 와이어(508)를 포함할 수 있다. 하나 이상의 하부 상호연결층(503)은, 기판(102) 위에 하나 이상의 하부 ILD층(504a 내지 504b) 중 하나를 형성하고, ILD층 내에 비아 홀 및/또는 트렌치를 규정하기 위해 ILD층(예를 들어, 산화물, 로우-k 유전체, 또는 울트라 로우-k 유전체)을 선택적으로 에칭하고, 비아 홀 및/또는 트렌치 내에 전도성 물질(예를 들어, 구리, 알루미늄 등)을 형성하고, 평탄화 공정(예를 들어, 화학적 기계적 평탄화 공정)을 수행함으로써 형성될 수 있다.
도 9의 단면도(900)에 도시된 바와 같이, 하나 이상의 하부 상호연결층(503) 및 하나 이상의 하부 ILD층(504a 내지 504b) 상에 하부 절연층(902)이 형성된다. 일부 실시예에서, 하부 절연층(902)은 실리콘-질화물, 실리콘-탄화물, 또는 유사한 복합 유전체 막을 포함할 수 있다. 일부 실시예에서, 하부 절연층(902)은 대략 200 옹스트롬과 대략 300 옹스트롬 사이의 범위의 두께로 퇴적 기술(예를 들어, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), PE-CVD, 원자층 퇴적(ALD) 등)에 의해 형성될 수 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 하부 절연층(도 9의 902) 위에 제1 마스킹층(1002)이 형성된다. 그 후, 하부 절연층(도 9의 902)은 제1 마스킹층(1002)에 의해 커버되지 않은 영역에서 제1 에천트(1004)(예를 들어, 건식 에천트)에 선택적으로 노출된다. 제1 에천트(1004)는 하부 절연층(512)에 개구(1006)를 형성하며, 이는 하부 절연층(512)을 통해 하나 이상의 하부 상호연결층(503)으로 연장된다.
도 11의 단면도(1100)에 도시된 바와 같이, 하나 이상의 하부 상호연결층(503) 및 하부 절연층(512) 위에 하부 전극 구조물(1102)이 형성된다. 일부 실시예에서, 하부 전극 구조물(1102)은 하나 이상의 하부 전극 막(1104 내지 1106)을 퇴적시킴으로써 형성된다. 예를 들어, 하부 전극 구조물(1102)은 제1 하부 전극 막(1104)을 퇴적시키고 제1 하부 전극 막(1104) 위에 제2 하부 전극 막(1106)을 후속적으로 퇴적시킴으로써 형성될 수 있다. 제1 하부 전극 막(1104)은 개구(1006) 안에서부터 하부 절연층(512) 상부의 위치로 연장된다. 일부 실시예에서, 제1 하부 전극 막(1104)은 탄탈룸 질화물 또는 티타늄 질화물 등을 포함할 수 있다. 후속적으로, 평탄화 공정(예를 들어, 화학적 기계적 평탄화 공정)이 수행될 수 있다. 일부 실시예에서, 평탄화 공정은 제1 하부 전극 막(1104)이 하부 절연층(512)에 걸쳐 대략 100 옹스트롬과 대략 300 옹스트롬 사이의 범위의 두께를 갖게 한다. 제1 하부 전극 막(1104) 위에 제2 하부 전극 막(1106)이 형성된다. 일부 실시예에서, 제2 하부 전극 막(1106)은 탄탈룸 또는 티타늄 등을 포함할 수 있다. 일부 실시예에서, 제2 하부 전극 막(1106)은 대략 100 옹스트롬과 대략 200 옹스트롬 사이의 범위의 두께로 형성될 수 있다.
도 12a 내지 도 12d는 도핑된 데이터 저장 요소(1220)를 형성하는 일부 실시예를 도시하는 단면도를 예시한다. 도 12a 내지 도 12d는 퇴적 공정에 뒤따르는 별개의 도핑 공정에 의해 도핑된 데이터 저장 요소(1220)를 형성한다. 도 12a 내지 도 12d는 2개의 데이터 저장층을 포함하는 도핑된 데이터 저장 요소(1220)의 형성을 예시하지만, 더 많은 수의 데이터 저장층(예를 들어, 10개, 100개, 1000개 등)이, 도핑된 데이터 저장 요소(1220) 내에 형성될 수 있다는 것이 인지될 것이다. 예를 들어, 일부 실시예에서, 복수의 도핑된 데이터 저장층(예를 들어, 제1 도핑 농도를 갖는 제1 도핑된 데이터 저장층 및 제1 도핑 농도보다 더 큰 제2 도핑 농도를 갖는 제2 도핑된 데이터 저장층)을 형성하기 위해 도 12a 내지 도 12b의 동작이 반복되고 나서, 하나 이상의 무도핑 데이터 저장층 및/또는 하나 이상의 도핑된 데이터 저장층(예를 들어, 제2 도핑 농도보다 더 작은 제3 도핑 농도를 가짐)을 형성하기 위해 도 12c 및/또는 도 12d의 동작이 뒤따를 수 있다.
도 12a의 단면도(1200)에 도시된 바와 같이, 하부 전극 구조물(1102) 위에 제1 무도핑 데이터 저장층(1202)이 형성된다. 일부 실시예에서, 제1 무도핑 데이터 저장층(1202)은 가스 화학 전구체의 펄스를 순차적으로 교번하는 제1 ALD 사이클에 의해 형성될 수 있다. 예를 들어, 제1 ALD 사이클 동안, 전구체(예를 들어, 테트라키스(에틸메틸아미도) 하프늄(TEMAHf), 하프늄 이산화물, 하프늄 테트라클로라이드, 지르코늄 테트라클로라이드, 또는 탄탈룸계 전구체 등)가 진공 하의 프로세싱 챔버에 제공된다. 후속적으로, 프로세싱 챔버는 임의의 미반응 전구체 또는 반응 부산물들을 제거하기 위해 불활성 캐리어 가스(예를 들어, 질소, 아르곤 등)로 퍼지(purge)된다. 그 후, 역반응성 전구체(예를 들어, 산소, 물 등)가 프로세싱 챔버 내로 도입되어 제1 무도핑 데이터 저장층(1202)을 형성한다. 프로세싱 챔버는 후속적으로 불활성 캐리어 가스(예를 들어, 질소, 아르곤 등)로 퍼지된다.
도 12b의 단면도(1204)에 도시된 바와 같이, 제1 무도핑 데이터 저장층(예를 들어, 도 12a의 1202)은 제1 무도핑 데이터 저장층을 도펀트(1206)에 노출함으로써 도핑되어 제1 도펀트 농도를 갖는 제1 도핑된 데이터 저장층(1208)을 형성한다. 일부 실시예에서, 제1 무도핑 데이터 저장층(1202)은 플라즈마 처리에 의해 도핑될 수 있다. 예를 들어, 제1 무도핑 데이터 저장층(1202)은 질소 함유 플라즈마(예를 들어, N2 플라즈마)에 노출될 수 있다. 다른 실시예에서, 제1 무도핑 데이터 저장층(1202)은 확산 도핑 공정에 의해 도핑될 수 있다. 예를 들어, 제1 무도핑 데이터 저장층(1202)은 상승된 온도(예를 들어, 100 ℃보다 더 큼)에서 질소 가스에 노출될 수 있다. 또 다른 실시예에서, 제1 무도핑 데이터 저장층(1202)은 주입 공정 등과 같은 대안적인 방법들에 의해 도핑될 수 있다.
일부 실시예에서, 제1 무도핑 데이터 저장층(1202)은 (예를 들어, 제1 무도핑 데이터 저장층(1202)의 형성 및 도핑 사이에 진공을 파괴하지 않고) 인-시츄(in-situ)로 형성 및 도핑될 수 있다. 일부 그러한 실시예에서, 제1 무도핑 데이터 저장층(1202)은 동일한 프로세싱 챔버 내에서 형성 및 도핑될 수 있다. 다른 이러한 실시예에서, 제1 무도핑 데이터 저장층(1202)은 제1 프로세싱 챔버 내에서 형성되고 제2 프로세싱 챔버 내에서 도핑될 수 있다. 다른 실시예에서, 제1 무도핑 데이터 저장층(1202)은 (예를 들어, 제1 무도핑 데이터 저장층(1202)의 형성과 도핑 사이에 진공을 파괴함으로써) 엑스-시츄(ex-situ)로 형성 및 도핑될 수 있다.
도 12c의 단면도(1210)에 도시된 바와 같이, 제1 도핑된 데이터 저장층(1208) 위에 제2 무도핑 데이터 저장층(1212)이 형성된다. 제2 무도핑 데이터 저장층(1212)은 가스 화학 전구체들의 펄스들을 순차적으로 교번하는 제2 ALD 사이클에 의해 형성될 수 있다. 일부 실시예에서, 제2 ALD 사이클은 (도 12a와 관련하여 설명된) 제1 ALD 사이클과 동일한 공정에 의해 수행될 수 있다. 일부 실시예에서, 제2 무도핑 데이터 저장층(1212)은 제1 도핑된 데이터 저장층(1208)과 인-시츄로 형성될 수 있다.
도 12d의 단면도(1214)에 도시된 바와 같이, 일부 실시예에서, 제2 무도핑 데이터 저장층(도 12c의 1212)은 제2 무도핑 데이터 저장층을 도펀트(1216)에 노출함으로써 도핑되어 0이 아닌 도핑 농도를 갖는 제2 데이터 저장층(1218)을 형성하고 도핑된 데이터 저장 요소(1220)를 규정한다. 다양한 실시예에서, 제2 무도핑 데이터 저장층(1212)은 플라즈마 처리, 열 어닐링 공정, 주입 공정 등에 의해 도핑될 수 있다. 일부 실시예에서, 제2 무도핑 데이터 저장층(1212)은 제1 도핑 농도와는 상이한(예를 들어, 그보다 더 크거나 더 작은) 제2 도펀트 농도로 도핑된다. 일부 실시예에서, 제1 및 제2 도핑 농도는 제1 도핑된 데이터 저장층(1208)과 제2 데이터 저장층(1218) 사이의 계면에서 이산적(예를 들어, 불연속적)일 수 있는 반면, 다른 실시예에서, 제1 및 제2 도핑 농도는 계면에 걸쳐 연속적일 수 있다. 일부 실시예에서, 제2 무도핑 데이터 저장층(1212)은 인-시츄로 형성 및 도핑될 수 있다. 일부 실시예에서, 제2 무도핑 데이터 저장층의 도핑으로 인해, 제1 도핑된 데이터 저장층(1208)은 하부 표면을 따르는 것보다, 상부 표면을 따라 더 높은 도펀트 농도를 가질 수 있다.
다른 실시예에서, (예를 들어, 캐핑 막이 도 12c의 제2 무도핑 데이터 저장층(1212) 상에 직접 형성되도록) 제2 무도핑 데이터 저장층(도 12c의 1212)의 도핑은 건너뛸 수 있다. 그러한 실시예에서, 도핑된 데이터 저장 요소(1220)는 도핑된 데이터 저장 요소(1220)의 상부로부터 제1 도핑된 데이터 저장층(1208)의 상단 표면으로 연속적으로 연장되는 실질적으로 0인 도핑 농도를 갖는 도핑 프로파일을 가질 수 있다.
도 13a 내지 도 13d는 도핑된 데이터 저장 요소(1220)를 형성하는 일부 대안적인 실시예를 도시하는 단면도를 예시한다. 도 13a 내지 도 13d는 도펀트를 포함하는 원자층 퇴적(ALD) 공정에 의해 도핑된 데이터 저장 요소(1220)를 형성한다. 도 13a 내지 도 13d 2개의 데이터 저장층의 형성을 예시하지만, 더 많은 수의 데이터 저장층(예를 들어, 10개, 100개, 1000개 등)이 도핑된 데이터 저장 요소(1220) 내에 형성될 수 있다는 것이 인지될 것이다. 또한, 도 13a 내지 도 13d는 ALD 공정을 사용한 도핑된 데이터 저장 요소(1220)의 형성을 설명하지만, 다른 실시예에서, 대안적인 퇴적 공정(예를 들어, CVD, PVD 등)이 도핑된 데이터 저장 요소(1220)를 형성하는데 사용될 수 있다.
도 13a의 단면도(1300)에 도시된 바와 같이, 하부 전극 구조물(1102) 위에 제1 단층(1302)이 형성된다. 일부 실시예에서, 제1 단층(1302)은 진공 하에 프로세싱 챔버 내로 전구체 가스(1301)를 도입함으로써 형성될 수 있다. 일부 실시예에서, 전구체 가스(1301)는 테트라키스(에틸메틸아미도) 하프늄(TEMAHf), 하프늄 이산화물, 하프늄 테트라클로라이드, 지르코늄 테트라클로라이드, 탄탈룸계 전구체 등을 포함할 수 있다. 후속적으로, 프로세싱 챔버는 전구체 가스(1301)의 임의의 부산물들을 제거하기 위해 불활성 캐리어 가스(예를 들어, 질소, 아르곤 등)로 퍼지된다.
도 13b의 단면도(1304)에 도시된 바와 같이, 제1 단층(1302) 위에 제2 단층(1306)이 형성되어 제1 도핑된 데이터 저장층(1208)을 형성한다. 일부 실시예에서, 제2 단층(1306)은 역반응성 전구체 가스(1305)를 함유하는 도펀트를 프로세싱 챔버 내로 도입함으로써 형성될 수 있다. 일부 실시예에서, 역반응성 전구체 가스(1305)를 함유하는 도펀트는 암모늄(NH4), 물에 용해된 암모늄 질화물, 암모늄 수산화물 등을 포함할 수 있다. 역반응성 전구체 가스(1305)를 함유하는 도펀트의 분자는 제1 단층(1302)과 상호작용하여 제1 도펀트 농도를 갖는 제1 도핑된 데이터 저장층(1208)을 형성한다.
도 13c의 단면도(1308)에 도시된 바와 같이, 제1 도핑된 데이터 저장층(1208) 위에 제3 단층(1310)이 형성된다. 제3 단층(1310)은 진공 하에 프로세싱 챔버 내로 전구체 가스(1301)를 도입함으로써 형성될 수 있다. 일부 실시예에서, 전구체 가스(1301)는 테트라키스(에틸메틸아미도) 하프늄(TEMAHf 하프늄 이산화물, 하프늄 테트라클로라이드, 탄탈룸계 전구체 등을 포함할 수 있다. 후속적으로, 프로세싱 챔버는 임의의 미반응 전구체 또는 반응 부산물들을 제거하기 위해 불활성 캐리어 가스(예를 들어, 질소, 아르곤 등)로 퍼지된다.
도 13d의 단면도(1312)에 도시된 바와 같이, 일부 실시예에서, 제3 단층(1310) 위에 제4 단층(1314)이 형성된다. 제4 단층(1314)의 분자는 제3 단층(1310)과 상호작용하여 제2 데이터 저장층(1218)을 형성하고 도핑된 데이터 저장 요소(1220)를 규정한다. 일부 실시예에서, 제4 단층(1314)은 제2 데이터 저장층(1218)은 0이 아닌 도핑 농도를 갖도록, 역반응성 전구체 가스(1313)를 함유하는 도펀트를 프로세싱 챔버 내로 도입함으로써 형성될 수 있다. 일부 그러한 실시예에서, 역반응성 전구체 가스(1305)를 함유하는 도펀트는 암모늄(NH4), 물에 용해된 암모늄 질화물, 암모늄 수산화물 등을 포함할 수 있다. 다른 실시예에서, 제4 단층(1314)은 제2 데이터 저장층(1218)이 실질적으로 0인 도핑 농도를 갖도록, 도펀트가 없는 역반응성 전구체 가스를 프로세싱 챔버 내로 도입함으로써 형성될 수 있다. 일부 그러한 실시예에서, 역반응성 전구체 가스는 산소, 물 등을 포함할 수 있다.
도 14의 단면도(1400)에 도시된 바와 같이, 일부 실시예에서, 도핑된 데이터 저장 요소(1220) 위에 캐핑 막(1402)이 형성될 수 있다. 다양한 실시예에서, 캐핑 막(1402)은 티타늄, 탄탈룸, 티타늄 질화물, 탄탈룸 질화물, 하프늄, 알루미늄 또는 유사한 물질을 포함할 수 있다. 일부 대안적인 실시예에서, 캐핑 막(1402)은 도핑된 데이터 저장 요소(1220)를 형성하기 전에 형성될 수 있어서, 캐핑 막(1402)은 하부 전극 구조물(1102)과 도핑된 데이터 저장 요소(1220) 사이에 있게 한다. 일부 실시예에서, 캐핑 막(1402)은 퇴적 기술(예를 들어, PVD, CVD, PE-CVD, 스퍼터링, ALD 등)에 의해 형성될 수 있다.
후속적으로, 캐핑 막(1402) 위에 상부 전극 구조물(1404)이 형성된다. 일부 실시예에서, 상부 전극 구조물(1404)은 티타늄, 탄탈룸 등과 같은 금속을 포함할 수 있다. 일부 실시예에서, 상부 전극 구조물(1404)은 퇴적 기술(예를 들어, PVD, CVD, PE-CVD, 스퍼터링, ALD 등)에 의해 형성될 수 있다.
도 15a 내지 도 15e에 도시된 바와 같이, 하나 이상의 패터닝 공정이 수행되어 RRAM 디바이스(501)를 규정한다.
도 15a의 단면도(1500)에 도시된 바와 같이, 상부 전극 구조물(1404) 위에 마스킹층(516)이 형성된다. 일부 실시예에서, 마스킹층(516)은 질화물, 탄화물 등을 포함할 수 있다. 일부 실시예에서, 마스킹층(516)은 퇴적 공정(예를 들어, CVD, PVD, PE-CVD, ALD 등) 및 후속 리소그래피 패터닝 공정에 의해 형성될 수 있다.
도 15b의 단면도(1502)에 도시된 바와 같이, 상부 전극 구조물(도 15a의 1404) 및 캐핑 막(도 15a의 1402)은 하나 이상의 에천트(1504)에 노출된다. 하나 이상의 에천트(1504)는 상부 전극 구조물(도 15a의 1404)의 마스킹되지 않은 부분들을 선택적으로 제거함으로써 상부 전극(116)을 규정하고, 캐핑 막(도 15a의 1402)의 마스킹되지 않은 부분들을 선택적으로 제거함으로써 캐핑층(514)을 추가로 규정하도록 구성된다. 일부 실시예에서, 하나 이상의 에천트(1502)는 또한, 도핑된 데이터 저장 요소(도 14의 1220) 및/또는 하부 전극 구조물(도 14의 1102)의 마스킹되지 않은 부분들을 제거할 수 있다. 다양한 실시예에서, 하나 이상의 에천트(1504)는 염소 및/또는 불소 종(예를 들어, CF4, CHF3, C4F8 등)을 포함하는 에칭 화학물질을 갖는 건식 에천트 및/또는 플루오르화 수소산(HF), KOH 등을 포함하는 습식 에천트를 포함할 수 있다.
도 15c의 단면도(1506)에 도시된 바와 같이, 기판(102) 위에 스페이서층(1508)이 형성된다. 일부 실시예에서, 스페이서층(1508)은 데이터 저장 요소(1220) 및 마스킹층(516)의 상부 표면을 커버한다. 일부 이러한 실시예에서, 스페이서층(1508)은 추가로, 캐핑층(514), 상부 전극(116) 및 마스킹층(516)의 측벽을 커버할 수 있다. 일부 실시예에서, 스페이서층(1508)은 산화물, 질화물, 탄화물 등을 포함할 수 있다. 일부 실시예에서, 스페이서층(1508)은 마스킹층(516)과 동일한 물질을 포함할 수 있다. 일부 실시예에서, 스페이서층(1508)은 퇴적 공정(예를 들어, CVD, PVD, PE-CVD 등)에 의해 형성될 수 있다.
도 15d의 단면도(1510)에 도시된 바와 같이, 스페이서층(도 15c의 1508)은 하나 이상의 에천트(1512)에 노출된다. 하나 이상의 에천트(1512)는 수평 표면으로부터 스페이서층(도 15c의 1508)을 제거하여, 측벽 스페이서(518)로서 상부 전극(116)의 양측을 따라 스페이서층(도 15c의 1508)을 남긴다. 다양한 실시예에서, 하나 이상의 에천트(1512)는 건식 에천트 및/또는 습식 에천트를 포함할 수 있다.
도 15e의 단면도(1514)에 도시된 바와 같이, 데이터 저장 구조물(도 15d의 1220) 및/또는 하부 전극 구조물(도 15d의 1102)은 하나 이상의 에천트(1516)에 선택적으로 노출된다. 하나 이상의 에천트는 RRAM 디바이스(501)의 데이터 저장 구조물(110) 및/또는 하부 전극(108)을 규정하도록 구성된다. 일부 실시예에서, 데이터 저장 구조물(도 15d의 1220) 및/또는 하부 전극 구조물(도 15d의 1102)은 측벽 스페이서(518) 및 마스킹층(516)을 포함하는 마스크에 따라 선택적으로 패터닝된다. 다양한 실시예에서, 하나 이상의 에천트(1516)는 건식 에천트 및/또는 습식 에천트를 포함할 수 있다.
도 16의 단면도(1600)에 도시된 바와 같이, RRAM 디바이스(501) 및 하부 절연층(512) 위에 봉지화층(1602)이 형성될 수 있다. 후속적으로, 상부 층간 유전체(ILD)층(1604)이 봉지화층(1602) 위에 형성된다. 봉지화층(1602)은 하부 전극(108), 도핑된 데이터 저장 구조물(110), 및 측벽 스페이서(518)와 접하는 제1 측, 및 상부 ILD층(1604)과 접하는 제2 측을 갖는다. 일부 실시예에서, 봉지화층(1602)은 질화물, 탄화물, 산화물 등을 포함할 수 있다.
도 17의 단면도(1700)에 도시된 바와 같이, 상부 ILD층(504e) 내에 상부 상호연결 구조물(519)이 형성된다. 상부 상호연결 구조물(519)은 상부 ILD층(504d)을 통해 상부 전극(116)에 접하는 위치로 연장된다. 일부 실시예에서, 상부 상호연결 구조물(519)은 상단 전극 비아(520) 및 상부 상호연결 와이어(522)를 포함한다. 일부 실시예에서, 상부 상호연결 구조물(519)은 봉지화층(1602) 및 마스킹층(516)을 통해 상부 전극(116)으로 연장되는 개구를 형성하도록 상부 ILD층(504e)을 에칭함으로써 형성될 수 있다. 그 후, 개구는 금속(예를 들어, 구리 및/또는 알루미늄)으로 충전되어 상단 전극 비아(520) 및 상부 상호연결 와이어(522)를 형성한다.
도 18은 도핑된 데이터 저장 구조물을 갖는 RRAM 디바이스를 포함하는 집적 칩을 형성하는 방법(1800)의 일부 실시예의 흐름도를 예시한다.
방법(1800)은 일련의 동작 또는 이벤트로서 아래에서 예시 및 설명되지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것이 인지될 것이다. 예를 들어, 일부 동작은 상이한 순서로 그리고/또는 본원에서 예시 및/또는 설명된 것 이외의 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 또한, 본원에서의 설명의 하나 이상의 양상 또는 실시예를 구현하기 위해 예시된 모든 동작이 필요한 것은 아니다. 또한, 본원에서 도시된 동작 중 하나 이상은 하나 이상의 별개의 동작 및/또는 페이즈들에서 수행될 수 있다.
동작(1802)에서, 기판 내에 액세스 디바이스가 형성된다. 도 7은 동작(1802)에 대응하는 단면도(700)의 일부 실시예를 예시한다.
동작(1804)에서, 하나 이상의 하부 층간 유전체(ILD)층 내에 하나 이상의 하부 상호연결층(503)이 형성된다. 도 8은 동작(1804)에 대응하는 단면도(800)의 일부 실시예를 예시한다.
동작(1806)에서, 하나 이상의 하부 상호연결층 및 하나 이상의 하부 ILD층 위에 하부 절연 구조물이 형성된다. 도 9 및 도 10은 동작(1806)에 대응하는 단면도(900 내지 1000)의 일부 실시예를 예시한다.
동작(1808)에서, 하나 이상의 하부 상호연결층 및 하부 절연 구조물 위에 하부 전극 구조물이 형성된다. 도 11은 동작(1808)에 대응하는 단면도(1100)의 일부 실시예를 예시한다.
동작(1810)에서, 하부 전극 구조물 위에 도핑된 데이터 저장 요소가 형성된다. 도핑된 데이터 저장 요소는 다중-단계 공정에 의해 형성되어 도펀트의 상이한 농도를 각각 갖는 복수의 데이터 저장층을 포함할 수 있고 그리하여, 도핑된 데이터 저장 요소로 하여금, 하부 전극 구조물로부터의 거리가 변함에 따라 변하는 도펀트 농도를 갖게 한다. 도 12a 내지 도 12d는 동작(1810)에 대응하는 단면도의 일부 실시예를 예시한다. 도 13a 내지 도 13d는 동작(1810)에 대응하는 단면도의 일부 대안적인 실시예를 예시한다.
동작(1812)에서, 일부 실시예에서, 도핑된 데이터 저장 요소 위에 캐핑 막이 형성된다. 도 14는 동작(1812)에 대응하는 단면도(1400)의 일부 실시예를 예시한다.
동작(1814)에서, 캐핑 막 위에 상부 전극 구조물이 형성된다. 도 14는 동작(1814)에 대응하는 단면도(1400)의 일부 실시예를 예시한다.
동작(1816)에서, RRAM 디바이스를 규정하기 위해 하나 이상의 패터닝 공정이 수행된다. 도 15는 동작(1816)에 대응하는 단면도(1500)의 일부 실시예를 예시한다.
동작(1818)에서, RRAM 디바이스 위에 상부 ILD층이 형성된다. 도 16은 동작(1818)에 대응하는 단면도(1600)의 일부 실시예를 예시한다.
동작(1820)에서, RRAM 디바이스 상에 상부 상호연결 구조물이 형성된다. 도 17은 동작(1820)에 대응하는 단면도(1700)의 일부 실시예를 예시한다.
도 19는 개시된 RRAM 디바이스의 도핑된 데이터 저장 구조물을 형성하도록 구성된 프로세싱 툴(1900)의 일부 실시예를 도시하는 블록도를 예시한다.
프로세싱 툴(1900)은 제1 프로세싱 챔버(1906), 제2 프로세싱 챔버(1914) 및 로드 포트(1920)에 커플링된 이송 챔버(1902)를 포함한다. 일부 실시예에서, 이송 챔버(1902)는 제1 도어(1912a)를 통해 제1 프로세싱 챔버(1906)에, 제2 도어(1912b)를 통해 제2 프로세싱 챔버(1914)에, 및 제3 도어(1912c)를 통해 로드 포트(1920)에 커플링될 수 있다. 이송 챔버(1902)는 웨이퍼 이송 로봇(1904)을 포함한다. 일부 실시예에서, 웨이퍼 이송 로봇(1904)은 웨이퍼를 홀딩하도록 구성된 웨이퍼 블레이드(1904b)에 커플링된 로봇 암(1904a)을 포함할 수 있다.
제1 프로세싱 챔버(1906) 내에 제1 웨이퍼 척(1908)이 배열된다. 일부 실시예에서, 제1 웨이퍼 척(1908)은 진공 척을 포함할 수 있다. ALD 가스 소스(1910)는 제1 프로세싱 챔버(1906)에 커플링된다. ALD 가스 소스(1910)는 전구체 가스 및 역반응성 전구체를 제1 프로세싱 챔버(1906)에 제공하도록 구성된다. 일부 실시예에서, ALD 가스 소스(1910)는 제1 밸브(1910b)를 통해 제1 프로세싱 챔버(1906)에 선택적으로 커플링된 제1 가스 소스(1910a) 및 제2 밸브(1910d)를 통해 제1 프로세싱 챔버(1906)에 선택적으로 커플링된 제2 가스 소스(1910c)를 포함할 수 있다. 일부 실시예에서, 제1 가스 소스(1910a)는 제1 온도 제어 욕조를 포함할 수 있고 제2 가스 소스(1910c)는 제2 온도 조절 욕조를 포함할 수 있다. 일부 실시예에서, ALD 가스 소스(1910)는 ALD 공정 퇴적의 속도를 향상시키도록 구성된 플라즈마 소스(도시되지 않음)를 더 포함할 수 있다.
제2 프로세싱 챔버(1914) 내에 제2 웨이퍼 척(1916)이 배열된다. 도펀트 소스(1918)는 제2 프로세싱 챔버(1914)에 커플링되고 제2 웨이퍼 척(1916) 상의 기판에 도펀트를 제공하도록 구성된다. 일부 실시예에서, 도펀트 소스(1918)는 이온 주입 툴, 기상 증착 툴, 플라즈마 생성기 등을 포함할 수 있다.
로드 포트(1920)는 하나 이상의 기판들을 홀딩하는 캐리어(1922)를 수용하도록 구성된다. 다양한 실시예에서, 캐리어(1922)는 FOUP(a front opening unified pod), 웨이퍼 카세트 등을 포함할 수 있다. 일부 실시예에서, 하나 이상의 기판은 반도체 웨이퍼들(예를 들어, 200 mm 웨이퍼들, 300 mm 웨이퍼들, 450 mm 웨이퍼들 등)을 포함할 수 있다.
이송 챔버(1902), 제1 프로세싱 챔버(1906) 및/또는 제2 프로세싱 챔버(1914)에 하나 이상의 진공 펌프(1924)가 커플링된다. 일부 실시예에서, 하나 이상의 진공 펌프(1924)는 이송 챔버(1902), 제1 프로세싱 챔버(1906) 및/또는 제2 프로세싱 챔버(1914) 내에서 진공을 유지하도록 구성된다.
동작 동안, 웨이퍼 이송 로봇(1904)은 (라인(1926)을 따라) 캐리어(1922)로부터 제1 프로세싱 챔버(1906)로 기판을 제공하도록 구성되며, 여기서 제1 무도핑 데이터 저장층(예를 들어, 도 12a의 제1 무도핑 데이터 저장층(1202))이 기판 위에 형성된다. 웨이퍼 이송 로봇(1904)은 후속적으로, (라인(1928)을 따라) 제1 프로세싱 챔버(1906)로부터 제2 프로세싱 챔버(1914)로 기판을 이송하도록 구성되며, 여기서, 제1 무도핑 데이터 저장층이 도핑되어 제1 도핑된 데이터 저장층 (예를 들어, 도 12b의 제1 도핑된 데이터 저장층(1208))을 형성한다. 웨이퍼 이송 로봇(1904)은 후속적으로, 도핑된 데이터 저장 요소 (예를 들어, 도 12d의 도핑된 데이터 저장 요소(1220))를 규정하는 추가적인 도핑된 데이터 저장층(예를 들어, 도 12d의 제2 데이터 저장층(1218))을 형성하기 위해 제1 프로세싱 챔버(1906)와 제2 프로세싱 챔버(1914) 사이에서 기판을 이송할 수 있다. 도핑된 데이터 저장 요소의 형성이 완료되면, 웨이퍼 이송 로봇(1904)은 (라인(1930)을 따라) 이송 챔버(1902) 내의 캐리어(1922)로 기판을 이송한다.
도 20은 개시된 RRAM 디바이스의 도핑된 데이터 저장 구조물을 형성하도록 구성된 프로세싱 툴(2000)의 일부 대안적인 실시예를 도시하는 블록도를 예시한다.
프로세싱 툴(2000)은 제1 프로세싱 챔버(1906) 및 로드 포트(1920)에 커플링된 이송 챔버(1902)를 포함한다. 일부 실시예에서, 이송 챔버(1902)는 제1 도어(1912a)를 통해 제1 프로세싱 챔버(1906)에, 그리고 제2 도어(1912b)를 통해 로드 포트(1920)에 커플링될 수 있다. 이송 챔버(1902)는 웨이퍼 이송 로봇(1904)을 포함한다.
제1 프로세싱 챔버(1906) 내에 제1 웨이퍼 척(1908)이 배열된다. 제1 프로세싱 챔버(1906)에 ALD 가스 소스(1910)가 커플링된다. ALD 가스 소스(1910)는 전구체 가스 및 역반응성 전구체를 제1 프로세싱 챔버(1906)에 제공하도록 구성된다. 일부 실시예에서, ALD 가스 소스(1910)는 제1 밸브(1910b)를 통해 제1 프로세싱 챔버(1906)에 선택적으로 커플링된 제1 가스 소스(1910a) 및 제2 밸브(1910d)를 통해 제1 프로세싱 챔버(1906)에 선택적으로 커플링된 제2 가스 소스(1910c)를 포함할 수 있다.
일부 실시예에서, 제2 가스 소스(1910c)는 기판 위에 도핑된 데이터 저장층을 형성하기 위해 도핑 가스(예를 들어, 질소, 불소, 탄소, 인 등을 포함하는 가스)를 제1 프로세싱 챔버에 제공하도록 구성될 수 있다. 그러한 실시예에서, 동작 동안, 웨이퍼 이송 로봇(1904)은 (라인(2002)을 따라) 캐리어(1922)로부터 제1 프로세싱 챔버(1906)로 기판을 제공하도록 구성되며, 여기서 제1 도핑된 데이터 저장층(예를 들어, 도 13b의 제1 도핑된 데이터 저장층(1208)) 및 추가적인 데이터 저장층(예를 들어, 도 13d의 제2 데이터 저장층(1218))이 도핑된 데이터 저장 요소(예를 들어, 도 13d의 도핑된 데이터 저장 요소(1220))를 규정하도록 기판 위에 형성된다. 도핑된 데이터 저장 요소의 형성이 완료되면 웨이퍼 이송 로봇(1904)은 (라인(2004)을 따라) 이송 챔버(1902) 내의 캐리어(1922)로 기판을 이송한다.
일부 대안적인 실시예에서, 제1 프로세싱 챔버(1906)에 도펀트 소스(1918)가 커플링되고 제1 웨이퍼 척(1908) 상의 기판에 도펀트를 제공하도록 구성된다. 그러한 실시예에서, 동작 동안, 웨이퍼 이송 로봇(1904)은 (라인(2002)을 따라) 캐리어(1922)로부터 제1 프로세싱 챔버(1906)로 기판을 제공하도록 구성되며, 여기서 제1 무도핑 데이터 저장층(예를 들어, 도 12a의 제1 무도핑 데이터 저장층(1202))이 기판 위에 형성된다. 도펀트 소스(1918)는 후속적으로, 제1 도핑된 데이터 저장층(예를 들어, 도 12b의 제1 도핑된 데이터 저장층(1208))을 형성하도록 제1 무도핑 데이터 저장층을 도핑하게 구성된다. 도핑된 데이터 저장 요소(예를 들어, 도 12d의 도핑된 데이터 저장 요소(1220))를 규정하기 위해 하나 이상의 추가적인 데이터 저장층(예를 들어, 도 12d의 제2 데이터 저장층(1218))이 후속적으로 제1 프로세싱 챔버(1906) 내에 형성된다.
따라서, 본 개시내용은 양호한 내구성(즉, 신뢰성)을 갖는 RRAM 디바이스를 제공하도록 구성된 도핑된 데이터 저장 구조물을 갖는 저항성 랜덤 액세스 메모리(RRAM) 디바이스 및 연관된 형성 방법에 관한 것이다.
일부 실시예에서, 본 개시내용은 저항성 랜덤 액세스 메모리(RRAM) 디바이스를 형성하는 방법에 관한 것이다. 이 방법은, 기판 위에 제1 전극 구조물을 형성하는 단계; 제1 전극 구조물 위에 제1 데이터 저장층을 형성하고 제1 데이터 저장층 위에 제2 데이터 저장층을 형성함으로써 제1 전극 구조물 위에 도핑된 데이터 저장 요소를 형성하는 단계; 및 도핑된 데이터 저장 요소 위에 제2 전극 구조물을 형성하는 단계를 포함하고, 제1 데이터 저장층은 도펀트의 제1 도핑 농도를 갖도록 형성되고, 제2 데이터 저장층은 제1 도핑 농도보다 더 작은 도펀트의 제2 도핑 농도를 갖도록 형성된다. 일부 실시예에서, 제1 데이터 저장층 및 제2 데이터 저장층은 원자층 퇴적 공정들에 의해 형성된다. 일부 실시예에서, 제1 데이터 저장층을 형성하는 단계는, 제1 전극 구조물 위에 제1 무도핑 데이터 저장층을 형성하는 단계; 및 제1 도핑 농도를 갖는 제1 데이터 저장층을 형성하도록 제1 무도핑 데이터 저장층을 도펀트로 도핑하는 단계를 포함한다. 일부 실시예에서, 도핑된 데이터 저장 요소를 형성하는 단계는, 제1 데이터 저장층 위에 제2 무도핑 데이터 저장층을 형성하는 단계; 제2 도핑 농도를 갖는 제2 데이터 저장층을 형성하도록 제2 무도핑 데이터 저장층을 도핑하는 단계; 및 제2 데이터 저장층 위에 제3 데이터 저장층을 형성하는 단계를 더 포함하고, 제3 데이터 저장층은 제2 도핑 농도보다 더 작은 제3 도핑 농도를 갖는다. 일부 실시예에서, 제2 데이터 저장층은 0이 아닌 도핑 농도를 갖는다. 일부 실시예에서, 제2 데이터 저장층은 제1 데이터 저장층과 인-시츄로 형성된다. 일부 실시예에서, 제2 데이터 저장층은 실질적으로 0인 도핑 농도를 갖도록 형성된다. 일부 실시예에서, 도펀트는 질소, 불소, 탄소 또는 인을 포함한다. 일부 실시예에서, 도핑된 데이터 저장 요소는 두께를 갖도록 형성되고; 그리고 도핑된 데이터 저장 요소는 두께의 대략 5% 내지 대략 40% 범위의 거리만큼 제1 전극 구조물로부터 분리된 피크 도펀트 농도를 갖는다. 일부 실시예에서, 도핑된 데이터 저장 요소는 대략 1% 내지 대략 20%인 피크 도펀트 농도를 갖는다.
다른 실시예에서, 본 개시내용은 저항성 랜덤 액세스 메모리(RRAM) 디바이스를 형성하는 방법에 관한 것이다. 이 방법은, 기판 위에 배치된 전도성 상호연결층 위에 하부 전극 구조물을 형성하는 단계; 하부 전극 구조물 위에 복수의 데이터 저장층을 갖는 도핑된 데이터 저장 요소를 형성하는 단계 ― 복수의 데이터 저장층은 도펀트의 상이한 농도를 갖도록 형성됨 ― ; 및 도핑된 데이터 저장 요소 위에 상부 전극 구조물을 형성하는 단계를 포함한다. 일부 실시예에서, 도펀트는 대략 500kJ/mol보다 더 큰 결합 에너지에서 산소와의 결합(bond)을 형성하도록 구성된다. 일부 실시예에서, 도핑된 데이터 저장 요소는 두께를 갖고; 그리고 도펀트는 두께의 대략 5% 내지 대략 40% 범위의 거리만큼 하부 전극 구조물로부터 분리된 피크 도펀트 농도를 갖는다. 일부 실시예에서, 도핑된 데이터 저장 요소는 도핑된 데이터 저장 요소의 하단 표면으로부터 도핑된 데이터 저장 요소의 상단 표면으로 연속적으로 연장되는 0이 아닌 도핑 농도를 갖는 도핑 프로파일을 갖는다. 일부 실시예에서, 도핑된 데이터 저장 요소는 도핑된 데이터 저장 요소의 상단 표면으로부터, 도핑된 데이터 저장 요소의 하단 표면으로부터 0이 아닌 거리만큼 분리된 위치로 연속적으로 연장되는 실질적으로 0인 도핑 농도를 갖는 도핑 프로파일을 갖는다. 일부 실시예에서, 도핑된 데이터 저장 요소는 도핑된 데이터 저장 요소의 두께를 따라 비대칭인 도핑 프로파일을 갖는다.
또 다른 실시예에서, 본 개시내용은 저항성 랜덤 액세스 메모리(RRAM) 디바이스에 관한 것이다. RRAM 디바이스는, 전도성 하부 상호연결층 위의 제1 전극; 제1 전극 위의 제2 전극; 및 제1 전극과 제2 전극 사이에 배치되고 가변 저항을 갖는 도핑된 데이터 저장 구조물을 포함하고, 도핑된 데이터 저장 구조물은 도핑된 데이터 저장 구조물의 높이를 따라 비균일 도핑 프로파일을 갖는 도핑 농도를 갖는 도펀트를 갖는다. 일부 실시예에서, 도펀트는 질소, 불소, 탄소 또는 인을 포함한다. 일부 실시예에서, 도펀트는 도핑된 데이터 저장 구조물의 높이의 대략 5% 내지 대략 40% 범위의 거리만큼 제1 전극으로부터 분리된 피크 도펀트 농도를 갖는다. 일부 실시예에서, 도핑된 데이터 저장 구조물은 대략 1% 내지 대략 10%인 피크 도펀트 농도를 갖는다.
위에서는 당업자들이 본 개시내용의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예의 피처들을 약술하였다. 당업자는 이들이 본 명세서에서 도입된 실시예의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 공정 및 구조체를 설계 또는 변형하기 위한 토대로서 본 개시내용을 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조물이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시내용의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 깨달을 것이다.
<부기>
1. 저항성 랜덤 액세스 메모리(RRAM, resistive random access memory) 디바이스를 형성하는 방법에 있어서,
기판 위에 제1 전극 구조물을 형성하는 단계;
상기 제1 전극 구조물 위에 도핑된 데이터 저장 요소를 형성하는 단계 ― 상기 도핑된 데이터 저장 요소를 형성하는 단계는,
상기 제1 전극 구조물 위에 제1 데이터 저장층을 형성하는 단계로서, 상기 제1 데이터 저장층은 도펀트의 제1 도핑 농도를 갖도록 형성되는, 상기 제1 데이터 저장층을 형성하는 단계; 및
상기 제1 데이터 저장층 위에 제2 데이터 저장층을 형성하는 단계로서, 상기 제2 데이터 저장층은, 상기 제1 도핑 농도보다 더 작은 상기 도펀트의 제2 도핑 농도를 갖도록 형성되는, 상기 제2 데이터 저장층을 형성하는 단계
를 포함함 ― ; 및
상기 도핑된 데이터 저장 요소 위에 제2 전극 구조물을 형성하는 단계
를 포함하는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
2. 제1항에 있어서, 상기 제1 데이터 저장층 및 상기 제2 데이터 저장층은 원자층 퇴적 공정에 의해 형성되는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
3. 제1항에 있어서, 상기 제1 데이터 저장층을 형성하는 단계는,
상기 제1 전극 구조물 위에 제1 무도핑 데이터 저장층을 형성하는 단계; 및
상기 제1 도핑 농도를 갖는 상기 제1 데이터 저장층을 형성하기 위해 상기 제1 무도핑 데이터 저장층을 상기 도펀트로 도핑하는 단계를 포함하는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
4. 제3항에 있어서, 상기 도핑된 데이터 저장 요소를 형성하는 단계는,
상기 제1 데이터 저장층 위에 제2 무도핑 데이터 저장층을 형성하는 단계;
상기 제2 도핑 농도를 갖도록 상기 제2 데이터 저장층을 형성하기 위해 상기 제2 무도핑 데이터 저장층을 도핑하는 단계; 및
상기 제2 데이터 저장층 위에 제3 데이터 저장층을 형성하는 단계를 더 포함하며, 상기 제3 데이터 저장층은, 상기 제2 도핑 농도보다 더 작은 제3 도핑 농도를 갖는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
5. 제1항에 있어서, 상기 제2 데이터 저장층은, 0이 아닌 도핑 농도를 갖는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
6. 제1항에 있어서, 상기 제2 데이터 저장층은 상기 제1 데이터 저장층과 인-시츄(in-situ) 형성되는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
7. 제1항에 있어서, 상기 제2 데이터 저장층은, 실질적으로 0인 도핑 농도를 갖도록 형성되는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
8. 제1항에 있어서, 상기 도펀트는 질소, 불소, 탄소, 또는 인을 포함하는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
9. 제1항에 있어서,
상기 도핑된 데이터 저장 요소는 일정한 두께로 형성되고;
상기 도핑된 데이터 저장 요소는, 상기 두께의 대략 5%와 대략 40% 사이의 범위의 거리만큼 상기 제1 전극 구조물로부터 분리된 피크 도펀트 농도를 갖는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
10. 제1항에 있어서, 상기 도핑된 데이터 저장 요소는, 대략 1%와 대략 20% 사이인 피크 도펀트 농도를 포함하는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
11. 저항성 랜덤 액세스 메모리(RRAM) 디바이스를 형성하는 방법에 있어서,
기판 위에 배치된 전도성 상호연결층 위에 하부 전극 구조물을 형성하는 단계;
상기 하부 전극 구조물 위에 복수의 데이터 저장층을 포함하는 도핑된 데이터 저장 요소를 형성하는 단계 ― 상기 복수의 데이터 저장층은 도펀트의 상이한 농도들을 갖도록 형성됨 ― ; 및
상기 도핑된 데이터 저장 요소 위에 상부 전극 구조물을 형성하는 단계
를 포함하는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
12. 제11항에 있어서, 상기 도펀트는, 대략 500kJ/mol보다 더 큰 결합 에너지에서 산소와의 결합(bond)을 형성하도록 구성되는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
13. 제11항에 있어서,
상기 도핑된 데이터 저장 요소는 두께를 가지며;
상기 도펀트는, 상기 두께의 대략 5%와 대략 40% 사이의 범위의 거리만큼 상기 하부 전극 구조물로부터 분리된 피크 도펀트 농도를 갖는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
14. 제11항에 있어서, 상기 도핑된 데이터 저장 요소는, 상기 도핑된 데이터 저장 요소의 하단 표면으로부터 상기 도핑된 데이터 저장 요소의 상단 표면으로 연속적으로 연장되는 0이 아닌 도핑 농도를 갖는 도핑 프로파일을 갖는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
15. 제11항에 있어서, 상기 도핑된 데이터 저장 요소는, 상기 도핑된 데이터 저장 요소의 상단 표면으로부터, 상기 도핑된 데이터 저장 요소의 하단 표면으로부터 0이 아닌 거리만큼 분리된 위치로 연속적으로 연장되는 실질적으로 0인 도핑 농도를 갖는 도핑 프로파일을 갖는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
16. 제11항에 있어서, 상기 도핑된 데이터 저장 요소는, 상기 도핑된 데이터 저장 요소의 두께를 따라 비대칭인 도핑 프로파일을 갖는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
17. 저항성 랜덤 액세스 메모리(RRAM) 디바이스에 있어서,
전도성 하부 상호연결층 위의 제1 전극;
상기 제1 전극 위의 제2 전극; 및
상기 제1 전극과 상기 제2 전극 사이에 배치되고 가변 저항을 갖는 도핑된 데이터 저장 구조물 ― 상기 도핑된 데이터 저장 구조물은, 상기 도핑된 데이터 저장 구조물의 높이를 따라 비균일 도핑 프로파일을 갖는 도핑 농도를 갖는 도펀트를 포함함 ―
을 포함하는, 저항성 랜덤 액세스 메모리 디바이스.
18. 제17항에 있어서, 상기 도펀트는 질소, 불소, 탄소, 또는 인을 포함하는, 저항성 랜덤 액세스 메모리 디바이스.
19. 제17항에 있어서, 상기 도펀트는, 상기 도핑된 데이터 저장 구조물의 높이의 대략 5%와 대략 40% 사이의 범위의 거리만큼 상기 제1 전극으로부터 분리된 피크 도펀트 농도를 갖는, 저항성 랜덤 액세스 메모리 디바이스.
20. 제17항에 있어서, 상기 도핑된 데이터 저장 구조물은, 대략 1%와 대략 10% 사이인 피크 도펀트 농도를 포함하는, 저항성 랜덤 액세스 메모리 디바이스.
Claims (10)
- 저항성 랜덤 액세스 메모리(RRAM, resistive random access memory) 디바이스를 형성하는 방법에 있어서,
기판 위에 제1 전극 구조물을 형성하는 단계;
상기 제1 전극 구조물 위에 도핑된 데이터 저장 요소를 형성하는 단계 - 상기 도핑된 데이터 저장 요소를 형성하는 단계는,
상기 제1 전극 구조물 위에 제1 데이터 저장층을 형성하는 단계로서, 상기 제1 데이터 저장층은 도펀트의 제1 도핑 농도를 갖도록 형성되고, 상기 제1 도핑 농도는 상기 제1 데이터 저장층의 하단 표면으로부터 상기 제1 데이터 저장층의 상단 표면을 향해 연속적으로 증가했다가 감소하는, 상기 제1 데이터 저장층을 형성하는 단계; 및
상기 제1 데이터 저장층 위에 제2 데이터 저장층을 형성하는 단계로서, 상기 제2 데이터 저장층은, 상기 제1 도핑 농도보다 더 작은 상기 도펀트의 제2 도핑 농도를 갖도록 형성되는, 상기 제2 데이터 저장층을 형성하는 단계
를 포함함 - ; 및
상기 도핑된 데이터 저장 요소 위에 제2 전극 구조물을 형성하는 단계
를 포함하는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법. - 제1항에 있어서, 상기 제1 데이터 저장층을 형성하는 단계는,
상기 제1 전극 구조물 위에 제1 무도핑 데이터 저장층을 형성하는 단계; 및
상기 제1 도핑 농도를 갖는 상기 제1 데이터 저장층을 형성하기 위해 상기 제1 무도핑 데이터 저장층을 상기 도펀트로 도핑하는 단계를 포함하는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법. - 저항성 랜덤 액세스 메모리(RRAM) 디바이스를 형성하는 방법에 있어서,
기판 위에 배치된 전도성 상호연결층 위에 하부 전극 구조물을 형성하는 단계;
상기 하부 전극 구조물 위에 복수의 데이터 저장층을 포함하는 도핑된 데이터 저장 요소를 형성하는 단계 - 상기 복수의 데이터 저장층은 도펀트의 상이한 농도들을 갖도록 형성되고, 상기 도핑된 데이터 저장 요소는 도핑 영역의 상단 및 하단 표면으로부터 0이 아닌 거리에서 상승 및 하강 농도 사이에서 변하는 전환점을 포함하는 도핑 농도를 가지는 도펀트를 갖는 상기 도핑 영역을 가짐 - ; 및
상기 도핑된 데이터 저장 요소 위에 상부 전극 구조물을 형성하는 단계
를 포함하는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법. - 제3항에 있어서,
상기 도핑된 데이터 저장 요소는 두께를 가지며;
상기 도펀트는, 상기 두께의 5%와 40% 사이의 범위의 거리만큼 상기 하부 전극 구조물로부터 분리된 피크 도펀트 농도를 갖는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법. - 제3항에 있어서, 상기 도핑된 데이터 저장 요소는, 상기 도핑된 데이터 저장 요소의 하단 표면으로부터 상기 도핑된 데이터 저장 요소의 상단 표면으로 연속적으로 연장되는 0이 아닌 도핑 농도를 갖는 도핑 프로파일을 갖는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
- 제3항에 있어서, 상기 도핑된 데이터 저장 요소는, 상기 도핑된 데이터 저장 요소의 상단 표면으로부터, 상기 도핑된 데이터 저장 요소의 하단 표면으로부터 추가적인 0이 아닌 거리만큼 분리된 위치로 연속적으로 연장되는 0인 도핑 농도를 갖는 도핑 프로파일을 갖는, 저항성 랜덤 액세스 메모리 디바이스를 형성하는 방법.
- 저항성 랜덤 액세스 메모리(RRAM) 디바이스에 있어서,
전도성 하부 상호연결층 위의 제1 전극;
상기 제1 전극 위의 제2 전극;
상기 제1 전극과 상기 제2 전극 사이에 배치되고 가변 저항을 갖는 도핑된 데이터 저장 구조물 - 상기 도핑된 데이터 저장 구조물은,
제1 데이터 저장층으로서, 상기 제1 데이터 저장층의 높이를 따라 비균일 도핑 프로파일을 갖는 제1 도핑 농도를 갖는 도펀트를 포함하는, 상기 제1 데이터 저장층; 및
제2 데이터 저장층으로서, 상기 제1 데이터 저장층 상에 배치되고 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖는 도펀트를 가지는, 상기 제2 데이터 저장층
을 포함함 - ; 및
측벽 스페이서로서, 상기 제2 데이터 저장층의 측벽을 따라 연장되고 상기 제1 데이터 저장층의 상부 표면 상에 놓이는 최하단 표면을 가지는, 상기 측벽 스페이서
를 포함하는, 저항성 랜덤 액세스 메모리 디바이스. - 제7항에 있어서, 상기 도펀트는 질소, 불소, 탄소, 또는 인을 포함하는, 저항성 랜덤 액세스 메모리 디바이스.
- 제7항에 있어서, 상기 도펀트는, 상기 도핑된 데이터 저장 구조물의 높이의 5%와 40% 사이의 범위의 거리만큼 상기 제1 전극으로부터 분리된 피크 도펀트 농도를 갖는, 저항성 랜덤 액세스 메모리 디바이스.
- 제7항에 있어서, 상기 도핑된 데이터 저장 구조물은, 1%와 10% 사이인 피크 도펀트 농도를 포함하는, 저항성 랜덤 액세스 메모리 디바이스.
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