KR20190071353A - 반도체 소자 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 기판, n- 형층, n+ 형 영역, p형 영역, p+ 형 영역, 게이트 절연막, 게이트 전극, 소스 전극 및 드레인 전극을 포함하고, 평면상 상기 n- 형층의 좌측 및 우측에 각각 상기 n+ 형 영역이 위치하고, 상기 p+ 형 영역은 평면상 상기 n+ 형 영역의 외측면에 위치하고, 상기 p형 영역은 평면상 상기 n+ 형 영역의 내측면에 위치하고, 상기 n+ 형 영역 및 상기 p+ 형 영역은 평면상 줄무늬 형태를 가지고, 상기 p형 영역은 평면상 상기 n+ 형 영역의 길이 방향을 따라 소정의 간격만큼 이격된다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다.
전력 반도체 소자는 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화 전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력 반도체 소자의 양단에 인가되는 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복 전압 특성이 기본적으로 요구된다.
전력 시스템에서 요구하는 정격 전압에 따라 전력 반도체 소자를 제조하기 위한 원자재의 에피층(Epitaxy layer) 영역 또는 드리프트(Drift) 영역의 농도와 두께가 결정된다. 프와송 방정식(Poisson equation)에 의하면 높은 항복전압이 요구될수록 낮은 농도 및 두꺼운 두께의 드리프트 영역이 필요하지만 이는 온 저항을 증가시키고 순방향 전류 밀도를 감소시키는 원인으로 작용한다. 이에, 전력 반도체 소자의 설계 시, 상기와 같은 트레이드 오프(Trade off) 관계를 최대한 극복할 수 있도록 한다.
탄화 규소(SiC, 실리콘 카바이드)가 적용된 반전층 채널을 포함하는 MOSFET 소자의 경우, 산화 규소막과 탄소 규소 계면의 상태가 좋지 않아 산화 규소막에 인접하게 생성되는 채널을 통과하는 전자/전류의 흐름에 영향을 끼쳐 전자의 이동도가 매우 낮아질 수 있다.
본 발명이 해결하고자 하는 과제는 반도체 소자가 반전층 채널과 축적층 채널을 포함하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 기판, n- 형층, n+ 형 영역, p형 영역, p+ 형 영역, 게이트 절연막, 게이트 전극, 소스 전극 및 드레인 전극을 포함하고, 평면상 상기 n- 형층의 좌측 및 우측에 각각 상기 n+ 형 영역이 위치하고, 상기 p+ 형 영역은 평면상 상기 n+형 영역의 외측면에 위치하고, 상기 p형 영역은 평면상 상기 n+ 형 영역의 내측면에 위치하고, 상기 n+ 형 영역 및 상기 p+ 형 영역은 평면상 줄무늬 형태를 가지고, 상기 p형 영역은 평면상 상기 n+ 형 영역의 길이 방향을 따라 소정의 간격만큼 이격된다.
평면상 상기 n+ 형 영역의 길이 방향을 따라 소정의 간격만큼 이격되는 상기 p형 영역 사이에 상기 n- 형층이 위치할 수 있다.
상기 n- 형층은 상기 기판의 제1면에 위치하고, 상기 n+ 형 영역, 상기 p형 영역 및 상기 p+ 형 영역은 상기 n- 형층 내의 상부에 위치하고, 상기 게이트 절연막은 상기 n- 형층, 상기 p형 영역 및 상기 n+ 형 영역 위에 위치하고, 상기 게이트 전극은 상기 게이트 절연막 위에 위치하고, 상기 소스 전극은 상기 게이트 전극과 절연되고, 상기 p+ 형 영역 및 상기 n+ 형 영역 위에 위치하고, 상기 드레인 전극은 상기 기판의 제2면에 위치할 수 있다.
평면상 상기 게이트 절연막과 중첩하고, 상기 n+ 형 영역의 내측면에 위치하는 상기 p형 영역 및 상기 n- 형층에 채널이 형성될 수 있다.
상기 채널은 제1 채널 및 제2 채널을 포함할 수 있다.
상기 제1 채널은 평면상 상기 게이트 절연막과 중첩하고, 상기 n+ 형 영역의 내측면에 위치하는 상기 p형 영역에 형성될 수 있다.
상기 제2 채널은 평면상 상기 게이트 절연막과 중첩하고, 상기 n+ 형 영역의 내측면에 위치하는 상기 n- 형층에 형성될 수 있다.
상기 p형 영역은 평면상 상기 게이트 절연막의 중심선을 기준으로 지그 재그 형태로 배치될 수 있다.
상기 p형 영역은 평면상 상기 게이트 절연막의 중심선을 기준으로 대칭 형태로 배치될 수 있다.
상기 n+ 형 영역 및 상기 p+ 형 영역은 상기 p형 영역 내의 상부에 위치할 수 있다.
상기 n+ 형 영역 및 상기 p+ 형 영역은 서로 인접하게 위치하고, 서로 접촉할 수 있다.
이와 같이 본 발명의 실시예에 따르면, 반도체 소자가 반전층 채널 및 축적층 채널을 포함함에 따라, 전자 및 전류의 이동도가 향상될 수 있다. 따라서, 반도체 소자의 온 저항이 감소될 수 있다.
또한, 이온 주입으로 축적층 채널의 폭을 제어할 수 있으므로, 공정 난이도가 감소할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃의 일 예를 간략하게 도시한 도면이다.
도 2는 도 1의 절단선 II-II선을 따라 자른 단면의 일 예를 간략하게 도시한 도면이다.
도 3은 도 1의 절단선 III-III선을 따라 자른 단면의 일 예를 간략하게 도시한 도면이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 레이아웃을 간략하게 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃의 일 예를 간략하게 도시한 도면이다. 도 2는 도 1의 절단선 II-II선을 따라 자른 단면의 일 예를 간략하게 도시한 도면이다. 도 3은 도 1의 절단선 III-III선을 따라 자른 단면의 일 예를 간략하게 도시한 도면이다.
도 1 내지 도 3을 참고하면, 본 실시예에 따른 반도체 소자는 기판(100), n- 형층(200), p형 영역(300), n+ 형 영역(400), p+ 형 영역(500), 게이트 절연막(600), 절연막(650), 게이트 전극(700), 소스 전극(800) 및 드레인 전극(900)을 포함한다.
도 1은 절연막(650), 게이트 전극(700), 소스 전극(800)이 생략된 반도체 소자의 레이아웃의 일 예를 간략하게 도시한 도면이다.
먼저, 본 실시예에 따른 반도체 소자의 구체적인 적층 구조에 대해 설명한다.
기판(100)은 n+ 형 탄화 규소 기판일 수 있다.
n- 형층(200)은 기판(100)의 제1면에 위치한다. p형 영역(300), n+ 형 영역(400) 및 p+ 형 영역(500)은 n- 형층(200) 내의 상부에 위치한다. n+ 형 영역(400) 및 p+ 형 영역(500)은 p형 영역(300) 내의 상부에 위치한다. n+ 형 영역(400) 및 p+ 형 영역(500)은 서로 인접하게 위치하고, 서로 접촉한다.
n- 형층(200)은 기판(100)의 제1면에 에피택셜 성장으로 형성할 수 있다. p형 영역(300)은 n- 형층(200)의 상부면에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p형 이온을 주입하여 형성할 수 있다. n+ 형 영역(400)은 p형 영역(300)의 상부면에 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등과 같은 n형 이온을 주입하여 형성할 수 있다. p+ 형 영역(500)은 p형 영역(300)의 상부면에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p형 이온을 주입하여 형성할 수 있다. p+ 형 영역(500)의 이온 도핑 농도는 p형 영역(300)의 이온 도핑 농도보다 높다.
n- 형층(200), p형 영역(300) 및 n+ 형 영역(400) 위에 게이트 절연막(600)이 위치하고, 게이트 절연막(600) 위에 게이트 전극(700)이 위치한다. 게이트 전극(700) 및 게이트 절연막(600) 위에 절연막(650)이 위치한다. 절연막(650)은 게이트 전극(700)의 측면을 덮고 있다.
게이트 절연막(600) 및 절연막(650)은 산화 실리콘(SiO2)을 포함할 수 있고, 게이트 전극(700)은 다결정 실리콘(poly-crystalline silicone) 또는 금속을 포함할 수 있다.
p+ 형 영역(500), n+ 형 영역(400) 및 절연막(650) 위에 소스 전극(800)이 위치하고, 기판(100)의 제2면에 드레인 전극(900)이 위치한다. 소스 전극(800)은 n+ 형 영역(400) 및 p+ 형 영역(500)에 접촉한다. 여기서, 기판(100)의 제2면은 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다. 소스 전극(800) 및 드레인 전극(900)은 오믹(ohmic) 금속을 포함할 수 있다.
그러면, 본 실시예에 따른 반도체 소자의 레이아웃에 대해 설명한다.
평면상 n- 형층(200)의 좌측 및 우측에 각각 n+ 형 영역(400)이 위치하고, n+ 형 영역(400)의 외측면에 p+ 형 영역(500)이 위치한다. n+ 형 영역(400) 및 p+ 형 영역(500)은 평면상 줄무늬 형상을 가진다.
p형 영역(300)은 평면상 n+ 형 영역(400)의 내측면에 위치하고, 평면상 n+ 형 영역(400)의 길이 방향을 따라 소정의 간격만큼 이격된다. 즉, 평면상 n+ 형 영역(400)의 길이 방향을 따라 p형 영역(300) 사이에는 n- 형층(200)이 위치한다.
여기서, 평면상 n+ 형 영역(400)의 내측면은 평면상 n+ 형 영역(400)이 n- 형층(200)에 접촉하는 쪽의 측면이고, 평면상 n+ 형 영역(400)의 외측면은 평면상 n+ 형 영역(400)의 내측면에 대해 반대쪽 면을 가리킨다.
게이트 절연막(600)은 n- 형층(200), p형 영역(300) 및 n+ 형 영역(400) 위에 위치한다(도 2, 3 참조). p형 영역(300)은 평면상 게이트 절연막(600)의 중심선을 기준으로 지그재그 형태로 배치된다.
반도체 소자의 채널(CH)은 평면상 게이트 절연막(600)과 중첩하고, n+ 형 영역(400)의 내측면에 위치하는 p형 영역(300)과 n- 형층(200)에 형성된다. 이러한 반도체 소자의 채널(CH)은 제1 채널(CH1) 및 제2 채널(CH2)을 포함한다. 제1 채널(CH1)은 평면상 게이트 절연막(600)과 중첩하고, n+ 형 영역(400)의 내측면에 위치하는 p형 영역(300)에 형성된다. 이러한 제1 채널(CH1)은 반전층 채널이다. 제2 채널(CH2)은 평면상 게이트 절연막(600)과 중첩하고, n+ 형 영역(400)의 내측면에 위치하는 n- 형층(200)에 형성된다. 이러한 제2 채널(CH2)은 축적층 채널이다.
즉, 본 실시예에 따른 반도체 소자는 반전층 채널 및 축적층 채널을 포함하는 플라나(planar) 게이트 MOSFET 소자이다.
게이트 전극(700)에 전압을 인가하면, 소스 전극(800)에서 드레인 전극(900)으로 채널을 통해 전자 및 전류가 흐르게 된다. 이 때, 본 실시예에 따른 반도체 소자는 채널(CH)이 반전층 채널인 제1 채널(CH1) 뿐아니라, 축적층 채널인 제2 채널(CH2)을 포함함에 따라, 반전층 채널만 포함하는 일반적인 플라나 게이트 MOSFET 소자에 비해 전자 및 전류가 확산되어 전자 및 전류의 이동도가 향상될 수 있다. 이에, 본 실시예에 따른 반도체 소자는 반전층 채널만 포함하는 일반적인 플라나 게이트 MOSFET 소자에 비해 온 저항이 감소될 수 있다.
또한, 본 실시예에 따른 반도체 소자는 온 상태 및 오프 상태의 특성을 제2 채널(CH2)의 폭으로 제어할 수 있다. 제2 채널(CH2)의 폭은 평면상 n+ 형 영역(400)의 길이 방향을 따라 이격된 p형 영역(300) 사이의 간격이다. 반도체 소자의 오프 상태에서는, 평면상 n+ 형 영역(400)의 길이 방향을 따라 이격된 p형 영역(300) 사이에 p형 영역(300)으로부터 형성된 공핍층에 의해 이 부분에서 전류 경로가 형성되지 않는다.
또한, 본 실시예에 따른 반도체 소자는 제2 채널(CH2)의 폭을 p형 이온 주입으로 형성하는 p형 영역(300)의 의해 조절할 수 있으므로, 축적층 채널만 포함하는 일반적인 플라나 게이트 MOSFET 소자에 비해 공정 난이도가 감소할 수 있다.
한편, 본 실시예에 따른 반도체 소자의 경우, p형 영역(300)이 평면상 게이트 절연막(600)의 중심선을 기준으로 지그재그 형태로 배치되지만 이에 한정되지 않고, 다양한 형태로 배치될 수 있다. 이에 대해, 도 4를 참고하여 설명한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 레이아웃을 간략하게 도시한 도면이다.
도 4의 경우, 도 1과 동일하게, 절연막(650), 게이트 전극(700), 소스 전극(800)이 생략된 반도체 소자의 레이아웃의 일 예를 간략하게 도시한 도면이다.
도 4를 참고하면, 도 1 내지 도 3의 반도체 소자와 비교할 때, 평면상 p형 영역(300)의 배치 형태만 다를 뿐, 나머지 구조는 동일하다. 이에, 동일한 구조의 설명의 생략한다.
p형 영역(300)은 평면상 n+ 형 영역(400)의 내측면에 위치하고, 평면상 n+ 형 영역(400)의 길이 방향을 따라 소정의 간격만큼 이격된다. 즉, 평면상 n+ 형 영역(400)의 길이 방향을 따라 p형 영역(300) 사이에는 n- 형층(200)이 위치한다.
p형 영역(300)은 평면상 게이트 절연막(600)의 중심선을 기준으로 대칭된 형태로 배치된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 기판 200: n- 형층
300: p형 영역 400: n+ 형 영역
500: p+ 형 영역 600: 게이트 절연막
650: 절연막 700: 게이트 전극
800: 소스 전극 900: 드레인 전극

Claims (11)

  1. 기판, n- 형층, n+ 형 영역, p형 영역, p+ 형 영역, 게이트 절연막, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 반도체 소자에 있어서,
    평면상 상기 n- 형층의 좌측 및 우측에 각각 상기 n+ 형 영역이 위치하고,
    상기 p+ 형 영역은 평면상 상기 n+ 형 영역의 외측면에 위치하고,
    상기 p형 영역은 평면상 상기 n+ 형 영역의 내측면에 위치하고,
    상기 n+ 형 영역 및 상기 p+ 형 영역은 평면상 줄무늬 형태를 가지고,
    상기 p형 영역은 평면상 상기 n+ 형 영역의 길이 방향을 따라 소정의 간격만큼 이격되는 반도체 소자.
  2. 제1항에서,
    평면상 상기 n+ 형 영역의 길이 방향을 따라 소정의 간격만큼 이격되는 상기 p형 영역 사이에 상기 n- 형층이 위치하는 반도체 소자.
  3. 제2항에서,
    상기 n- 형층은 상기 기판의 제1면에 위치하고,
    상기 n+ 형 영역, 상기 p형 영역 및 상기 p+ 형 영역은 상기 n- 형층 내의 상부에 위치하고,
    상기 게이트 절연막은 상기 n- 형층, 상기 p형 영역 및 상기 n+ 형 영역 위에 위치하고,
    상기 게이트 전극은 상기 게이트 절연막 위에 위치하고,
    상기 소스 전극은 상기 게이트 전극과 절연되고, 상기 p+ 형 영역 및 상기 n+ 형 영역 위에 위치하고,
    상기 드레인 전극은 상기 기판의 제2면에 위치하는 반도체 소자.
  4. 제3항에서,
    평면상 상기 게이트 절연막과 중첩하고, 상기 n+ 형 영역의 내측면에 위치하는 상기 p형 영역 및 상기 n- 형층에 채널이 형성되는 반도체 소자.
  5. 제4항에서,
    상기 채널은 제1 채널 및 제2 채널을 포함하는 반도체 소자.
  6. 제5항에서,
    상기 제1 채널은 평면상 상기 게이트 절연막과 중첩하고, 상기 n+ 형 영역의 내측면에 위치하는 상기 p형 영역에 형성되는 반도체 소자.
  7. 제6항에서,
    상기 제2 채널은 평면상 상기 게이트 절연막과 중첩하고, 상기 n+ 형 영역의 내측면에 위치하는 상기 n- 형층에 형성되는 반도체 소자.
  8. 제7항에서,
    상기 p형 영역은 평면상 상기 게이트 절연막의 중심선을 기준으로 지그 재그 형태로 배치되는 반도체 소자.
  9. 제7항에서,
    상기 p형 영역은 평면상 상기 게이트 절연막의 중심선을 기준으로 대칭 형태로 배치되는 반도체 소자.
  10. 제3항에서,
    상기 n+ 형 영역 및 상기 p+ 형 영역은 상기 p형 영역 내의 상부에 위치하는 반도체 소자.
  11. 제10항에서,
    상기 n+ 형 영역 및 상기 p+ 형 영역은 서로 인접하게 위치하고, 서로 접촉하는 반도체 소자.
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