JP2003174038A - 接合型電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＲＩＥエッチングなどにより溝深さ寸法にば
らつきを生じても、オン抵抗に大きな変動を生じず、ま
た、ノーマリーオフ型のＪＦＥＴの製造が容易なＪＦＥ
Ｔを提供する。 【解決手段】 平面的に見てソース、ドレイン領域４の
間に位置する溝９を有し、その溝の底部に接して位置す
るｎ導電型のチャネル領域５，３ａ，３ｂと、その下に
接して位置するｐ導電型半導体層２を備え、チャネル領
域が、下層のチャネル下部層３ａと、チャネル下部層の
上に接し、チャネル下部層のｎ導電型不純物濃度よりも
低濃度のｎ導電型不純物を含むチャネル上部層３ｂとを
備え、溝はその底部がチャネル上層部内にあるように設
けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、接合型電界効果ト
ランジスタ(JFET:Junction Field Effect Transistor)
およびその製造方法に関し、より具体的には、チャネル
領域の形成が容易なＪＦＥＴおよびその製造方法に関す
るものである。

【０００２】

【従来の技術】図６は、従来のＳｉＣを用いて形成した
ＪＦＥＴを示す断面図である。図６において、ＳｉＣ基
板１０１の上にｐ導電型ＳｉＣ膜１０２が成膜され、そ
の上にチャネル領域１０５を含むｎ導電型ＳｉＣ膜１０
３が形成されている。チャネル領域１０５の両側には、
平面的に見てそのチャネル領域を挟むように溝１０９に
よって隔てられてソース、ドレイン領域１０６が配置さ
れている。ソース、ドレイン領域のそれぞれにソース電
極Ｓとドレイン電極Ｄが設けられている。また、ゲート
電極ＧはＳｉＣ基板１０１の上に設けられている。しか
し、ｐ導電型ＳｉＣ膜２を、平面的に見てソース、ドレ
インの両側に延長して、そのｐ導電型ＳｉＣ膜の上にゲ
ート電極を配置してもよい。

【０００３】上記のＪＦＥＴを用いることにより、耐圧
性能に優れた高速作動のＪＦＥＴを得ることができる。

【０００４】

【発明が解決しようとする課題】図６の従来のＪＦＥＴ
では、ｎ導電型ＳｉＣ層１０３およびｎ+導電型ＳｉＣ
層１０６をＲＩＥ(Reactive Ion Etching)法によりエッ
チングして溝１０９を設ける。この溝１０９の底面とｐ
導電型ＳｉＣ膜１０２との間の厚さｔが、チャネル領域
の厚さとなる。このチャネル厚さは高精度を要し、精度
よくＲＩＥを行うことは容易ではない。ＲＩＥエッチン
グのばらつきが大きい場合には、チャネル厚さのばらつ
きは設計の許容範囲を超える場合がある。このため、オ
ン抵抗に大きなばらつきを生じたり、チャネル領域の厚
さを非常に薄くするノーマリーオフ型のＪＦＥＴを製造
できない場合を生じる。この結果、製造歩留りが低下し
て、製造コストが上昇してしまう。

【０００５】本発明は、ＲＩＥエッチングを行い溝深さ
寸法にばらつきを生じても、オン抵抗に大きな変動を生
じず、また、ノーマリーオフ型のＪＦＥＴの製造が容易
なＪＦＥＴおよびその製造方法を提供することを目的と
する。

【０００６】

【課題を解決するための手段】本発明のＪＦＥＴは、平
面的に見てソース、ドレイン領域の間に位置する溝を有
し、その溝の底部に接して位置する第１導電型のチャネ
ル領域と、その下に接して位置する第２導電型半導体層
を備えるＪＦＥＴである。このＪＦＥＴでは、チャネル
領域が、下側の層のチャネル下部層と、チャネル下部層
の上に接して位置し、チャネル下部層の第１導電型不純
物濃度よりも低濃度の第１導電型不純物を含むチャネル
上部層とを備え、溝はその底部がチャネル上部層内に位
置するように設けられている（請求項１）。

【０００７】この構成によれば、溝は不純物濃度が低い
チャネル上部層内にとどまる。チャネル領域は、高不純
物濃度のチャネル下部層と低不純物濃度のチャネル上部
層とで構成される。高不純物濃度のチャネル下部層の電
気抵抗Ｒ1は小さく、低不純物濃度のチャネル上部層の
電気抵抗Ｒ2は大きい。これらチャネル上部層およびチ
ャネル下部層は、電気的に並列に配置されているとみる
ことができる。

【０００８】この並列回路の合成抵抗Ｒとするとき、Ｒ
＝（Ｒ1・Ｒ2）／（Ｒ1+Ｒ2）とできる。今、Ｒ2≫Ｒ1
であるから、分母の（Ｒ1+Ｒ2）≒Ｒ2とすることができ
る。これを合成抵抗の式に代入すると、合成抵抗Ｒ≒Ｒ
1と求めることができる。すなわち、合成抵抗は、高抵
抗値（低濃度不純物層の抵抗）の値に依存しない。これ
は、合成抵抗は、溝底部がチャネル上部層内にとどまる
限りまたはチャネル上部層を貫通してもチャネル下部層
内に入らない限り、その溝底部の位置によらずほぼ一定
の抵抗値を示すことを意味する。換言すれば、オン電流
は低抵抗の部分、すなわちチャネル下部層のみを主に流
れる。この結果、加工精度に依存することなく、一定の
オン抵抗を得ることが可能となる。上記の近似計算は非
常に粗い近似であるが、チャネル時のオン抵抗の評価と
して適切なものである。

【０００９】この結果、たとえばＲＩＥ(Reactive Ion
Etching)によりチャネル形成の溝を形成する場合、溝底
部がチャネル上部層にとどまるかぎり（チャネル上部層
を貫通してチャネル下部層に入らない場合も含む）溝深
さにばらつきがあっても、チャネル抵抗（オン抵抗）を
ほとんど同一に揃えることができる。この効果は、従来
の構成ではチャネル厚さを微小に管理する必要があるノ
ーマリーオフ型のＪＦＥＴを形成する場合にとくに有効
である。すなわち、低不純物濃度のチャネル上部層では
不純物濃度に逆比例して空乏層が成長しやすいので、多
少のチャネル厚さのばらつきがあっても、ノーマリーオ
フ型ＪＦＥＴを容易に実現することが可能となる。

【００１０】また、空乏層が低不純物濃度のチャネル上
部層内で容易に成長するので、上記の溝深さのばらつき
があっても、オフ電圧をほぼ一定にすることができる。

【００１１】なお、「溝の底部がチャネル上部層内に位
置する」とは、溝がチャネル上部層を貫通して、チャネ
ル下部層に入らない場合を含むことを意味する。以後の
説明においても同様である。

【００１２】本発明の第２の局面のＪＦＥＴは、半導体
基板の上に形成された第２導電型半導体層と、第２導電
型半導体層の上に形成された第１導電型半導体層（チャ
ネル下部層）と、第１導電型半導体層の上に形成され、
第１導電型半導体層の濃度よりも低濃度の第１導電型不
純物を含む低濃度第１導電型半導体層（チャネル上部
層）とを備える。このＪＦＥＴは、さらに、低濃度第１
導電型半導体層（チャネル上部層）の上に形成され、低
濃度第１導電型半導体層の濃度より高濃度の第１導電型
不純物を含む高濃度第１導電型半導体層とを備え、低濃
度第１導電型半導体層中に届く溝が、高濃度第１導電型
半導体層を貫通して設けられている（請求項２）。

【００１３】この構成によれば、溝を挟んでソース、ド
レイン領域が形成され、溝の下にチャネル領域が形成さ
れる。このＪＦＥＴでは、たとえばＲＩＥによる溝のエ
ッチングにおける加工精度の許容範囲を拡大することが
できる。この結果、製造歩留りや製造能率を向上させる
ことができる。また、チャネル厚さのばらつき許容範囲
が拡大するので、ノーマリーオフ型ＪＦＥＴを製造しや
すくなる。さらに、オン抵抗をほぼ揃えることができ
る。なお、低濃度第１導電型半導体層（チャネル上部
層）中に届く溝とは、チャネル上部層内にその底面を有
する溝をいい、最も深くてもチャネル上部層を貫通しチ
ャネル下部層には入らない。

【００１４】さらに、この構成によれば、ソース領域か
らチャネル領域を経てドレイン領域にいたる経路をｎ-
導電型の低濃度領域で構成せず、それより高濃度の領域
を含むようにできる。この結果、オン抵抗を減らすこと
ができる。なお、上記の高濃度第１導電型半導体層は、
たとえばソース、ドレイン領域の下に配置することがで
きる。

【００１５】上記第２の局面のＪＦＥＴでは、高濃度第
１導電型半導体層の第１導電型不純物濃度が、第１導電
型半導体層の第１導電型不純物濃度よりも高いかまたは
同程度であるようにできる（請求項３）。

【００１６】この構成によれば、ソース領域からチャネ
ル領域を経てドレイン領域にいたる経路をｎ-導電型の
低濃度領域のみで構成せずに、それより高濃度の領域も
含むようにできる。この結果、オン抵抗を低下させるこ
とが可能になる。さらに、チャネル溝端面の電界を緩和
することができるので、ＪＦＥＴの耐圧性能を向上させ
ることができる。

【００１７】上記第１および第２の局面のＪＦＥＴで
は、溝底部と第２導電型半導体層の上面との厚さを、チ
ャネル領域の第１導電型不純物濃度、第２導電型半導体
層の第２導電型不純物濃度、および第１導電型半導体層
と第２導電型半導体層との接合部の拡散電位で決まる空
乏層の厚さよりも薄くできる（請求項４）。

【００１８】この構成によれば、チャネル領域の主要部
分は低濃度不純物層で構成される。このため、ノーマリ
ーオフ型ＪＦＥＴをオン抵抗を揃えて安定して容易に形
成することができる。

【００１９】上記本発明の第１および第２のＪＦＥＴで
は、半導体を実質的にＳｉＣとすることができる（請求
項５）。

【００２０】この構成により、大電力のスイッチング素
子に適した高耐圧で、高速作動のＪＦＥＴを得ることが
できる。

【００２１】本発明のＪＦＥＴの製造方法は、平面的に
見てソース、ドレイン領域の間に位置する溝を有し、そ
の溝の底部に接して位置する第１導電型のチャネル領域
と、その下に接して位置する第２導電型半導体層を備え
るＪＦＥＴの製造方法である。この製造方法は、半導体
基板の上または半導体基板表層に第２導電型半導体層を
形成する工程と、第２導電型半導体層の上にチャネル領
域の下部層となる第１導電型半導体層を形成する工程
と、第１導電型半導体層の上に、第１導電型半導体層の
濃度よりも低濃度の第１導電型不純物を含み、チャネル
領域の上部層となる低濃度第１導電型半導体層を形成す
る工程と、低濃度第１導電型半導体層の上に、第１導電
型半導体層の濃度より高濃度の第１導電型不純物を含
み、ソース、ドレイン領域となる高濃度第１導電型半導
体層を形成する工程と、高濃度第１導電型半導体層を貫
通して、低濃度第１導電型半導体層中に届く溝を設ける
工程とを備える（請求項６）。

【００２２】上記製造方法により、ＲＩＥなどのエッチ
ングにより上記溝を設ける際に、少々溝深さがばらつい
ても、溝底部がチャネル領域の下部層に入らない限り、
チャネル抵抗およびオフ電圧をほぼ一定に保つことがで
きる。

【００２３】

【発明の実施の形態】次に図面を用いて本発明の実施の
形態について説明する。

【００２４】（実施の形態１）図１は、本発明の実施の
形態１におけるＪＦＥＴを示す断面図である。図１にお
いて、ＳｉＣ基板１の上にｐ+導電型ＳｉＣ膜が設けら
れ、その上にゲート電極Ｇが設けられている。２つのゲ
ート電極に挟まれるように、ｎ導電型ＳｉＣ層（チャネ
ル下部層）３ａが形成され、その上に溝９の底部がとど
まっている低濃度のｎ導電型不純物を含むチャネル上部
層３ｂが形成されている。チャネル領域５は、チャネル
上部層３ｂとチャネル下部層３ａに含まれる。チャネル
上部層３ｂの上にはそれらより高濃度のｎ導電型不純物
を含むソース、ドレイン領域４が設けられ、その上にソ
ース電極Ｓおよびドレイン電極Ｄが配置される。本実施
の形態では、オン抵抗を低下させる高濃度ｎ導電型層を
ソース、ドレイン領域の下に配置していない。しかし、
オン抵抗低減のために、ソース、ドレイン領域４と、チ
ャネル上部層３ｂとの間に、チャネル上部層のｎ導電型
不純物濃度よりも高濃度の不純物を含む高濃度ｎ導電型
層を配置してもよい。

【００２５】このＪＦＥＴでは、ｐ+導電型ＳｉＣ層２
はＳｉＣにイオン注入法によってＳｉＣ基板に形成した
ものであってもよい。また、ＳｉＣ基板上に形成された
ｎ導電型半導体層にｐ導電型不純物をイオン注入法によ
って不純物を導入してｐ+導電型半導体層としてもよ
い。また、上記ｐ+導電型ＳｉＣ層２は、ＳｉＣ基板に
エピタキシャルＳｉＣ膜を成長させながらｐ導電型不純
物を導入することにより形成してもよい。

【００２６】図１のＪＦＥＴの製造は、まず、ｐ+導電
型ＳｉＣ層２をＳｉＣ基板上に形成する。次いで、順
次、ｎ導電型ＳｉＣ３ａとｎ-導電型ＳｉＣ層３ｂを形
成する。その上に、溝を作製する部分を挟むようにｎ+
導電型ソース、ドレイン層を形成する。次いで、ソー
ス、ドレイン電極を作製する前に、ソース、ドレイン領
域を分けるように溝９を形成し、その底部を低濃度不純
物のチャネル上部層にとどめるようにする。

【００２７】上記の構成によれば、溝エッチングの際に
溝深さにばらつきがあっても、ほぼ一定のオン抵抗を得
ることができる。また、ノーマリーオフ型ＪＦＥＴを容
易に得ることが可能になる。

【００２８】図２は、本発明の実施の形態１におけるＪ
ＦＥＴの変形例を示す断面図である。図２においては、
ゲート電極ＧはＳｉＣ基板の上に設けられている。Ｓｉ
Ｃ基板１の導電型によっては、ＳｉＣ基板１とｐ+導電
型ＳｉＣ層との間に空乏層を生じ、所定電圧をｐ+導電
型ＳｉＣ層２とチャネル下部層３ａとの接合部に印加す
るのに、より大きい電圧をゲート電極に印加する場合も
あるが、良好な制御性のゲート電極を得ることができ
る。

【００２９】また、図３は、本発明の実施の形態１にお
けるＪＦＥＴのさらに別の変形例を示す断面図である。
このＪＦＥＴでは、バックゲート電極を用いている。こ
のバックゲート電極を用いると、ＳｉＣ基板１とｐ+導
電型ＳｉＣ層との間に空乏層を生じ、所定電圧をｐ+導
電型ＳｉＣ層２とチャネル下部層３ａとの接合部に印加
するのに、より大きい電圧をゲート電極に印加する必要
がある場合もある。しかし、２次元的に小型化するのに
有効である。

【００３０】また、上記図１〜図３のいずれの場合で
も、溝底部と第２導電型半導体層の上面との間の厚さ
を、第１導電型半導体層と第２導電型半導体層との接合
部の拡散電位で決まる空乏層の厚さよりも薄くすること
によりノーマリオフ型のＪＦＥＴを構成することができ
る。第１導電型半導体層の第１導電型不純物濃度が、第
２導電型半導体層の第２導電型不純物濃度よりも低いほ
ど空乏層は第１導電型半導体層の側に延びる。本実施の
形態におけるチャネル領域の主要部分は低濃度不純物層
で構成されるので、チャネル領域の厚さをそれほど薄く
しなくても拡散電位による空乏層でその厚さを遮断する
ことができる。この結果、ノーマリーオフ型ＪＦＥＴを
オン抵抗を揃えて安定して容易に形成することができ
る。

【００３１】（実施の形態２）図４は、本発明の実施の
形態２におけるＪＦＥＴを示す断面図である。このＪＦ
ＥＴでは、低不純物濃度のチャネル上部層３ｂの上に、
それより高濃度のｎ導電型不純物を含む高濃度ｎ導電型
層７が配置されている。チャネル上部層３ｂ内には、溝
９の底面がとどまり、上述の理由によりＲＩＥにおける
エッチング精度の許容度を拡大することができる。ま
た、高濃度ｎ導電型層７では、上述のように、チャネル
上部層３ｂの不純物濃度より高濃度の不純物を含むが、
チャネル下部層３ａの不純物濃度と同程度かまたはそれ
より高濃度の不純物を含んでもよい。

【００３２】このため、ソース領域４からチャネル領域
５を経て、ドレイン領域にいたる経路の電気抵抗を低下
させることができる。この結果、オン抵抗を低下するこ
とができる。

【００３３】（実施例）図５（ｂ）に示す本発明例のＪ
ＦＥＴと、図５（ａ）に示す従来のＪＦＥＴの比較例と
について、チャネル抵抗（オン抵抗）とオフ電圧を測定
した。設計通りにエッチングした場合、本発明例では溝
の底はチャネル上部層３ｂの下まで伸びている。すなわ
ち、チャネル上部層３ｂを貫通し、チャネル下部層３ａ
に到達している。また、＋２０％厚では、溝底部は、
０．３μｍの２０％、すなわち０．０６μｍだけチャネ
ル上部層３ｂの側に位置する。本発明例および比較例と
もに、チャネル長さは１０μｍであり、奥行きは５００
μｍである。結果は、次に示す通りである。

【００３４】

【表１】

【００３５】

【表２】

【００３６】上記の結果は、チャネル抵抗およびオフ電
圧ともに、本発明例のＪＦＥＴでは、エッチング深さが
２０％程度ばらついても、ほぼ一定に維持できることが
分かる。

【００３７】上記において、本発明の実施の形態につい
て説明を行ったが、上記に開示された本発明の実施の形
態は、あくまで例示であって、本発明の範囲はこれら発
明の実施の形態に限定されない。本発明の範囲は、特許
請求の範囲の記載によって示され、さらに特許請求の範
囲の記載と均等の意味および範囲内でのすべての変更を
含むものである。

【００３８】

【発明の効果】本発明のＪＦＥＴを用いることにより、
たとえばＲＩＥエッチングを行ってチャネル領域の上の
溝の形成に際して溝深さ寸法にばらつきを生じても、オ
ン抵抗に大きな変動を生じず、また、ノーマリーオフ型
のＪＦＥＴの製造が容易なＪＦＥＴを得ることができ
る。

【図面の簡単な説明】

【図１】 本発明の実施の形態１におけるＪＦＥＴの断
面図である。

【図２】 本発明の実施の形態１におけるＪＦＥＴの変
形例の断面図である。

【図３】 本発明の実施の形態１におけるＪＦＥＴのさ
らに別の変形例の断面図である。

【図４】 本発明の実施の形態２におけるＪＦＥＴの断
面図である。

【図５】 本発明の実施例および比較例のＪＦＥＴの部
分図である。（ａ）は比較例を、また（ｂ）は本発明例
を示す。

【図６】 従来のＪＦＥＴを示す断面図である。

【符号の説明】

１ ＳｉＣ基板、２ ｐ+導電型ＳｉＣ層、３ａ チャ
ネル下部層（ｎ導電型ＳｉＣ層）、３ｂ チャネル上部
層（ｎ-導電型ＳｉＣ層）、７ 高濃度ｎ導電型層（ｎ
導電型ＳｉＣ層）、４ ソース、ドレイン領域、５ チ
ャネル領域（溝下部）、９ 溝、Ｓ ソース電極、Ｄ
ドレイン電極、Ｇ ゲート電極。

フロントページの続き (72)発明者 初川 聡 大阪市此花区島屋一丁目１番３号 住友電 気工業株式会社大阪製作所内 (72)発明者 藤川 一洋 大阪市此花区島屋一丁目１番３号 住友電 気工業株式会社大阪製作所内 (72)発明者 星野 孝志 大阪市此花区島屋一丁目１番３号 住友電 気工業株式会社大阪製作所内 Ｆターム(参考） 5F102 FA01 FA02 GB01 GB02 GC02 GD04 GJ02 GL02 GL08 GL15 GM08 GM09 GR04 GS03 HC07 HC15

Claims (6)

【特許請求の範囲】
1. 【請求項１】 平面的に見てソース、ドレイン領域の間
   に位置する溝を有し、その溝の底部に接して位置する第
   １導電型のチャネル領域と、その下に接して位置する第
   ２導電型半導体層を備える接合型電界効果トランジスタ
   であって、 前記チャネル領域が、下側の層のチャネル下部層と、前
   記チャネル下部層の上に接して位置し、前記チャネル下
   部層の第１導電型不純物濃度よりも低濃度の第１導電型
   不純物を含むチャネル上部層とを備え、 前記溝はその底部が前記チャネル上部層内に位置するよ
   うに設けられている、接合型電界効果トランジスタ。
2. 【請求項２】 半導体基板の上に形成された第２導電型
   半導体層と、 前記第２導電型半導体層の上に形成された第１導電型半
   導体層と、 前記第１導電型半導体層の上に形成され、前記第１導電
   型半導体層の濃度よりも低濃度の第１導電型不純物を含
   む低濃度第１導電型半導体層と、 前記低濃度第１導電型半導体層の上に形成され、前記低
   濃度第１導電型半導体層の濃度より高濃度の第１導電型
   不純物を含む高濃度第１導電型半導体層とを備え、 前記低濃度第１導電型半導体層中に届く溝が、前記高濃
   度第１導電型半導体層を貫通して設けられている、接合
   型電界効果トランジスタ。
3. 【請求項３】 前記高濃度第１導電型半導体層の第１導
   電型不純物濃度が、前記第１導電型半導体層の第１導電
   型不純物濃度よりも高いかまたは同程度である、請求項
   ２に記載の接合型電界効果トランジスタ。
4. 【請求項４】 前記溝底部と前記第２導電型半導体層の
   上面との厚さが、前記チャネル領域の第１導電型不純物
   濃度、前記第２導電型半導体層の第２導電型不純物濃
   度、および前記第１導電型半導体層と前記第２導電型半
   導体層との接合部の拡散電位で決まる空乏層の厚さより
   も薄い、請求項１〜３のいずれかに記載の接合型電界効
   果トランジスタ。
5. 【請求項５】 前記半導体が実質的にＳｉＣである、請
   求項１〜４のいずれかに記載の接合型電界効果トランジ
   スタ。
6. 【請求項６】 平面的に見てソース、ドレイン領域の間
   に位置する溝を有し、その溝の底部に接して位置する第
   １導電型のチャネル領域と、その下に接して位置する第
   ２導電型半導体層を備える接合型電界効果トランジスタ
   の製造方法であって、 半導体基板の上または半導体基板表層に第２導電型半導
   体層を形成する工程と、 前記第２導電型半導体層の上に前記チャネル領域の下部
   層となる第１導電型半導体層を形成する工程と、 前記第１導電型半導体層の上に、前記第１導電型半導体
   層の濃度よりも低濃度の第１導電型不純物を含み、前記
   チャネル領域の上部層となる低濃度第１導電型半導体層
   を形成する工程と、 前記低濃度第１導電型半導体層の上に、前記第１導電型
   半導体層の濃度より高濃度の第１導電型不純物を含み、
   ソース、ドレイン領域となる高濃度第１導電型半導体層
   を形成する工程と、 前記高濃度第１導電型半導体層を貫通して、前記低濃度
   第１導電型半導体層中に届く溝を設ける工程とを備え
   る、接合型電界効果トランジスタの製造方法。