JPS6344789A - 半導体レ−ザ装置 - Google Patents
半導体レ−ザ装置Info
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- JPS6344789A JPS6344789A JP18905686A JP18905686A JPS6344789A JP S6344789 A JPS6344789 A JP S6344789A JP 18905686 A JP18905686 A JP 18905686A JP 18905686 A JP18905686 A JP 18905686A JP S6344789 A JPS6344789 A JP S6344789A
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- layer
- semiconductor laser
- semiconductor
- semiconductor layer
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- Pending
Links
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- 238000005253 cladding Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 7
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- 108091006146 Channels Proteins 0.000 description 6
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Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、通信、光コンピュータに利用できる半導体レ
ーザ装置に関するものである。
ーザ装置に関するものである。
従来の技術
近年、レーザ光を発光す６半導体レーザダイオードと、
そのレーザ光を制御するための、バイポーラ・トランジ
スタ、ＦＡＴ、受動素子などからなる制御回路とを一枚
の基板の上に集積化された装置が開発されている。
そのレーザ光を制御するための、バイポーラ・トランジ
スタ、ＦＡＴ、受動素子などからなる制御回路とを一枚
の基板の上に集積化された装置が開発されている。
発明が解決しようとする問題点
しかしながら、前記のような構成では、半導体レーザダ
イオードと、その半導体レーザダイオードを駆動する回
路の最終段の素子との間に配線が存在するため、遅延が
生じるという欠点を有していた。
イオードと、その半導体レーザダイオードを駆動する回
路の最終段の素子との間に配線が存在するため、遅延が
生じるという欠点を有していた。
本発明は、前記欠点に鑑み、遅延が生じない半導体レー
ザ装置を提供するものである。
ザ装置を提供するものである。
問題点を解決するための手段
前記問題点を解決するために、本発明の半導体レーザ装
置は、メサ形状の多層構造が形成された半導体基板上の
前記多層構造の周囲が埋め込み１否が形成されていると
ともに、前記多層構造は、１′頁次形成された第１クラ
ッド層、活性層、第２クラッド層、第２クラッド層と導
電型が同一で不純物濃度がより低い層を含んで構成され
、前記埋め込み層は前記第２クラッド層の上の層の側面
に形成された、前記第２クラッド層とは反対の導電型の
層と、この層の下に形成されて＠記反対導電型の層とｐ
ｎ接合を形成する層とを含んで構成されている。
置は、メサ形状の多層構造が形成された半導体基板上の
前記多層構造の周囲が埋め込み１否が形成されていると
ともに、前記多層構造は、１′頁次形成された第１クラ
ッド層、活性層、第２クラッド層、第２クラッド層と導
電型が同一で不純物濃度がより低い層を含んで構成され
、前記埋め込み層は前記第２クラッド層の上の層の側面
に形成された、前記第２クラッド層とは反対の導電型の
層と、この層の下に形成されて＠記反対導電型の層とｐ
ｎ接合を形成する層とを含んで構成されている。
作用
この構成によって、第２クラッド層をドレイン（または
ソース）領域とし、第２クラッド層の上の低濃度層を活
性層、低濃度層の上の層をソース（またはドレイン）領
域とし、埋め込み層の甲の第２クラッド層とは反対の導
電型の層をゲート領域とする接合型ＦＥＴと、半導体レ
ーザダイオードとが縦方向に結合されて複合素子が形成
されている。そのため、半導体レーザダイオードとＦＩ
Ｔとの間には配線が存在しないこととなる。
ソース）領域とし、第２クラッド層の上の低濃度層を活
性層、低濃度層の上の層をソース（またはドレイン）領
域とし、埋め込み層の甲の第２クラッド層とは反対の導
電型の層をゲート領域とする接合型ＦＥＴと、半導体レ
ーザダイオードとが縦方向に結合されて複合素子が形成
されている。そのため、半導体レーザダイオードとＦＩ
Ｔとの間には配線が存在しないこととなる。
実施例
以下、本発明の一実施例ｊについて、図面を参照しなが
ら説明する。
ら説明する。
第１図は、本発明の一実施例における半導体レーザ装置
の断面図である。第１図において、１はｐ＋型ＩｎＰ基
板、２はｐ型工ｎＰクラッド層、３はＩｎＧａムｓＰ活
性層、４はｎヤニｎＰクラッド層、５はｎ−型ＩｎＰか
らなる、チャネル層、６はｎ＋型工ｎＰ埋込層、７はｐ
＋型工ＨＧａＡｓＰゲート層、８はｎ＋型ＩｎＰ平坦化
層、９はムｕＺｎからなるドレイン電極、１ｏは人ｕＺ
ｎからなるゲート電極、１１はムｕＧｅからなるソース
電極である。
の断面図である。第１図において、１はｐ＋型ＩｎＰ基
板、２はｐ型工ｎＰクラッド層、３はＩｎＧａムｓＰ活
性層、４はｎヤニｎＰクラッド層、５はｎ−型ＩｎＰか
らなる、チャネル層、６はｎ＋型工ｎＰ埋込層、７はｐ
＋型工ＨＧａＡｓＰゲート層、８はｎ＋型ＩｎＰ平坦化
層、９はムｕＺｎからなるドレイン電極、１ｏは人ｕＺ
ｎからなるゲート電極、１１はムｕＧｅからなるソース
電極である。
一般に、接合形ＦＥＴ（ＪＦＥＴＩの重要な性能である
相互コンダクタンス（ｇｍ ）ａ、ｎチャネルＪＦＩＥ
Ｔの方がＰチャネルＪＦＥＴより優れているので、ｐ型
基板を用いたレーザとし、Ｊ ＦＩＴのチャネル層５が
ｎ型になるようにした。
相互コンダクタンス（ｇｍ ）ａ、ｎチャネルＪＦＩＥ
Ｔの方がＰチャネルＪＦＥＴより優れているので、ｐ型
基板を用いたレーザとし、Ｊ ＦＩＴのチャネル層５が
ｎ型になるようにした。
第２図は、本発明の半導体レーザ装置の製造工程図であ
る。まず、ｐ型１ｎＰ基板１上に、液相エピタキシャル
成長法（ＬＰＥ ）で、ｐ” −１ｎ Ｐクラッド層２
、ＩｎＧａＡｓＰ活性層３、ｎ−ＩｎＰクラッド層４（
２×１０濡 ）、ｎ −ＩｎＰ ＪＦＩＣＴチャネル
層５（１Ｘ１０′’ｃｙｎ ”）を順次形成する（第
２図（ａ））。次に、ホ） ＩＪソゲラフイー技術を用
いて、メサを形成する（第２図（ｂ））。
る。まず、ｐ型１ｎＰ基板１上に、液相エピタキシャル
成長法（ＬＰＥ ）で、ｐ” −１ｎ Ｐクラッド層２
、ＩｎＧａＡｓＰ活性層３、ｎ−ＩｎＰクラッド層４（
２×１０濡 ）、ｎ −ＩｎＰ ＪＦＩＣＴチャネル
層５（１Ｘ１０′’ｃｙｎ ”）を順次形成する（第
２図（ａ））。次に、ホ） ＩＪソゲラフイー技術を用
いて、メサを形成する（第２図（ｂ））。
この時、エッチャントとして、ＨＣ１！： ａｈ。
Ｃ０ＯＨ：Ｈ２０□＝ １： １： １（体積比、２０
℃）を用いた。次に、再び、ＬＰＥ法によって、埋め込
み層（ｎ−ＩｎＰ埋込層６、ｐ −ＩｎＣｒａＡｓ
ＰＪＦＥＴゲート層了、ｎ −ＩｎＰ平坦化層８）を形
成する（第２図（Ｃ））。次に、ホトリソグラフィー技
術で、平坦化層８を一部エノチングで除去し、ゲート電
極がとれるようにする（第２図（ｄ））。この時、エッ
チセントとして、ＨＣｌを用いると、ＩｎＰだけ選択的
にエツチングされるので、ｐ＋−ＩｎＧａＡｓＰ Ｊ
ＦＥＴゲート層７は、エツチングされない。最後に、人
ｕＺｎドレイン電極９、人ｕＺｎゲート電葎１ｏ、人ｕ
Ｇｅソース電極１１を、蒸着、合金化して素子は完成す
るっ （第１図）一般に、埋め込み型半導体レーザの埋
め込み層はｐｎｐｎサイリスタ構造、もしくは、ｐｎｐ
（ｎｐｎ）トランジスタ構造を有しており、そのうちの
逆バイアスｐｎ接合で、埋め込み層に電流が流れないよ
うにしている。
℃）を用いた。次に、再び、ＬＰＥ法によって、埋め込
み層（ｎ−ＩｎＰ埋込層６、ｐ −ＩｎＣｒａＡｓ
ＰＪＦＥＴゲート層了、ｎ −ＩｎＰ平坦化層８）を形
成する（第２図（Ｃ））。次に、ホトリソグラフィー技
術で、平坦化層８を一部エノチングで除去し、ゲート電
極がとれるようにする（第２図（ｄ））。この時、エッ
チセントとして、ＨＣｌを用いると、ＩｎＰだけ選択的
にエツチングされるので、ｐ＋−ＩｎＧａＡｓＰ Ｊ
ＦＥＴゲート層７は、エツチングされない。最後に、人
ｕＺｎドレイン電極９、人ｕＺｎゲート電葎１ｏ、人ｕ
Ｇｅソース電極１１を、蒸着、合金化して素子は完成す
るっ （第１図）一般に、埋め込み型半導体レーザの埋
め込み層はｐｎｐｎサイリスタ構造、もしくは、ｐｎｐ
（ｎｐｎ）トランジスタ構造を有しており、そのうちの
逆バイアスｐｎ接合で、埋め込み層に電流が流れないよ
うにしている。
そして、埋め込み層のｐｎ接合の空乏層が拡がるときに
ｎ−型チャネル層５の側面のｐｎ接合の空乏層は、低濃
度のチャネル層６側へ大きく拡がる（第３図）。そして
ゲート電極１０で、その逆バイアスを変化させて低濃度
「型チャネル層６を流れる電流を、空乏層幅で変調する
ことができる。
ｎ−型チャネル層５の側面のｐｎ接合の空乏層は、低濃
度のチャネル層６側へ大きく拡がる（第３図）。そして
ゲート電極１０で、その逆バイアスを変化させて低濃度
「型チャネル層６を流れる電流を、空乏層幅で変調する
ことができる。
本発明は、半導体レーザとＪＦＦＣＴ間に配線が存在し
ないために浮遊容量が存在しないこと、および、ＪＦＫ
Ｔのゲート長が、ＬＰＥ成長時間で決まるだめ、０．５
μｍ程度にできるので、ＪＦＥＴ自体も、ｓｏＧ服以上
の高速動作できること、半導体レーザの入力インピーダ
ンスが、見かけ上、高くなり、一般のマイクロ波システ
ムと、容易にマツチングがとれること、等により、本半
導体レーザは、１０Ｇ）ｈ以上、変調が可能であった。
ないために浮遊容量が存在しないこと、および、ＪＦＫ
Ｔのゲート長が、ＬＰＥ成長時間で決まるだめ、０．５
μｍ程度にできるので、ＪＦＥＴ自体も、ｓｏＧ服以上
の高速動作できること、半導体レーザの入力インピーダ
ンスが、見かけ上、高くなり、一般のマイクロ波システ
ムと、容易にマツチングがとれること、等により、本半
導体レーザは、１０Ｇ）ｈ以上、変調が可能であった。
なお、本実施例ではＩｎＧａ人ｓＰ系レーザ：てついて
述べたが、ＡｇＧａＡｓ系レーザでもよ１ハっ発明の効
果 以上のように、本発明は、半４にレーザと接合型ＦＥＴ
とを縦方向に集積化することにより、配線をなくして遅
延が生じないようにすることができる。そして高速変調
が可能であるので、光通信、光コンピューター技術に与
える影響は大である。
述べたが、ＡｇＧａＡｓ系レーザでもよ１ハっ発明の効
果 以上のように、本発明は、半４にレーザと接合型ＦＥＴ
とを縦方向に集積化することにより、配線をなくして遅
延が生じないようにすることができる。そして高速変調
が可能であるので、光通信、光コンピューター技術に与
える影響は大である。
捷た、ＦＥＴは、半導体レーザの埋め込み１層を利用し
て形成されているので、面積的にも有利である。
て形成されているので、面積的にも有利である。
第１図は、本発明の一実施例の半導体レーザ装置の断面
面、第２図は、その作製工程を示す断面図、第３図は、
その動作の説明図である。 １・・・・・・ｐ ］ｎ Ｐ基板、２・・・・・ｐ
−ＩｎＰクラ、ド層、３・・・・・・ＩｎＧａＡｓＰ活
性層、４・・・・・・ｎ −ＩｎＰクラッド層、６・・
・・・・ｎ −ＩｎＰ ＪＦＫＴチャネル層、６・−
＝−ｎ” −ＸｎＰ埋込層、７・＝−ｐ＋−工ｎＧａＡ
ｓＰＪＦＥＴゲート層、８・・・・・・轟ＩｎＰ平坦層
、９・・・・・ＡｕＺｎドレイン電薦、１０・山・・人
ｕＺｎゲート電極、１１・由・・λｕｓｅソース電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１°
〜−？−エバＰ」艮二不ｌ〔 ２−、、グラ・ノド４ ’−−１ｎＧＪＳＰ ＞＋１ ４−−−ｎ’−ＩｎＰ クラ、 ｈ’５８−ｎ ’ −
Ｉｎ ／’ ４ｓＡ （ｔＺ１９−ＡＵざロ ししイン
ｔタン ｆｏ・−ＪＪ デーＬ３ 第 ２ 図 第 ２ 図 第３図
面、第２図は、その作製工程を示す断面図、第３図は、
その動作の説明図である。 １・・・・・・ｐ ］ｎ Ｐ基板、２・・・・・ｐ
−ＩｎＰクラ、ド層、３・・・・・・ＩｎＧａＡｓＰ活
性層、４・・・・・・ｎ −ＩｎＰクラッド層、６・・
・・・・ｎ −ＩｎＰ ＪＦＫＴチャネル層、６・−
＝−ｎ” −ＸｎＰ埋込層、７・＝−ｐ＋−工ｎＧａＡ
ｓＰＪＦＥＴゲート層、８・・・・・・轟ＩｎＰ平坦層
、９・・・・・ＡｕＺｎドレイン電薦、１０・山・・人
ｕＺｎゲート電極、１１・由・・λｕｓｅソース電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１°
〜−？−エバＰ」艮二不ｌ〔 ２−、、グラ・ノド４ ’−−１ｎＧＪＳＰ ＞＋１ ４−−−ｎ’−ＩｎＰ クラ、 ｈ’５８−ｎ ’ −
Ｉｎ ／’ ４ｓＡ （ｔＺ１９−ＡＵざロ ししイン
ｔタン ｆｏ・−ＪＪ デーＬ３ 第 ２ 図 第 ２ 図 第３図
Claims (2)
- （１）一導電型の半導体基板上に、第１クラッド層、活
性層、第２クラッド層、前記一導電型と反対の導電型で
前記第２クラッド層よりも低不純物濃度の第１の半導体
層、前記第１の半導体層と同一導電型で、前記第１の半
導体層よりも高不純物濃度の第２の半導体層が形成され
、前記第１の半導体層の周囲に、前記一導電型を有する
第３の半導体層が形成され、前記第３の半導体層の下に
前記反対の導電型を有する第４の半導体層が形成され、
前記半導体基板の裏面、前記第２の半導体層の上方、前
記第３の半導体層にそれぞれ電極が設けられていること
を特徴とする半導体レーザ装置。 - （２）第２の半導体層と第３の半導体層とがヘテロ接合
を形成していることを特徴とする特許請求の範囲第１項
記載の半導体レーザ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18905686A JPS6344789A (ja) | 1986-08-12 | 1986-08-12 | 半導体レ−ザ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18905686A JPS6344789A (ja) | 1986-08-12 | 1986-08-12 | 半導体レ−ザ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6344789A true JPS6344789A (ja) | 1988-02-25 |
Family
ID=16234548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18905686A Pending JPS6344789A (ja) | 1986-08-12 | 1986-08-12 | 半導体レ−ザ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6344789A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128490A (ja) * | 1988-11-08 | 1990-05-16 | Mitsubishi Electric Corp | 光電子集積回路 |
| WO2006030746A1 (ja) * | 2004-09-13 | 2006-03-23 | The University Of Tokyo | 半導体発光素子 |
-
1986
- 1986-08-12 JP JP18905686A patent/JPS6344789A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128490A (ja) * | 1988-11-08 | 1990-05-16 | Mitsubishi Electric Corp | 光電子集積回路 |
| WO2006030746A1 (ja) * | 2004-09-13 | 2006-03-23 | The University Of Tokyo | 半導体発光素子 |
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