JPS6344789A - 半導体レ−ザ装置 - Google Patents
半導体レ−ザ装置Info
- Publication number
- JPS6344789A JPS6344789A JP18905686A JP18905686A JPS6344789A JP S6344789 A JPS6344789 A JP S6344789A JP 18905686 A JP18905686 A JP 18905686A JP 18905686 A JP18905686 A JP 18905686A JP S6344789 A JPS6344789 A JP S6344789A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor laser
- semiconductor
- semiconductor layer
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000005253 cladding Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 3
- 239000002131 composite material Substances 0.000 abstract description 2
- 238000005530 etching Methods 0.000 abstract description 2
- 238000000206 photolithography Methods 0.000 abstract description 2
- 108091006146 Channels Proteins 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、通信、光コンピュータに利用できる半導体レ
ーザ装置に関するものである。
ーザ装置に関するものである。
従来の技術
近年、レーザ光を発光す6半導体レーザダイオードと、
そのレーザ光を制御するための、バイポーラ・トランジ
スタ、FAT、受動素子などからなる制御回路とを一枚
の基板の上に集積化された装置が開発されている。
そのレーザ光を制御するための、バイポーラ・トランジ
スタ、FAT、受動素子などからなる制御回路とを一枚
の基板の上に集積化された装置が開発されている。
発明が解決しようとする問題点
しかしながら、前記のような構成では、半導体レーザダ
イオードと、その半導体レーザダイオードを駆動する回
路の最終段の素子との間に配線が存在するため、遅延が
生じるという欠点を有していた。
イオードと、その半導体レーザダイオードを駆動する回
路の最終段の素子との間に配線が存在するため、遅延が
生じるという欠点を有していた。
本発明は、前記欠点に鑑み、遅延が生じない半導体レー
ザ装置を提供するものである。
ザ装置を提供するものである。
問題点を解決するための手段
前記問題点を解決するために、本発明の半導体レーザ装
置は、メサ形状の多層構造が形成された半導体基板上の
前記多層構造の周囲が埋め込み1否が形成されていると
ともに、前記多層構造は、1′頁次形成された第1クラ
ッド層、活性層、第2クラッド層、第2クラッド層と導
電型が同一で不純物濃度がより低い層を含んで構成され
、前記埋め込み層は前記第2クラッド層の上の層の側面
に形成された、前記第2クラッド層とは反対の導電型の
層と、この層の下に形成されて@記反対導電型の層とp
n接合を形成する層とを含んで構成されている。
置は、メサ形状の多層構造が形成された半導体基板上の
前記多層構造の周囲が埋め込み1否が形成されていると
ともに、前記多層構造は、1′頁次形成された第1クラ
ッド層、活性層、第2クラッド層、第2クラッド層と導
電型が同一で不純物濃度がより低い層を含んで構成され
、前記埋め込み層は前記第2クラッド層の上の層の側面
に形成された、前記第2クラッド層とは反対の導電型の
層と、この層の下に形成されて@記反対導電型の層とp
n接合を形成する層とを含んで構成されている。
作用
この構成によって、第2クラッド層をドレイン(または
ソース)領域とし、第2クラッド層の上の低濃度層を活
性層、低濃度層の上の層をソース(またはドレイン)領
域とし、埋め込み層の甲の第2クラッド層とは反対の導
電型の層をゲート領域とする接合型FETと、半導体レ
ーザダイオードとが縦方向に結合されて複合素子が形成
されている。そのため、半導体レーザダイオードとFI
Tとの間には配線が存在しないこととなる。
ソース)領域とし、第2クラッド層の上の低濃度層を活
性層、低濃度層の上の層をソース(またはドレイン)領
域とし、埋め込み層の甲の第2クラッド層とは反対の導
電型の層をゲート領域とする接合型FETと、半導体レ
ーザダイオードとが縦方向に結合されて複合素子が形成
されている。そのため、半導体レーザダイオードとFI
Tとの間には配線が存在しないこととなる。
実施例
以下、本発明の一実施例jについて、図面を参照しなが
ら説明する。
ら説明する。
第1図は、本発明の一実施例における半導体レーザ装置
の断面図である。第1図において、1はp+型InP基
板、2はp型工nPクラッド層、3はInGaムsP活
性層、4はnヤニnPクラッド層、5はn−型InPか
らなる、チャネル層、6はn+型工nP埋込層、7はp
+型工HGaAsPゲート層、8はn+型InP平坦化
層、9はムuZnからなるドレイン電極、1oは人uZ
nからなるゲート電極、11はムuGeからなるソース
電極である。
の断面図である。第1図において、1はp+型InP基
板、2はp型工nPクラッド層、3はInGaムsP活
性層、4はnヤニnPクラッド層、5はn−型InPか
らなる、チャネル層、6はn+型工nP埋込層、7はp
+型工HGaAsPゲート層、8はn+型InP平坦化
層、9はムuZnからなるドレイン電極、1oは人uZ
nからなるゲート電極、11はムuGeからなるソース
電極である。
一般に、接合形FET(JFETIの重要な性能である
相互コンダクタンス(gm )a、nチャネルJFIE
Tの方がPチャネルJFETより優れているので、p型
基板を用いたレーザとし、J FITのチャネル層5が
n型になるようにした。
相互コンダクタンス(gm )a、nチャネルJFIE
Tの方がPチャネルJFETより優れているので、p型
基板を用いたレーザとし、J FITのチャネル層5が
n型になるようにした。
第2図は、本発明の半導体レーザ装置の製造工程図であ
る。まず、p型1nP基板1上に、液相エピタキシャル
成長法(LPE )で、p” −1n Pクラッド層2
、InGaAsP活性層3、n−InPクラッド層4(
2×10濡 )、n −InP JFICTチャネル
層5(1X10′’cyn ”)を順次形成する(第
2図(a))。次に、ホ) IJソゲラフイー技術を用
いて、メサを形成する(第2図(b))。
る。まず、p型1nP基板1上に、液相エピタキシャル
成長法(LPE )で、p” −1n Pクラッド層2
、InGaAsP活性層3、n−InPクラッド層4(
2×10濡 )、n −InP JFICTチャネル
層5(1X10′’cyn ”)を順次形成する(第
2図(a))。次に、ホ) IJソゲラフイー技術を用
いて、メサを形成する(第2図(b))。
この時、エッチャントとして、HC1!: ah。
C0OH:H20□= 1: 1: 1(体積比、20
℃)を用いた。次に、再び、LPE法によって、埋め込
み層(n−InP埋込層6、p −InCraAs
PJFETゲート層了、n −InP平坦化層8)を形
成する(第2図(C))。次に、ホトリソグラフィー技
術で、平坦化層8を一部エノチングで除去し、ゲート電
極がとれるようにする(第2図(d))。この時、エッ
チセントとして、HClを用いると、InPだけ選択的
にエツチングされるので、p+−InGaAsP J
FETゲート層7は、エツチングされない。最後に、人
uZnドレイン電極9、人uZnゲート電葎1o、人u
Geソース電極11を、蒸着、合金化して素子は完成す
るっ (第1図)一般に、埋め込み型半導体レーザの埋
め込み層はpnpnサイリスタ構造、もしくは、pnp
(npn)トランジスタ構造を有しており、そのうちの
逆バイアスpn接合で、埋め込み層に電流が流れないよ
うにしている。
℃)を用いた。次に、再び、LPE法によって、埋め込
み層(n−InP埋込層6、p −InCraAs
PJFETゲート層了、n −InP平坦化層8)を形
成する(第2図(C))。次に、ホトリソグラフィー技
術で、平坦化層8を一部エノチングで除去し、ゲート電
極がとれるようにする(第2図(d))。この時、エッ
チセントとして、HClを用いると、InPだけ選択的
にエツチングされるので、p+−InGaAsP J
FETゲート層7は、エツチングされない。最後に、人
uZnドレイン電極9、人uZnゲート電葎1o、人u
Geソース電極11を、蒸着、合金化して素子は完成す
るっ (第1図)一般に、埋め込み型半導体レーザの埋
め込み層はpnpnサイリスタ構造、もしくは、pnp
(npn)トランジスタ構造を有しており、そのうちの
逆バイアスpn接合で、埋め込み層に電流が流れないよ
うにしている。
そして、埋め込み層のpn接合の空乏層が拡がるときに
n−型チャネル層5の側面のpn接合の空乏層は、低濃
度のチャネル層6側へ大きく拡がる(第3図)。そして
ゲート電極10で、その逆バイアスを変化させて低濃度
「型チャネル層6を流れる電流を、空乏層幅で変調する
ことができる。
n−型チャネル層5の側面のpn接合の空乏層は、低濃
度のチャネル層6側へ大きく拡がる(第3図)。そして
ゲート電極10で、その逆バイアスを変化させて低濃度
「型チャネル層6を流れる電流を、空乏層幅で変調する
ことができる。
本発明は、半導体レーザとJFFCT間に配線が存在し
ないために浮遊容量が存在しないこと、および、JFK
Tのゲート長が、LPE成長時間で決まるだめ、0.5
μm程度にできるので、JFET自体も、soG服以上
の高速動作できること、半導体レーザの入力インピーダ
ンスが、見かけ上、高くなり、一般のマイクロ波システ
ムと、容易にマツチングがとれること、等により、本半
導体レーザは、10G)h以上、変調が可能であった。
ないために浮遊容量が存在しないこと、および、JFK
Tのゲート長が、LPE成長時間で決まるだめ、0.5
μm程度にできるので、JFET自体も、soG服以上
の高速動作できること、半導体レーザの入力インピーダ
ンスが、見かけ上、高くなり、一般のマイクロ波システ
ムと、容易にマツチングがとれること、等により、本半
導体レーザは、10G)h以上、変調が可能であった。
なお、本実施例ではInGa人sP系レーザ:てついて
述べたが、AgGaAs系レーザでもよ1ハっ発明の効
果 以上のように、本発明は、半4にレーザと接合型FET
とを縦方向に集積化することにより、配線をなくして遅
延が生じないようにすることができる。そして高速変調
が可能であるので、光通信、光コンピューター技術に与
える影響は大である。
述べたが、AgGaAs系レーザでもよ1ハっ発明の効
果 以上のように、本発明は、半4にレーザと接合型FET
とを縦方向に集積化することにより、配線をなくして遅
延が生じないようにすることができる。そして高速変調
が可能であるので、光通信、光コンピューター技術に与
える影響は大である。
捷た、FETは、半導体レーザの埋め込み1層を利用し
て形成されているので、面積的にも有利である。
て形成されているので、面積的にも有利である。
第1図は、本発明の一実施例の半導体レーザ装置の断面
面、第2図は、その作製工程を示す断面図、第3図は、
その動作の説明図である。 1・・・・・・p ]n P基板、2・・・・・p
−InPクラ、ド層、3・・・・・・InGaAsP活
性層、4・・・・・・n −InPクラッド層、6・・
・・・・n −InP JFKTチャネル層、6・−
=−n” −XnP埋込層、7・=−p+−工nGaA
sPJFETゲート層、8・・・・・・轟InP平坦層
、9・・・・・AuZnドレイン電薦、10・山・・人
uZnゲート電極、11・由・・λuseソース電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名1°
〜−?−エバP」艮二不l〔 2−、、グラ・ノド4 ’−−1nGJSP >+1 4−−−n’−InP クラ、 h’58−n ’ −
In /’ 4sA (tZ19−AUざロ ししイン
tタン fo・−JJ デーL3 第 2 図 第 2 図 第3図
面、第2図は、その作製工程を示す断面図、第3図は、
その動作の説明図である。 1・・・・・・p ]n P基板、2・・・・・p
−InPクラ、ド層、3・・・・・・InGaAsP活
性層、4・・・・・・n −InPクラッド層、6・・
・・・・n −InP JFKTチャネル層、6・−
=−n” −XnP埋込層、7・=−p+−工nGaA
sPJFETゲート層、8・・・・・・轟InP平坦層
、9・・・・・AuZnドレイン電薦、10・山・・人
uZnゲート電極、11・由・・λuseソース電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名1°
〜−?−エバP」艮二不l〔 2−、、グラ・ノド4 ’−−1nGJSP >+1 4−−−n’−InP クラ、 h’58−n ’ −
In /’ 4sA (tZ19−AUざロ ししイン
tタン fo・−JJ デーL3 第 2 図 第 2 図 第3図
Claims (2)
- (1)一導電型の半導体基板上に、第1クラッド層、活
性層、第2クラッド層、前記一導電型と反対の導電型で
前記第2クラッド層よりも低不純物濃度の第1の半導体
層、前記第1の半導体層と同一導電型で、前記第1の半
導体層よりも高不純物濃度の第2の半導体層が形成され
、前記第1の半導体層の周囲に、前記一導電型を有する
第3の半導体層が形成され、前記第3の半導体層の下に
前記反対の導電型を有する第4の半導体層が形成され、
前記半導体基板の裏面、前記第2の半導体層の上方、前
記第3の半導体層にそれぞれ電極が設けられていること
を特徴とする半導体レーザ装置。 - (2)第2の半導体層と第3の半導体層とがヘテロ接合
を形成していることを特徴とする特許請求の範囲第1項
記載の半導体レーザ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18905686A JPS6344789A (ja) | 1986-08-12 | 1986-08-12 | 半導体レ−ザ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18905686A JPS6344789A (ja) | 1986-08-12 | 1986-08-12 | 半導体レ−ザ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6344789A true JPS6344789A (ja) | 1988-02-25 |
Family
ID=16234548
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18905686A Pending JPS6344789A (ja) | 1986-08-12 | 1986-08-12 | 半導体レ−ザ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6344789A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02128490A (ja) * | 1988-11-08 | 1990-05-16 | Mitsubishi Electric Corp | 光電子集積回路 |
WO2006030746A1 (ja) * | 2004-09-13 | 2006-03-23 | The University Of Tokyo | 半導体発光素子 |
-
1986
- 1986-08-12 JP JP18905686A patent/JPS6344789A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02128490A (ja) * | 1988-11-08 | 1990-05-16 | Mitsubishi Electric Corp | 光電子集積回路 |
WO2006030746A1 (ja) * | 2004-09-13 | 2006-03-23 | The University Of Tokyo | 半導体発光素子 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0067566A2 (en) | Integrated light detection or generation means and amplifying means | |
JPH0212968A (ja) | 集積された多量子井戸光子及び電子デバイス | |
US4608696A (en) | Integrated laser and field effect transistor | |
JPS6344789A (ja) | 半導体レ−ザ装置 | |
JPS5978555A (ja) | 半導体装置 | |
US5246877A (en) | Method of manufacturing a semiconductor device having a polycrystalline electrode region | |
JPH0651002Y2 (ja) | 発光ダイオ−ド | |
JPS61253880A (ja) | 半導体装置 | |
JPS63174362A (ja) | 光電子集積回路 | |
JP3041908B2 (ja) | 半導体装置 | |
JPS613469A (ja) | 双方向性ツエナ−ダイオ−ド | |
JPS62247563A (ja) | 半導体装置の製造方法 | |
JPS62219656A (ja) | 半導体装置およびその製造方法 | |
JPH03291968A (ja) | 光電子集積回路の製造方法 | |
JPS63318770A (ja) | 光電子集積回路 | |
JPH01296663A (ja) | 光電子集積回路 | |
JPS62298150A (ja) | 半導体集積回路及びその製造方法 | |
JPS62115885A (ja) | 半導体装置 | |
JPS63158871A (ja) | 光・電子集積回路 | |
JPH0345549B2 (ja) | ||
JPS62189750A (ja) | 半導体発光装置 | |
JPS62219655A (ja) | 半導体集積回路装置の製造方法 | |
JPH05335528A (ja) | 複合半導体基板の製造方法 | |
JPS62219657A (ja) | 半導体集積回路の製造方法 | |
JPS6318674A (ja) | 化合物半導体装置 |