JPH04211172A - 光受信集積回路およびその製造方法 - Google Patents
光受信集積回路およびその製造方法Info
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- JPH04211172A JPH04211172A JP2409332A JP40933290A JPH04211172A JP H04211172 A JPH04211172 A JP H04211172A JP 2409332 A JP2409332 A JP 2409332A JP 40933290 A JP40933290 A JP 40933290A JP H04211172 A JPH04211172 A JP H04211172A
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- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000002184 metal Substances 0.000 claims abstract description 79
- 229910052751 metal Inorganic materials 0.000 claims abstract description 79
- 238000005530 etching Methods 0.000 claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000004642 Polyimide Substances 0.000 claims abstract description 28
- 229920001721 polyimide Polymers 0.000 claims abstract description 28
- 239000011248 coating agent Substances 0.000 claims abstract description 5
- 238000000576 coating method Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 79
- 230000003287 optical effect Effects 0.000 claims description 48
- 108091006146 Channels Proteins 0.000 claims description 46
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 44
- 238000005253 cladding Methods 0.000 claims description 43
- 230000005669 field effect Effects 0.000 claims description 39
- 238000010521 absorption reaction Methods 0.000 claims description 31
- 230000012010 growth Effects 0.000 claims description 30
- 230000031700 light absorption Effects 0.000 claims description 24
- 238000001459 lithography Methods 0.000 claims description 15
- 238000009429 electrical wiring Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 12
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 11
- 238000001465 metallisation Methods 0.000 claims description 10
- 238000002161 passivation Methods 0.000 claims description 9
- 238000004891 communication Methods 0.000 claims description 6
- 239000012808 vapor phase Substances 0.000 claims description 5
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims description 4
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 230000010354 integration Effects 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- 238000005019 vapor deposition process Methods 0.000 claims description 2
- 238000000407 epitaxy Methods 0.000 claims 1
- 238000001883 metal evaporation Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 claims 1
- 230000035945 sensitivity Effects 0.000 abstract description 3
- 238000012858 packaging process Methods 0.000 abstract description 2
- 238000000137 annealing Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000007740 vapor deposition Methods 0.000 description 6
- 238000010884 ion-beam technique Methods 0.000 description 4
- 239000007791 liquid phase Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 240000002329 Inga feuillei Species 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000005693 optoelectronics Effects 0.000 description 2
- 125000002524 organometallic group Chemical group 0.000 description 2
- 101150114751 SEM1 gene Proteins 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- Manufacturing & Machinery (AREA)
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- Light Receiving Elements (AREA)
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
【産業上の利用分野】本発明は、光通信システムの受信
感度をより向上させるために光受信機の構成要素のうち
光検出器と増幅素子をワンチップ集積させた回路に関し
、特にｐｉｎ型光検出器と接合型電界効果とトランジス
タをワンチップに集積させた光受信集積回路およびその
製造方法に関する。 ［０００２］
感度をより向上させるために光受信機の構成要素のうち
光検出器と増幅素子をワンチップ集積させた回路に関し
、特にｐｉｎ型光検出器と接合型電界効果とトランジス
タをワンチップに集積させた光受信集積回路およびその
製造方法に関する。 ［０００２］
【従来の技術】光受信集積回路の構造を決定する主要要
因は、互いに異なる構造と製造工程を有する２つの構成
要素、即ち、光検出器とトランジスタを構造と工程面に
おいて独立に最適化させることと、この２つの構成要素
間を電気的に接続することにある。今まで発明された光
受信集積回路の構造は工程順に要約すれば次のようにな
る。図７はそれらの工程を説明するための説明図である
。 ［０００３］ （イ）光検出器とトランジスタが同じエピタキシャル層
を用いるエピタキシャル層共有型構造である（図７（ａ
）参照）。 ［０００４］ （ロ）光検出器とトランジスタの高さの差を無視して集
積した非平面型構造である（図７（ｂ）参照）。 ［０００５］ （ハ）トランジスタより光検出器が厚いため、光検出器
が入る位置を深く掘って最終的な光検出器とトランジス
タの高さを同一にした溝状の構造である（図７（ｃ）参
照）。 ［０００６］ （ニ）エツチングされた段差の問題を解決するために素
子のエツジを傾けた傾斜型構造である（図７（ｄ）参照
）。 ［０００７］ （ホ）完全な平面型を作るために光検出器を埋め込んだ
平面埋込型構造である（図７（ｅ）参照）。 ［０００８］ （へ）平面構造の光検出器を使用することにより平面型
の電子素子の構造および工程がスタンドアロン（ｓｔａ
ｎｄ ａｌｏｎｅ）である平面両立構造である（図７
（ｆ）参照）。 ［０００９］
因は、互いに異なる構造と製造工程を有する２つの構成
要素、即ち、光検出器とトランジスタを構造と工程面に
おいて独立に最適化させることと、この２つの構成要素
間を電気的に接続することにある。今まで発明された光
受信集積回路の構造は工程順に要約すれば次のようにな
る。図７はそれらの工程を説明するための説明図である
。 ［０００３］ （イ）光検出器とトランジスタが同じエピタキシャル層
を用いるエピタキシャル層共有型構造である（図７（ａ
）参照）。 ［０００４］ （ロ）光検出器とトランジスタの高さの差を無視して集
積した非平面型構造である（図７（ｂ）参照）。 ［０００５］ （ハ）トランジスタより光検出器が厚いため、光検出器
が入る位置を深く掘って最終的な光検出器とトランジス
タの高さを同一にした溝状の構造である（図７（ｃ）参
照）。 ［０００６］ （ニ）エツチングされた段差の問題を解決するために素
子のエツジを傾けた傾斜型構造である（図７（ｄ）参照
）。 ［０００７］ （ホ）完全な平面型を作るために光検出器を埋め込んだ
平面埋込型構造である（図７（ｅ）参照）。 ［０００８］ （へ）平面構造の光検出器を使用することにより平面型
の電子素子の構造および工程がスタンドアロン（ｓｔａ
ｎｄ ａｌｏｎｅ）である平面両立構造である（図７
（ｆ）参照）。 ［０００９］
【発明が解決しようとする課題】上述した従来の光受信
集積回路を図１を参照して簡単に説明する。 ［００１０１工ピタキシヤル層共用型構造（イ）は半絶
縁性ＩｎＰ基体上にＩｎＧａＡｓ−層のみを成長させ、
その上にｐｉｎ光検出器と接合型電界効果トランジスタ
を集積したもので、最初の光受信集積回路を含む初期段
階の構造である。この構造はエピタキシャル成長を１回
だけさせれば良く、製造が容易であるが、ｐｉｎ光検出
器とトランジスタのチャンネル不純物濃度および厚さが
異なるため、素子構造を独立的最適化が不可能であるた
め、素子性能が極めて劣る。 ［００１１１非平面型構造（ロ）はｐｉｎ光検出器のｎ
層を電界効果トランジスタの電極接触層やチャンネル層
として使用することにより、１回のエピタキシャル成長
のみで製造が可能であり、トランジスタのチャンネルと
光検出器の吸収層が異なるため、独立に最適化が可能で
ある。しかし、ｐｉｎ光検出器の厚さが厚い場合は、フ
ォトリソグラフィや配線が困難である。かつ、ｐｉｎ光
検出器の吸収層とｎ層が選択的にエツチングされるよう
に成分を異にするのが重要である。なお、 （イ）の場
合と同様に、配線寄生容量に大きな問題点がある。 ［００１２］溝状構造（ハ）は光検出器がトランジスタ
に比べて２〜３μｍ程度厚いため、最終高さを合わせる
ために半絶縁性基体を２〜３μｍ掘り、その溝部分に光
検出器が位置するようにした構造である。この構造は（
ロ）の構造に比べてフォトリソグラフィに対して有利で
あるが、光検出器とトランジスタ間を電気に配線するの
は依然として困難であり、配線間の容量も比較的大きい
。 ［００１３］傾斜型構造（ニ）は表面段差の問題を軽減
するための構造であって、フォトリソグラフィと配線の
問題だけでなく、配線寄生容量も減らすことができる。 しかし、この構造は素子の性能は優れている反面、イオ
ンビームエツチングを利用した傾斜型構造の製造が極め
て困難である。 ［００１４］平面埋込型構造（ホ）は表面段差の問題を
完全に解決することができるため、フォトリソグラフイ
エ程、配線工程が行なえ、配線寄生容量を軽減させる。 この構造の光電集積回路製造では、液相エピタキシャル
成長法（ＬＥＰ）の特性を利用してエツチングされた溝
を埋める方法、２度のイオンビームエツチングを利用し
た方法、および選択的有機金属気相エピタキシャル成長
法（ＯＭＶＰＥ）を利用した方法等が発明されたが、液
相エピタキシャル成長法では光検出器の面積が制限され
、イオンビームエツチングによる方法は極めてややこし
い工程の制御が必要であり、選択的エピタキシャル成長
法はマスクとして使用した材料上に多結晶を成長させる
ことができる点と、成長領域のエツジ部分が過多成長さ
れる現象が生じる等の問題点がそれぞれある。 ［００１５］平面両立型構造（へ）は基体自体を吸収層
として使用する平面型光検出器をＭＥＳＦＥＴのような
トランジスタと集積させた形態で、簡単な製造工程と平
面構造の二つの目的を同時に満足させることができる。 しかし、平面型光検出器の開発は未だ完全でなく、Ｉｎ
ＧａＡｓエピタキシャル層を吸収層として使用するＩｎ
Ｐ系ではこの構造の製造が極めて難しい。 ［００１６］上記の構造以外にもｎ型基体ｐｉｎ光検出
器を作り、その上に更に半絶縁性層をエピタキシャル成
長した後、イオン打ち込みにより電界効果トランジスタ
を製造した縦型構造も発明され、格子不整合エピタキシ
ャル成長を利用してＧａＡｓ基体上にＩｎＧａＡｓ光検
出器とＧａＡｓＭＥＳＦＥＴを集積した例と、逆に、■
ｎＰ基体上にＧａＡｓＭＥＳＦＥＴを作った例等が報告
されている。 ［００１７］
集積回路を図１を参照して簡単に説明する。 ［００１０１工ピタキシヤル層共用型構造（イ）は半絶
縁性ＩｎＰ基体上にＩｎＧａＡｓ−層のみを成長させ、
その上にｐｉｎ光検出器と接合型電界効果トランジスタ
を集積したもので、最初の光受信集積回路を含む初期段
階の構造である。この構造はエピタキシャル成長を１回
だけさせれば良く、製造が容易であるが、ｐｉｎ光検出
器とトランジスタのチャンネル不純物濃度および厚さが
異なるため、素子構造を独立的最適化が不可能であるた
め、素子性能が極めて劣る。 ［００１１１非平面型構造（ロ）はｐｉｎ光検出器のｎ
層を電界効果トランジスタの電極接触層やチャンネル層
として使用することにより、１回のエピタキシャル成長
のみで製造が可能であり、トランジスタのチャンネルと
光検出器の吸収層が異なるため、独立に最適化が可能で
ある。しかし、ｐｉｎ光検出器の厚さが厚い場合は、フ
ォトリソグラフィや配線が困難である。かつ、ｐｉｎ光
検出器の吸収層とｎ層が選択的にエツチングされるよう
に成分を異にするのが重要である。なお、 （イ）の場
合と同様に、配線寄生容量に大きな問題点がある。 ［００１２］溝状構造（ハ）は光検出器がトランジスタ
に比べて２〜３μｍ程度厚いため、最終高さを合わせる
ために半絶縁性基体を２〜３μｍ掘り、その溝部分に光
検出器が位置するようにした構造である。この構造は（
ロ）の構造に比べてフォトリソグラフィに対して有利で
あるが、光検出器とトランジスタ間を電気に配線するの
は依然として困難であり、配線間の容量も比較的大きい
。 ［００１３］傾斜型構造（ニ）は表面段差の問題を軽減
するための構造であって、フォトリソグラフィと配線の
問題だけでなく、配線寄生容量も減らすことができる。 しかし、この構造は素子の性能は優れている反面、イオ
ンビームエツチングを利用した傾斜型構造の製造が極め
て困難である。 ［００１４］平面埋込型構造（ホ）は表面段差の問題を
完全に解決することができるため、フォトリソグラフイ
エ程、配線工程が行なえ、配線寄生容量を軽減させる。 この構造の光電集積回路製造では、液相エピタキシャル
成長法（ＬＥＰ）の特性を利用してエツチングされた溝
を埋める方法、２度のイオンビームエツチングを利用し
た方法、および選択的有機金属気相エピタキシャル成長
法（ＯＭＶＰＥ）を利用した方法等が発明されたが、液
相エピタキシャル成長法では光検出器の面積が制限され
、イオンビームエツチングによる方法は極めてややこし
い工程の制御が必要であり、選択的エピタキシャル成長
法はマスクとして使用した材料上に多結晶を成長させる
ことができる点と、成長領域のエツジ部分が過多成長さ
れる現象が生じる等の問題点がそれぞれある。 ［００１５］平面両立型構造（へ）は基体自体を吸収層
として使用する平面型光検出器をＭＥＳＦＥＴのような
トランジスタと集積させた形態で、簡単な製造工程と平
面構造の二つの目的を同時に満足させることができる。 しかし、平面型光検出器の開発は未だ完全でなく、Ｉｎ
ＧａＡｓエピタキシャル層を吸収層として使用するＩｎ
Ｐ系ではこの構造の製造が極めて難しい。 ［００１６］上記の構造以外にもｎ型基体ｐｉｎ光検出
器を作り、その上に更に半絶縁性層をエピタキシャル成
長した後、イオン打ち込みにより電界効果トランジスタ
を製造した縦型構造も発明され、格子不整合エピタキシ
ャル成長を利用してＧａＡｓ基体上にＩｎＧａＡｓ光検
出器とＧａＡｓＭＥＳＦＥＴを集積した例と、逆に、■
ｎＰ基体上にＧａＡｓＭＥＳＦＥＴを作った例等が報告
されている。 ［００１７］
【発明の目的】本発明の目的は、上記のような従来の問
題点を解決し、受信機感度の向上と高速動作および信頼
性向上とパッケージング工程簡素化のために、光通信シ
ステムの主要部品である光受信機の構成要素のうち、光
検出器と増幅回路をワンチップに集積する際に、２度の
エピタキシャル成長工程によりｐｉｎ光検出器と接合型
電界効果トランジスタ（ＪＦＥＴ）の共有層が最大限に
共有されるとともに最適化される光受信集積回路および
その製造方法を提供することにある。 ［００１８］
題点を解決し、受信機感度の向上と高速動作および信頼
性向上とパッケージング工程簡素化のために、光通信シ
ステムの主要部品である光受信機の構成要素のうち、光
検出器と増幅回路をワンチップに集積する際に、２度の
エピタキシャル成長工程によりｐｉｎ光検出器と接合型
電界効果トランジスタ（ＪＦＥＴ）の共有層が最大限に
共有されるとともに最適化される光受信集積回路および
その製造方法を提供することにある。 ［００１８］
【課題を解決するための手段】本発明は、上記の目的を
達成するために、光通信システムの主要部品である光受
信機の構成要素のうち光検出器と増幅回路をワンチップ
集積して製造する方法において、半絶縁性ＩｎＰ基体上
にチャンネル層とアンド−ブト光吸収層をエピタキシャ
ル成長法により順次成長させる第１次エピタキシャル成
長工程と、エツチングマスクを作った後、光吸収層のみ
を（１１１）Ｉｎ面が現われるように異方性選択エツチ
ングする第１次エツチング工程と、エツチングマスク用
感光材料を全て除去した後、クラッド層をエピタキシャ
ル成長により一定の厚さに成長させる第２次エビタキシ
ャル工程と、ｐｉｎ光検出器と電界効果トランジスタを
オーミックコンタクトさせるためにｐ型金属をリフトオ
フ法により蒸着した後、金属熱処理装置によりアニーリ
ングするｐ型金属蒸着工程と、ｐｉｎ光検出器の光吸収
領域にはフォトレジストを形成し、電界効果トランジス
タのゲート部分は前工程で形成されたｐ型金属をエツチ
ングマスクにして選択エツチングする第２次エツチング
工程と、上記選択エツチングが終った後、表面に露出さ
れた光吸収層のみを選択エツチングする第３次エツチン
グ工程と、ｐｉｎ光検出器と電界効果トランジスタのソ
ースおよびドレーンをオーミックコンタクトさせるため
にリフトオフ法によりｎ型金属を蒸着するｎ型金属蒸着
工程と、ｐｉｎ光検出器および電界効果トランジスタに
ポリイミドをコーティングして光吸収層部分と素子の間
を電気的に接続するための配線接触部分をエツチングす
るポリイミドパッシベーション工程と、リフトオフ法に
より２次配線金属を蒸着する２次配線金属蒸着工程とを
備えたことを特徴とする。 ［００１９］また、本発明は、半絶縁性ＩｎＰ基体、該
半絶縁性基体上に形成されたｎ型ＩｎＰチャンネル層と
、該ｎ型チャンネル層上の中央部に形成されたＩｎＧａ
Ａｓ吸収層と、上記ｎ型チャンネル上のＩｎＧａＡｓ吸
収層の両側に蒸着されたｎ型金属と、上記ＩｎＧａＡＳ
吸収層上に形成されたｐ型ＩｎＰクラッド層と、該ｐ型
ＩｎＰクラッド層上の両側のエツジに蒸着されたｐ型金
属で構成されるｐｉｎ光検出器と、前記同一半絶縁性基
体上に形成されたｎ型ＩｎＰチャンネル層と、該ｎ型Ｉ
ｎＰチャンネル層上の中央部に、両側面がアンダーカッ
トされた構造で形成されたｐ型ＩｎＰクラッド層と、上
記ｐ型ＩｎＰクラッド層上に蒸着されたｐ型金属と、上
記ｎ型ＩｎＰチャンネル層上のｐ型ＩｎＰクラッド層の
両側およびｐ型金属に蒸着されたｎ型金属とにより構成
される接合型電界効果トランジスタと、上記光検出器の
光吸収層部分と各素子の間を電気的に接続するための金
属接触部分を除いた全面にコーティングされたポリイミ
ドと、素子間を電気的に接続するための金属層とを備え
たことを特徴とする。 ［００２０１
達成するために、光通信システムの主要部品である光受
信機の構成要素のうち光検出器と増幅回路をワンチップ
集積して製造する方法において、半絶縁性ＩｎＰ基体上
にチャンネル層とアンド−ブト光吸収層をエピタキシャ
ル成長法により順次成長させる第１次エピタキシャル成
長工程と、エツチングマスクを作った後、光吸収層のみ
を（１１１）Ｉｎ面が現われるように異方性選択エツチ
ングする第１次エツチング工程と、エツチングマスク用
感光材料を全て除去した後、クラッド層をエピタキシャ
ル成長により一定の厚さに成長させる第２次エビタキシ
ャル工程と、ｐｉｎ光検出器と電界効果トランジスタを
オーミックコンタクトさせるためにｐ型金属をリフトオ
フ法により蒸着した後、金属熱処理装置によりアニーリ
ングするｐ型金属蒸着工程と、ｐｉｎ光検出器の光吸収
領域にはフォトレジストを形成し、電界効果トランジス
タのゲート部分は前工程で形成されたｐ型金属をエツチ
ングマスクにして選択エツチングする第２次エツチング
工程と、上記選択エツチングが終った後、表面に露出さ
れた光吸収層のみを選択エツチングする第３次エツチン
グ工程と、ｐｉｎ光検出器と電界効果トランジスタのソ
ースおよびドレーンをオーミックコンタクトさせるため
にリフトオフ法によりｎ型金属を蒸着するｎ型金属蒸着
工程と、ｐｉｎ光検出器および電界効果トランジスタに
ポリイミドをコーティングして光吸収層部分と素子の間
を電気的に接続するための配線接触部分をエツチングす
るポリイミドパッシベーション工程と、リフトオフ法に
より２次配線金属を蒸着する２次配線金属蒸着工程とを
備えたことを特徴とする。 ［００１９］また、本発明は、半絶縁性ＩｎＰ基体、該
半絶縁性基体上に形成されたｎ型ＩｎＰチャンネル層と
、該ｎ型チャンネル層上の中央部に形成されたＩｎＧａ
Ａｓ吸収層と、上記ｎ型チャンネル上のＩｎＧａＡｓ吸
収層の両側に蒸着されたｎ型金属と、上記ＩｎＧａＡＳ
吸収層上に形成されたｐ型ＩｎＰクラッド層と、該ｐ型
ＩｎＰクラッド層上の両側のエツジに蒸着されたｐ型金
属で構成されるｐｉｎ光検出器と、前記同一半絶縁性基
体上に形成されたｎ型ＩｎＰチャンネル層と、該ｎ型Ｉ
ｎＰチャンネル層上の中央部に、両側面がアンダーカッ
トされた構造で形成されたｐ型ＩｎＰクラッド層と、上
記ｐ型ＩｎＰクラッド層上に蒸着されたｐ型金属と、上
記ｎ型ＩｎＰチャンネル層上のｐ型ＩｎＰクラッド層の
両側およびｐ型金属に蒸着されたｎ型金属とにより構成
される接合型電界効果トランジスタと、上記光検出器の
光吸収層部分と各素子の間を電気的に接続するための金
属接触部分を除いた全面にコーティングされたポリイミ
ドと、素子間を電気的に接続するための金属層とを備え
たことを特徴とする。 ［００２０１
【実施例］以下、図面を参照して本発明の実施例を詳細
に説明する。 ［００２１］図１は本発明一実施例のＩｎＰ系光電集積
回路の断面構造を示す。 ［００２２］半絶縁性ＩｎＰ基体２１と、半絶縁性基体
２１上に形成されたｎ型ＩｎＰチャンネル層２２と、ｎ
型ＩｎＰチャンネル層２２上に形成されるドーピングさ
れていないＩｎＧａＡｓ吸収層２３と、ＩｎＧａＡｓ吸
収層２３のみを（１１１）Ｉｎ面が現われるように異方
性選択エツチングした後、ｐｎ接合のために形成された
ｐ型ＩｎＰクラッド層２４と上記ｐ型ＩｎＰクラッド２
４上に蒸着されて形成されるｐ型金属２６と、ＩｎＰ層
選択エツチング後、ＩｎＧａＡｓ吸収層を除いたｎ型■
ｎＰ層２２上に蒸着により形成されたｎ型金属２５とに
より構成されるｐｉｎ光検出器と、半絶縁性基体２１上
にエピタキシャル成長工程により形成されるｎ型ＩｎＰ
チャンネル層２２′と、ｎ型ＩｎＰチャンネル層り２′
上にＩｎＧａＡｓ層を成長させた後、エツチングマスク
を作り、選択エツチングをした後、エピタキシャル法に
よりｐ型ＩｎＰ層２４′と上記ｐ型ＩｎＰクラッド層り
４′上に蒸着により形成されたｐ型金属２６′と、ｐ型
金属をマスクにしてＩｎＰ層２３′を選択エツチングし
た後、ＩｎＧａＡｓを全てエツチングして、蒸着により
自己整列構造で形成されたｎ型金層金属２５′とにより
構成される接合型電界効果トランジスタと、漏れ電流低
減のために全面にコーティングされたポリイミド２７と
、素子間電気的配線のために蒸着により配線金属２８と
を形成してワンチップに集積されている。 ［００２３］ ＩｎＰと格子整合をなすＩ ｎｏ、
ｓ３Ｇ ａｏ、 ４７Ａｓを吸収層にしたｐｉｎ光検出
器と、ｎ型ＩｎＰをチャンネル層にした自己整列整合型
電界効果トランジスタを集積させた本構造は、次のよう
な特徴を有する。 ［００２４］本発明による構造は公知の構造のうち非平
面型構造と溝状構造の特徴のみを採った中間型構造であ
って、光検出器と接合型電界効果トランジスタ層間の独
立的最適化を達成することができる。２度のエピタキシ
ャル成長により形成される３層は、光検出器とトランジ
スタに共有されながら、その成長特性はｎ型ＩｎＰクラ
ッド層はトランジスタにより決定され、アンド−ブト■
ｎＧａＡｓ吸収層は光検出器により決定され、そしてｐ
型ＩｎＰクラッド層は両側により決定され、基体をリセ
スグループ（ｒｅｃｅｓｓ ｇｒｏｏｖｅ）エツチン
グをすることなく、微細リソグラフィが可能である。 ［００２５］即ち、トランジスタのゲート形成のための
りソゲラフイエ程が１次エピタキシャル成長後、表面段
差が全くない状態でなされるため、微細リソグラフィが
可能である。 ［００２６］本発明の構造では、従来の接合型電界効果
トランジスタの製造技術において最も大きな問題になる
拡散によるゲート長さの制限を克服し、ＩｎＧａＡｓ層
の異方性エツチングを利用して、リソグラフィにより決
定されるマスク上の長さより短いゲート長さを得ること
ができる。と同時に、自己整列法によりソース、ドレー
ンおよびゲート金属を蒸着して、高価の電子ビームやＸ
線リソグラフィ装備がなくても、容易に１μｍまたはそ
れ以下のゲート長さを有する整合型電界効果トランジス
タを製造することができる。即ち、半絶縁性ＩｎＰ基体
上に成長させたｎ型ＩｎＰチャンネル層とアンド−ブト
ＩｎＧａＡｓ吸収層を選択的エツチング液を用いて、（
１１１）Ｉｎ面が現われるようにＩｎＧａＡｓ層のみを
異方性選択エツチングした後、ｐｎ接合を形成するため
ｐ型ＩｎＰ層を成長させれば、エツチングされた部分の
下の層とチャンネル層の間でｐｎ接合が形成されてゲー
トが形成されることになる。このとき、ｐｎ接合が形成
されるゲート長さは、ＩｎＧａＡｓ層の厚さと異方性エ
ツチング角度およびエツチング用マスク上の長さにより
決定される。 ［００２７］なお、この構造は光検出器とトランジスタ
の集積度を基本的な構造を変化させることなく拡張する
ことができ、エツチング工程は多くなるが、全てＩｎＰ
層とＩｎＧａＡｓ層との選択エツチングであるため、エ
ツチング工程を調節するのは容易である。各素子間を電
気的に分離するためのメサエッチングは、比較的大きな
表面段差を与えるが、この部分のパターンは大変大きい
ため、リソグラフィに影響を与えない。そして、ポリイ
ミドをコーティングしてエツチングされた傾斜面の角度
を緩和させて光検出器のｐ型開線を容易にすると同時に
パッシベーションにより漏れ電流を減らすことができる
。 ［００２８］図２ないし図４は本発明による光受信集積
回路の製造順序を示した断面図である。第１次エビタキ
シャル工程では半絶縁性ＩｎＰ基体上にｎ型ＩｎＰチャ
ンネル層とアンド−ブトＩｎＧａＡｓ吸収層を液相エピ
タキシャル成長法や有機金属気相エピタキシャル成長法
により成長させる（図２（Ａ）参照）。 ［００２９］ ＩｎＧａＡｓ層のエツチング工程では
、リソグラフィにより感光材料でエツチングマスクを作
った後、ＩｎＧａＡｓ層のみを（１１１）Ｉｎ面が現わ
れるように異方性選択エツチングする。このとき、エツ
チングされる部分は素子が位置しない素子間分離領域と
、トランジスタのｐｎ接合を成すゲート部分とになる（
図２（Ｂ）参照）。 【００３０】第２次エビタキシャル工程では、エツチン
グマスク用感光材料を全て除去した後、光検出器と接合
型電界効果トランジスタをｐｎ接合させるために、ｐ型
ＩｎＰ層を有機金属気相エピタキシャル成長法により一
定厚さに成長させる（図２（Ｃ）参照）。ｐ型金属蒸着
工程では、光検出器とトランジスタのゲートをオーミッ
クコンタクトさせるためにｐ型金属をリフトオフ法によ
り蒸着して、急速熱処理装置でアニーリングする（図３
（Ｄ）参照）。 ［００３１］ ＩｎＰ層のエツチング工程では、リソグ
ラフィ技術を用いて感光材料によりｐｉｎ光検出器の光
吸収領域を覆い、トランジスタのゲート領域に前工程で
蒸着したｐ型金属をエツチング用マスクにして、ＩｎＰ
層のみを選んでエツチングする。中間にＩｎＧａＡｓ層
がない領域は、ｐ−ＩｎＰとｎ−ＩｎＰが全てエツチン
グされるため、半絶縁性基体が現われて素子間が電気的
に隔離され、ＩｎＧａＡｓ層がある領域はｐ−ＩｎＰだ
けエツチングされて、ＩｎＧａＡｓ層が表面に現われる
（図３（Ｅ）参照）。 ［００３２］ ＩｎＧａＡｓ層のエツチング工程では
、ＩｎＰ層のエツチングが終った後、直ちにＩｎＧａＡ
ｓ層のみを選択エツチングすれば光検出器は光吸収領域
だけを除き、ｎ−ＩｎＰ層が現われ、トランジスタの場
合はＩｎＧａＡｓ層が全てエツチングされてｐｎ接合面
両側に大きなアンダーカットが生じる（図３（Ｆ）参照
）。 ［００３３］ｎ型金属蒸着工程では、光検出器とトラン
ジスタのソースおよびドレーンのオーミックコンタクト
のために、リフトオフ法によりｎ型金属を蒸着する。こ
のとき、トランジスタの領域では、ソース、ドレーンお
よびゲートの区別なく金属を蒸着すれば前工程で形成さ
れたアンダーカットのため、それぞれ自己整列される（
図４（Ｇ）参照）。 ［００３４］ポリイミドパツシベーシヨン工程では、光
検出器からの漏れ電流を低減するためと、光検出器の傾
斜面を緩和するために、ポリイミドをコーティングして
、リソグラフィにより光検出器の光吸収層部分と各素子
間電気配線のための２次配線金属の接触部分のポリイミ
ドをエツチングする（図４（Ｈ）参照）。 ［００３５１２次配線金属蒸着工程では、リフトオフ法
により２次配線金属を蒸着して各素子間を電気的に配線
する（図４（■）参照）。 ［００３６１本発明は次のようないくつかの変形および
応用が可能である。 ［００３７］まず、光検出器で吸収する光が１．３μｍ
またはより短い波長を有する場合は、ＩｎＧａＡｓ吸収
層に替えてＩｎＧａＡｓｐ層を形成して使用することが
できる。 ［００３８］なお、本発明による光電集積回路はｎ型■
ｎＰ層の下にｎ型ＩｎＧａＡｓを一層だけ成長させれば
、ＩｎＰの代りにＩｎＧａＡｓ接合型電界効果トランジ
スタの変形構造が可能である。 ［００３９］図５は本発明の他の実施例を示す断面図で
ある。 ［００４０１図に示す通り、半絶縁性基体４１と、半絶
縁性基体４１上に形成されたｎ型ＩｎＧａＡｓチャンネ
ル層４２と、ｎ型チャンネル層上に形成されるアンド−
ブトＩｎＧａＡｓ吸収層４４と、ＩｎＧａＡｓ吸収層を
異方性選択エツチングした後、形成されたｐ型ＩｎＰク
ラッド層４５と、クラッド層上に蒸着により形成される
ｐ型金属４６と、ＩｎＰ層選択エツチング後、Ｉ ｎＧ
ａＡｓ吸収層を除いたｎ型ＩｎＰオーミックコンタクト
層上に蒸着されたｎ型金属４７とにより構成されるｐｉ
ｎ光検出器と、同一半絶縁性基体２１上に形成されたｎ
型ＩｎＧａＡｓチャンネル層４２′と、上記チャンネル
層上に形成されたｎ−ＩｎＰオーミックコンタクト層４
３′と、オーミックコンタクト層上に形成されたｐ型■
ｎＰクラッド層４５′と、クラッド層上に蒸着されたｐ
型金属４６′と、ｐ型金属およびｎ型ＩｎＰオーミック
コンタクト層上に蒸着されたｎ型金属４７で構成される
接合型電界効果トランジスタと、漏れ電流を低減するた
め全面にコーティングされたポリイミド４８と、素子間
電気的配線のために蒸着により配線金属４９を形成して
ワンチップに集積した構造を有する。 ［００４１１次に、上記のような構造を有する光受信集
積素子を製造工程順に説明する。 ［００４２］第１次エビタキシャル工程では、半絶縁性
ＩｎＰ基体上に、ｎ型ＩｎＧａＡｓチャンネル層と、ｎ
型ＩｎＰオーミックコンタクト層と、アンド−ブトＩｎ
ＧａＡｓ吸収層とを、液相エピタキシャル成長法や有機
金属エピタキシャル成長法により成長させる。 ［００４３］ ＩｎＧａＡｓ層がエツチング工程では
、リソグラフィにより感光材料を用いてエツチングマス
クを作った後、ＩｎＧａＡｓ吸収層およびＩｎＰオーミ
ックコンタクト層を（１１１）Ｉｎ面が現われるように
異方性選択エツチングする。このとき、エツチングされ
る部分は素子が位置しない素子間分離領域とトランジス
タのｐｎ接合をなすゲート部分になる。 ［００４４］第２次エビタキシャル工程では、エツチン
グマスク用感光材料を全て除去した後、光検出器と接合
型電界効果トランジスタのｐｎ接合のために、ｐ型Ｉｎ
Ｐクラッド層を有機金属気相エピタキシャル法により成
長させる。 ［００４５］Ｉ）型金属蒸着工程では、光検出器とトラ
ンジスタのゲートのオーミックコンタクトのためにｐ型
リフトオフ法により蒸着し、急速熱処理装置でアニーリ
ングする。 ［００４６］ ＩｎＰ層のエツチング工程では、リソ
グラフィにより感光材料を用いてｐｉｎ光検出器の光吸
収領域を覆い、トランジスタのゲート部分は前工程で蒸
着したｐ型金属でエツチングマスクにした後、ＩｎＰ層
だけを選択エツチングする。中間にＩｎＧａＡｓ層がな
い領域は、ｐ−ＩｎＰが全てエツチングされるため、半
絶縁性基体が各素子を電気的に隔離し、ＩｎＧａＡｓ層
がある領域はｐ−ＩｎＰのみエツチングされてＩｎＧａ
Ａｓ層が表面に現われる。 ［００４７］ ＩｎＧａＡｓ層のエツチング工程では
、ＩｎＰ層のエツチングが終った後、直ちにＩｎＧａＡ
ｓ層だけを選択エツチングすれば、光検出器は光吸収領
域だけを除き、ｎ−ＩｎＰ層が現われ、トランジスタの
場合はＩｎＧａＡｓ層が全てエツチングされて、ｐｎ接
合面両側に大きなアンダーカットが生じる。 ［００４８］１１１型金属蒸着工程では、光検出器とト
ランジスタのソースおよびドレーンをオーミックコンタ
クトさせるためリフトオフ法によりｎ型金属を蒸着する
。このとき、トランジスタの領域ではソース、ドレーン
およびゲートの区別なく金属を蒸着すれば、前工程で形
成されたアンダーカットのため、それぞれの電極が自己
整列される。 ［００４９］ポリイミドパツシベーシヨン工程では、光
検出器とトランジスタの漏れ電流を低減するためと、光
検出器の傾斜面を緩和するためにポリイミドをコーティ
ングし、リソグラフィにより光検出器の光吸収層部分と
各素子間電気配線のための２次配線金属の接触部分のポ
リイミドをエツチングする。 ［００５０１２次配線金属蒸着工程では、リフトオフ法
により２次配線金属を蒸着して各素子を電気的に配線す
る。 ［００５１１なお、本発明による光電集積回路は図６に
示した通り、構造を変化させることなくＧａＡｓ系に応
用可能である。すなわち、図２ないし図４に示す工程で
は、半絶縁性ＩｎＰ基体の代りに半絶縁性ＧａＡｓ基体
を、ｎ型ＩｎＰチャンネル層の代りにｎ型ＧａＡｌＡｓ
チャンネル層を、そしてｐ型ＩｎＰクラッド層の代りに
ＧａＡｌＡｓクラッド層を成長させれば良い。 ［００５２］また、他の方法として、各電極の接触抵抗
を減らすため、電極の下部にさらに拡散やイオン注入等
を行うことが可能である。 （００５３１本発明を応用すれば、縦型ｐｉｎ光検出器
の代りに、ラテラルｐｉｎ、ＰＣＤ （Ｐｈｏｔｏ−Ｃ
。 ｎｄｕｃｔｉｖｅ Ｄｅｔｅｃｔｏｒ）またはＭＳＭ
（Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｍｅ
ｔａｌ）のような平面型光検出器の集積も可能である。 ［００５４］なお、傾斜面緩和および表面パッシベーシ
ョンのために、コーティングされたポリイミドは、誘電
率が３．０〜３．５であるため、光検出器の無反射コー
ティングのために使用しても良い。 ［００５５］
に説明する。 ［００２１］図１は本発明一実施例のＩｎＰ系光電集積
回路の断面構造を示す。 ［００２２］半絶縁性ＩｎＰ基体２１と、半絶縁性基体
２１上に形成されたｎ型ＩｎＰチャンネル層２２と、ｎ
型ＩｎＰチャンネル層２２上に形成されるドーピングさ
れていないＩｎＧａＡｓ吸収層２３と、ＩｎＧａＡｓ吸
収層２３のみを（１１１）Ｉｎ面が現われるように異方
性選択エツチングした後、ｐｎ接合のために形成された
ｐ型ＩｎＰクラッド層２４と上記ｐ型ＩｎＰクラッド２
４上に蒸着されて形成されるｐ型金属２６と、ＩｎＰ層
選択エツチング後、ＩｎＧａＡｓ吸収層を除いたｎ型■
ｎＰ層２２上に蒸着により形成されたｎ型金属２５とに
より構成されるｐｉｎ光検出器と、半絶縁性基体２１上
にエピタキシャル成長工程により形成されるｎ型ＩｎＰ
チャンネル層２２′と、ｎ型ＩｎＰチャンネル層り２′
上にＩｎＧａＡｓ層を成長させた後、エツチングマスク
を作り、選択エツチングをした後、エピタキシャル法に
よりｐ型ＩｎＰ層２４′と上記ｐ型ＩｎＰクラッド層り
４′上に蒸着により形成されたｐ型金属２６′と、ｐ型
金属をマスクにしてＩｎＰ層２３′を選択エツチングし
た後、ＩｎＧａＡｓを全てエツチングして、蒸着により
自己整列構造で形成されたｎ型金層金属２５′とにより
構成される接合型電界効果トランジスタと、漏れ電流低
減のために全面にコーティングされたポリイミド２７と
、素子間電気的配線のために蒸着により配線金属２８と
を形成してワンチップに集積されている。 ［００２３］ ＩｎＰと格子整合をなすＩ ｎｏ、
ｓ３Ｇ ａｏ、 ４７Ａｓを吸収層にしたｐｉｎ光検出
器と、ｎ型ＩｎＰをチャンネル層にした自己整列整合型
電界効果トランジスタを集積させた本構造は、次のよう
な特徴を有する。 ［００２４］本発明による構造は公知の構造のうち非平
面型構造と溝状構造の特徴のみを採った中間型構造であ
って、光検出器と接合型電界効果トランジスタ層間の独
立的最適化を達成することができる。２度のエピタキシ
ャル成長により形成される３層は、光検出器とトランジ
スタに共有されながら、その成長特性はｎ型ＩｎＰクラ
ッド層はトランジスタにより決定され、アンド−ブト■
ｎＧａＡｓ吸収層は光検出器により決定され、そしてｐ
型ＩｎＰクラッド層は両側により決定され、基体をリセ
スグループ（ｒｅｃｅｓｓ ｇｒｏｏｖｅ）エツチン
グをすることなく、微細リソグラフィが可能である。 ［００２５］即ち、トランジスタのゲート形成のための
りソゲラフイエ程が１次エピタキシャル成長後、表面段
差が全くない状態でなされるため、微細リソグラフィが
可能である。 ［００２６］本発明の構造では、従来の接合型電界効果
トランジスタの製造技術において最も大きな問題になる
拡散によるゲート長さの制限を克服し、ＩｎＧａＡｓ層
の異方性エツチングを利用して、リソグラフィにより決
定されるマスク上の長さより短いゲート長さを得ること
ができる。と同時に、自己整列法によりソース、ドレー
ンおよびゲート金属を蒸着して、高価の電子ビームやＸ
線リソグラフィ装備がなくても、容易に１μｍまたはそ
れ以下のゲート長さを有する整合型電界効果トランジス
タを製造することができる。即ち、半絶縁性ＩｎＰ基体
上に成長させたｎ型ＩｎＰチャンネル層とアンド−ブト
ＩｎＧａＡｓ吸収層を選択的エツチング液を用いて、（
１１１）Ｉｎ面が現われるようにＩｎＧａＡｓ層のみを
異方性選択エツチングした後、ｐｎ接合を形成するため
ｐ型ＩｎＰ層を成長させれば、エツチングされた部分の
下の層とチャンネル層の間でｐｎ接合が形成されてゲー
トが形成されることになる。このとき、ｐｎ接合が形成
されるゲート長さは、ＩｎＧａＡｓ層の厚さと異方性エ
ツチング角度およびエツチング用マスク上の長さにより
決定される。 ［００２７］なお、この構造は光検出器とトランジスタ
の集積度を基本的な構造を変化させることなく拡張する
ことができ、エツチング工程は多くなるが、全てＩｎＰ
層とＩｎＧａＡｓ層との選択エツチングであるため、エ
ツチング工程を調節するのは容易である。各素子間を電
気的に分離するためのメサエッチングは、比較的大きな
表面段差を与えるが、この部分のパターンは大変大きい
ため、リソグラフィに影響を与えない。そして、ポリイ
ミドをコーティングしてエツチングされた傾斜面の角度
を緩和させて光検出器のｐ型開線を容易にすると同時に
パッシベーションにより漏れ電流を減らすことができる
。 ［００２８］図２ないし図４は本発明による光受信集積
回路の製造順序を示した断面図である。第１次エビタキ
シャル工程では半絶縁性ＩｎＰ基体上にｎ型ＩｎＰチャ
ンネル層とアンド−ブトＩｎＧａＡｓ吸収層を液相エピ
タキシャル成長法や有機金属気相エピタキシャル成長法
により成長させる（図２（Ａ）参照）。 ［００２９］ ＩｎＧａＡｓ層のエツチング工程では
、リソグラフィにより感光材料でエツチングマスクを作
った後、ＩｎＧａＡｓ層のみを（１１１）Ｉｎ面が現わ
れるように異方性選択エツチングする。このとき、エツ
チングされる部分は素子が位置しない素子間分離領域と
、トランジスタのｐｎ接合を成すゲート部分とになる（
図２（Ｂ）参照）。 【００３０】第２次エビタキシャル工程では、エツチン
グマスク用感光材料を全て除去した後、光検出器と接合
型電界効果トランジスタをｐｎ接合させるために、ｐ型
ＩｎＰ層を有機金属気相エピタキシャル成長法により一
定厚さに成長させる（図２（Ｃ）参照）。ｐ型金属蒸着
工程では、光検出器とトランジスタのゲートをオーミッ
クコンタクトさせるためにｐ型金属をリフトオフ法によ
り蒸着して、急速熱処理装置でアニーリングする（図３
（Ｄ）参照）。 ［００３１］ ＩｎＰ層のエツチング工程では、リソグ
ラフィ技術を用いて感光材料によりｐｉｎ光検出器の光
吸収領域を覆い、トランジスタのゲート領域に前工程で
蒸着したｐ型金属をエツチング用マスクにして、ＩｎＰ
層のみを選んでエツチングする。中間にＩｎＧａＡｓ層
がない領域は、ｐ−ＩｎＰとｎ−ＩｎＰが全てエツチン
グされるため、半絶縁性基体が現われて素子間が電気的
に隔離され、ＩｎＧａＡｓ層がある領域はｐ−ＩｎＰだ
けエツチングされて、ＩｎＧａＡｓ層が表面に現われる
（図３（Ｅ）参照）。 ［００３２］ ＩｎＧａＡｓ層のエツチング工程では
、ＩｎＰ層のエツチングが終った後、直ちにＩｎＧａＡ
ｓ層のみを選択エツチングすれば光検出器は光吸収領域
だけを除き、ｎ−ＩｎＰ層が現われ、トランジスタの場
合はＩｎＧａＡｓ層が全てエツチングされてｐｎ接合面
両側に大きなアンダーカットが生じる（図３（Ｆ）参照
）。 ［００３３］ｎ型金属蒸着工程では、光検出器とトラン
ジスタのソースおよびドレーンのオーミックコンタクト
のために、リフトオフ法によりｎ型金属を蒸着する。こ
のとき、トランジスタの領域では、ソース、ドレーンお
よびゲートの区別なく金属を蒸着すれば前工程で形成さ
れたアンダーカットのため、それぞれ自己整列される（
図４（Ｇ）参照）。 ［００３４］ポリイミドパツシベーシヨン工程では、光
検出器からの漏れ電流を低減するためと、光検出器の傾
斜面を緩和するために、ポリイミドをコーティングして
、リソグラフィにより光検出器の光吸収層部分と各素子
間電気配線のための２次配線金属の接触部分のポリイミ
ドをエツチングする（図４（Ｈ）参照）。 ［００３５１２次配線金属蒸着工程では、リフトオフ法
により２次配線金属を蒸着して各素子間を電気的に配線
する（図４（■）参照）。 ［００３６１本発明は次のようないくつかの変形および
応用が可能である。 ［００３７］まず、光検出器で吸収する光が１．３μｍ
またはより短い波長を有する場合は、ＩｎＧａＡｓ吸収
層に替えてＩｎＧａＡｓｐ層を形成して使用することが
できる。 ［００３８］なお、本発明による光電集積回路はｎ型■
ｎＰ層の下にｎ型ＩｎＧａＡｓを一層だけ成長させれば
、ＩｎＰの代りにＩｎＧａＡｓ接合型電界効果トランジ
スタの変形構造が可能である。 ［００３９］図５は本発明の他の実施例を示す断面図で
ある。 ［００４０１図に示す通り、半絶縁性基体４１と、半絶
縁性基体４１上に形成されたｎ型ＩｎＧａＡｓチャンネ
ル層４２と、ｎ型チャンネル層上に形成されるアンド−
ブトＩｎＧａＡｓ吸収層４４と、ＩｎＧａＡｓ吸収層を
異方性選択エツチングした後、形成されたｐ型ＩｎＰク
ラッド層４５と、クラッド層上に蒸着により形成される
ｐ型金属４６と、ＩｎＰ層選択エツチング後、Ｉ ｎＧ
ａＡｓ吸収層を除いたｎ型ＩｎＰオーミックコンタクト
層上に蒸着されたｎ型金属４７とにより構成されるｐｉ
ｎ光検出器と、同一半絶縁性基体２１上に形成されたｎ
型ＩｎＧａＡｓチャンネル層４２′と、上記チャンネル
層上に形成されたｎ−ＩｎＰオーミックコンタクト層４
３′と、オーミックコンタクト層上に形成されたｐ型■
ｎＰクラッド層４５′と、クラッド層上に蒸着されたｐ
型金属４６′と、ｐ型金属およびｎ型ＩｎＰオーミック
コンタクト層上に蒸着されたｎ型金属４７で構成される
接合型電界効果トランジスタと、漏れ電流を低減するた
め全面にコーティングされたポリイミド４８と、素子間
電気的配線のために蒸着により配線金属４９を形成して
ワンチップに集積した構造を有する。 ［００４１１次に、上記のような構造を有する光受信集
積素子を製造工程順に説明する。 ［００４２］第１次エビタキシャル工程では、半絶縁性
ＩｎＰ基体上に、ｎ型ＩｎＧａＡｓチャンネル層と、ｎ
型ＩｎＰオーミックコンタクト層と、アンド−ブトＩｎ
ＧａＡｓ吸収層とを、液相エピタキシャル成長法や有機
金属エピタキシャル成長法により成長させる。 ［００４３］ ＩｎＧａＡｓ層がエツチング工程では
、リソグラフィにより感光材料を用いてエツチングマス
クを作った後、ＩｎＧａＡｓ吸収層およびＩｎＰオーミ
ックコンタクト層を（１１１）Ｉｎ面が現われるように
異方性選択エツチングする。このとき、エツチングされ
る部分は素子が位置しない素子間分離領域とトランジス
タのｐｎ接合をなすゲート部分になる。 ［００４４］第２次エビタキシャル工程では、エツチン
グマスク用感光材料を全て除去した後、光検出器と接合
型電界効果トランジスタのｐｎ接合のために、ｐ型Ｉｎ
Ｐクラッド層を有機金属気相エピタキシャル法により成
長させる。 ［００４５］Ｉ）型金属蒸着工程では、光検出器とトラ
ンジスタのゲートのオーミックコンタクトのためにｐ型
リフトオフ法により蒸着し、急速熱処理装置でアニーリ
ングする。 ［００４６］ ＩｎＰ層のエツチング工程では、リソ
グラフィにより感光材料を用いてｐｉｎ光検出器の光吸
収領域を覆い、トランジスタのゲート部分は前工程で蒸
着したｐ型金属でエツチングマスクにした後、ＩｎＰ層
だけを選択エツチングする。中間にＩｎＧａＡｓ層がな
い領域は、ｐ−ＩｎＰが全てエツチングされるため、半
絶縁性基体が各素子を電気的に隔離し、ＩｎＧａＡｓ層
がある領域はｐ−ＩｎＰのみエツチングされてＩｎＧａ
Ａｓ層が表面に現われる。 ［００４７］ ＩｎＧａＡｓ層のエツチング工程では
、ＩｎＰ層のエツチングが終った後、直ちにＩｎＧａＡ
ｓ層だけを選択エツチングすれば、光検出器は光吸収領
域だけを除き、ｎ−ＩｎＰ層が現われ、トランジスタの
場合はＩｎＧａＡｓ層が全てエツチングされて、ｐｎ接
合面両側に大きなアンダーカットが生じる。 ［００４８］１１１型金属蒸着工程では、光検出器とト
ランジスタのソースおよびドレーンをオーミックコンタ
クトさせるためリフトオフ法によりｎ型金属を蒸着する
。このとき、トランジスタの領域ではソース、ドレーン
およびゲートの区別なく金属を蒸着すれば、前工程で形
成されたアンダーカットのため、それぞれの電極が自己
整列される。 ［００４９］ポリイミドパツシベーシヨン工程では、光
検出器とトランジスタの漏れ電流を低減するためと、光
検出器の傾斜面を緩和するためにポリイミドをコーティ
ングし、リソグラフィにより光検出器の光吸収層部分と
各素子間電気配線のための２次配線金属の接触部分のポ
リイミドをエツチングする。 ［００５０１２次配線金属蒸着工程では、リフトオフ法
により２次配線金属を蒸着して各素子を電気的に配線す
る。 ［００５１１なお、本発明による光電集積回路は図６に
示した通り、構造を変化させることなくＧａＡｓ系に応
用可能である。すなわち、図２ないし図４に示す工程で
は、半絶縁性ＩｎＰ基体の代りに半絶縁性ＧａＡｓ基体
を、ｎ型ＩｎＰチャンネル層の代りにｎ型ＧａＡｌＡｓ
チャンネル層を、そしてｐ型ＩｎＰクラッド層の代りに
ＧａＡｌＡｓクラッド層を成長させれば良い。 ［００５２］また、他の方法として、各電極の接触抵抗
を減らすため、電極の下部にさらに拡散やイオン注入等
を行うことが可能である。 （００５３１本発明を応用すれば、縦型ｐｉｎ光検出器
の代りに、ラテラルｐｉｎ、ＰＣＤ （Ｐｈｏｔｏ−Ｃ
。 ｎｄｕｃｔｉｖｅ Ｄｅｔｅｃｔｏｒ）またはＭＳＭ
（Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｍｅ
ｔａｌ）のような平面型光検出器の集積も可能である。 ［００５４］なお、傾斜面緩和および表面パッシベーシ
ョンのために、コーティングされたポリイミドは、誘電
率が３．０〜３．５であるため、光検出器の無反射コー
ティングのために使用しても良い。 ［００５５］
【発明の効果】本発明で提案された受信用ワンチップ光
電集積回路は、今まで提案された公知の他の光電集積回
路に比べて構造上次のような効果を有する。 ［００５６］ （１）大部分の光電集積回路が数μｍの高さを有する光
検出器と１μｍ以下の高さを有する電界効果とトランジ
スタとの集積であるため、表面段差による微細リソグラ
フィ工程が多くの制約を受けることになり、短いゲート
長さを有するトランジスタの製造が容易でない。よって
、公知の構造では、光検出器を平面的に埋込んだり、比
較的に表面段差の少い平面型光検出器を用いた。しかし
、イオンビームエツチングや選択的エピタキシャル成長
を用いる平面埋込化工程は極めてややこしいため、工程
収率および信頼度が極めて低く、ＰＣＤやＭＳＭのよう
な平面型光検出器は、縦型ｐｉｎ光検出器に比べて性能
および信頼性面において劣り、用いる物質に多くの制約
を受ける。 ［００５７］Ｌかし、本発明では集積型光検出器として
その性能が優れていると知られているｐｉｎ光検出器を
用いながらも、第１次エピタキシャル後、表面段差が全
くない状態でトランジスタのゲート長さを決定する微細
リソグラフィ工程により、短いゲート長さを有するトラ
ンジスタの製造が可能である。 ［００５８］ （２）なお、電界効果トランジスタは自己整列構造であ
るため、製造が簡単である。 ［００５９］ （３）表面パッシベーションのためにコーティングされ
たポリイミドは、光検出機の傾斜面を緩和させて、素子
間電気的配線を容易にするのみならず、ｐｎ接合面の漏
れ電流を減らすのに最も優れた物質と知られているため
、ただ−度の工程によりいろいろの効果を同時に奏する
ことができる。
電集積回路は、今まで提案された公知の他の光電集積回
路に比べて構造上次のような効果を有する。 ［００５６］ （１）大部分の光電集積回路が数μｍの高さを有する光
検出器と１μｍ以下の高さを有する電界効果とトランジ
スタとの集積であるため、表面段差による微細リソグラ
フィ工程が多くの制約を受けることになり、短いゲート
長さを有するトランジスタの製造が容易でない。よって
、公知の構造では、光検出器を平面的に埋込んだり、比
較的に表面段差の少い平面型光検出器を用いた。しかし
、イオンビームエツチングや選択的エピタキシャル成長
を用いる平面埋込化工程は極めてややこしいため、工程
収率および信頼度が極めて低く、ＰＣＤやＭＳＭのよう
な平面型光検出器は、縦型ｐｉｎ光検出器に比べて性能
および信頼性面において劣り、用いる物質に多くの制約
を受ける。 ［００５７］Ｌかし、本発明では集積型光検出器として
その性能が優れていると知られているｐｉｎ光検出器を
用いながらも、第１次エピタキシャル後、表面段差が全
くない状態でトランジスタのゲート長さを決定する微細
リソグラフィ工程により、短いゲート長さを有するトラ
ンジスタの製造が可能である。 ［００５８］ （２）なお、電界効果トランジスタは自己整列構造であ
るため、製造が簡単である。 ［００５９］ （３）表面パッシベーションのためにコーティングされ
たポリイミドは、光検出機の傾斜面を緩和させて、素子
間電気的配線を容易にするのみならず、ｐｎ接合面の漏
れ電流を減らすのに最も優れた物質と知られているため
、ただ−度の工程によりいろいろの効果を同時に奏する
ことができる。
【図１】本発明一実施例の断面構造図である。
【図２】一実施例における製造方法を説明するための説
明図である。
明図である。
【図３】一実施例における製造方法を説明するための説
明図である。
明図である。
【図４】一実施例における製造方法を説明するための説
明図である。
明図である。
【図５】一実施例における製造方法を説明するための説
明図である。
明図である。
【図６】本発明他の実施例を示す断面構造図である。
【図７】従来の光受信集積回路の構造を示す断面図であ
る。
る。
２１、４１． ５１ 基体
２２、 ５２ チャンネル層
２３、 ４４． ５３ 光吸収層
２４、４５． ５４ クラッド層
２５．４６．５５ ｐ型金属
２６．４７．５６ ｎ型金属
２７、４８． ５７ ポリイミド
２８、４９． ５８ 金属層
４２ チャンネル層
４３ オーミックコンタクト層
【図１】
【図５】
【図２】
【図３】
【図６】
【図７】
【図４】
Claims (1)
- 【特許請求の範囲】 【請求項１】 光通信システムの主要部品である光受信
機の構成要素のうち光検出器と増幅回路をワンチップ集
積して製造する方法において、半絶縁性ＩｎＰ基体上に
チャンネル層とアンド−ブト光吸収層をエピタキシャル
成長法により順次成長させる第２エビタキシヤル工程と
、エツチングマスクを作った後、光吸収層のみを（１１
１）Ｉｎ面が現われるように異方性選択エツチングする
第１次エツチング工程と、エツチングマスク用感光材料
を全て除去した後、クラッド層をエピタキシャル成長法
により一定の厚さに成長させる第２エビタキシヤル工程
と、ｐｉｎ光検出器と電界効果トランジスタをオーミッ
クコンタクトさせるため、ｐ型金属をリフトオフ法によ
り蒸着した後、急速熱処理装置でアニーリングするｐ型
金属蒸着工程と、ｐｉｎ光検出器の光吸収領域にはフォ
トレジストを形成し、電界効果トランジスタのゲート領
域は前工程で形成されたｐ型金属をエツチングマスクと
して選択エツチングする第２次エツチング工程と、前記
選択エツチングが終った後、表面に露出された光吸収層
のみを選択エツチングする第３次エツチング工程と、ｐ
ｉｎ光検出器と電界効果トランジスタのソースおよびド
レーンをオーミックコンタクトさせるためにリフトオフ
法によりｎ型金属を蒸着するｎ型金属蒸着工程と、ｐｉ
ｎ光検出器および電界効果トランジスタにポリイミドを
コーティングし、光吸収部分と素子間の電気配線のため
の配線接触部分をエツチングするポリイミドパッシベー
ション工程と、リフトオフ法により２次配線金属を蒸着
する２次配線金属蒸着工程とにより構成され、ｐｉｎ光
検出器と接合型電界効果トランジスタをワンチップ集積
させることを特徴とする光受信集積回路の製造方法。 【請求項２】 第１次エツチング工程は素子が位置しな
い素子間分離領域と電界効果トランジスタのｐｎ接合が
形成される部分をエツチングすることを特徴とする請求
項１に記載の光受信集積回路製造方法。 【請求項３】２次エビタキシャル工程は有機金属気相エ
ピタキシャル法によりエピタキシャル成長させることを
特徴とする請求項１に記載の光受信集積回路製造方法。 【請求項４】 第２次エツチング工程はマスクで覆われ
ていないクラッド層およびチャンネル層を半絶縁性基体
が現われるまで全てエツチングして、素子間を電気的に
隔離させることを特徴とする請求項１に記載の光受信集
積回路製造方法。 【請求項５】 第３次エツチング工程は電界効果トラン
ジスタのｐｎ接合の両側に大きなアンダーカットを形成
させることを特徴とする請求項１に記載の光受信集積回
路製造方法。 【請求項６】 ポリイミドパッシベーション工程は、光
検出器のｐ型開線を容易にするとともに、漏れ電流を減
らすために、ポリイミドを全面にコーティングして傾斜
角度を緩くすることを特徴とする請求項１に記載の光受
信集積回路製造方法。 【請求項７】 第１および第２エビタキシヤル工程は、
成長されるチャンネル層、光吸収層およびクラッド層が
光検出器およびトランジスタにより共有される場合、そ
の成長特性が前記チャンネル層はトランジスタにより決
定され、光吸収層は光検出器により決定され、クラッド
層は光検出器およびトランジスタ両側により決定される
ことを特徴とする請求項１に記載の光受信集積回路製造
方法。 【請求項８】トランジスタのゲート形成のためのリソグ
ラフィー工程は１次エビタキシャル工程後、表面段差が
全くない状態で行うことを特徴とする請求項１に記載の
光受信集積回路製造方法。 【請求項９】 光通信システムの主要部品である光受信
機の構成要素のうち光検出器と増幅回路をワンチップ集
積した回路において、半絶縁性ＩｎＰ基体２１と、該半
絶縁性基体２１上に形成されたｎ型ＩｎＰチャンネル層
２２と、該ｎ型チャンネル層２２上の中央部に形成され
たＩｎＧａＡｓ吸収層２３と、前記ｎ型チャンネル層２
２上のＩｎＧａＡｓ吸収層２３の両側に蒸着されたｎ型
金属２６と、上記ＩｎＧａＡｓ吸収層２３上に形成され
たｐ型ＩｎＰクラッド層２４と、上記ｐ型ＩｎＰクラッ
ド層２４上の両側に蒸着されたｎ型金属２５とにより構
成されるｐｉｎ光検出器と、前記同一半絶縁性基体２１
上に形成されたｎ型ＩｎＰチャンネル層２２′と、該ｎ
型ＩｎＰチャンネル層り２′上の中央部に両側がアンダ
ーカットされた構造で形成されたｐ型ＩｎＰクラッド層
２４′と、該ｐ型ＩｎＰクラッド層り４′上に蒸着され
たｐ型金属２５′と、前記ｎ型ＩｎＰチャンネル層り２
′上のｐ型ＩｎＰクラッド層２４′両側およびｐ型金属
２５′に蒸着されたｎ型金属２６′とにより構成される
接合型電界効果トランジスタと、前記光検出器の光吸収
層部分と各素子間の電気配線のための金属接触部分を除
いた全面にコーティングされたポリイミド２７と、素子
間電気配線のための金属層２８とを備え、同一基体上に
ｐｉｎ光検出器および接合型電解効果トランジスタが集
積されることを特徴とする光受信集積回路。 【請求項１０】 ポリイミド２７は誘電率が３．０〜
３．５であることを特徴とする請求項９に記載の光受信
集積回路。 【請求項１１】 ポリイミド２７は光検出器の無反射
コーティングに用いられることを特徴とする請求項１０
に記載の光受信集積回路。 【請求項１２］ ＩｎＰに格子整合をなすＩｎｏ、
５３ＧａＯ，４７ＡＳを吸収層としたｐｉｎ光検出器と
ｎ型ＩｎＰをチャンネル層とした自己整列された接合型
電界効果トランジスタを平坦に集積させることを特徴と
する請求項９に記載の光受信集積回路。 【請求項１３】 光通信システムの主要部品である光
受信機の構成要素のうち光検出器と増幅回路をワンチッ
プ集積するにおいて、半絶縁性ＩｎＰ基体上にチャンネ
ル層とオーミックコンタクト層およびドーピングがなっ
ていない光吸収層をエピタキシャル成長法により順次的
に成長させる第１次エビタキシャル工程と、エツチング
マスクを作った後、光吸収層およびオーミックコンタク
ト層を（１１１）Ｉｎ面が現われるように異方性選択エ
ツチングする第１次エツチング工程と、エツチングマス
クを全て除去した後、クラッド層をエピタキシャル成長
法により一定の厚さに成長させる第２次エビタキシャル
工程と、ｐｉｎ光検出器と電界効果トランジスタをオー
ミックコンタクトさせるためにｐ型金属をリフトオフ法
により蒸着した後、急速熱処理装置でアニーリングする
ｐ型金属蒸着工程と、ｐｉｎ光検出器の光吸収領域には
フォトレジストを形成し、電界効果トランジスタのゲー
ト部分には前工程で形成されたｐ型金属をエツチングマ
スクにして、クラッド層のみを選択エツチングする第２
次エツチング工程と、クラッド層およびオーミックコン
タクト層の選択エツチングが終った後、表面に露出され
たトランジスタの光吸収層のみを選択エツチングする第
３次エツチング工程と、ｐｉｎ光検出器と電界効果トラ
ンジスタのソースおよびドレーンをオーミックコンタク
トさせるためにリフトオフ法によりｎ型金属を蒸着する
ｎ型金属蒸着工程と、ｐｉｎ光検出器および電界効果ト
ランジスタにポリイミドをコーティングし、光吸収層部
分と素子間電気配線のための配線接触部分をエツチング
するポリイミドパッシベーション工程と、リフトオフ法
により２次配線金属を蒸着する２次配線金属蒸着工程と
により構成され、ｐｉｎ光検出器と接合型電界効果トラ
ンジスタをワンチップに集積させることを特徴とする光
受信集積回路製造方法。 【請求項１４】 光通信システムの主要部分である光
受信機の構成要素のうち光検出器と増幅回路をワンチッ
プ集積した回路において、半絶縁性ＩｎＰ基体４１と、
該半絶縁性基体上に形成されたチャンネル層４２．オー
ミックコンタクト層４３．オーミックコンタクト層４３
上の中央に形成された光吸収層４４．上記オーミックコ
ンタクト層４３上の光吸収層４４両側に蒸着されたｎ型
金属４７．前記吸収層４４上に形成されたクラッド層４
５、および前記クラッド層４５上の両側に蒸着されたｐ
型金膜４６により構成されるｐｉｎ光検出器と、前記同
一半絶縁性基体４１上に形成されたチャンネル層４２′
、オーミックコンタクト層４３′、該オーミックコンタ
クト層４３′の中央部を選択的にエツチングした後、成
長したものであって、両側面がアンダーカットされた構
造で形成されたクラッド層４５′、該クラッド層４５′
上に蒸着されたｐ型金属４６′、前記ｎ型ＩｎＰ４３′
上のクラツド層４５′両側および金属４６′に蒸着され
たｎ型金属４７′で構成される接合型電界効果トランジ
スタと、前記光検出器の光吸収層部分と各素子間の電気
配線のための金属接触部分を除いた全面にコーティング
されたポリイミド４８．および素子間の電気配線のため
の金属層４９により構成されて、同一基体上にｐｉｎ光
検出器および接合型電界効果トランジスタが集積される
ことを特徴とする光受信集積回路。 【請求項１５】 チャンネル層４２．４２’はｎ型Ｉ
ｎＧａＡｓ層であることを特徴とする請求項１４に記載
の光受信集積回路。 【請求項１６】 オーミックコンタクト層４３．４３
’はｎ型ＩｎＰ層であることを特徴とする請求項１４に
記載の光受信集積回路。 【請求項１７】 クラッド層４５．４５’はｐ型Ｉｎ
Ｐ層であることを特徴とする請求項１４に記載の光受信
集積回路。 【請求項１８】 光吸収層４４はドーピングがされて
いないＩｎＧａＡｓで形成されることを特徴とする請求
項１４に記載の光受信集積回路。 【請求項１９】 光吸収層４４はドーピングがされて
いないＩｎＧａＡｓで形成されることを特徴とする請求
項１４に記載の光受信集積回路。 【請求項２０】 光受信機の構成要素のうち光検出器
と増幅回路をワンチップ集積した回路において、半絶縁
性ＧａＡｓ基体５１と、該半絶縁性基体５１上に形成さ
れたＧａＡｌＡｓチャンネル層５２と、該ＧａＡｌＡｓ
チャンネル５２上の中央部に形成されたＧａＡｓ吸収層
５３と、該ＧａＡｌＡｓチャンネル層５２上のＧａＡｓ
吸収層５３の両側に蒸着されたｎ型金属５６と、前記Ｇ
ａＡｓ吸収層５３上に形成されたＧａＡｌＡｓクラッド
層５４と、該ＧａＡｌＡｓクラッド層５４上の両側に蒸
着されたｐ型金属５５とにより構成されたｐｉｎ光検出
器と、前記同一半絶縁性基体５１上に形成されたＧａＡ
ｌＡｓチャンネル層５２′と、該ＧａＡｓＡｌチャンネ
ル５１′上の中央部に両側面がアンダーカットされた構
造で形成されたＡｌＡｓクラッド層５４′と、上記Ｇａ
ＡｌＡｓクラッド層５４′上に蒸着されたｐ型金属５５
′と、前記ＧａＡｌＡｓチャンネル層５２′上のクラツ
ド層５４′両側およびｐ型金属５５に蒸着されたｎ型金
属５６′とにより構成された接合型電界効果トランジス
タと、前記光検出器の光吸収された部分と各素子間電気
配線のための金属接触部分を除いた全面にコーティング
されたポリイミド５７．および素子間電気配線のための
金属層５８とにより構成されて、同一基体上にｐｉｎ光
検出器および接合型電界効果トランジスタが集積される
ことを特徴とする短波長光受信集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1989-20674 | 1989-12-30 | ||
| KR1019890020674A KR920009898B1 (ko) | 1989-12-30 | 1989-12-30 | 수신용 광전집적회로 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04211172A true JPH04211172A (ja) | 1992-08-03 |
| JPH07118524B2 JPH07118524B2 (ja) | 1995-12-18 |
Family
ID=19294720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2409332A Expired - Lifetime JPH07118524B2 (ja) | 1989-12-30 | 1990-12-28 | 光受信集積回路およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5357127A (ja) |
| JP (1) | JPH07118524B2 (ja) |
| KR (1) | KR920009898B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6525346B2 (en) | 1999-12-14 | 2003-02-25 | Nec Corporation | Semiconductor device and its manufacturing method capable of reducing low frequency noise |
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| US7692212B1 (en) * | 2004-12-07 | 2010-04-06 | Hrl Laboratories, Llc | Transistor with InGaAsP collector region and integrated opto-electronic devices employing same |
| US6429499B1 (en) | 2000-05-18 | 2002-08-06 | International Business Machines Corporation | Method and apparatus for a monolithic integrated MESFET and p-i-n optical receiver |
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| KR101217555B1 (ko) * | 2006-06-28 | 2013-01-02 | 삼성전자주식회사 | 접합 전계 효과 박막 트랜지스터 |
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| US8120072B2 (en) * | 2008-07-24 | 2012-02-21 | Micron Technology, Inc. | JFET devices with increased barrier height and methods of making same |
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| US8481372B2 (en) | 2008-12-11 | 2013-07-09 | Micron Technology, Inc. | JFET device structures and methods for fabricating the same |
| KR101191323B1 (ko) * | 2010-11-18 | 2012-10-16 | 옵티시스 주식회사 | 광통신 모듈 |
| US8482078B2 (en) * | 2011-05-10 | 2013-07-09 | International Business Machines Corporation | Integrated circuit diode |
| CN109579886A (zh) * | 2018-11-07 | 2019-04-05 | 桂林电子科技大学 | 一种高集成度光纤干涉仪 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3579453D1 (de) * | 1985-04-23 | 1990-10-04 | Agfa Gevaert Nv | Monolithische integration von lichtemittierenden elementen und steuerelektronik. |
| JPH02164111A (ja) * | 1988-12-17 | 1990-06-25 | Sumitomo Electric Ind Ltd | 半導体装置 |
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-
1989
- 1989-12-30 KR KR1019890020674A patent/KR920009898B1/ko not_active IP Right Cessation
-
1990
- 1990-12-28 JP JP2409332A patent/JPH07118524B2/ja not_active Expired - Lifetime
-
1992
- 1992-10-20 US US07/964,113 patent/US5357127A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| US6525346B2 (en) | 1999-12-14 | 2003-02-25 | Nec Corporation | Semiconductor device and its manufacturing method capable of reducing low frequency noise |
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|---|---|
| US5357127A (en) | 1994-10-18 |
| KR910013515A (ko) | 1991-08-08 |
| KR920009898B1 (ko) | 1992-11-05 |
| JPH07118524B2 (ja) | 1995-12-18 |
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