KR960015270B1 - 수신용 단일칩 광전집적회로의 반도체 제조방법 - Google Patents
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Abstract
내용없음.
Description
제 1 도는 종래의 수신용 광전집적회로의 구조를 나타낸 것으로, (a)는 에피택셜층 공유형, (b)는 비평면형, (c)는 홈모양 구조, (d)는 경사형, (e)는 평면 매립형, (f)는 평면 양립형, (g)는 비평면형 +홈모양 복합형을 각각 나타낸 것이다.
제 2 도는 본 발명에 따른 InP계 수신용 단일칩 광전집적회로의 반도체 단면 구조도.
제 3 도의 (a) 내지 (h)는 본 발명에 따른 수신용 단일칩 광전집적회로의 반도체 제조공정 순서도.
본 발명은 PlN형 광검출기와 전치 증폭단용 접합형 전계효과 트랜지스터를 단일칩으로 집적시킨 수신용단일칩 광전집적회로의 반도체 제조방법에 관한 것이다.
수신용 광집적회로의 반도체 구조를 결정하는 주요 요인은 서로 다른 구조와 제조공정을 갖는 두가지 공정요소, 즉 광검출기와 트랜지스터를 구조와 공정면에서 독립적으로 최적화시키는 것과 이 두가지 소자 사이의 전기적 연결 문제이다.
지금까지 발명된 수신용 광집적회로의 집적 구조를 발전과정에 따라 순서대로 열거하면 다음과 같다.
- 광검출기와 트랜지스터가 같은 에피택셜층(이하 '에피층'이라 약칭함)을 사용하는 에피층 공유형(제 1 도의 (a) 참조).
- 광검출기와 트랜지스터의 높이 차이를 무시하고 집적한 비평면형(제 1 도의 (b) 참조).
- 광검출기가 들어갈 위치를 식각하여 광검출기와 트랜지스터의 높이를 같게 한 홈모양 구조(제 1 도의(c) 참조).
- 식각된 부분의 단차 문제를 덜기 위하여 소자의 테두리를 경사지게 한 경사형(제 1 도의 (d) 참조).- 완전한 평면형을 만들기 위하여 광검출기를 매립시킨 평면매립형(제 1 도의 (e) 참조).
- 평면구조의 광검출기를 사용함으로써 평면형의 전자 소자와 구조 및 공정의 양립성을 갖는 평면 양립형(제 1 도의 (f) 참조).
- 비평면형과 홈모양구조의 복합형(제 1 도의 (g) 참조).
이상에서 열거한 구조의 수신용 광전집적회로 각각에 대해 제 1 도를 참조하면서 그 특징을 설명하겠다.
가. 에피 공유형(제 1 도의 (a) 참조) 이 구조는 반절연 InP 기판(S.I.-Sub : Semi-insulatingsubstrate)위에 InGaAs 한 층만을 성장하고 그 위에 PIN형 광검출기와 접합형 전계효과 트랜지스터(FET)를 집적화한 것으로. 최초의 수신용 광전 집적 반도체를 포함하는 초기단계의 구조이다. 이 구조는 에피성장을 1회만하면 되어 제작이 쉬운 장점이 있으나, PIN형 광검출기와 트랜지스터의 채널 불순물 농도 및 두께의 차이때문에 소자 구조의 독립적 최적화가 불가능하여 소자 성능이 매우 떨어진다.
나. 비평면형(제 1 도의 (b) 참조)
이 구조는 PIN형 광검출기의 n층을 전계효과 트랜지스터(FET)의 전극접촉층이나 채널층으로 사용함으로써 1회의 에피 성장만으로 제작이 가능하고, 트랜지스터의 채널층과 광검출기의 흡수층이 다르므로 독립적 최적화가 가능하다. 그러나 PIN형 광검출기의 두께가 두꺼운 경우에는 미세 리쏘그라피나 배선의 어려움이 뒤따른다. 또, PIN의 흡수층과 n층이 선택적으로 식각되도록 성분을 다르게 하는 것이 중요하다. 또한 전술한 "에피공유형"의 경우와 마찬가지로 배선 기생용량이 큰 문제점이 있다.
다. 홈모양구조(제 1 도의 (c) 참조)
이 구조는 광검출기가 트랜지스터에 비해 2∼3μm 정도 두꺼우므로 최종 높이를 맞추기 위해 반절연 기판을 2∼3μm 파고, 그 홈부분에 광검출기가 위치하도록 한 구조이다. 기존의 구조는 1회의 에피택시로 제작하는 경우로 독립적 최적화가 불가능하거나 독립적 최적화를 위하여 2회의 에피택시로 제작 가능한 구조가 특허출원 계속중에 있다.(출원번호 : 91-21083, '91. 11. 25)
라. 경사형(제 1 도의 (d) 참조)
이 구조는 표면단차의 문제를 더 줄이기 위한 구조로서 미세 리쏘그라피와 배선의 문제뿐 아니라 배선기생 용량도 줄일 수 있다. 그러나 이 구조는 소자의 성능은 우수한 반면 이온빔 식각을 이용한 경사형 구조의 제작이 매우 까다로운 단점이 있다.
마. 평면 매립형(제 1 도의 (e) 참조)
이 구조는 표면만차의 문제를 완전히 해결하므로써 미세 리쏘그라피공정, 배선공정 및 배선기생 용량의 저하 등을 성취한 구조이다. 이 구조의 광전집적회로의 반도체 제작에는 액상 에피택시 성장법(LPE)의 특성을 이용하여 식각된 홈을 채우는 법, 두 차례의 이온빔 식각을 및 선택적 유기금속 기상 에피택시 성장법(Selective OMVPE)을 이용한 방법들이 발명되었으나, 액상 에피택시 성장법으로 광검출기의 면적이 제한되며, 이온빔 식각에 의한 방법은 매우 까다로운 공정의 제어가 필요하며, 선택적 에피택시 방법은 마스크로 사용한 물질위에 다결정이 성장될 수 있다는 점과 성장영역의 모서리 부분이 과다 성장되는 현상이 발생되는 등의 단점이 각각 있다.
바. 평면 양립형(제 1 도의 (f) 참조)
이 구조는 기판 자체를 흡수층으로 사용하는 평면형 광검출기를 금속반도체 전계효과 트랜지스터(metal-semiconductor field effect transistor : MESFET)와 같은 트랜지스터와 집적시킨 형태로서 간단한 제작공정과 평면구조의 두가지 목표를 동시에 만족시킬 수 있다. 그러나 평면형 광검출기의 개발이 아직까지 완전하지 않으며, InGaAs 에피층을 흡수층으로 사용하는 InP계에서는 이 구조의 제작이 매우 난이하다.
사. 비평면형+홈모양복합형(제 1 도의 (g) 참조)
이 구조는 비평면형의 장점과 홈모양 구조의 장점만을 취한 것으로 비평면형 PIN형 광검출기와 접합 게이트형 전계효과 트랜지스터(junction gate type field effect transistor : JFET)를 집적화시킨 구조로서 특허출원 계속중에 있다(출원번호 제89-20674호, '89.12.30.). 두번의 에피택시 결정성장과 선택 습식식각을 이용하여 광검출기와 트랜지스터의 성능을 동시에 최대화시킬 수 있는 구조라는 장점을 갖고 있다. 그러나 트랜지스터의 경우에 게이트와 소오스간의 거리를 줄이는데 한계가 있어 성능의 극대화가 어려우며, 게이트 형성에 2회의 리쏘그라피 공정이 요구되어 재현성에 어려움이 있다.
위에서 언급한 구조 이외에도 n형 기판 위에 PIN형 광검출기를 만들고 그 위에 다시 반절연층을 에피택시한 후 이온주입에 전계효과 트랜지스터를 제작한 수직형 구조도 개시되었으며, 격자 부정합, 에피택시를이용하여 GaAs 기판 위에 InGaAs 광검출기와 GaAs MESFET를 집적한 경우, 또는 이와 반대로 InP 기판 위에 GaAs MESFET를 만든 경우 등이 개시된 바 있다.
본 발명은 광통신 시스탬의 수신감도향상, 고속동작, 패키징 공정의 간소화 및 생산비 절감, 제품의 신뢰성을 향상시킬 수 있는 수신용 단일칩 광전집적회로의 반도체 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 InP계 수신용 광전집적회로 반도체의 단면구조가 제 2 도에 도시되어 있다. 이 광전집적반도체는 InP에 격자정합을 이루는 In0.53Ga0.47As를 흡수층(u-InGaAs)으로 한 PIN형 광검출기와 n형 In0.53Ga0.47As를 채널층(n-InGaAs)으로 한 자기정렬된 접합형 전계효과 트랜지스터를 수평으로 집적시킨 것으로 구조상 중요한 특징을 요악하면 다음과 같다.
첫째, 본 발명에 따른 광전집적회로의 반도체 구조는 잘 알려진 구조들 중 홈모양 구조(제 1 도(c)의 참조)에 해당되는 것으로 1회의 에피택시로 광검출기와 접합형전계효과 트랜지스터간의 독립적 최적화를 이룰수 있는 구조이다.
둘째, 본 발명의 구조에서는 기판(S.I.-InP)을 리세스 그루브(recess groove) 식각하여 InGaAs 흡수층이 있는 광검출기 부분과 흡수층이 없는 트랜지스터 부분이 표면단차가 없도록 하므로 미세 리쏘그라피가 가능하다.
셋째, 본 발명의 구조에서는 종래의 접합형 전계효과 트랜지스터 제작 기술에서 가장 문제가 되는 확산에 의한 게이트 길이의 제한을 극복하고 InGaAs층의 이방성 식각(anisotropic etching)을 이용하여 리쏘그라피에 의해 결정되는 마스크상의 길이보다 더 짧은 게이트 길이를 얻을 수 있어, 고가의 전자빔이나 X선 리쏘그라피 장비 없이도 손쉽게 1μm 혹은 그 이하의 게이트 길이를 갖는 접합형 전계효과 트랜지스터를 제작할 수 있다. 즉 반절연 InP 기판위에 성장된 n형 InGaAs 채널층 위에 성장된 p형 InGaAs층을 황산이나 인산 등의 선택적 식각액을 사용하여 역메사(; (332)면)가 보이도록 식각하고 p형 InP를 인산과 염산의 선택적 식각액을 사용하여 수직으로 식각하여 짧은 게이트를 얻게 한다. 그러므로 p/n 접합면이 형성되는 게이트 길이는 p형 InGaAs층의 두께와 이방성 식각각도 및 게이트 식각 마스크 길이에 의해 결정된다.
넷째, 본 발명에 따른 광전집적회로의 게이트 부분이 역메사 모양이므로 자기정렬 방법에 의해 소오스, 드레인 금속을 증착할 수 있어, 게이트-소오스간의 저항을 최소화할 수 있다.
다섯째, 1회의 리쏘그라피에 의한 게이트 금속 마스크 크기로 게이트 길이가 결정되므로 재현성 있는 트랜지스터의 제작이 용이하다.
여섯째, 본 발명의 구조는 광검출기와 트랜지스터의 집적도를 기본적인 구조의 변화없이 확장할 수 있다.
일곱째, 본 발명의 제조공정에는 여러 식각공정이 있으나 모두 InP층과 InGaAs층의 선택 식각이므로 식각조절이 용이하다.
이상과 같은 특징을 갖는 구조를 제조하는 방법에 대해 본 발명의 공정순서도인 제 3 도의 (a) 내지 (h)를 참조하면서 상세히 설명하겠다.
먼저, 제 1공정은 기판의 리세스 식각 및 에피택시(제 3 도의 (a) 참조)공정으로서, 리쏘그라피(lithography)에 의해 감광물질(photoresist)로 식각 마스크를 만들어 광검출기가 들어갈 부분을 트랜지스터 부분과 표면단차가 없도록 광검출기 높이만큼 InP 선택 식각액( : HCI : H3PO2)을 사용하여 기판(1)을 리세스 습식식각을 한다. 이어, 감광물질을 모두 제거한 후 리세스 식각된 반절연 InP 기판(1)위에 n형InGaAs 채널층(2)과 식각 저지층으로 P형의 InP층(3) 및 P형의 InGaAs층(4)을 순차로 성장시키고, 도우핑이 안된 InP층(5)과 InGaAs 흡수층(6)을 액상 에피택시 성장법이나 유기금속 기상 에피택시 성장법으로 순차로 성장시킨다. 다시, InGaAs층(6) 상에 n형의 InP층(7)을 성장시킨다.
제 2공정은 1차 선택식각(제 3 도의 (b) 참조)공정으로서, 리쏘그라피에 의해 감광물질로 식각 마스크를 만들어 광검출기 부분을 제외한 N-InP(7), u-InGaAs층(6) 및 u-InP층(5)을 각각의 선택 식각액을 사용하여 식각하여 없앤다.
제 3공정은 2차 선택식각(제 3 도의 (c) 참조)공정으로서, 감광물질을 모두 제거한 후 리쏘그라피에 의해 감광물질로 식각 마스크를 만들어 광검출기와 트랜지스터 사이의 P-InGaAs층(4), P-InP층(3) 및 n-InGaAs층(2)을 전기적 분리를 위해 각각의 선택 식각액을 사용하여 식각하여 없앤다.
제 4공정은 p형 금속증착(제 3 도의 (d) 참조)공정으로서, 감광물질을 모두 제거한 후 리프트 오프(Lift-off) 방법으로 광검출기와 트랜지스터의 P형 전극(8, 9)을 각각 형성한다.
제 5공정은 3차 선택식각(제 3 도의 (e) 참조)공정으로서, 리쏘그라피에 의해 감광물질로 식각 마스크를 만들어 광검출기 부분을 가리고 트랜지스터의 게이트 부분은 상기 제 4공정(제 3 도의 (d) 참조)에서 증착한 p형 진극금속(9)으로 식각 마스크로 하여 p형 InGaAs층(4')과 p형 InP층(3')을 선택 식각액을 사용하여 식각한다. 이때 p형 InGaAs층(4')이 역메사 식각되어 게이트의 금속 마스크 길이보다 짧은 게이트 길이를 얻을 수 있게 되고 p형 InP층(3')은 거의 수직으로 식각되어진다(제 3 도의 (e)에서 3",4" 참조).
제 6 공정은 n형 금속증착(제 3 도의 (f) 참조)공정으로서, 감광물질을 모두 제거한 후 광검출기와, 트랜지스터의 소오스 및 드레인의 저항성 접촉을 위해 리프트 오프 방법으로 n형 금속(10a,10b,11a,11b)을 증착한다. 이때 트랜지스터의 소오스, 드레인 및 게이트 부분은 서로 구분없이 증착하면 상기 제 5공정에서 형성된 p형 InGaAs층(4)의 역메사 모양에 의하여 각각의 전극이 자기정렬되어진다.
제 7공정은 폴리이미드 표면안정화(Polyimide passivation)(제 3 도의 (g) 참조)공정으로서, 광검출기와 트랜지스터의 누설전류 저감 및 광검출기의 경사면 완화를 위해 폴리이미드(12)를 코팅하고, 리쏘그라피에 의해 광검출기의 광흡수 부분과 각 소자간 전기배선을 위한 2차 배선금속의 접촉부분의 폴리이미드를 식각해낸다.
제 8공정은 배선금속증착(제 3 도의 (h) 참조)공정으로서, 리프트 오프 방법으로 배선금속(13)을 증착하여 각 소자간 전기적 배선을 이룬다.
이상과 같은 본 발명의 제조공정에서 1.3μm 이하의 파장을 갖는 빛을 흡수하는 광검출기를 제작하는 경우에는 상기 제 1공정에 u-InGaAs 흡수층(6)을 InGaAsP로 바꾸어 성장시킬 수 있다.
본 발명의 광전집적회로는 구조의 변화없이 GaAs계에 응용이 가능하다. 즉, 반절연 InP 기판(1) 대신에 반절연 GaAs 기판을, n형 InGaAs 채널층(2) 대신 n형 GaAs 채널층을, 그리고 p형 InP층(3) 대신 p형GaAlAs층을, p형 InGaAs층(4) 대신 p형 GaAs층을 성장하여 GaAs와 GaAlAs를 각각 선택 식각하는 공정을 이용하여도 된다.
이상과 같은 본 발명의 방법에 의해 제조되어진 수신용 광전집적회로는 지금까지 제시된 종래의 다른 광전집적회로들에 비해 구조상 다음과 같은 여러가지 장점을 갖는다.
첫째, 대부분의 잘 알려진 광전집적회로는 수 μm의 높이를 갖는 광검출기와 1μm 이하의 높이를 갖는 전계효과 트랜지스터가 집적되므로 표면단차에 의한 미세 리쏘그라피 공정이 많은 제약을 받게 되어 짧은게이트 길이를 갖는 트랜지스터의 제작이 쉽지 않았다. 그레서 종래의 구조에서는 광검출기를 평면 매립화시키거나 비교적 표면단차가 적은 평면형 광검출기를 사용하였다. 그러나 이온빔 식각이나 선택적 에피택시를 사용하는 평면 매립화 공정은 매우 까다로워 공정수율 및 신뢰도가 매우 낮으며, PCD나 MSM과 같은 평면형 광검출기는 수직형 PIN형 광검출기에 비하여 성능 및 신뢰성 면에서 뒤떨어지며 사용하는 물질에 많은 제약을 받는다. 이에 비해 본 발명에 따른 구조에서는 집적형 광검출기로 그 성능이 가장 우수하다고 알려진 PIN형 광검출기를 사용하면서도 기판의 리세스 식각, 에피택시, 제 1차 선택식각 및 제 2차 에피택시 후 표면단차가 없는 상태에서 트랜지스터의 게이트 길이를 결정하는 미세 리쏘그라피 공정이 이루어져 짧은 게이트 길이를 갖는 트랜지스터를 제작할 수 있다.
둘째, 본 발명의 구조는 단 1회의 에피택시로 제작이 가능하여 수율 및 재현성을 향상시킬 수 있다.
셋째, 전계효과 트랜지스터는 자기정렬 구조를 이루도록 함으로써 그 제작이 간편하고, 단 1회만이 리쏘그라피에 의해 게이트를 형성할 수 있다.
넷째, 본 구조는 광검출기와 트랜지스터의 성능을 동시에 독립적으로 극대화시킬 수 있는 양립성을 갖고 있다.
Claims (6)
- 수신용 광전집적회로의 반도체 제조방법에 있어서, 광검출기 영역과 트랜지스터 영역간에 표면단차가 없도록 광검출기의 높이만큼 반절연 기판(1)을 리세스 식각하고, n형 채널층(2), 식각저지층(3), p형InGaAs층(4), 도핑 안된 InP층(5), 도핑안된 흡수층(6) 및, n형 InP층(7)을 순차로 성장시키는 단계와, 상기 광검출기 영역을 제외한 부분의 상기 n형 InP층(7)과 상기 흡수층(6) 및 상기 InP층(5)을 선택적으로식각하는 단계와, 상기 광검출기 및 상기 트랜지스터간의 전기적 분리를 위해 선택적 식각을 하는 단계와 상기 광검출기 및 상기 트랜지스터의 p형 전극(8,9)을 형성하는 단계와, 상기 트랜지스터 영역의 상기 p형전극(9)을 마스크로 하여 p형 InGaAs층(4')과 p형 1nP층(3')을 선택적으로 게이트를 형성하는 단계와, 상기 광검출기의 전극(10a,10b) 및 상기 트랜지스터의 소오스 전극(11a) 및 드레인 전극(11b)을 형성하는 단계와, 폴리이미드(12)를 도포한 후 2차 배선금속의 접촉을 위하여 상기 폴리이미드(12)를 식각하는 단계와, 배선금속(13)을 증착하여 상기 광검출기와 상기 트랜지스터를 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 수신용 단일칩 광전집적회로의 반도체 제조방법.
- 제 1 항에 있어서, 상기 반절연 기판(1)은, 반절연 InP와 반절연 GaAs중 어느 하나인 것을 특징으로하는 수신용 단일칩 광전집적회로의 반도체 제조방법.
- 제 1 항에 있어서, 상기 n형 채널층(2)은, n형 InGaAs와 n형 GaAs중 어느 하나인 것을 특징으로 하는 수신용 단일칩 광전집적회로의 반도체 제조방법.
- 제 1 항에 있어서, 상기 식각저지층(3)은, p형 InP와 p형 GaAlAs중 어느 하나인 것을 특징으로 하는 수신용 단일칩 광전집적회로의 반도체 제조방법.
- 제 1 항에 있어서, 상기 p형 InGaAs층(4)은, p형 GaAs층으로 대체되는 것을 특징으로 하는 수신용단일칩 광전집적회로의 반도체 제조방법.
- 제 1 항 내지 제 6 항중 어느 한 항에 있어서, 상기 도핑되지 않은 흡수층(6)은, 도핑되지 않은 InGaAs와 도핑되지 않은 InGaAsP중 어느 하나인 것을 특징으로 하는 수신용 단일칩 광전집적회로의 반도체 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920024315A KR960015270B1 (ko) | 1992-12-15 | 1992-12-15 | 수신용 단일칩 광전집적회로의 반도체 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920024315A KR960015270B1 (ko) | 1992-12-15 | 1992-12-15 | 수신용 단일칩 광전집적회로의 반도체 제조방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR940016861A KR940016861A (ko) | 1994-07-25 |
| KR960015270B1 true KR960015270B1 (ko) | 1996-11-07 |
Family
ID=19345617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920024315A KR960015270B1 (ko) | 1992-12-15 | 1992-12-15 | 수신용 단일칩 광전집적회로의 반도체 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960015270B1 (ko) |
-
1992
- 1992-12-15 KR KR1019920024315A patent/KR960015270B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940016861A (ko) | 1994-07-25 |
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