JPH01232774A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01232774A JPH01232774A JP63058271A JP5827188A JPH01232774A JP H01232774 A JPH01232774 A JP H01232774A JP 63058271 A JP63058271 A JP 63058271A JP 5827188 A JP5827188 A JP 5827188A JP H01232774 A JPH01232774 A JP H01232774A
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Landscapes
- Solid State Image Pick-Up Elements (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は受光素子部と増幅素子部とを同一基板に形成し
た半導体装置の製造方法に関する。
た半導体装置の製造方法に関する。
フォトトランジスタ受光方式には入射光に対する直進性
・応答速度が良好であるフォトダイオードが用いられて
いる。しかし、このフォトダイオードは受光感度が低い
ため、その後段に増幅部としてのトランジスタが接続さ
れている。即ち、この受光方式の素子構造はフォトダイ
オードとトランジスタとの複合素子構造となっている。
・応答速度が良好であるフォトダイオードが用いられて
いる。しかし、このフォトダイオードは受光感度が低い
ため、その後段に増幅部としてのトランジスタが接続さ
れている。即ち、この受光方式の素子構造はフォトダイ
オードとトランジスタとの複合素子構造となっている。
従って、その製造工程では、１個数光たり２チツプで２
回のグイボンディングが必要となり、工程が煩雑であっ
たり そこで、１チツプにフォトダイオードとトランジスタ形
成した半導体装置（チップ）を用いればｌチップで１回
のグイボンディングでフォトトランジスタ受光方式の装
置の製作が可能であるが、そのためには両者を同一基板
に形成する必要がある。
回のグイボンディングが必要となり、工程が煩雑であっ
たり そこで、１チツプにフォトダイオードとトランジスタ形
成した半導体装置（チップ）を用いればｌチップで１回
のグイボンディングでフォトトランジスタ受光方式の装
置の製作が可能であるが、そのためには両者を同一基板
に形成する必要がある。
ところが、フォトダイオードとトランジスタは使用する
基板の抵抗値が相互に異なるため、何れか一方の基板に
統一することはできない。このため、上記目的の半導体
装置（チップ）を製造することが困難であった。
基板の抵抗値が相互に異なるため、何れか一方の基板に
統一することはできない。このため、上記目的の半導体
装置（チップ）を製造することが困難であった。
本発明はこのような事情に鑑みてなされたもので、フォ
トダイオードとトランジスタ等の複数素子を同一基板に
形成した半導体装置の製造方法を提供することである。
トダイオードとトランジスタ等の複数素子を同一基板に
形成した半導体装置の製造方法を提供することである。
〔課題を解決するための手段］
このために、本発明の半導体装置の製造方法は、基板に
該基板と抵抗値が異なるエピタキシャル層を成長形成す
る工程と、該エピタキシャル層を異方性エツチングによ
ってパターンニング開口して上記基板を露出させる工程
とを有するようにした。
該基板と抵抗値が異なるエピタキシャル層を成長形成す
る工程と、該エピタキシャル層を異方性エツチングによ
ってパターンニング開口して上記基板を露出させる工程
とを有するようにした。
以下、本発明の一実施例の薄膜半導体装置Ａの製造方法
について説明する。第１図（ａ） （ｂ） （Ｃ）はそ
の工程を示す説明図である。まず、結晶方位が＜１００
＞でフォトダイオードに適した比抵抗（８０〜１００Ω
・ｃ＋＋＋）と厚みを有するシリコンウェハでなる基板
ｌにトランジスタに適した比抵抗（５〜８Ω・ｃｍ）と
厚みを有するエピタキシャル層２を成長させる（第１図
（ａｌ参照）。
について説明する。第１図（ａ） （ｂ） （Ｃ）はそ
の工程を示す説明図である。まず、結晶方位が＜１００
＞でフォトダイオードに適した比抵抗（８０〜１００Ω
・ｃ＋＋＋）と厚みを有するシリコンウェハでなる基板
ｌにトランジスタに適した比抵抗（５〜８Ω・ｃｍ）と
厚みを有するエピタキシャル層２を成長させる（第１図
（ａｌ参照）。
次に、フォトダイオードとなるエピタキシャル層２の一
部を異方性エツチング液によってパターンニング除去し
て基板１の表面の一部を開口する（第１図（ｂ）参照）
。その後、該開口部分の基板１に対するアノード拡散と
トランジスタとなる部分のエピタキシャル層２に対する
ベース拡散とを同時に行ってアノード３とベース４を形
成し、さらに、該ベース４の一部にエミッタ拡散を行っ
てエミッタ５を形成する（第１図（Ｃ１参照）。
部を異方性エツチング液によってパターンニング除去し
て基板１の表面の一部を開口する（第１図（ｂ）参照）
。その後、該開口部分の基板１に対するアノード拡散と
トランジスタとなる部分のエピタキシャル層２に対する
ベース拡散とを同時に行ってアノード３とベース４を形
成し、さらに、該ベース４の一部にエミッタ拡散を行っ
てエミッタ５を形成する（第１図（Ｃ１参照）。
なお、６はシリコン酸化膜等からなる絶縁膜、７は裏面
に形成したカソード、８は基板１とエピタキシャル層２
との間に形成した埋込領域層、９はアノード３とベース
４とを接続する配線、１０はエミッタ電極、１１はコレ
クタ電極、１２はコレクタ電極１１と埋込領域層８とを
接続するコレクタウオールである。
に形成したカソード、８は基板１とエピタキシャル層２
との間に形成した埋込領域層、９はアノード３とベース
４とを接続する配線、１０はエミッタ電極、１１はコレ
クタ電極、１２はコレクタ電極１１と埋込領域層８とを
接続するコレクタウオールである。
以上により１チツプの同一基板にフォトダイオードとト
ランジスタとが組込まれた半導体装直入が製作される。
ランジスタとが組込まれた半導体装直入が製作される。
第２図はその等価回路図である。
このように形成された半導体装置Ａでは、フォトダイオ
ードとトランジスタを各々に適した比抵抗値・厚さにす
ることができる。よって両者の各々の特性が個別のチッ
プに形成したものの特性より劣下することが回避できる
。
ードとトランジスタを各々に適した比抵抗値・厚さにす
ることができる。よって両者の各々の特性が個別のチッ
プに形成したものの特性より劣下することが回避できる
。
以上から本発明の半導体装置の製造方法によれば、フォ
トダイオードとトランジスタとを各々の特性を損なうこ
となく同一基板に形成することが可能となる。よって、
この半導体装置（チップ）を用いればフォトトランジス
タ方式の半導体装置の製作が１チツプの１回のダイポン
ディングで可能となり、その工程の簡略化、製造コスト
ダウン等が図れる。
トダイオードとトランジスタとを各々の特性を損なうこ
となく同一基板に形成することが可能となる。よって、
この半導体装置（チップ）を用いればフォトトランジス
タ方式の半導体装置の製作が１チツプの１回のダイポン
ディングで可能となり、その工程の簡略化、製造コスト
ダウン等が図れる。
第１図（ａ） （ｂｌ （Ｃ１は本発明の一実施例の半
導体装置の製造工程を示す説明図、第２図はその半導体
装置の等価回路図である。 ■・・・基板、２・・・エピタキシャル層、３・・・ア
ノード、４・・・ベース、５・・・エミッタ、６・・・
絶縁膜、７・・・カソード、８・・・埋込領域層、９・
・・配線、１０・・・エミッタ電極、１１・・・コレク
タ電極、１２・・・コレクタウオール。
導体装置の製造工程を示す説明図、第２図はその半導体
装置の等価回路図である。 ■・・・基板、２・・・エピタキシャル層、３・・・ア
ノード、４・・・ベース、５・・・エミッタ、６・・・
絶縁膜、７・・・カソード、８・・・埋込領域層、９・
・・配線、１０・・・エミッタ電極、１１・・・コレク
タ電極、１２・・・コレクタウオール。
Claims (1)
- （１）、複数の異なる素子を同一基板上に形成する受光
半導体装置の製造方法であって、 上記基板に該基板と抵抗値が異なるエピタキシャル層を
成長形成する工程と、該エピタキシャル層を異方性エッ
チングによってパターンニング開口して上記基板を露出
させる工程とを有することを特徴とする受光半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63058271A JP2688609B2 (ja) | 1988-03-14 | 1988-03-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63058271A JP2688609B2 (ja) | 1988-03-14 | 1988-03-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01232774A true JPH01232774A (ja) | 1989-09-18 |
| JP2688609B2 JP2688609B2 (ja) | 1997-12-10 |
Family
ID=13079517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63058271A Expired - Fee Related JP2688609B2 (ja) | 1988-03-14 | 1988-03-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2688609B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62158372A (ja) * | 1986-01-07 | 1987-07-14 | Oki Electric Ind Co Ltd | 受光素子及びその製造方法 |
| JPS62247563A (ja) * | 1986-04-18 | 1987-10-28 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-03-14 JP JP63058271A patent/JP2688609B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62158372A (ja) * | 1986-01-07 | 1987-07-14 | Oki Electric Ind Co Ltd | 受光素子及びその製造方法 |
| JPS62247563A (ja) * | 1986-04-18 | 1987-10-28 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2688609B2 (ja) | 1997-12-10 |
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