JPS6360562A - 光半導体装置の製造方法 - Google Patents
光半導体装置の製造方法Info
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- JPS6360562A JPS6360562A JP61202684A JP20268486A JPS6360562A JP S6360562 A JPS6360562 A JP S6360562A JP 61202684 A JP61202684 A JP 61202684A JP 20268486 A JP20268486 A JP 20268486A JP S6360562 A JPS6360562 A JP S6360562A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
- H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
本発明は、光半導体装置の製造方法に於いて、基板上の
受光或いは発光の為の多層化合物半導体層をメサ・エッ
チングし、その周囲にＭＯＣＶＤ法にて深い切れ込みを
有する高抵抗化合物半導体層を形成することに依り、良
好な素子間分離を実現させるようにしたものである。
受光或いは発光の為の多層化合物半導体層をメサ・エッ
チングし、その周囲にＭＯＣＶＤ法にて深い切れ込みを
有する高抵抗化合物半導体層を形成することに依り、良
好な素子間分離を実現させるようにしたものである。
本発明は、有機金属熱分解気相成長（ｍｅｔａｌｏｒｇ
ａｎｉｃｓ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄ
ｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法を利用する光半導
体装置の製造方法に関する。
ａｎｉｃｓ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄ
ｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法を利用する光半導
体装置の製造方法に関する。
［従来の技術〕
例えば、半導体レーザや発光ダイオードなどの発光素子
或いはｐｉｎフォト・ダイオードやアバランシェ・フォ
ト・ダイオード（ａｖａｌａｎｃｈｅ ｐｈｏｔｏ
ｄｉｏｄｅ：ＡＰＤ）などの受光素子のアレイ、０Ｅ
ＩＣ（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ ｉｎｔｅｇｒ
ａｔｅｄ ｃｉｒｃｕｉｔ）等の光半導体装置に於い
ては、各素子間の電気的或いは光学的な独立性を確保す
ることは重要であるが、そのような光半導体装置を高速
化及び高集積化する為に有効な構造は未だ明確ではない
。
或いはｐｉｎフォト・ダイオードやアバランシェ・フォ
ト・ダイオード（ａｖａｌａｎｃｈｅ ｐｈｏｔｏ
ｄｉｏｄｅ：ＡＰＤ）などの受光素子のアレイ、０Ｅ
ＩＣ（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ ｉｎｔｅｇｒ
ａｔｅｄ ｃｉｒｃｕｉｔ）等の光半導体装置に於い
ては、各素子間の電気的或いは光学的な独立性を確保す
ることは重要であるが、そのような光半導体装置を高速
化及び高集積化する為に有効な構造は未だ明確ではない
。
第７図はｐｉｎフォト・ダイオード・アレイを説明する
為の要部切断側面図を表している。
為の要部切断側面図を表している。
図に於いて、１はｎ＋型ＧａＡｓ基板、２はｎ＋ＧａＡ
ｓバッファ層、３はｎ−型ＧａＡｓ接合形成層、４はＧ
ａＡｊ’Ａｓ高抵抗層、５はＳ ｉ ０２膜、６はｐ型
接合形成領域、７はｐ（！！ｌＩ電極、８はｎ側電極を
それぞれ示している。
ｓバッファ層、３はｎ−型ＧａＡｓ接合形成層、４はＧ
ａＡｊ’Ａｓ高抵抗層、５はＳ ｉ ０２膜、６はｐ型
接合形成領域、７はｐ（！！ｌＩ電極、８はｎ側電極を
それぞれ示している。
このアレイでは、各ｐｉｎフォト・ダイオードの分離を
拡がり抵抗を利用して行っている。
拡がり抵抗を利用して行っている。
第８図は同じ（ｐｉｎフォト・ダイオード・アレイの他
の例を説明する為の要部切断側面図を表し、第７図に於
いて用いた記号と同記号は同部分を示すか或いは同じ意
味を持つものとする。
の例を説明する為の要部切断側面図を表し、第７図に於
いて用いた記号と同記号は同部分を示すか或いは同じ意
味を持つものとする。
図に於いて、９はｐ型ＧａＡｌ！Ａｓ層、１０は素子間
を分離する為の切れ込みをそれぞれ示している。
を分離する為の切れ込みをそれぞれ示している。
このアレイでは、各ｐｉｎフォト・ダイオードの分離を
メサ・エッチングに依って行っている。
メサ・エッチングに依って行っている。
前記したように、光半導体装置に於ける各素子を分離す
る為の構造は、感度や集積度を向上する上で、甚だ重要
であり、特に、高電圧が印加されるｐｉｎフォト・ダイ
オードやＡＰＤなどに於いては半導体レーザよりも充分
な分離を行うことが必要とされている。
る為の構造は、感度や集積度を向上する上で、甚だ重要
であり、特に、高電圧が印加されるｐｉｎフォト・ダイ
オードやＡＰＤなどに於いては半導体レーザよりも充分
な分離を行うことが必要とされている。
第７図について説明した従来例のように、拡がり抵抗を
利用するものにあっては、分離が完全とは言い難く、ま
た、多種類の素子を集積化するには種々の制限がある。
利用するものにあっては、分離が完全とは言い難く、ま
た、多種類の素子を集積化するには種々の制限がある。
第８図について説明した従来例のように、メサ・エッチ
ングを利用するものにあっては、かなり深いエツチング
が必要であり、プロセス面の問題が多く、信転性が高い
素子を得るのは容易ではない。
ングを利用するものにあっては、かなり深いエツチング
が必要であり、プロセス面の問題が多く、信転性が高い
素子を得るのは容易ではない。
この外、高抵抗材料を用いて埋め込み成長で素子間分離
を形成することも行われているが、高集積化に向かない
ことは勿論である。
を形成することも行われているが、高集積化に向かない
ことは勿論である。
本発明は、極めて簡単な技術を適用することに依り、光
半導体装置に於ける素子間分離を完全且つ容易に行うこ
とを可能にしようとするものである。
半導体装置に於ける素子間分離を完全且つ容易に行うこ
とを可能にしようとするものである。
一般に、メサ部分を有する半導体基板或いは半導体層上
にＭＯＣＶＤ法を適用して半導体層を成長させた場合、
そのメサ部分の高さ、メサ部分の切り立ち形状、メサ部
分の頂面を覆っているマスクの形状などが原因となって
、該成長された半導体層の形状は種々変化する。
にＭＯＣＶＤ法を適用して半導体層を成長させた場合、
そのメサ部分の高さ、メサ部分の切り立ち形状、メサ部
分の頂面を覆っているマスクの形状などが原因となって
、該成長された半導体層の形状は種々変化する。
第５図はメサ部分を有する半導体基板上にＭＯＣＶＤ法
にて半導体層を成長させた場合を説明する為の工程要所
に於ける光半導体装置の要部切断側面図を表し、第７図
及び第８図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。
にて半導体層を成長させた場合を説明する為の工程要所
に於ける光半導体装置の要部切断側面図を表し、第７図
及び第８図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。
図に於いて、ＩＡはメサ部分、１１はメサ部分を形成す
る際にマスクとして用いたＳ ｉ Ｏ２膜、１１Ａは５
ｉ０２膜１１の庇部分、１２はＩｎＰ層、θはメサ部分
ＩＡとＩｎＰ基板１とがなす角度、Ｈはメサ部分ＩＡの
高さをそれぞれ示している。
る際にマスクとして用いたＳ ｉ Ｏ２膜、１１Ａは５
ｉ０２膜１１の庇部分、１２はＩｎＰ層、θはメサ部分
ＩＡとＩｎＰ基板１とがなす角度、Ｈはメサ部分ＩＡの
高さをそれぞれ示している。
図示例に於いて、メサ部分ＩＡに於ける高さＨが４〔μ
ｍ〕以下であって、角度θが９０°を越え、庇部分１１
Ａが０．５〔μｍ〕以上である場合には、成長されたＩ
ｎＰｎＰ２Ｏ５示のような形状になる。尚、マスクであ
るＳ ｉ０２膜１１の幅が３０（、ｃｒｍ）以下、特に
、１０〔μｍ〕以下であれば、その上にＩｎＰが堆積さ
れることは全くない。
ｍ〕以下であって、角度θが９０°を越え、庇部分１１
Ａが０．５〔μｍ〕以上である場合には、成長されたＩ
ｎＰｎＰ２Ｏ５示のような形状になる。尚、マスクであ
るＳ ｉ０２膜１１の幅が３０（、ｃｒｍ）以下、特に
、１０〔μｍ〕以下であれば、その上にＩｎＰが堆積さ
れることは全くない。
第６図は第５図の場合と条件を変えて半導体層１２を成
長させた場合を説明する為の工程要所に於ける光半導体
装置の要部切断側面図を表し、第５図、第７図、第８図
に於いて用いた記号と同記号は同部分を示すか或いは同
じ意味を持つものとする。
長させた場合を説明する為の工程要所に於ける光半導体
装置の要部切断側面図を表し、第５図、第７図、第８図
に於いて用いた記号と同記号は同部分を示すか或いは同
じ意味を持つものとする。
図に於いて、１２Ａは成長の不完全に依って発生した切
れ込み部分を示している。
れ込み部分を示している。
第６図に見られるＩｎＰｎＰ２Ｏ５長は、メサ部分ＩＡ
に於ける高さが４〔μｍ〕を越え、角度θが９０°以下
、庇部分１１Ａが０．５ Ｃμｍ）を越える場合には、
成長されたＩｎＰ層１２に図示のような切れ込み部分１
２Ａが発生し、そして、この切れ込み部分１２Ａの幅は
、表面に近い側に於いて０．５〔μｍ〕程度にもなる。
に於ける高さが４〔μｍ〕を越え、角度θが９０°以下
、庇部分１１Ａが０．５ Ｃμｍ）を越える場合には、
成長されたＩｎＰ層１２に図示のような切れ込み部分１
２Ａが発生し、そして、この切れ込み部分１２Ａの幅は
、表面に近い側に於いて０．５〔μｍ〕程度にもなる。
前記説明から理解できると思われるが、第６図に見られ
るような形状の半導体層１２を高抵抗化すれば、良好な
素子間分離を行うことができる。
るような形状の半導体層１２を高抵抗化すれば、良好な
素子間分離を行うことができる。
そこで、本発明に依る光半導体装置の製造方法では、基
板（例えばｎ型ＩｎＰ基板１′）上に受光或いは発光に
必要とされる化合物半導体層（例えばｎ型１ｎＰ層１３
、Ｉ ｎＧａＡｓ層１４、ｐ型１ｎＰ層１５）を多層に
形成する工程と、次いで、該多層化合物半導体層の表面
に選択的にマスク（例えばＳｉ○２膜１６）を形成する
工程と、次いで、前記多層化合物半導体層の露出された
表面から素子間分離に必要とされる層までをメサ・エッ
チングする工程と、次いで、有機金属熱分解気相成長法
を適用して素子間分離の為の切れ込み（例えば深い切れ
込み１７Ａ）を有する高抵抗化金物半導体層（例えば高
抵抗ＩｎＰ層１７）を形成する工程とが含まれてなる構
成になっている。
板（例えばｎ型ＩｎＰ基板１′）上に受光或いは発光に
必要とされる化合物半導体層（例えばｎ型１ｎＰ層１３
、Ｉ ｎＧａＡｓ層１４、ｐ型１ｎＰ層１５）を多層に
形成する工程と、次いで、該多層化合物半導体層の表面
に選択的にマスク（例えばＳｉ○２膜１６）を形成する
工程と、次いで、前記多層化合物半導体層の露出された
表面から素子間分離に必要とされる層までをメサ・エッ
チングする工程と、次いで、有機金属熱分解気相成長法
を適用して素子間分離の為の切れ込み（例えば深い切れ
込み１７Ａ）を有する高抵抗化金物半導体層（例えば高
抵抗ＩｎＰ層１７）を形成する工程とが含まれてなる構
成になっている。
前記手段を採ることに依り、例えば、高電圧が印加され
るｐｉｎフォト・ダイオードやＡＰＤのアレイであって
も、充分な素子間分離を行うことができるので、窓度の
向上、或いは、集積度の向上を容易に達成することがで
き、また、そのプロセスも簡単且つ容易に実施すること
が可能であり、０ＥＩＣなど多種類の素子を集積化する
必要がある場合には特に好適である。
るｐｉｎフォト・ダイオードやＡＰＤのアレイであって
も、充分な素子間分離を行うことができるので、窓度の
向上、或いは、集積度の向上を容易に達成することがで
き、また、そのプロセスも簡単且つ容易に実施すること
が可能であり、０ＥＩＣなど多種類の素子を集積化する
必要がある場合には特に好適である。
第１図乃至第４図は本発明一実施例を解説する為の工程
要所に於ける光半導体装置の要部切断側面図であり、以
下、これ等の図を参照しつつ説明する。尚、第５図乃至
第８図に於いて用いた記号と同記号は同部分を示すか或
いは同じ意味を持つものとする。
要所に於ける光半導体装置の要部切断側面図であり、以
下、これ等の図を参照しつつ説明する。尚、第５図乃至
第８図に於いて用いた記号と同記号は同部分を示すか或
いは同じ意味を持つものとする。
第１図参照
（１） 液相エピタキシャル成長（ｌｉｑｕｉｄ
ｐｈａｓｅ ｅｐｉｔａｘｙ：ＬＰＥ）法を適用し、
ｎ型１ｎＰ基板１′上にｎ型ＩｎＰ層１３、ＩｎＧａＡ
ｓノン・ドープ層１４、ｐ型ＩｎＰ層１５を成長させる
。
ｐｈａｓｅ ｅｐｉｔａｘｙ：ＬＰＥ）法を適用し、
ｎ型１ｎＰ基板１′上にｎ型ＩｎＰ層１３、ＩｎＧａＡ
ｓノン・ドープ層１４、ｐ型ＩｎＰ層１５を成長させる
。
この場合の各半導体層に於ける主要データは次の通りで
ある。
ある。
■ ｎ型ＩｎＰ層１３
厚さ：約１ 〔μｍ〕
不純物濃度： Ｉ Ｘ １０１８（ｃｍ−”）■ Ｉｎ
ＧａＡｓノン・ドープ層１４ 厚さ＝２〜３ 〔μｍ〕 不純物濃度： １〜５ Ｘ １０Ｉ５（ｃｍ−３３■
ｐ型１ｎＰ層１５ 厚さ：約１〔μｍ〕 不純物濃度７０．５〜ｌＸ１０１８ （ａｍ−’）第２
図参照 （２）プラズマ化学気相堆積（ｐｌａｓｍａ ｃｈｅ
ｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：
ｐｌａｓｍａ ＣＶＤ）法を適用して、Ｓ ｉ Ｏ２
膜１６を厚さ約２０００ Ｃ人〕程度に成長させる。
ＧａＡｓノン・ドープ層１４ 厚さ＝２〜３ 〔μｍ〕 不純物濃度： １〜５ Ｘ １０Ｉ５（ｃｍ−３３■
ｐ型１ｎＰ層１５ 厚さ：約１〔μｍ〕 不純物濃度７０．５〜ｌＸ１０１８ （ａｍ−’）第２
図参照 （２）プラズマ化学気相堆積（ｐｌａｓｍａ ｃｈｅ
ｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：
ｐｌａｓｍａ ＣＶＤ）法を適用して、Ｓ ｉ Ｏ２
膜１６を厚さ約２０００ Ｃ人〕程度に成長させる。
（２）通常のフォト・リソグラフィ技術を適用すること
に依り、ＳｉＯ２膜１６のバターニングを行い、幅２０
〔μｍ〕のストライブ状にする。
に依り、ＳｉＯ２膜１６のバターニングを行い、幅２０
〔μｍ〕のストライブ状にする。
（３） ストライプ状ＳｉＯ２膜１６をマスクとし、
エッチャントをＨＮＯ３及びＨＣｆ系とする化学的ウェ
ット・エツチング法を適用することに依り、ｎ型１ｎＰ
層１３、ＩｎＧａＡｓノン・ドープ層１４、ｐ型１ｎＰ
層１５のメサ・エッチングを行う。
エッチャントをＨＮＯ３及びＨＣｆ系とする化学的ウェ
ット・エツチング法を適用することに依り、ｎ型１ｎＰ
層１３、ＩｎＧａＡｓノン・ドープ層１４、ｐ型１ｎＰ
層１５のメサ・エッチングを行う。
このようにして形成されたメサ部分の高さＨは約５〔μ
ｍ〕である。
ｍ〕である。
（４）エッチャントをＨＣｌ・Ｈ２Ｏ２系とする化学的
ウェット・エツチング法を適用することに依り、メサ部
分のサイド・エツチングを調整する。
ウェット・エツチング法を適用することに依り、メサ部
分のサイド・エツチングを調整する。
これに依り、マスクとして用いた５ｉ０２膜１６には幅
１．５ Ｃμｍ）の庇部分１６Ａが形成される。尚、メ
サ部分とｎ型！ｎＰ基板１とがなす角度θは略９０°と
した。
１．５ Ｃμｍ）の庇部分１６Ａが形成される。尚、メ
サ部分とｎ型！ｎＰ基板１とがなす角度θは略９０°と
した。
第３図参照
＋５１ Ｍ ＯＣＶ Ｄ法を適用することに依り、Ｆ
ｅを含有した高抵抗ＩｎＰ層１７を形成する。
ｅを含有した高抵抗ＩｎＰ層１７を形成する。
この場合、高抵抗ＩｎＰ層１７の形状は、第６図に関し
て説明したＩｎＰ１ｍ１２のそれと同様であり、深い切
れ込み１７Ａが生成される。
て説明したＩｎＰ１ｍ１２のそれと同様であり、深い切
れ込み１７Ａが生成される。
この深い切れ込み１７Ａは、ＩｎＰ層１７の高抵抗性と
相俟って、良好な素子間分離を実現する。
相俟って、良好な素子間分離を実現する。
第４図参照
（６）マスクとして用いたＳ ｉ Ｏ２膜１６を除去し
てから、通常の技法を適用することに依り、ｐ側電極１
８及びｎ側電極１９を形成する。
てから、通常の技法を適用することに依り、ｐ側電極１
８及びｎ側電極１９を形成する。
このようにして作成された光半導体装置に於いては、Ｍ
ＯＣＶＤ法を形成された高抵抗ＩｎＰ層１７及び深い切
れ込み１７Ａで良好な素子間分離が実現されている。尚
、ＩｎＰを高抵抗化する為の必要量のｌ”ｅを含有させ
ながら成長させる技術としては、現在、ＭＯＣＶＤ法が
最適といって差し支えない。
ＯＣＶＤ法を形成された高抵抗ＩｎＰ層１７及び深い切
れ込み１７Ａで良好な素子間分離が実現されている。尚
、ＩｎＰを高抵抗化する為の必要量のｌ”ｅを含有させ
ながら成長させる技術としては、現在、ＭＯＣＶＤ法が
最適といって差し支えない。
本発明に依る光半導体装置の製造方法に於いては、基板
上の受光或いは発光の為の多層化合物半導体層をメサ・
エッチングし、その周囲にＭＯＣＶＤ法にて深い切れ込
みを有する高抵抗化合物半導体層を形成する構成になっ
ている。
上の受光或いは発光の為の多層化合物半導体層をメサ・
エッチングし、その周囲にＭＯＣＶＤ法にて深い切れ込
みを有する高抵抗化合物半導体層を形成する構成になっ
ている。
前記構成を採ることに依り、例えば、高電圧が印加され
るｐｉｎフォト・ダイオードやＡＰＤのアレイであって
も、電気的に完全な素子間分離を行うことができるので
、感度の向上、或いは、集積度の向上を容易に達成する
ことができ、しかも、素子間の独立性が維持されて高周
波特性が劣化しないことから、素子間の高抵抗化合物半
導体層を利用してＦＥＴなど電子素子や各種配線を形成
することが可能である。
るｐｉｎフォト・ダイオードやＡＰＤのアレイであって
も、電気的に完全な素子間分離を行うことができるので
、感度の向上、或いは、集積度の向上を容易に達成する
ことができ、しかも、素子間の独立性が維持されて高周
波特性が劣化しないことから、素子間の高抵抗化合物半
導体層を利用してＦＥＴなど電子素子や各種配線を形成
することが可能である。
また、例えば、素子間分離の為の深い溝を形成する従来
例と比較すると、本発明に依るプロセスは簡単で、且つ
、容易に実施することが可能であり、そして、受光或い
は発光の為のメサ部分の両側は高抵抗化合物半導体層で
覆われているから、光素子としては安定であり、エツチ
ング・プロセスで生ずるダメージや汚染は少ない。
例と比較すると、本発明に依るプロセスは簡単で、且つ
、容易に実施することが可能であり、そして、受光或い
は発光の為のメサ部分の両側は高抵抗化合物半導体層で
覆われているから、光素子としては安定であり、エツチ
ング・プロセスで生ずるダメージや汚染は少ない。
このようなことから、本発明は、ＯＥ■Ｃなど多種類の
素子を高集積化する必要がある場合には特に好適である
。
素子を高集積化する必要がある場合には特に好適である
。
第１図乃至第４図は本発明一実施例を説明する為の光半
導体装置の要部切断側面図、第５図及び第６図はＭＯＣ
ＶＤ法にてメサを有する基板上に化合物半導体層を成長
させた場合を説明する為の光半導体装置の要部切断側面
図、第７図及び第８図は従来例の要部切断側面図をそれ
ぞれ表している。 図に於いて、１′はｎ型１ｎＰ基板、１３はｎ型１ｎＰ
層、１４はＩｎＧａＡｓノン・ドープ層、１５はｐ型１
ｎＰ層、１６はＳ ｉ Ｏ２膜、１６Ａは庇部分、１７
はＦｅ含有の高抵抗ＩｎＰ層、１７Ａは深い切れ込み、
１８はｐ側電極、１９はｎ側電極をそれぞれ示している
。 第１図 第３図 第４図 第５図 第６図 第７図
導体装置の要部切断側面図、第５図及び第６図はＭＯＣ
ＶＤ法にてメサを有する基板上に化合物半導体層を成長
させた場合を説明する為の光半導体装置の要部切断側面
図、第７図及び第８図は従来例の要部切断側面図をそれ
ぞれ表している。 図に於いて、１′はｎ型１ｎＰ基板、１３はｎ型１ｎＰ
層、１４はＩｎＧａＡｓノン・ドープ層、１５はｐ型１
ｎＰ層、１６はＳ ｉ Ｏ２膜、１６Ａは庇部分、１７
はＦｅ含有の高抵抗ＩｎＰ層、１７Ａは深い切れ込み、
１８はｐ側電極、１９はｎ側電極をそれぞれ示している
。 第１図 第３図 第４図 第５図 第６図 第７図
Claims (1)
- 【特許請求の範囲】 基板上に受光或いは発光に必要とされる化合物半導体層
を多層に形成する工程と、 次いで、該多層化合物半導体層の表面に選択的にマスク
を形成する工程と、 次いで、前記多層化合物半導体層の露出された表面から
素子間分離に必要とされる層までをメサ・エッチングす
る工程と、 次いで、有機金属熱分解気相成長法を適用して素子間分
離の為の切れ込みを有する高抵抗化合物半導体層を形成
する工程と が含まれてなることを特徴とする光半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202684A JPS6360562A (ja) | 1986-08-30 | 1986-08-30 | 光半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202684A JPS6360562A (ja) | 1986-08-30 | 1986-08-30 | 光半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6360562A true JPS6360562A (ja) | 1988-03-16 |
Family
ID=16461441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61202684A Pending JPS6360562A (ja) | 1986-08-30 | 1986-08-30 | 光半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6360562A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01150371A (ja) * | 1987-12-07 | 1989-06-13 | Matsushita Electric Ind Co Ltd | 受光素子 |
| JPH0258878A (ja) * | 1988-08-25 | 1990-02-28 | Nec Corp | 半導体受光素子アレイ |
| WO2001029896A1 (fr) * | 1999-10-18 | 2001-04-26 | Nippon Sheet Glass Co., Ltd. | Reseau d'elements recepteurs de lumiere et puce de reseau d'elements recepteurs de lumiere |
| JP2001257335A (ja) * | 2000-01-07 | 2001-09-21 | Nippon Sheet Glass Co Ltd | 受光素子アレイ |
-
1986
- 1986-08-30 JP JP61202684A patent/JPS6360562A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01150371A (ja) * | 1987-12-07 | 1989-06-13 | Matsushita Electric Ind Co Ltd | 受光素子 |
| JPH0258878A (ja) * | 1988-08-25 | 1990-02-28 | Nec Corp | 半導体受光素子アレイ |
| WO2001029896A1 (fr) * | 1999-10-18 | 2001-04-26 | Nippon Sheet Glass Co., Ltd. | Reseau d'elements recepteurs de lumiere et puce de reseau d'elements recepteurs de lumiere |
| JP2001257335A (ja) * | 2000-01-07 | 2001-09-21 | Nippon Sheet Glass Co Ltd | 受光素子アレイ |
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