JP2714642B2 - 半導体発光素子の製造方法 - Google Patents
半導体発光素子の製造方法Info
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- JP2714642B2 JP2714642B2 JP63172431A JP17243188A JP2714642B2 JP 2714642 B2 JP2714642 B2 JP 2714642B2 JP 63172431 A JP63172431 A JP 63172431A JP 17243188 A JP17243188 A JP 17243188A JP 2714642 B2 JP2714642 B2 JP 2714642B2
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Description
【発明の詳細な説明】 〔概要〕 半導体発光素子の製造方法に関し、 高速動作を可能にし且つ高抵抗半導体層を平坦に形成
することを目的とし、 半導体基板上に少なくとも第１のクラッド層、活性
層、第２のクラッド層、コンタクト層及びマスク層を順
に形成する工程と、前記活性層の帯状発光領域の両側に
少なくとも前記第１のクラッド層に達する２つの溝を形
成して、該帯状発光領域に前記第１のクラッド層、前記
活性層、前記第２のクラッド層、前記コンタクト層及び
マスク層からなる凸部を形成する工程と、前記帯状発光
領域の凸部を被覆層によって覆う工程と、前記凸部及び
前記溝の外側の少なくとも前記マスク層、前記コンタク
ト層、前記第２のクラッド層上部を選択的にエッチング
して薄層部を形成する工程と、前記被覆層を除去する工
程と、前記溝に埋め込まれ且つさらにその上に成長して
前記コンタクト層上面に達すると同時に前記薄層部で成
長した部分が前記コンタクト層上面に達する１回のエピ
タキシャル成長によって高抵抗半導体装置を形成する工
程とを含み構成する。
することを目的とし、 半導体基板上に少なくとも第１のクラッド層、活性
層、第２のクラッド層、コンタクト層及びマスク層を順
に形成する工程と、前記活性層の帯状発光領域の両側に
少なくとも前記第１のクラッド層に達する２つの溝を形
成して、該帯状発光領域に前記第１のクラッド層、前記
活性層、前記第２のクラッド層、前記コンタクト層及び
マスク層からなる凸部を形成する工程と、前記帯状発光
領域の凸部を被覆層によって覆う工程と、前記凸部及び
前記溝の外側の少なくとも前記マスク層、前記コンタク
ト層、前記第２のクラッド層上部を選択的にエッチング
して薄層部を形成する工程と、前記被覆層を除去する工
程と、前記溝に埋め込まれ且つさらにその上に成長して
前記コンタクト層上面に達すると同時に前記薄層部で成
長した部分が前記コンタクト層上面に達する１回のエピ
タキシャル成長によって高抵抗半導体装置を形成する工
程とを含み構成する。
本発明は、半導体発光素子の製造方法に関する。
半導体レーザ発光素子は、第４図に示すように基板40
の上に第１のクラッド層41、第２のクラッド層43、コン
タクト層44、半導体埋込み層50及びコンタクトホールを
形成した絶縁層45を順に積層し、その基板40と絶縁層45
の露出面に電極46、47を取付けたものが一般に使用され
ているが、この電流閉止めに用いる埋込み層50と第１の
グラッド層40の間のpn接合の寄生容量C1が発生するとい
った問題があった。
の上に第１のクラッド層41、第２のクラッド層43、コン
タクト層44、半導体埋込み層50及びコンタクトホールを
形成した絶縁層45を順に積層し、その基板40と絶縁層45
の露出面に電極46、47を取付けたものが一般に使用され
ているが、この電流閉止めに用いる埋込み層50と第１の
グラッド層40の間のpn接合の寄生容量C1が発生するとい
った問題があった。
このため、本出願人は特開昭61−21649において、半
導体発光素子の活性層における発光領域48の両側に逆メ
サ形の溝49を設け、この溝48内に高抵抗半導体層52を埋
め込むことにより寄生容量を低減する装置を提案した
（第５図参照）。
導体発光素子の活性層における発光領域48の両側に逆メ
サ形の溝49を設け、この溝48内に高抵抗半導体層52を埋
め込むことにより寄生容量を低減する装置を提案した
（第５図参照）。
しかし、この種の半導体レーザ素子においても、第５
図に示すように、溝49の外側に位置する絶縁層45と活性
層42が誘電体とし作用するため、依然として寄生容量
C2、C3が残存しており、数G bit/sec以上の上方に対
し、半導体レーザが追従しないといった問題がある。
図に示すように、溝49の外側に位置する絶縁層45と活性
層42が誘電体とし作用するため、依然として寄生容量
C2、C3が残存しており、数G bit/sec以上の上方に対
し、半導体レーザが追従しないといった問題がある。
これを改善するために、溝を形成せずに外側までエッ
チングし、高抵抗半導体層で埋め込んだ第６図の構造が
考えられる。しかし、この構造では平坦な領域での高抵
抗半導体層の成長が遅いため、図に示すような段差が生
じ、電極プロセス、ボンディング等に不具合が生じると
いった問題が生じる。
チングし、高抵抗半導体層で埋め込んだ第６図の構造が
考えられる。しかし、この構造では平坦な領域での高抵
抗半導体層の成長が遅いため、図に示すような段差が生
じ、電極プロセス、ボンディング等に不具合が生じると
いった問題が生じる。
本発明は、このような問題に鑑みてなされたものであ
って、高速で作動でき、かつ埋込み成長後に平坦化され
ている半導体発光素子を提供することを目的とする。
って、高速で作動でき、かつ埋込み成長後に平坦化され
ている半導体発光素子を提供することを目的とする。
上記した課題は、半導体基板１上に少なくとも第１の
クラッド層２、活性層３、第２のクラッド層４、コンタ
クト層５及びマスク層21を順に形成する工程と、前記活
性層３の帯状発光領域の両側に少なくとも前記第１のク
ラッド層２に達する２つの溝6,7を形成して、該帯状発
光領域に前記第１のクラッド層２、前記活性層３、前記
第２のクラッド層４、前記コンタクト層５及びマスク層
21からなる凸部24を形成する工程と、前記帯状発光領域
の凸部14を被覆層25によって覆う工程と、前記凸部24及
び前記溝6,7の外側の少なくとも前記マスク層21、前記
コンタクト層５、前記第２のクラッド層１上部を選択的
にエッチングして薄層部を形成する工程と、前記被覆層
25を除去する工程と、前記溝6,7に埋め込まれ且つさら
にその上に成長して前記コンタクト層５上面に達すると
同時に前記薄層部で成長した部分が前記コンタクト層５
上面に達する１回のエピタキシャル成長によって高抵抗
半導体装置26を形成する工程とを有することを特徴とす
る半導体発光装置の製造方法により解決する。
クラッド層２、活性層３、第２のクラッド層４、コンタ
クト層５及びマスク層21を順に形成する工程と、前記活
性層３の帯状発光領域の両側に少なくとも前記第１のク
ラッド層２に達する２つの溝6,7を形成して、該帯状発
光領域に前記第１のクラッド層２、前記活性層３、前記
第２のクラッド層４、前記コンタクト層５及びマスク層
21からなる凸部24を形成する工程と、前記帯状発光領域
の凸部14を被覆層25によって覆う工程と、前記凸部24及
び前記溝6,7の外側の少なくとも前記マスク層21、前記
コンタクト層５、前記第２のクラッド層１上部を選択的
にエッチングして薄層部を形成する工程と、前記被覆層
25を除去する工程と、前記溝6,7に埋め込まれ且つさら
にその上に成長して前記コンタクト層５上面に達すると
同時に前記薄層部で成長した部分が前記コンタクト層５
上面に達する１回のエピタキシャル成長によって高抵抗
半導体装置26を形成する工程とを有することを特徴とす
る半導体発光装置の製造方法により解決する。
以上の構造で高抵抗半導体層の埋込み成長を行うと溝
の外側の平坦部の成長速度が遅くとも、平坦部が溝底部
より高い位置にあるため、埋込み成長が終了した時点
で、溝部と平坦部での高抵抗半導体層が同じ高さとな
り、全体として平坦な埋込み形状とすることができる。
の外側の平坦部の成長速度が遅くとも、平坦部が溝底部
より高い位置にあるため、埋込み成長が終了した時点
で、溝部と平坦部での高抵抗半導体層が同じ高さとな
り、全体として平坦な埋込み形状とすることができる。
この状態においては、一方の電極の下に形成した絶縁
膜９と、さらに下方の活性層３の間に高抵抗半導体層８
が存在するために、２つの電極間における寄生容量が大
幅に低減することになる。
膜９と、さらに下方の活性層３の間に高抵抗半導体層８
が存在するために、２つの電極間における寄生容量が大
幅に低減することになる。
第１図は、本発明の一実施例を示す半導体発光素子の
断面図で、図中符号１はインジウムリン（InP）よりな
るｎ型化合物半導体基板で、その上には、ｎ型InPより
なる第１のクラッド層２（厚さは例えば２〜３μｍ）、
インジウムガリウムヒ素リン（InGaAsP）よりなる活性
層３（〜0.15μｍ）、ｐ型InPよりなる第２のクラッド
層４（〜25μｍ）、P+型インジウムガリウムヒ素リン
（InGaAsP）よりなるコンタクト層５（〜0.5μｍ）がそ
れぞれ順にエピタキシャル成長法により形成されてい
て、活性層３の発光領域30の両外側には逆メサ形の溝6,
7が第１のクラッド層２に至る深さに形成され、さらに
これらの溝6,7の外側に存在する第２のクラッド層４は
上部が薄膜化されている。
断面図で、図中符号１はインジウムリン（InP）よりな
るｎ型化合物半導体基板で、その上には、ｎ型InPより
なる第１のクラッド層２（厚さは例えば２〜３μｍ）、
インジウムガリウムヒ素リン（InGaAsP）よりなる活性
層３（〜0.15μｍ）、ｐ型InPよりなる第２のクラッド
層４（〜25μｍ）、P+型インジウムガリウムヒ素リン
（InGaAsP）よりなるコンタクト層５（〜0.5μｍ）がそ
れぞれ順にエピタキシャル成長法により形成されてい
て、活性層３の発光領域30の両外側には逆メサ形の溝6,
7が第１のクラッド層２に至る深さに形成され、さらに
これらの溝6,7の外側に存在する第２のクラッド層４は
上部が薄膜化されている。
８は、溝６、７を埋め込むとともに、薄膜化された第
２のクラッド層４上に積層される高抵抗半導体層で、例
えばInPに鉄（Fe）をドーピングした高抵抗半導体から
なり、気相エピタキシャル結晶成長法によってコンタク
ト層５と同一の高さに至るまで成長されている。
２のクラッド層４上に積層される高抵抗半導体層で、例
えばInPに鉄（Fe）をドーピングした高抵抗半導体から
なり、気相エピタキシャル結晶成長法によってコンタク
ト層５と同一の高さに至るまで成長されている。
９は、高抵抗半導体層８上に形成した二酸化シリコン
（SiO2）膜よりなる絶縁層で、この絶縁層９の上にはｐ
側電極10が形成されていて、発光領域30と平行に形成し
た絶縁層９のコンタクトホール11を通してコンタクト層
５と導通するように構成されている。
（SiO2）膜よりなる絶縁層で、この絶縁層９の上にはｐ
側電極10が形成されていて、発光領域30と平行に形成し
た絶縁層９のコンタクトホール11を通してコンタクト層
５と導通するように構成されている。
なお、図中符号12は、基板１に形成したｎ側電極を示
している。
している。
上述した実施例において、半導体発光素子の電極10、
12間に電圧を加えると、活性層３の発光領域30に電流が
流れ、この発光領域30の端部から項が放射する。
12間に電圧を加えると、活性層３の発光領域30に電流が
流れ、この発光領域30の端部から項が放射する。
この状態においては、ｐ側電極10の下に形成した絶縁
膜９と、さらに下方の活性層３の間に項抵抗半導体層８
が存在するために、２つの電極10、12間における寄生容
量が大幅に低減することになる。
膜９と、さらに下方の活性層３の間に項抵抗半導体層８
が存在するために、２つの電極10、12間における寄生容
量が大幅に低減することになる。
次に、上記した半導体発光素子の作成方法について説
明する。
明する。
第２図は、本発明の半導体発光素子を作成する工程を
示す断面図で、第２図（ａ）において、ｎ−InP基板１
上には、上記したような第１のクラッド層2,活性層3,第
２のクラッド層4,コンタクト層５がエピタキシャル成長
法により順に積層され、また、その上にはCVD法等によ
り二酸化シリコン膜（SiO2膜）21が形成されている。
示す断面図で、第２図（ａ）において、ｎ−InP基板１
上には、上記したような第１のクラッド層2,活性層3,第
２のクラッド層4,コンタクト層５がエピタキシャル成長
法により順に積層され、また、その上にはCVD法等によ
り二酸化シリコン膜（SiO2膜）21が形成されている。
このSiO2膜21はフォトリソグラフィー法によりパター
ニングされ、活性層発光領域30の上方に位置する領域を
挟む帯状の窓22,23が設けられている。
ニングされ、活性層発光領域30の上方に位置する領域を
挟む帯状の窓22,23が設けられている。
次に、基板１を臭素（Br）エタノール混合液に浸漬し
てコンタクト層５から下方向に順にエッチングし、第２
のクラッド層４上部に達する深さ（例えば４μｍ）の溝
6,7を形成する（第２図（ｂ））。
てコンタクト層５から下方向に順にエッチングし、第２
のクラッド層４上部に達する深さ（例えば４μｍ）の溝
6,7を形成する（第２図（ｂ））。
次に、２つの溝6,7に挟まれた凸部24を覆う厚さにレ
ジスト25を塗布した後（同図（ｃ））、マスク26を使用
して露光、現象を行い、凸部24の周りだけにレジスト25
を残存させる（同図（ｄ））。
ジスト25を塗布した後（同図（ｃ））、マスク26を使用
して露光、現象を行い、凸部24の周りだけにレジスト25
を残存させる（同図（ｄ））。
ここで、フッ酸系の溶液を用いて溝６、７外方にある
SiO2膜21を除去する（同図（ｅ））。そのあとで、凸部
24を覆うレジスト25を除去する。次いで、Brエタノール
液を用いて溝６、７をさらに深くエッチングする一方、
溝６、７の外方向にある第２のクラッド層４の上面をエ
ッチングしてその膜厚を薄くする（同図（ｆ））。例え
ば、溝の深さは５μｍ、平坦部は1.5μｍエッチングさ
れるようにする。
SiO2膜21を除去する（同図（ｅ））。そのあとで、凸部
24を覆うレジスト25を除去する。次いで、Brエタノール
液を用いて溝６、７をさらに深くエッチングする一方、
溝６、７の外方向にある第２のクラッド層４の上面をエ
ッチングしてその膜厚を薄くする（同図（ｆ））。例え
ば、溝の深さは５μｍ、平坦部は1.5μｍエッチングさ
れるようにする。
次に、クロライド気相エピタキシャル結晶成長方（ク
ロライドVPE法）により溝６、７内及び薄膜化された第
２のクラッド層４上に高抵抗半導体層４上に高抵抗半導
体26を成長させ、高抵抗半導体層８とする。
ロライドVPE法）により溝６、７内及び薄膜化された第
２のクラッド層４上に高抵抗半導体層４上に高抵抗半導
体26を成長させ、高抵抗半導体層８とする。
このクラライドVPE法は、第２（ｇ）に示すように、
溝内での埋込み層の速度成長が大きく、溝６、７内に高
鉄鋼半導体26を埋め込んだ後に、第２のクラッド層４上
の埋込み層と溝６、７の埋込み層とを平坦に形成するこ
とができる。ただし、予めコンタクト層５の上面に対す
る第２のクラッド層４の深さと、溝６、７の深さとを調
整しておく必要がある。
溝内での埋込み層の速度成長が大きく、溝６、７内に高
鉄鋼半導体26を埋め込んだ後に、第２のクラッド層４上
の埋込み層と溝６、７の埋込み層とを平坦に形成するこ
とができる。ただし、予めコンタクト層５の上面に対す
る第２のクラッド層４の深さと、溝６、７の深さとを調
整しておく必要がある。
このクロライドVPE法により、高抵抗半導体26を形成
する場合について、具体例をあげて詳細に説明すると次
のようになる。
する場合について、具体例をあげて詳細に説明すると次
のようになる。
第３図において、800℃に加熱した反応管31にPSl3＋H
2のガスを送るとともに、その流路中に金属Inソース32
を置く一方、その下流に基板１をソース下流に置き、基
板１を600〜700℃（典型値650℃）に設定すると、PCl3
は高温でP4及びHClに分解し、Ｐは一部がInソースに吸
収され、Inソース32はInPクラスト（外皮）になる。HCl
はInPソースと反応してInClを生成する。
2のガスを送るとともに、その流路中に金属Inソース32
を置く一方、その下流に基板１をソース下流に置き、基
板１を600〜700℃（典型値650℃）に設定すると、PCl3
は高温でP4及びHClに分解し、Ｐは一部がInソースに吸
収され、Inソース32はInPクラスト（外皮）になる。HCl
はInPソースと反応してInClを生成する。
これらを反応式で書くと以下のようになる。
4PCl3＋6H2P4＋12HCl （１） 4InP＋4HCl4InCl＋P4＋2H3 （３） そして、成長領域で温度が下がり、次のようなソース
領域と逆反応により基板InPが析出する。
領域と逆反応により基板InPが析出する。
4InCl＋P44InP＋4HCl （４） 鉄（Fe）をInP中にドーピングする場合には、反応管3
1内にHClガスを供給し、その流路中にFeソース33を置い
て反応させ、FeCl2にして基板１に供給すると、溝６、
７や第２のクラッド層４上に形成するInPにFeがドーピ
ングされて高抵抗半導体層になる。
1内にHClガスを供給し、その流路中にFeソース33を置い
て反応させ、FeCl2にして基板１に供給すると、溝６、
７や第２のクラッド層４上に形成するInPにFeがドーピ
ングされて高抵抗半導体層になる。
第２図（ｈ）に示すように、高抵抗半導体層26を平坦
化する場合の一例をあげると、溝６、７の深さを５μm,
第２のクラッド層４の深さをコンタクト層５に対して、
1.5μｍとなし、エピタキシャル成長温度600℃，キャリ
ヤガス（H2）に対するリン（Ｐ）のモル被を33×10-2と
すればよい。
化する場合の一例をあげると、溝６、７の深さを５μm,
第２のクラッド層４の深さをコンタクト層５に対して、
1.5μｍとなし、エピタキシャル成長温度600℃，キャリ
ヤガス（H2）に対するリン（Ｐ）のモル被を33×10-2と
すればよい。
以上のような工程を行った後、マスクに用いたSiO2膜
を除去後、基板１のコンタクト層５側に酸化膜（SiO
2膜）27を形成するとともに、レジストマスク28を使用
して活性層３の発光領域30と平行になるように帯状コン
タクトホール11を形成する（第２図（ｉ），（ｊ），
（Ｋ））。そして、レジスト28を除去した例、SiO2膜27
を絶縁膜９として使用する。
を除去後、基板１のコンタクト層５側に酸化膜（SiO
2膜）27を形成するとともに、レジストマスク28を使用
して活性層３の発光領域30と平行になるように帯状コン
タクトホール11を形成する（第２図（ｉ），（ｊ），
（Ｋ））。そして、レジスト28を除去した例、SiO2膜27
を絶縁膜９として使用する。
最後に、基板１、絶縁膜９の露出面に電極10、12を蒸
着法等により形成するが、絶縁膜９側の電極10として
は、例えばチタン，白金，金を順に設けた三層構造のも
のを使用し、また基板１側の電極12としては、例えば金
／ケルマニウム合金，金を順に形成したものを使用す
る。
着法等により形成するが、絶縁膜９側の電極10として
は、例えばチタン，白金，金を順に設けた三層構造のも
のを使用し、また基板１側の電極12としては、例えば金
／ケルマニウム合金，金を順に形成したものを使用す
る。
以上のように形成した発光素子における電極10、12間
の寄生容量を測定した結果、300×300μｍ当たり3pFと
なり、単に溝６、７に高抵抗半導体を埋めこんで10pFと
した従来のものよりも寄生抵抗が低くなったことがわか
る。
の寄生容量を測定した結果、300×300μｍ当たり3pFと
なり、単に溝６、７に高抵抗半導体を埋めこんで10pFと
した従来のものよりも寄生抵抗が低くなったことがわか
る。
なお、上述した実施例では、高抵抗半導体の形成にク
ロライドVPE法を用いたが、ハイドライド系のガス（PH3
＋HCl）を使用するハイドライド気相成長法、その他の
ハイライド系気相エピタキシャル結晶成長法を用いるこ
ともできる。しかも、高抵抗半導体層の成長後にコンタ
クト層が帯状になって高抵抗半導体層に挟まれており、
マスク除去後に、そのまま上部電極を形成しても平坦性
は損なわれずに電流狭窄されたコンタクト層と接続する
ので、高抵抗半導体層成長後の特別な平坦化処理や電流
狭窄処理が不要となって、その後の電極形成プロセスや
ボンディングを容易にすることができる。
ロライドVPE法を用いたが、ハイドライド系のガス（PH3
＋HCl）を使用するハイドライド気相成長法、その他の
ハイライド系気相エピタキシャル結晶成長法を用いるこ
ともできる。しかも、高抵抗半導体層の成長後にコンタ
クト層が帯状になって高抵抗半導体層に挟まれており、
マスク除去後に、そのまま上部電極を形成しても平坦性
は損なわれずに電流狭窄されたコンタクト層と接続する
ので、高抵抗半導体層成長後の特別な平坦化処理や電流
狭窄処理が不要となって、その後の電極形成プロセスや
ボンディングを容易にすることができる。
以上述べたように本発明によれば、発光素子の発光領
域の両側に形成した溝に高抵抗半導体層を形成するとと
もに、この溝の外方にあるコンタクト層及びその下のク
ラッド層５の一部を除去し、これらの上に高抵抗半導体
層覆を形成したので、素子の光特性に影響を与えず、か
つ埋込み成長後の形状を平坦に保ったまま、寄生容量を
低減して高速動作を行うことができる。
域の両側に形成した溝に高抵抗半導体層を形成するとと
もに、この溝の外方にあるコンタクト層及びその下のク
ラッド層５の一部を除去し、これらの上に高抵抗半導体
層覆を形成したので、素子の光特性に影響を与えず、か
つ埋込み成長後の形状を平坦に保ったまま、寄生容量を
低減して高速動作を行うことができる。
第１図は、本発明の一実施例を示す装置の断面図、 第２図は、本発明装置の作成工程の一例を示す断面図、 第３図は、クロライド成長装置の一例を示す概略図、 第４図は、第１の従来例を示す装置の断面図、 第５図は、第２の従来例を示す装置の断面図、 第６図は、従来例を改善するための装置の断面図であ
る。 （符号の説明） １……基板、 ２……第１のクラッド層、 ３……活性層、 ４……第２のクラッド層、 ５……コンタクト層、 ６、７……溝、 ８……高抵抗半導体層、 ９……絶縁層、 10、12……電極、 11……コンタクトホール。
る。 （符号の説明） １……基板、 ２……第１のクラッド層、 ３……活性層、 ４……第２のクラッド層、 ５……コンタクト層、 ６、７……溝、 ８……高抵抗半導体層、 ９……絶縁層、 10、12……電極、 11……コンタクトホール。
Claims (2)
- 【請求項１】半導体基板上に少なくとも第１のクラッド
層、活性層、第２のクラッド層、コンタクト層及びマス
ク層を順に形成する工程と、 前記活性層の帯状発光領域の両側に少なくとも前記第１
のクラッド層に達する２つの溝を形成して、該帯状発光
領域に前記第１のクラッド層、前記活性層、前記第２の
クラッド層、前記コンタクト層及びマスク層からなる凸
部を形成する工程と、 前記帯状発光領域の凸部を被覆層によって覆う工程と、 前記凸部及び前記溝の外側の少なくとも前記マスク層、
前記コンタクト層、前記第２のクラッド層上部を選択的
にエッチングして薄層部を形成する工程と、 前記被覆層を除去する工程と、 前記溝に埋め込まれ且つさらにその上に成長して前記コ
ンタクト層上面に達すると同時に前記薄層部で成長した
部分が前記コンタクト層上面に達する１回のエピタキシ
ャル成長によって高抵抗半導体装置を形成する工程と を有することを特徴とする半導体発光素子の製造方法。 - 【請求項２】前記高抵抗半導体層の成長は、クロライド
系エピタキシャル成長法又はハライド系エピタキシャル
成長法によることを特徴とする請求項１記載の半導体発
光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172431A JP2714642B2 (ja) | 1988-07-11 | 1988-07-11 | 半導体発光素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172431A JP2714642B2 (ja) | 1988-07-11 | 1988-07-11 | 半導体発光素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0222880A JPH0222880A (ja) | 1990-01-25 |
| JP2714642B2 true JP2714642B2 (ja) | 1998-02-16 |
Family
ID=15941847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63172431A Expired - Lifetime JP2714642B2 (ja) | 1988-07-11 | 1988-07-11 | 半導体発光素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2714642B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0704913B1 (en) | 1994-09-28 | 1999-09-01 | Nippon Telegraph And Telephone Corporation | Optical semiconductor device and method of fabricating the same |
| TWI268030B (en) * | 2004-12-15 | 2006-12-01 | Truelight Corp | Semiconductor laser with dual-platform structure |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596588A (ja) * | 1982-07-05 | 1984-01-13 | Nec Corp | 半導体レ−ザ |
| JPS61276285A (ja) * | 1985-05-30 | 1986-12-06 | Fujitsu Ltd | 半導体発光装置 |
| JPH0697707B2 (ja) * | 1986-02-19 | 1994-11-30 | 富士通株式会社 | 半導体発光装置 |
-
1988
- 1988-07-11 JP JP63172431A patent/JP2714642B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0222880A (ja) | 1990-01-25 |
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