JPH0338081A - 半導体レーザの製造方法 - Google Patents
半導体レーザの製造方法Info
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- JPH0338081A JPH0338081A JP17336389A JP17336389A JPH0338081A JP H0338081 A JPH0338081 A JP H0338081A JP 17336389 A JP17336389 A JP 17336389A JP 17336389 A JP17336389 A JP 17336389A JP H0338081 A JPH0338081 A JP H0338081A
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Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
乙の発明は、ストライプ溝中、またはストライブ溝上に
形成された活性領域を有する半導体レーザの製造方法に
関するものである。以下、ｐ −１ｎＰ基板を使用する
ＩｎＧａＡｓＰ活性層Ｐ埋め込み構造の半導体レーザ（
以下、ＰＢＣレーザと略す）について、その９Ｉｉ造方
法を例にとり説明する。
形成された活性領域を有する半導体レーザの製造方法に
関するものである。以下、ｐ −１ｎＰ基板を使用する
ＩｎＧａＡｓＰ活性層Ｐ埋め込み構造の半導体レーザ（
以下、ＰＢＣレーザと略す）について、その９Ｉｉ造方
法を例にとり説明する。
第３図（ａ）〜（ｃ）は１例えばＪＯＬＩＲＮＡＬ ０
１／ ＬＩＧＩＩＴＷＡＶＥ ＴＥＣＩＩＮＯＬＯＧＹ
、 １９８５． ＬＴ−３，ｐｐ、 ９７８−９８４−
”Ｍ ｆｉ サれた従来のＰＢＣレーザの製造方法を示
す断面図である。第３図において、１はｐ形（ｐ−）Ｉ
ｎＰ基板、２はｐ −１ｎ Ｐバッファ層、３はｎ −
Ｉ ｎＰＭ流ブロック層、４はｐ −１ｎ Ｐ電流ブロ
ック層、５はＩｎＧａＡｓＰストライブ溝形成用マスク
層（以下、１ｎＧａＡｓＰマスク層と略す）、６はスト
ライブ溝、７はｐ −１ｎ Ｐ−ドクラッド層、８はＩ
ｎＧａＡｓＰ活性層、９はｎ −ｉ ｎ Ｐ上りラ・ツ
バ層、１０はｎ−ＩｎＧａＡｓＰ電極コンタクｌ−層で
・ある。
１／ ＬＩＧＩＩＴＷＡＶＥ ＴＥＣＩＩＮＯＬＯＧＹ
、 １９８５． ＬＴ−３，ｐｐ、 ９７８−９８４−
”Ｍ ｆｉ サれた従来のＰＢＣレーザの製造方法を示
す断面図である。第３図において、１はｐ形（ｐ−）Ｉ
ｎＰ基板、２はｐ −１ｎ Ｐバッファ層、３はｎ −
Ｉ ｎＰＭ流ブロック層、４はｐ −１ｎ Ｐ電流ブロ
ック層、５はＩｎＧａＡｓＰストライブ溝形成用マスク
層（以下、１ｎＧａＡｓＰマスク層と略す）、６はスト
ライブ溝、７はｐ −１ｎ Ｐ−ドクラッド層、８はＩ
ｎＧａＡｓＰ活性層、９はｎ −ｉ ｎ Ｐ上りラ・ツ
バ層、１０はｎ−ＩｎＧａＡｓＰ電極コンタクｌ−層で
・ある。
次に乙のＰ １３ Ｃレーザの！２造方法（こついて説
明ｆる。。
明ｆる。。
まず、第１回目の結晶成長により、ｐ −Ｉ ｎ Ｐ基
板１上に、ｐ −（ｎ Ｐバッフ７層２．ｎ−ＩｎＰ電
流ブロック層３．ｐ−１ｎＰ電流ブロック層４、ＩｎＧ
ａＡｓＰマスク層５を順次！ａＨさせる〔第３図（ａ）
）、結晶成長法は、液相、ｋＡ相、有機金属気相成長法
のいずれでもよい。次に、ＩｎＧａＡｓＰマスク層５を
マスク代わりにして、ＨＣｌ液にてｐ −Ｉ ｎ Ｐバ
フフッ層２に十分到達するまで、エツチングを行う〔第
３図（ｂ）〕。第３図の例では逆メサの方位で行い、ス
トライプ幅は１〜２μｍ程度に作製している。次に、第
２回目の結晶成長により、ストライプ溝６中にｐ−Ｉ
ｎＰ’Ｆクラソ ド層７．ＩｎＧａＡ５Ｐ活性Ｂ ８
、 ｎＩｎＰ上クラッり層９のダブルへテロ成長を行い
、連続してストライプ溝６上にもｎ −Ｉ ｎ Ｐ上り
ラッド層９ 、 ｎ −１ｎ Ｇ ａ Ａ ｓ Ｐ電
極コンタクト層１０を積層させる〔第３図（ｃ））、な
わ、この第２回目の成長を行う前に、Ｈ２ＳＯ４系でウ
エノ＼を前処理するため、第２回目の成長後、ＩｎＧａ
ＡｓＰマスク層５はなくなっている。また、この第２回
目成長を液相成長で行えば、ｐ −Ｉ ｎ Ｐ下りラッ
ド層７の成長用溶液によるわずかなメノし】・バックに
より、ＩｎＧａＡｓＰマスク層５はなくなる。
板１上に、ｐ −（ｎ Ｐバッフ７層２．ｎ−ＩｎＰ電
流ブロック層３．ｐ−１ｎＰ電流ブロック層４、ＩｎＧ
ａＡｓＰマスク層５を順次！ａＨさせる〔第３図（ａ）
）、結晶成長法は、液相、ｋＡ相、有機金属気相成長法
のいずれでもよい。次に、ＩｎＧａＡｓＰマスク層５を
マスク代わりにして、ＨＣｌ液にてｐ −Ｉ ｎ Ｐバ
フフッ層２に十分到達するまで、エツチングを行う〔第
３図（ｂ）〕。第３図の例では逆メサの方位で行い、ス
トライプ幅は１〜２μｍ程度に作製している。次に、第
２回目の結晶成長により、ストライプ溝６中にｐ−Ｉ
ｎＰ’Ｆクラソ ド層７．ＩｎＧａＡ５Ｐ活性Ｂ ８
、 ｎＩｎＰ上クラッり層９のダブルへテロ成長を行い
、連続してストライプ溝６上にもｎ −Ｉ ｎ Ｐ上り
ラッド層９ 、 ｎ −１ｎ Ｇ ａ Ａ ｓ Ｐ電
極コンタクト層１０を積層させる〔第３図（ｃ））、な
わ、この第２回目の成長を行う前に、Ｈ２ＳＯ４系でウ
エノ＼を前処理するため、第２回目の成長後、ＩｎＧａ
ＡｓＰマスク層５はなくなっている。また、この第２回
目成長を液相成長で行えば、ｐ −Ｉ ｎ Ｐ下りラッ
ド層７の成長用溶液によるわずかなメノし】・バックに
より、ＩｎＧａＡｓＰマスク層５はなくなる。
従来の埋め込み構造の半導体し一ザは以上のようにして
製造されているため、ストライブ溝６の形成時において
は、溝エツチングの深さの制御に難点が生じていた。つ
まり、第１回目成長の結晶層はＩｎＧａＡｓＰマスク層
５を除き全てＩｎＰで構成されているため、ＨＣｌ液で
容易にエツチングされ、最適のエッチャント温度、エツ
チング終点で行わなければ、ストライプ溝６の深さのバ
ラツキが生じる。すなわち、ｎ ｌ ｎ Ｐｈｉブロ
ック層３およびｐ −Ｉ ｎ Ｐ電流ブロノク層ｚｌｌ
！！確実にエツチングする必要があるが、ｐ−１ｎＰ基
板１深くまでエッチジグ全行うと、第２回目Ｊ＾長■シ
Ｕ） ｌ Ｉｔ Ｇ ａ Ａ ｓ Ｐ活性層８ （／Ｊ
位置制（＆ｌＩ （１ｎＧａＡｓＰ活性Ａ８はｐ −Ｉ
ｎ Ｐ電流ブロック層４の内側に存在させる必要があ
る）が難しくなる、１この発明は、上記のような問題点
を解決するためになされたもので、ストライプ溝エツチ
ングの深さ制御／ｅ確実に行い、第２回目成長における
１ｎＧａＡｓＰ活性層Ａ位置を安定させ、その結果、デ
バイスの特性の不良が生じない半導体レーザの５！！造
方法を提供することを目的とするものである。
製造されているため、ストライブ溝６の形成時において
は、溝エツチングの深さの制御に難点が生じていた。つ
まり、第１回目成長の結晶層はＩｎＧａＡｓＰマスク層
５を除き全てＩｎＰで構成されているため、ＨＣｌ液で
容易にエツチングされ、最適のエッチャント温度、エツ
チング終点で行わなければ、ストライプ溝６の深さのバ
ラツキが生じる。すなわち、ｎ ｌ ｎ Ｐｈｉブロ
ック層３およびｐ −Ｉ ｎ Ｐ電流ブロノク層ｚｌｌ
！！確実にエツチングする必要があるが、ｐ−１ｎＰ基
板１深くまでエッチジグ全行うと、第２回目Ｊ＾長■シ
Ｕ） ｌ Ｉｔ Ｇ ａ Ａ ｓ Ｐ活性層８ （／Ｊ
位置制（＆ｌＩ （１ｎＧａＡｓＰ活性Ａ８はｐ −Ｉ
ｎ Ｐ電流ブロック層４の内側に存在させる必要があ
る）が難しくなる、１この発明は、上記のような問題点
を解決するためになされたもので、ストライプ溝エツチ
ングの深さ制御／ｅ確実に行い、第２回目成長における
１ｎＧａＡｓＰ活性層Ａ位置を安定させ、その結果、デ
バイスの特性の不良が生じない半導体レーザの５！！造
方法を提供することを目的とするものである。
この発明に係る半導体レーザの製造方法は、第１導電形
の半導体基板−ヒに、乙の半導体基板よりも禁制帯幅が
狭く、半導体基板と同じ第１導電形υ）半導体材料の異
なるエツチング深）・ツバ層となる単結晶層を成長せし
める工程、単結晶層上に半導体基板と同しｊＡ制制帽幅
有する第１導電形のバッファ層、第２導電形の電流ブロ
ック層、第１導電形の電流プロ・ンク層を成長せしめる
工程、エツチングストッパ層となる単結晶層まで第１導
電形のバッファ層、および第１．第２導電形の電流ブロ
ック層をエツチングしてストライプ溝な形成する工程、
ストライプ溝溝にエツチングストッパ層による単結晶層
を残したまま、またはエツチング除去した後、第１ｆｓ
ｇ形の下り・う・フト層、活性層。
の半導体基板−ヒに、乙の半導体基板よりも禁制帯幅が
狭く、半導体基板と同じ第１導電形υ）半導体材料の異
なるエツチング深）・ツバ層となる単結晶層を成長せし
める工程、単結晶層上に半導体基板と同しｊＡ制制帽幅
有する第１導電形のバッファ層、第２導電形の電流ブロ
ック層、第１導電形の電流プロ・ンク層を成長せしめる
工程、エツチングストッパ層となる単結晶層まで第１導
電形のバッファ層、および第１．第２導電形の電流ブロ
ック層をエツチングしてストライプ溝な形成する工程、
ストライプ溝溝にエツチングストッパ層による単結晶層
を残したまま、またはエツチング除去した後、第１ｆｓ
ｇ形の下り・う・フト層、活性層。
および第２導電形の上クラッド層全形成するに程とを含
むもの一〇ある。
むもの一〇ある。
こＱ）発明においては、ストライプ溝のエツチング終点
がエツチングストッパ層となるＩ ｎ Ｇ ａＡｓＰ層
の存在により第２導電形のバッファ層−上で確実にエツ
チングされ、かつ第１導電形の基板に到達する乙とがな
く、エツチング深さが一定となる。
がエツチングストッパ層となるＩ ｎ Ｇ ａＡｓＰ層
の存在により第２導電形のバッファ層−上で確実にエツ
チングされ、かつ第１導電形の基板に到達する乙とがな
く、エツチング深さが一定となる。
まｔこ、乙のエツチング、ス１−ツバ−の役割全果ずＩ
ｎＧａＡｓＰ層は、その上下を構成する第１導電形のバ
ッファ層および基板と同一の導電形よりなるため、デバ
イスを動作させる時にキＰリアが注入されろような不只
合も生（７ない、。
ｎＧａＡｓＰ層は、その上下を構成する第１導電形のバ
ッファ層および基板と同一の導電形よりなるため、デバ
イスを動作させる時にキＰリアが注入されろような不只
合も生（７ない、。
〔実施例」
以下、乙の発明の一実施例全図面について説明する。
第１図（ａ）〜（ｅ）はこの発明の一実施例を示す半導
体レーザ装置の製造方法の工程断面図である。
体レーザ装置の製造方法の工程断面図である。
第１図において、１１はエツチングストッパ層となるｐ
−Ｉ ｎ Ｇ ａ Ａ ｓ Ｐ層であり、その他は第
３図と同じものを示す。
−Ｉ ｎ Ｇ ａ Ａ ｓ Ｐ層であり、その他は第
３図と同じものを示す。
まず、第１図（ａ）に示すように、第１回目の成長にわ
いて、ｐ −Ｉ ｎ Ｐ基板１上にｐ −Ｉ ｎ Ｇ
ａＡｓＰ層１１全１１成長させ、引き続きｐ −Ｉ ｎ
Ｐバッ”７７層’；）、ｎ−ＩｎＰｆｌ流ブａｙり層３
ｐ ｐ−Ｉ ｎ Ｐ電流ブ０ツク［５４，ＩｎＧａＡ
ｓＰ７Ｘり層５を順次成長させる。ことで、ｐ−ＩｎＧ
ａＡｓＰ層１１は、ｐ−１ｎＰ基板１やｐ−ＩｎＰバッ
ファ３１２と同じ導電形であることと共に、ＩｎＧａＡ
ｓＰ活性層８よりも禁制帯幅が大きい方が好ましい。こ
れはデバイス作製後、動作時においてｐ −Ｉ ｎ Ｇ
ａ Ａ ｓ Ｐ層１１にキャリアがトラップされるの
を防ぐためである。例えば、禁制帯幅の波長が１．３μ
ｍｃＪ）Ｉ ｎＧａＡｓＰ活性Ａｓ化おいては１．１
ｐ ｍ〜１．３ μｔｎのｐ −Ｉ ｎ Ｇ ａ Ａ
ｓ Ｐ層１１がよい。次に、従来例−と同様な手段で第
１図（ｂ）に示すように、ストライブ溝６を作製する、
。
いて、ｐ −Ｉ ｎ Ｐ基板１上にｐ −Ｉ ｎ Ｇ
ａＡｓＰ層１１全１１成長させ、引き続きｐ −Ｉ ｎ
Ｐバッ”７７層’；）、ｎ−ＩｎＰｆｌ流ブａｙり層３
ｐ ｐ−Ｉ ｎ Ｐ電流ブ０ツク［５４，ＩｎＧａＡ
ｓＰ７Ｘり層５を順次成長させる。ことで、ｐ−ＩｎＧ
ａＡｓＰ層１１は、ｐ−１ｎＰ基板１やｐ−ＩｎＰバッ
ファ３１２と同じ導電形であることと共に、ＩｎＧａＡ
ｓＰ活性層８よりも禁制帯幅が大きい方が好ましい。こ
れはデバイス作製後、動作時においてｐ −Ｉ ｎ Ｇ
ａ Ａ ｓ Ｐ層１１にキャリアがトラップされるの
を防ぐためである。例えば、禁制帯幅の波長が１．３μ
ｍｃＪ）Ｉ ｎＧａＡｓＰ活性Ａｓ化おいては１．１
ｐ ｍ〜１．３ μｔｎのｐ −Ｉ ｎ Ｇ ａ Ａ
ｓ Ｐ層１１がよい。次に、従来例−と同様な手段で第
１図（ｂ）に示すように、ストライブ溝６を作製する、
。
ととで、エツチングに用いるｍ液Ｃよ、［ｎＰＱ）みエ
ツチングする溶液、例えばＩｔ Ｃｅ液等会用いる。こ
こで、上記溶液を用いてエツチングすれば、ｐ−１ｎＧ
ａＡｓＰｆｉｌ １はエツチングされず、エツチングは
この結晶層表面で＋ｈまる。したがって、従来のように
溝が戊すぎたり、深すぎたりすることはない。次に第１
図（ｅ）に示すように、第２回目の結晶成長を行うが、
このｐ −１ｈ Ｇ ａＡｓＰ層１１全１１前の前処理
（Ｈ，ＳＯ２系を用いる）でストライブ溝６直下はＩｎ
ＧａＡｓＰマスク層５と同様にエツチングして除去する
。次に第２回目の成長な従来と１０１様に行い、ｐ −
１ｎ Ｐ下りラッド層７．ＩｎＧａＡｓＰ活性５８．ｎ
１ｎＰヒクシッド層９．ｎ−ＩｎＧａＡｓＰ電極コンタ
クト層１０を成長する なお、Ｌ記実施例で【よ通常のファプリーベロー型の半
導体レーザを作製するのに使用したが、単一１！モード
型の半導体レーザの作製にも適用される。
ツチングする溶液、例えばＩｔ Ｃｅ液等会用いる。こ
こで、上記溶液を用いてエツチングすれば、ｐ−１ｎＧ
ａＡｓＰｆｉｌ １はエツチングされず、エツチングは
この結晶層表面で＋ｈまる。したがって、従来のように
溝が戊すぎたり、深すぎたりすることはない。次に第１
図（ｅ）に示すように、第２回目の結晶成長を行うが、
このｐ −１ｈ Ｇ ａＡｓＰ層１１全１１前の前処理
（Ｈ，ＳＯ２系を用いる）でストライブ溝６直下はＩｎ
ＧａＡｓＰマスク層５と同様にエツチングして除去する
。次に第２回目の成長な従来と１０１様に行い、ｐ −
１ｎ Ｐ下りラッド層７．ＩｎＧａＡｓＰ活性５８．ｎ
１ｎＰヒクシッド層９．ｎ−ＩｎＧａＡｓＰ電極コンタ
クト層１０を成長する なお、Ｌ記実施例で【よ通常のファプリーベロー型の半
導体レーザを作製するのに使用したが、単一１！モード
型の半導体レーザの作製にも適用される。
第２図（ａ）〜（ｅ）にＰＢＣレーザ構造の単一縦モー
ド型半導体レーザの製造方法の一実施例の工程全示す。
ド型半導体レーザの製造方法の一実施例の工程全示す。
上記構造の結晶成長は、３回成長よりなる。ここで、ｐ
−Ｉ ｎ Ｇ ａ Ａ ｓ Ｐ層１１は、ストライプ
形成時におけるエツチングストッパの役割を果すのは第
１図の実施例と同じであるが、単一１４！ 、） −ド
光賑を行うために光ガイド層の役割も兼ねる。
−Ｉ ｎ Ｇ ａ Ａ ｓ Ｐ層１１は、ストライプ
形成時におけるエツチングストッパの役割を果すのは第
１図の実施例と同じであるが、単一１４！ 、） −ド
光賑を行うために光ガイド層の役割も兼ねる。
したがって、ストライブ溝６トにも回折格子１２を形成
したｐ −１ｎ Ｇ ａ Ａ ｓ Ｐ層１１な残したま
まで、埋込み製造を行うようにする。
したｐ −１ｎ Ｇ ａ Ａ ｓ Ｐ層１１な残したま
まで、埋込み製造を行うようにする。
以上説明したように、この発明は、ｊＲ１導電形の半導
体基板上に、乙の半導体基板よりも禁制帯幅が狭く、半
導体基板と同じ第１導電形σ〕半導体材料の異なるエツ
チングストッパ層となる単結晶層全成長せしめる工程、
単結晶層上に半導体基板と同じ禁制帯幅を有する第１導
電形のバ・ソファ層。
体基板上に、乙の半導体基板よりも禁制帯幅が狭く、半
導体基板と同じ第１導電形σ〕半導体材料の異なるエツ
チングストッパ層となる単結晶層全成長せしめる工程、
単結晶層上に半導体基板と同じ禁制帯幅を有する第１導
電形のバ・ソファ層。
第２導電形の電流ブロック層、第１導電形＜７）Ｔｓ流
ジブロック層成長せしめる工程、エツチングストッパ層
となる単結晶層まで第１導電Ｊじσノパ・ソファ層、お
、よび第１．第２導電形の電流ブロック層をエツチング
してストライブ溝を形成する工程、ストライブ溝にエツ
チングストッパ層による単結晶層を残したまま、または
エツチング除去した後、第１導電形の下クラッド層、活
性層、および第２導電形の上クラッド層を形成する工程
とを含むので、ストライブ溝のエツチング深さが均一に
なる結果、活性層の位置制御が容易になり、特性のそろ
った高歩留りの半導体レーザを得ることができる。
ジブロック層成長せしめる工程、エツチングストッパ層
となる単結晶層まで第１導電Ｊじσノパ・ソファ層、お
、よび第１．第２導電形の電流ブロック層をエツチング
してストライブ溝を形成する工程、ストライブ溝にエツ
チングストッパ層による単結晶層を残したまま、または
エツチング除去した後、第１導電形の下クラッド層、活
性層、および第２導電形の上クラッド層を形成する工程
とを含むので、ストライブ溝のエツチング深さが均一に
なる結果、活性層の位置制御が容易になり、特性のそろ
った高歩留りの半導体レーザを得ることができる。
第１図はこの発明Ｏ〕半導体レーザ０ノ製込方法の工程
を示す断面図、第２図は乙の発明の他の実施例の製込王
程全示を斜視図、第３図【ま従来υ）半導体レーザの製
造方法の工程な示す断面図である。 図において、１はｐ −１ｎ Ｐ基板、２はｐＩｎＰｎ
ツバ９フフ 層，４はｐ−ＩｎＰｇ流ブロソク層，５はＩｎＧａＡｓ
Ｐマスク層、６はストライプ溝、７はｐ − １ ｎＰ
下クりッド層、８はＩｎＧａＡｓＰ活性層，９はｎ −
Ｉ ｎ Ｐ上りラッド層、１０はｎ−ＩｎＰＧａＡｓ
電極コンタクト層、１１はｐ − １ ｎ Ｇ ａ Ａ
ｓＰ層である。 なお、各図中め同一符号は同一または相当部分セ示す。
を示す断面図、第２図は乙の発明の他の実施例の製込王
程全示を斜視図、第３図【ま従来υ）半導体レーザの製
造方法の工程な示す断面図である。 図において、１はｐ −１ｎ Ｐ基板、２はｐＩｎＰｎ
ツバ９フフ 層，４はｐ−ＩｎＰｇ流ブロソク層，５はＩｎＧａＡｓ
Ｐマスク層、６はストライプ溝、７はｐ − １ ｎＰ
下クりッド層、８はＩｎＧａＡｓＰ活性層，９はｎ −
Ｉ ｎ Ｐ上りラッド層、１０はｎ−ＩｎＰＧａＡｓ
電極コンタクト層、１１はｐ − １ ｎ Ｇ ａ Ａ
ｓＰ層である。 なお、各図中め同一符号は同一または相当部分セ示す。
Claims (1)
- 第１導電形の半導体基板上に、この半導体基板よりも禁
制帯幅が狭く、前記半導体基板と同じ第１導電形の半導
体材料の異なるエッチングストッパ層となる単結晶層を
成長せしめる工程、前記単結晶層上に前記半導体基板と
同じ禁制帯幅を有する第１導電形のバッファ層、第２導
電形の電流ブロック層、第１導電形の電流ブロック層を
成長せしめる工程、前記エッチングストッパ層となる単
結晶層まで前記第１導電形のバッファ層、および第１、
第２導電形の電流ブロック層をエッチングしてストライ
プ溝を形成する工程、前記ストライプ溝に前記エッチン
グストッパ層となる単結晶層を残したまま、またはエッ
チング除去した後、第１導電形の下クラッド層、活性層
、および第２導電形の上クラッド層を形成する工程を含
むことを特徴とする半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17336389A JPH0338081A (ja) | 1989-07-04 | 1989-07-04 | 半導体レーザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17336389A JPH0338081A (ja) | 1989-07-04 | 1989-07-04 | 半導体レーザの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338081A true JPH0338081A (ja) | 1991-02-19 |
Family
ID=15959015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17336389A Pending JPH0338081A (ja) | 1989-07-04 | 1989-07-04 | 半導体レーザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338081A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2683392A1 (fr) * | 1991-11-06 | 1993-05-07 | France Telecom | Procede de realisation de composants optoelectroniques par epitaxie selective dans un sillon. |
| US5549739A (en) * | 1993-11-26 | 1996-08-27 | Nippon Suisan Kaisha, Ltd. | Wood modifier composition |
| KR100486470B1 (ko) * | 2001-06-15 | 2005-04-29 | 샤프 가부시키가이샤 | 반도체레이저소자 |
-
1989
- 1989-07-04 JP JP17336389A patent/JPH0338081A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2683392A1 (fr) * | 1991-11-06 | 1993-05-07 | France Telecom | Procede de realisation de composants optoelectroniques par epitaxie selective dans un sillon. |
| US5549739A (en) * | 1993-11-26 | 1996-08-27 | Nippon Suisan Kaisha, Ltd. | Wood modifier composition |
| KR100486470B1 (ko) * | 2001-06-15 | 2005-04-29 | 샤프 가부시키가이샤 | 반도체레이저소자 |
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