JPS61125099A - 半導体レ−ザおよびその製造方法 - Google Patents
半導体レ−ザおよびその製造方法Info
- Publication number
- JPS61125099A JPS61125099A JP24670984A JP24670984A JPS61125099A JP S61125099 A JPS61125099 A JP S61125099A JP 24670984 A JP24670984 A JP 24670984A JP 24670984 A JP24670984 A JP 24670984A JP S61125099 A JPS61125099 A JP S61125099A
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- Japan
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- layer
- substrate
- type
- insulating film
- semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体レーザおよびその製造方法に係り、特
に、例えばＤＦＢレーザなどの漏れ電流を低減させるブ
ロック層の構成およびその製造方法に関す。
に、例えばＤＦＢレーザなどの漏れ電流を低減させるブ
ロック層の構成およびその製造方法に関す。
半導体レーザは、光を媒体にし多量の情報を扱う光通信
や情報処理の光信号源として多用されるようになってき
ており、同時に改良の研究が進められている。
や情報処理の光信号源として多用されるようになってき
ており、同時に改良の研究が進められている。
その中の一つであるＤ Ｆ Ｂ （Ｄｉｓｔｒｉｂｕｔ
ｅｄ Ｆｅｅｄ−ｂａｃｋ）レーザは、Ｂ Ｈ（Ｂｉｌ
ｄ Ｈｅｔｅｒｏ ５ｔｒｕｃｔｕｒｅ）レーザの構成
を基に展開されて出射光を単波長化するするようにした
ものであり、出力増大化の要因になるしきい値電流の低
減化が望まれている。
ｅｄ Ｆｅｅｄ−ｂａｃｋ）レーザは、Ｂ Ｈ（Ｂｉｌ
ｄ Ｈｅｔｅｒｏ ５ｔｒｕｃｔｕｒｅ）レーザの構成
を基に展開されて出射光を単波長化するするようにした
ものであり、出力増大化の要因になるしきい値電流の低
減化が望まれている。
〔従来の技術）
第２図は従来のＤＦＢレーザの代表的構成を模式的に示
した側断面図である。
した側断面図である。
同図において、Ｉはｎ形インジウム燐（ＩｎＰ）の基板
、２はホｔルミネッセンス波長（ＰＬ波長）が約１゜１
５μｍであるｎ形インジウムガリウム砒素燐（ＩｎＧａ
ＡｓＰ）のガイド層、３はＰＬａ長が約１，３層ｍであ
るＩｎＧａＡｓＰの活性層、４はｐ形１ｎＰのクラッド
層、５はｐ形１ｎＧａＡｓＰ （Ｐ Ｌ波長約１．３μ
ｍ）のコンタクト層である。６はｎ形１ｎＰ層、７はｐ
形１ｎＰ層、８はｎ形１ｎＰ層で、この三層でブロック
層９を形成している。１０はｐ形１ｎＧａＡｓＰ（Ｐ
Ｌ波長約１．３μｍ ）の０層、１１、Ｉ２は電極であ
る。
、２はホｔルミネッセンス波長（ＰＬ波長）が約１゜１
５μｍであるｎ形インジウムガリウム砒素燐（ＩｎＧａ
ＡｓＰ）のガイド層、３はＰＬａ長が約１，３層ｍであ
るＩｎＧａＡｓＰの活性層、４はｐ形１ｎＰのクラッド
層、５はｐ形１ｎＧａＡｓＰ （Ｐ Ｌ波長約１．３μ
ｍ）のコンタクト層である。６はｎ形１ｎＰ層、７はｐ
形１ｎＰ層、８はｎ形１ｎＰ層で、この三層でブロック
層９を形成している。１０はｐ形１ｎＧａＡｓＰ（Ｐ
Ｌ波長約１．３μｍ ）の０層、１１、Ｉ２は電極であ
る。
また、基板１とガイド層２との界面には、出射光の波長
を整えるグレーティングが形成されている。
を整えるグレーティングが形成されている。
このＤＦＢレーザは、前記グレーティングを無くすると
ＢＨレーザの構成であり、電極１０側を正にした電圧を
電極１０Ｓ１１間に印加すると、電流は、ブロック層９
のｎ形ＩｎＰ層８とｐ形１ｎＰ層７とによるＮ−Ｐ接合
９面に阻止されて活性層３部分に絞られ、ガイド層２と
クラッド層４とに挟まれてダブルヘテロ接合を形成する
活性層３が発光領域になフてレーザ光を出射する。この
際、前記グレーティングの作用により、レーザ光は単波
長になって出射する。
ＢＨレーザの構成であり、電極１０側を正にした電圧を
電極１０Ｓ１１間に印加すると、電流は、ブロック層９
のｎ形ＩｎＰ層８とｐ形１ｎＰ層７とによるＮ−Ｐ接合
９面に阻止されて活性層３部分に絞られ、ガイド層２と
クラッド層４とに挟まれてダブルヘテロ接合を形成する
活性層３が発光領域になフてレーザ光を出射する。この
際、前記グレーティングの作用により、レーザ光は単波
長になって出射する。
上記レーザの製造手順は、通常、基板１上にガイド層２
、活性層３、クランド層４、コンタクト層５を積層成長
した後、エツチングによりブロック層９の部分を除去し
て、ＪＪＩｎＰ層６、ｐ形ＩｎＰＨ７、ｎ形１ｎＰ層８
などを積層成長している。
、活性層３、クランド層４、コンタクト層５を積層成長
した後、エツチングによりブロック層９の部分を除去し
て、ＪＪＩｎＰ層６、ｐ形ＩｎＰＨ７、ｎ形１ｎＰ層８
などを積層成長している。
このため、活性層３およびクラフト層４の界面と、前記
電流を阻止する接合面になるｎ形ＩｎＰ層８およびｐ形
ＩｎＰ層７の界面との段差の制御は、前記エツチングの
深さのばらつきと、ガイド層２、活性層３、ｎ形ＩｎＰ
層６、ｐ形１ｎＰ層７各層の厚さのばらつきのため、極
めて困難である。
電流を阻止する接合面になるｎ形ＩｎＰ層８およびｐ形
ＩｎＰ層７の界面との段差の制御は、前記エツチングの
深さのばらつきと、ガイド層２、活性層３、ｎ形ＩｎＰ
層６、ｐ形１ｎＰ層７各層の厚さのばらつきのため、極
めて困難である。
従って、この構成のレーザにおいては、前記段差が大き
くなってａで示す漏れ電流が大きくなり、しきい値組流
が増大する問題がある。
くなってａで示す漏れ電流が大きくなり、しきい値組流
が増大する問題がある。
上記問題点は、一導電型の半導体基板上に、ダブルヘテ
ロ接合を形成する帯状の活性層と、該活性層の帯状両側
部において該活性層の側面と該基板とに接する逆導電型
の半導体層およびその上面に接する一導電型の半導体層
で形成されるブロック層とを有してなり、該基板の該活
性層と該ブロック層とを有する領域の表面は略平面をな
している本発明の半導体レーザによって解決され、また
、半導体基板に接して該基板と材料の異なる第一の半導
体層を成長する工程と、該第一の半導体層上に第二の半
導体層を成長する工程と、半導体の成長を阻止する絶縁
物からなる帯状の絶縁膜を該第二の半導体層に接して形
成し、該絶縁膜をマスクにして該基板の表面で止まるよ
う選択エツチングし該第二の半導体層から該第一の半導
体層までのみを帯状に加工する工程と、該エツチングし
た領域に選択的に第三の半導体層を該第二の半導体層よ
り高くなるまで成長し引続き第四の半導体層を成長−す
る工程と、しかる後該絶縁膜を除去する工程とを含んで
なる本発明の製造方法によって解決される。
ロ接合を形成する帯状の活性層と、該活性層の帯状両側
部において該活性層の側面と該基板とに接する逆導電型
の半導体層およびその上面に接する一導電型の半導体層
で形成されるブロック層とを有してなり、該基板の該活
性層と該ブロック層とを有する領域の表面は略平面をな
している本発明の半導体レーザによって解決され、また
、半導体基板に接して該基板と材料の異なる第一の半導
体層を成長する工程と、該第一の半導体層上に第二の半
導体層を成長する工程と、半導体の成長を阻止する絶縁
物からなる帯状の絶縁膜を該第二の半導体層に接して形
成し、該絶縁膜をマスクにして該基板の表面で止まるよ
う選択エツチングし該第二の半導体層から該第一の半導
体層までのみを帯状に加工する工程と、該エツチングし
た領域に選択的に第三の半導体層を該第二の半導体層よ
り高くなるまで成長し引続き第四の半導体層を成長−す
る工程と、しかる後該絶縁膜を除去する工程とを含んで
なる本発明の製造方法によって解決される。
前記ブロック層における電流を阻止するＮ−Ｐ（または
Ｐ−Ｎ）接合面の高さは、略平面をなす前記基板表面上
に成長する単一層の厚さで定まるので、従来例で述べた
活性層の界面と電流を阻止する接合面との段差、即ち漏
れ電流の大きさを左右する段差の制御を困、＃ｆにして
いるエツチングの深さなどのばらつきが低減し、咳段差
を従来より小さくすることが可能になる。
Ｐ−Ｎ）接合面の高さは、略平面をなす前記基板表面上
に成長する単一層の厚さで定まるので、従来例で述べた
活性層の界面と電流を阻止する接合面との段差、即ち漏
れ電流の大きさを左右する段差の制御を困、＃ｆにして
いるエツチングの深さなどのばらつきが低減し、咳段差
を従来より小さくすることが可能になる。
特に、上記製造方法によれば、ブロック層部分のエツチ
ングに際して基板表面をストッパにすることが出来て該
表面を平面にすることが容易であり、また、第三の半導
体層と第四の半導体層との界面が電流を阻止する接合面
になるので、前記段差を第二の半導体層の厚さで制御す
ることが可能になり、然もそのようにする第三の半導体
層の成長における厚さのばらつきに対する制御の精度は
大幅に緩和される。
ングに際して基板表面をストッパにすることが出来て該
表面を平面にすることが容易であり、また、第三の半導
体層と第四の半導体層との界面が電流を阻止する接合面
になるので、前記段差を第二の半導体層の厚さで制御す
ることが可能になり、然もそのようにする第三の半導体
層の成長における厚さのばらつきに対する制御の精度は
大幅に緩和される。
かくして、従来より該段差が小さくて問題の漏れ電流の
少ない、即ちしきい値電流を低減化した半導体レーザの
提供が可能になり、延いては例えばＤＦＢレーザなど半
導体レーザの出力増大化を可能にさせる。
少ない、即ちしきい値電流を低減化した半導体レーザの
提供が可能になり、延いては例えばＤＦＢレーザなど半
導体レーザの出力増大化を可能にさせる。
以下本発明によるＤＦＢレーザの一実施例の構成とその
製造工程を模式的に側面面図で示した第１図により説明
する。企図を通じ同一符号は同一機能を有する対象物を
示す。
製造工程を模式的に側面面図で示した第１図により説明
する。企図を通じ同一符号は同一機能を有する対象物を
示す。
第１図（ｅ）は従来例を示した第２図に対応して構成を
示す図であり、１ａはｎ形１ｎＰの基板、４ａ、 ４ｂ
は何れもｐ形ＩｎＰ層で、この両層でクラッド層４Ｃを
形成し、５ａはｐ形１ｎＧａＡｓＰ （Ｐ Ｌ波長約１
．３μ耐のコンタクト層である。７ａはＰＬ波長が約１
．１５μｍであるｐ形ＩｎＧａＡｓＰ Ｎ−、８ａはｎ
形ＩｎＰ層で、この二層と基板１ａとでブロック層９ａ
を形成している。
示す図であり、１ａはｎ形１ｎＰの基板、４ａ、 ４ｂ
は何れもｐ形ＩｎＰ層で、この両層でクラッド層４Ｃを
形成し、５ａはｐ形１ｎＧａＡｓＰ （Ｐ Ｌ波長約１
．３μ耐のコンタクト層である。７ａはＰＬ波長が約１
．１５μｍであるｐ形ＩｎＧａＡｓＰ Ｎ−、８ａはｎ
形ＩｎＰ層で、この二層と基板１ａとでブロック層９ａ
を形成している。
また、基板１ａとガイドＮ２との界面には、従来例と同
様にグレーティングが形成されてい名。
様にグレーティングが形成されてい名。
即ち、第２図図示と対比すると、基板１ａが基板１に、
クラッド層４Ｃがクラッド層４に、コンタクト層５ａが
コンタクト層５に、ブロックＪ５９ａがブロック層９に
対応し、電流を阻止するＮ−Ｐ接合面はｐ形ＩｎＧａＡ
ｓＰ層７ａとｎ形ＩｎＰ層８ａとの界面に形成される。
クラッド層４Ｃがクラッド層４に、コンタクト層５ａが
コンタクト層５に、ブロックＪ５９ａがブロック層９に
対応し、電流を阻止するＮ−Ｐ接合面はｐ形ＩｎＧａＡ
ｓＰ層７ａとｎ形ＩｎＰ層８ａとの界面に形成される。
このＤＦＢレーザの作動は、第２図図示従来のＤＦＢレ
ーザと同様である。しかし、従来問題になった漏れ電流
の大きさを左右する活性層およびクラッド層の界面と電
流を阻止する接合面との段差は、ｐ形１ｎＰ層４ａの厚
さに略等しいので、ｐ形ＩｎＰ層４ａの厚さを薄くする
ことにより、該段差を小さくし該漏れ電流の大きさを従
来より大幅に低減させることが出来る。
ーザと同様である。しかし、従来問題になった漏れ電流
の大きさを左右する活性層およびクラッド層の界面と電
流を阻止する接合面との段差は、ｐ形１ｎＰ層４ａの厚
さに略等しいので、ｐ形ＩｎＰ層４ａの厚さを薄くする
ことにより、該段差を小さくし該漏れ電流の大きさを従
来より大幅に低減させることが出来る。
上記構成のレーザは、第１図（ａ）〜（ｅ）の順序で示
す工程で製造することが出来る。
す工程で製造することが出来る。
即ち、図（ａ）に示すように、前記グレーティングが形
成されている基板１ａ上にガイド層２、活性層３、ｐ形
ＩｎＰ層４ａを形成する材料の各層を成長し、その上に
接して帯状をなす二酸化シリコン（Ｓｉ０２）の絶縁膜
１３を形成する。
成されている基板１ａ上にガイド層２、活性層３、ｐ形
ＩｎＰ層４ａを形成する材料の各層を成長し、その上に
接して帯状をなす二酸化シリコン（Ｓｉ０２）の絶縁膜
１３を形成する。
次いで図（ｂ）に示すように、絶縁膜１３をマスクにし
た選択エツチングにより上記成長した各層を除去してガ
イド層２、活性Ｎ３、ｐ形１ｎＰ層４ａを形成する。こ
の際、基板１ａをエツチングのストッパにすることによ
り、基板１ａはエツチングされないでその表面は略平面
のままである。
た選択エツチングにより上記成長した各層を除去してガ
イド層２、活性Ｎ３、ｐ形１ｎＰ層４ａを形成する。こ
の際、基板１ａをエツチングのストッパにすることによ
り、基板１ａはエツチングされないでその表面は略平面
のままである。
上記選択エツチングは、ｐ形１ｎｌ’ ５４ａに対し°
ζ例えば弗酸（ＩＩＦ）と臭化水素（ＨＢｒ）とを５：
１にした混合液を、またＩｎＧａＡｓＰの活性層３とガ
イド層２に対して例えばＨＦと硝酸（ｌＩＮＯ３） と
を１０：１にした混合液をエツチング液にすればよい。
ζ例えば弗酸（ＩＩＦ）と臭化水素（ＨＢｒ）とを５：
１にした混合液を、またＩｎＧａＡｓＰの活性層３とガ
イド層２に対して例えばＨＦと硝酸（ｌＩＮＯ３） と
を１０：１にした混合液をエツチング液にすればよい。
ちなみに、第２図図示ブロック層９形成部のエツチング
は、通常、ブロムメタノール（０，５％Ｂｒ＋Ｃｌｌ３
０１＋）を使用して一括エッチングしている。
は、通常、ブロムメタノール（０，５％Ｂｒ＋Ｃｌｌ３
０１＋）を使用して一括エッチングしている。
次ぎに図（Ｃ）に示すように、ｐ形１ｎＧａへＳＰ屓７
ａとｎ形１ｎＰ Ｊｉｉ８ａとを成長させてブロック層
９ａを形成する。この際、絶縁膜１３の表面は成長が阻
止されるので、ｐ形１ｎＧａＡｓＰ層７ａの全般的な高
さをｐ形ＩｎＰ層４ａより高くすることにより、その高
さが多少変動しても、ｐ形１ｎＧａＡｓＰ層７ａの絶縁
膜１３側端の高さは、ｐ形ＩｎＰ層４ａの高さに略一致
する。ｎ形ＩｎＰ層８ａにおいても絶縁膜１３側端の高
さは同様になる。
ａとｎ形１ｎＰ Ｊｉｉ８ａとを成長させてブロック層
９ａを形成する。この際、絶縁膜１３の表面は成長が阻
止されるので、ｐ形１ｎＧａＡｓＰ層７ａの全般的な高
さをｐ形ＩｎＰ層４ａより高くすることにより、その高
さが多少変動しても、ｐ形１ｎＧａＡｓＰ層７ａの絶縁
膜１３側端の高さは、ｐ形ＩｎＰ層４ａの高さに略一致
する。ｎ形ＩｎＰ層８ａにおいても絶縁膜１３側端の高
さは同様になる。
そして図（ｄ）に示すように、絶縁膜１３を除去した後
、ｐ形ＩｎＰ Ｒ５４ｂ、コンタクト層５ａを成長し、
電極１１．１２を被着して図（ｄ）に示すＤＦＢレーザ
を製造することが出来る。
、ｐ形ＩｎＰ Ｒ５４ｂ、コンタクト層５ａを成長し、
電極１１．１２を被着して図（ｄ）に示すＤＦＢレーザ
を製造することが出来る。
本願の発明者は、上記工程により、ガイド層２の厚さ約
０．１５μｍ、活性層３の厚さ約０．１５μｍ幅約１．
５．１７１１１ 、 ｐ形ＩｎＰ層４ａの厚さ約０．１
μｍ 、絶縁膜１３の厚さ約０．３μｍ 、 ｐ形１ｎ
ＧａＡｓＰ層７ａの両側部厚さ約０．５μＩｌｌ −、
ｎ形１ｎＰ ｉ８ａの両側部厚さ約０．３．ｃｒｍ 、
ｐ形１ｎＰ層４ｂの中央部厚さ約０．３μ鋼、コンタ
クト層５ａの中央部厚さ約０．３μｍにしてＤＦＢレー
ザを製造したが、そのしきい値電流は１０〜２０ ｍＡ
の範囲にあり、活性層およびガイド層を略同−寸法にし
た第２図図示ＤＦＢレーザの場合の略１／２に低減した
。
０．１５μｍ、活性層３の厚さ約０．１５μｍ幅約１．
５．１７１１１ 、 ｐ形ＩｎＰ層４ａの厚さ約０．１
μｍ 、絶縁膜１３の厚さ約０．３μｍ 、 ｐ形１ｎ
ＧａＡｓＰ層７ａの両側部厚さ約０．５μＩｌｌ −、
ｎ形１ｎＰ ｉ８ａの両側部厚さ約０．３．ｃｒｍ 、
ｐ形１ｎＰ層４ｂの中央部厚さ約０．３μ鋼、コンタ
クト層５ａの中央部厚さ約０．３μｍにしてＤＦＢレー
ザを製造したが、そのしきい値電流は１０〜２０ ｍＡ
の範囲にあり、活性層およびガイド層を略同−寸法にし
た第２図図示ＤＦＢレーザの場合の略１／２に低減した
。
なお、上記はＤＦＢレーザを実施例にして説明したが、
従来のＤＦＢレーザがＢＨレーザの構成を基にしている
ことから、ＢＨレーザのような構成をなす半導体レーザ
についても本発明の構成が適用可能であることは、容易
に類推可能である。
従来のＤＦＢレーザがＢＨレーザの構成を基にしている
ことから、ＢＨレーザのような構成をなす半導体レーザ
についても本発明の構成が適用可能であることは、容易
に類推可能である。
以上説明したように、本発明の構成により、従来より漏
れ電流の少ない、卯ちしきい値電流の低減化が可能な半
導体レーザの提供が可能になり、延いては例えばＤＦＢ
レーザなど半導体レーザの出力増大化を可能にさせる効
果がある。
れ電流の少ない、卯ちしきい値電流の低減化が可能な半
導体レーザの提供が可能になり、延いては例えばＤＦＢ
レーザなど半導体レーザの出力増大化を可能にさせる効
果がある。
図面において、
第１図（ａ）〜（ｅ）は本発明によるＤＦＢレーザの一
実施例の構成とその製造工程を模式的に示した側断面図
、 第２図は従来のＤＦＢレーザの代表的構成を模式的に示
した側断面図である。 また、図中において、 １．１ａは基板、 ２はガイド層、３は活性層
、 ４．４ｃはクラ・７ド層、４ａ、 ４ｂ
はｐ形１ｎＰ層、 ５．５ａはコンタクト層、６はｎ
形１ｎＰ層、 ７はｐ形ＩｎＰｉｉｔ１７ａはｐ形
ＩｎＧａＡｓＰ層、 ８．８ａはｎ形ＩｎＰ層、９．９
ａはブロック層、 １０はＱ層、１１．１２は電極、
１３は絶縁膜、をそれぞれ示す。
実施例の構成とその製造工程を模式的に示した側断面図
、 第２図は従来のＤＦＢレーザの代表的構成を模式的に示
した側断面図である。 また、図中において、 １．１ａは基板、 ２はガイド層、３は活性層
、 ４．４ｃはクラ・７ド層、４ａ、 ４ｂ
はｐ形１ｎＰ層、 ５．５ａはコンタクト層、６はｎ
形１ｎＰ層、 ７はｐ形ＩｎＰｉｉｔ１７ａはｐ形
ＩｎＧａＡｓＰ層、 ８．８ａはｎ形ＩｎＰ層、９．９
ａはブロック層、 １０はＱ層、１１．１２は電極、
１３は絶縁膜、をそれぞれ示す。
Claims (2)
- （１）一導電型の半導体基板上に、ダブルヘテロ接合を
形成する帯状の活性層と、該活性層の帯状両側部におい
て該活性層の側面と該基板とに接する逆導電型の半導体
層およびその上面に接する一導電型の半導体層で形成さ
れるブロック層とを有してなり、該基板の該活性層と該
ブロック層とを有する領域の表面は略平面をなしている
ことを特徴とする半導体レーザ。 - （２）半導体基板に接して該基板と材料の異なる第一の
半導体層を成長する工程と、該第一の半導体層上に第二
の半導体層を成長する工程と、半導体の成長を阻止する
絶縁物からなる帯状の絶縁膜を該第二の半導体層に接し
て形成し、該絶縁膜をマスクにして該基板の表面で止ま
るよう選択エッチングし該第二の半導体層から該第一の
半導体層までのみを帯状に加工する工程と、該エッチン
グした領域に選択的に第三の半導体層を該第二の半導体
層より高くなるまで成長し引続き第四の半導体層を成長
する工程と、しかる後該絶縁膜を除去する工程とを含ん
でなることを特徴とする半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24670984A JPS61125099A (ja) | 1984-11-21 | 1984-11-21 | 半導体レ−ザおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24670984A JPS61125099A (ja) | 1984-11-21 | 1984-11-21 | 半導体レ−ザおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61125099A true JPS61125099A (ja) | 1986-06-12 |
Family
ID=17152470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24670984A Pending JPS61125099A (ja) | 1984-11-21 | 1984-11-21 | 半導体レ−ザおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125099A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194084A (ja) * | 2006-01-19 | 2007-08-02 | Asahi Electronics:Kk | シールド付き電線 |
| JP2007305874A (ja) * | 2006-05-12 | 2007-11-22 | Em Techno:Kk | 磁性素子 |
-
1984
- 1984-11-21 JP JP24670984A patent/JPS61125099A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194084A (ja) * | 2006-01-19 | 2007-08-02 | Asahi Electronics:Kk | シールド付き電線 |
| JP2007305874A (ja) * | 2006-05-12 | 2007-11-22 | Em Techno:Kk | 磁性素子 |
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