JPS61216495A - 半導体発光装置及びその製造方法 - Google Patents
半導体発光装置及びその製造方法Info
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- JPS61216495A JPS61216495A JP5787085A JP5787085A JPS61216495A JP S61216495 A JPS61216495 A JP S61216495A JP 5787085 A JP5787085 A JP 5787085A JP 5787085 A JP5787085 A JP 5787085A JP S61216495 A JPS61216495 A JP S61216495A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
埋込み型半導体レーザであって、埋込み層の成長を気相
成長法によって選択的に行ない、表面が平坦で高抵抗な
埋込み層をストライプ状発光領域の両側に形成して漏れ
電流を抑制し高性能な半導体レーザを得る。またヒート
シンクへのマウントが確実に行なえるようにする。
成長法によって選択的に行ない、表面が平坦で高抵抗な
埋込み層をストライプ状発光領域の両側に形成して漏れ
電流を抑制し高性能な半導体レーザを得る。またヒート
シンクへのマウントが確実に行なえるようにする。
本発明は埋込み型半導体レーザに係シ、特に漏れ電流の
抑制及び表面平坦化が実現できる構造及び製造方法に関
する。
抑制及び表面平坦化が実現できる構造及び製造方法に関
する。
従来、埋込み構造が半導体レーザの漏れ電流抑制に用い
られておシ、次の2方式がある。
られておシ、次の2方式がある。
■ p型半導体層及びn型半導体層を交互に埋込みp−
n接合によル漏れ電流を抑制する。
n接合によル漏れ電流を抑制する。
■ 高抵抗層を埋込み層に用いる。
■は、p−n−p−nサイリスタ構造により漏れ電流を
防止するもので、動作時にそのp−n接合の逆バイアス
と、ホモ接合とヘテ“口接合の立上シミ圧の差を用いて
漏れ電流を抑える。しかし、この方法では十分に漏れ電
流を抑制することができず、半導体レーザ特性に影響を
与えている。また、漏れ電流を抑制の度合は埋込み層の
膜厚・濃度に依存し、その成長条件が厳しい。
防止するもので、動作時にそのp−n接合の逆バイアス
と、ホモ接合とヘテ“口接合の立上シミ圧の差を用いて
漏れ電流を抑える。しかし、この方法では十分に漏れ電
流を抑制することができず、半導体レーザ特性に影響を
与えている。また、漏れ電流を抑制の度合は埋込み層の
膜厚・濃度に依存し、その成長条件が厳しい。
■の高抵抗層を埋込み層に用いた構造では、高抵抗層の
抵抗率を上げることにより十分漏れ電流を抑制すること
ができるので半導体レーザの特性を向上することができ
る。しかし、1回目成長で発光層を形成し、次に発光領
域のみ残してエツチングを行ない、埋込み成長を行なう
場合に、高抵抗層を平坦性良く埋込むことは困難である
。
抵抗率を上げることにより十分漏れ電流を抑制すること
ができるので半導体レーザの特性を向上することができ
る。しかし、1回目成長で発光層を形成し、次に発光領
域のみ残してエツチングを行ない、埋込み成長を行なう
場合に、高抵抗層を平坦性良く埋込むことは困難である
。
上述のように、従来の埋込み型の半導体レーザでは、p
型半導体層とn型半導体層を交互に埋込む方式では漏れ
電流抑制を効果的に行なうための成長条件が厳しく、漏
れ電流の抑制自体も十分でない。また高抵抗層を埋込み
層に用いた構造では、高抵抗層の抵抗率を上げることに
より漏れ電流を十分抑制することが可能になるが、高抵
抗層を平坦性良く埋込むことが困難である。この平坦な
埋込みが困難なことは先のp型、n型半導体層を交互に
埋込む方式においても存在する欠点である。
型半導体層とn型半導体層を交互に埋込む方式では漏れ
電流抑制を効果的に行なうための成長条件が厳しく、漏
れ電流の抑制自体も十分でない。また高抵抗層を埋込み
層に用いた構造では、高抵抗層の抵抗率を上げることに
より漏れ電流を十分抑制することが可能になるが、高抵
抗層を平坦性良く埋込むことが困難である。この平坦な
埋込みが困難なことは先のp型、n型半導体層を交互に
埋込む方式においても存在する欠点である。
半導体レーザの表面の平坦性は、ヒートン/りへのマウ
ント時に特に重要である。すなわち、半導体レーザでは
熱放散を良くするため、成長層側を融着剤を用いてヒー
トシンクに貼り付けてマウントする。この時、表面の平
坦性が悪いとヒートシンクとの接着が部分的になシ、熱
放散が悪くなる。
ント時に特に重要である。すなわち、半導体レーザでは
熱放散を良くするため、成長層側を融着剤を用いてヒー
トシンクに貼り付けてマウントする。この時、表面の平
坦性が悪いとヒートシンクとの接着が部分的になシ、熱
放散が悪くなる。
本発明においては、半導体レーザの発光領域の両側に表
面における幅が10μm以下の溝を設け、該溝をクロラ
イド気相成長法等の気相成長法を用いて選択的に形成さ
れた高抵抗層で平坦に埋込む。
面における幅が10μm以下の溝を設け、該溝をクロラ
イド気相成長法等の気相成長法を用いて選択的に形成さ
れた高抵抗層で平坦に埋込む。
第1図の本発明の実施例の断面図を採って本発明を説明
する。図の詳細は実施例の項で説明するので、ここでは
要部のみ解説する。
する。図の詳細は実施例の項で説明するので、ここでは
要部のみ解説する。
図において、半導体レーザの発光領域(W2)の両側に
溝(Wl)が堀られ、その溝内にクロライドvpg (
気相成長)で高抵抗半導体層の埋込み層8が成長されて
いる。この装置の製造で特に@ (Wl )で逆メサ状
に形成すると、成長は溝底7′の両端縁付近から図示矢
印方向に生じ、成長が進むにつれて成長表面が平坦に近
づいて行き、完全に平坦になると成長速度がごく遅くな
る現象が生ずる。その結果、容易に平坦な埋込み層8を
形成することができる。このように表面が平坦化される
のは、VPEでは例えば(100)面等の奇麗な面上で
の成長速度が極度に遅くなること、及び溝底7′の成長
は真上方向の成長が遅く、両端縁から成長が始まること
によるものと考えられる。なお、埋込み層8の平坦化は
溝(Wl)の幅が広すぎると良好でなくなシ、第2図に
幅11μmの場合を表わすように表面に凸部が生じ、埋
込み層の中央が凹んだ形状になる。したがって、溝(W
l)の幅は平坦性にとって重要でお9、溝の幅は10
μm以下、溝の深さdlはクラ°ツド層の厚さ等から2
〜5μm位が適当である。
溝(Wl)が堀られ、その溝内にクロライドvpg (
気相成長)で高抵抗半導体層の埋込み層8が成長されて
いる。この装置の製造で特に@ (Wl )で逆メサ状
に形成すると、成長は溝底7′の両端縁付近から図示矢
印方向に生じ、成長が進むにつれて成長表面が平坦に近
づいて行き、完全に平坦になると成長速度がごく遅くな
る現象が生ずる。その結果、容易に平坦な埋込み層8を
形成することができる。このように表面が平坦化される
のは、VPEでは例えば(100)面等の奇麗な面上で
の成長速度が極度に遅くなること、及び溝底7′の成長
は真上方向の成長が遅く、両端縁から成長が始まること
によるものと考えられる。なお、埋込み層8の平坦化は
溝(Wl)の幅が広すぎると良好でなくなシ、第2図に
幅11μmの場合を表わすように表面に凸部が生じ、埋
込み層の中央が凹んだ形状になる。したがって、溝(W
l)の幅は平坦性にとって重要でお9、溝の幅は10
μm以下、溝の深さdlはクラ°ツド層の厚さ等から2
〜5μm位が適当である。
第3図に溝にInPとInGaAsを交互に成長させた
結晶断面の写真を示してあフ、黒い部分がInGaA3
である。写真から上述のように埋込み成長が生じ表面が
平坦になることがわかる。
結晶断面の写真を示してあフ、黒い部分がInGaA3
である。写真から上述のように埋込み成長が生じ表面が
平坦になることがわかる。
次に発光領域の活性層30幅(Ws )は横モードの安
定化(単−横モード)のため0.7〜2μmとする。そ
のため、発光領域を規定するマスクWm0幅は3〜6μ
mとなし、前述の逆メサエツチングをなすと良い。
定化(単−横モード)のため0.7〜2μmとする。そ
のため、発光領域を規定するマスクWm0幅は3〜6μ
mとなし、前述の逆メサエツチングをなすと良い。
次に、本発明において特に気相成長を用いる利点として
、埋込み層が高抵抗化できることがある。
、埋込み層が高抵抗化できることがある。
クロライドvPEによれば容易に比抵抗が10Ωam以
上に得られる。
上に得られる。
第4図に本発明の実施例1を表わす工程図を示しておシ
、以下これを説明する。 ・第4図(A)参照 ■ n−InP基板1の上に順にVPE (気相成長)
。
、以下これを説明する。 ・第4図(A)参照 ■ n−InP基板1の上に順にVPE (気相成長)
。
LPE (液相成長) 、 MOCVD (有機金属を
原料とする気相成長)等適当な成長法を用いて次の各層
を成長する。すなわち、n−InPバッファ層(クラッ
ド層を兼ねる) 2 、InGaAaP活性層3 、
p−InPクラッド層4 * p”−InGaAsPコ
ンタクト層5の各層を成長する。基板の結晶面は(io
o)面を用いている。
“■ CVD法等で5ins膜6
を堆積し、フォトリングラフィによフパターニングして
、発光領域上に幅(W3)の5ins膜を残し、(Wl
)の幅の開口を形成する。
原料とする気相成長)等適当な成長法を用いて次の各層
を成長する。すなわち、n−InPバッファ層(クラッ
ド層を兼ねる) 2 、InGaAaP活性層3 、
p−InPクラッド層4 * p”−InGaAsPコ
ンタクト層5の各層を成長する。基板の結晶面は(io
o)面を用いている。
“■ CVD法等で5ins膜6
を堆積し、フォトリングラフィによフパターニングして
、発光領域上に幅(W3)の5ins膜を残し、(Wl
)の幅の開口を形成する。
第4図(B)参照
■ 次に、半導体結晶をSiO!膜6をマスクにしてエ
ツチングして溝7(逆メサを形成)t−堀る。
ツチングして溝7(逆メサを形成)t−堀る。
このトキ、エツチングはBr系のエツチング液を用いる
。例えばBrとエタノールを体積比0.5チとして混合
したものを用い、父秒〜2分間エツチングする。
。例えばBrとエタノールを体積比0.5チとして混合
したものを用い、父秒〜2分間エツチングする。
なお、第4図(A)、第4図(B)において、本実施例
では、Wlの寸法=3〜8μm e Wsの寸法24〜
5μmとなした。Wlの寸法は大きすぎると前述のよう
に平坦に成長しにくくなる為、10μm以下にする必要
があシ、10μmを越えてはならない。
では、Wlの寸法=3〜8μm e Wsの寸法24〜
5μmとなした。Wlの寸法は大きすぎると前述のよう
に平坦に成長しにくくなる為、10μm以下にする必要
があシ、10μmを越えてはならない。
第4図(C)参照
■ 次に、InP高抵抗層をクロライドVPEにより成
長する。その結果図に示すように平坦に高抵抗な埋込み
層8が形成される。
長する。その結果図に示すように平坦に高抵抗な埋込み
層8が形成される。
第4図CD)参照
■ 次に、Sing膜6を除去し、通常のストライプ構
造のように絶縁膜(SiOり 9 *電極10 、11
を形成し、第4図(D)の構造を得る。
造のように絶縁膜(SiOり 9 *電極10 、11
を形成し、第4図(D)の構造を得る。
以上の実施例によれば、活性層の両側に形成される埋込
み層8は10”Ωam以上の高抵抗層となシ、漏れ電流
が抑制され、H(、を電流などの特性を向上させること
ができる。第8図に埋込み型半導体レーザの電流−光出
力特性を示すが、本実施例により埋込み層の抵抗率が1
08Ωem程度となる場合Aは従来の抵抗率が102Ω
am程度の場合Bより低閾値電流、高効率であることが
わかる。また、素子表7面が平坦に得られるので、そ、
れ以降の製造プロセスが容易となシ、生産性も向上する
。
み層8は10”Ωam以上の高抵抗層となシ、漏れ電流
が抑制され、H(、を電流などの特性を向上させること
ができる。第8図に埋込み型半導体レーザの電流−光出
力特性を示すが、本実施例により埋込み層の抵抗率が1
08Ωem程度となる場合Aは従来の抵抗率が102Ω
am程度の場合Bより低閾値電流、高効率であることが
わかる。また、素子表7面が平坦に得られるので、そ、
れ以降の製造プロセスが容易となシ、生産性も向上する
。
次に、本発明の実施例2を第5図によって、説明する。
第5図において第4図と同一部分には同一番号で指示し
である。この実施例では埋込み層を高抵抗7J埋込み層
8とp−InP層νを用いて形成している。それにより
、高抵抗層による漏れ電流抑止に加えてp−n接合の立
上9電圧によりさらに漏れ電流が抑制される。
である。この実施例では埋込み層を高抵抗7J埋込み層
8とp−InP層νを用いて形成している。それにより
、高抵抗層による漏れ電流抑止に加えてp−n接合の立
上9電圧によりさらに漏れ電流が抑制される。
ところで、第5図において、活性層3の位置をもつと下
げると埋込み層のp−InP層りと活性層3とが連なっ
てしまい、漏れ電流が生ずることになる。これを防止す
るのが第6図に示す実施例3であシ、やはり第4図と同
一部分は同一番号で指示しである。この特徴は、活性層
3を逆メサのくびれ位置に近づけ、p−InP層13の
成長をわずかにして溝の底面中央■で成長層が連ならな
いようにし、次に高抵抗り、埋込み層8を成長したもの
である。
げると埋込み層のp−InP層りと活性層3とが連なっ
てしまい、漏れ電流が生ずることになる。これを防止す
るのが第6図に示す実施例3であシ、やはり第4図と同
一部分は同一番号で指示しである。この特徴は、活性層
3を逆メサのくびれ位置に近づけ、p−InP層13の
成長をわずかにして溝の底面中央■で成長層が連ならな
いようにし、次に高抵抗り、埋込み層8を成長したもの
である。
その結果、活性層3の幅を狭くすることが容易になる。
次に本発明に特に好適なりロライドVPE法について第
7図を用いて説明する。
7図を用いて説明する。
図において、反応炉芯管71の温度分布が下方に示され
、800℃のリース領域72に金属Inソース75を置
き約800℃に加熱しておき、基板74を置き成長を行
なう成長領域73を600〜700℃(典型値67G℃
)に設定する。この状態でソースにPCI s + H
gのガスを送る。するとPct sは高温でP4及びH
CJに分解し、PはInソースに吸収され、Inソース
75はInPクラスト(外皮)になる。HCIはInP
ソースと反応してIn(Jを生成する。これらを反応式
で書くと以下のようになる。
、800℃のリース領域72に金属Inソース75を置
き約800℃に加熱しておき、基板74を置き成長を行
なう成長領域73を600〜700℃(典型値67G℃
)に設定する。この状態でソースにPCI s + H
gのガスを送る。するとPct sは高温でP4及びH
CJに分解し、PはInソースに吸収され、Inソース
75はInPクラスト(外皮)になる。HCIはInP
ソースと反応してIn(Jを生成する。これらを反応式
で書くと以下のようになる。
4PC)s + 6 Hs+ 4−+ P4−1−1
2HCJ (1)1n + −P
4 −InP (2)4InP+4HCJ→4
InCJ+Pa+2出(3)そして、成長領域で温度が
下が夛、次のよりなソース領域と逆の反応によ、9In
Pが析出する◎4 InCJ +P4−4 InP+4
HCJ (4)クロライドVPE法では、成長に用
いる原料に高純度なものが使用可能であって、基板74
上に高純度な結晶が成長でき、高抵抗化に有利である。
2HCJ (1)1n + −P
4 −InP (2)4InP+4HCJ→4
InCJ+Pa+2出(3)そして、成長領域で温度が
下が夛、次のよりなソース領域と逆の反応によ、9In
Pが析出する◎4 InCJ +P4−4 InP+4
HCJ (4)クロライドVPE法では、成長に用
いる原料に高純度なものが使用可能であって、基板74
上に高純度な結晶が成長でき、高抵抗化に有利である。
なお、本発明は、上記実施例に限らないことはもちろん
であシ、他の埋込み成長法としてMOCVD等の気相成
長法を用いることもできる。また埋込み層の高抵抗層と
して単結晶層に上述のInPを用いる他に、発光層をI
nPに格子整合するIn1−エGaxAll−7Py
(’<3C<1 、 0<y<1 )単結晶とし、高抵
抗層にI n 1− z Ga z As 1− p
Pp (0≦2≦1,0≦p≦1)もしくは、(Ar4
Ga1−q ) r In1−y As (”’−q
≦1゜Oくr(1)の単結晶を用いても良い。さらに、
高抵抗な埋込み層に半導体多結晶、或いはポリイミド樹
脂等の有機材料を用いることも考えられる。
であシ、他の埋込み成長法としてMOCVD等の気相成
長法を用いることもできる。また埋込み層の高抵抗層と
して単結晶層に上述のInPを用いる他に、発光層をI
nPに格子整合するIn1−エGaxAll−7Py
(’<3C<1 、 0<y<1 )単結晶とし、高抵
抗層にI n 1− z Ga z As 1− p
Pp (0≦2≦1,0≦p≦1)もしくは、(Ar4
Ga1−q ) r In1−y As (”’−q
≦1゜Oくr(1)の単結晶を用いても良い。さらに、
高抵抗な埋込み層に半導体多結晶、或いはポリイミド樹
脂等の有機材料を用いることも考えられる。
以上から明らかなように、本発明によれば、高抵抗な埋
込み層で平坦に発光領域を埋込むことが容易に行なえる
ために、 漏れ電流を押え、低閾値電流等の高性能な半
導体レーザを提供し、且っ嵌置の平坦さからヒートシン
クへのマウントが確実に行なえる利点がある。
込み層で平坦に発光領域を埋込むことが容易に行なえる
ために、 漏れ電流を押え、低閾値電流等の高性能な半
導体レーザを提供し、且っ嵌置の平坦さからヒートシン
クへのマウントが確実に行なえる利点がある。
第1図は本発明の詳細な説明する図、
第2図は溝が広すぎる場合の埋込み成長の説明図、
第3図はクロライドVPE法による埋込成長部の結晶構
造を表わす写真、 第4図(A)〜(至)は本発明の実施例1の工程の断面
図、 第5図は本発明の実施例2の断面図、 第6図は本発明の実施例3の断面図、 第7図はクロライドvPEの構成図、 第8図は埋込み型半導体レーザの電流−光出力特性図で
ある。 1・・・n−InP基板 シー・・n−InPバッファ層 3− InGaAsP活性層 4・・・p −InPクラッド層 5− p −InGaAsP (コンタクト層)6・・
・810w膜 7・・・溝 8・・・埋込み層 9・・・絶縁膜 10 、11・・・電極 12.13・・・p−InP層
造を表わす写真、 第4図(A)〜(至)は本発明の実施例1の工程の断面
図、 第5図は本発明の実施例2の断面図、 第6図は本発明の実施例3の断面図、 第7図はクロライドvPEの構成図、 第8図は埋込み型半導体レーザの電流−光出力特性図で
ある。 1・・・n−InP基板 シー・・n−InPバッファ層 3− InGaAsP活性層 4・・・p −InPクラッド層 5− p −InGaAsP (コンタクト層)6・・
・810w膜 7・・・溝 8・・・埋込み層 9・・・絶縁膜 10 、11・・・電極 12.13・・・p−InP層
Claims (4)
- (1)半導体基板上に、1導電型のクラッド層、活性層
及び反対導電型のクラッド層の各層を順に含む半導体層
が形成され、 該半導体層のストライプ状発光領域の両側に表面におけ
る幅が10μm以下の逆メサ形状をなす溝が少なくとも
前記活性層より深く設けられ、 該溝が高抵抗成長層により埋込まれてなることを特徴と
する半導体発光装置。 - (2)前記特許請求の範囲第1項記載の半導体発光装置
において、 前記半導体基板をInPとし、活性層をInPに格子整
合するIn_1_−_xGa_xAs_1_−_yP_
y(0≦x≦1、0≦y≦1)の単結晶とし、高抵抗層
をIn_1_−_zGa_zAs_1_−_pP_p(
0≦z≦1、0≦p≦1)もしくは(Al_qGa_1
_−_q)_rIn_1_−_rAs(0≦q≦1、0
≦r≦1)の単結晶とすることを特徴とする半導体発光
装置。 - (3)半導体基板上に、1導電型のクラッド層、活性層
及び反対導電型のクラッド層の各層を順に含む半導体層
を成長せしめ、 次に、ストライプ状発光領域の両側に表面における幅が
10μm以下の逆メサ形状をなす溝を少なくとも前記活
性層より深く形成し、 その後、気相成長法により高抵抗層を該溝に選択的に成
長せしめ、表面が平坦で高抵抗な埋込み層を形成する工
程を含むことを特徴とする半導体発光装置の製造方法。 - (4)前記特許請求の範囲第3項記載の半導体発光装置
の製造方法において、前記高抵抗層の成長をクロライド
気相成長法または有機金属気相成長法により行なうこと
を特徴とする半導体発光装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5787085A JPS61216495A (ja) | 1985-03-22 | 1985-03-22 | 半導体発光装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5787085A JPS61216495A (ja) | 1985-03-22 | 1985-03-22 | 半導体発光装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61216495A true JPS61216495A (ja) | 1986-09-26 |
Family
ID=13068015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5787085A Pending JPS61216495A (ja) | 1985-03-22 | 1985-03-22 | 半導体発光装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61216495A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63153881A (ja) * | 1986-12-17 | 1988-06-27 | Matsushita Electric Ind Co Ltd | 半導体レ−ザ装置およびその製造方法 |
JPS63153882A (ja) * | 1986-12-17 | 1988-06-27 | Matsushita Electric Ind Co Ltd | 半導体レ−ザ装置 |
JPS63156381A (ja) * | 1986-12-20 | 1988-06-29 | Fujitsu Ltd | 半導体発光装置 |
JPS63311785A (ja) * | 1987-06-12 | 1988-12-20 | Nec Corp | 半導体集積素子の製造方法 |
EP0321294A2 (en) * | 1987-12-18 | 1989-06-21 | Sharp Kabushiki Kaisha | A semiconductor laser device |
JPH01175727A (ja) * | 1987-12-29 | 1989-07-12 | Nec Corp | 3−v族化合物半導体の選択埋め込み成長方法 |
JPH01189185A (ja) * | 1988-01-23 | 1989-07-28 | Nippon Telegr & Teleph Corp <Ntt> | 埋込み構造半導体レーザの製造方法 |
JPH01274489A (ja) * | 1988-04-26 | 1989-11-02 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
JP2016197657A (ja) * | 2015-04-03 | 2016-11-24 | 住友電気工業株式会社 | 量子カスケード半導体レーザ |
JP2018098264A (ja) * | 2016-12-08 | 2018-06-21 | 住友電気工業株式会社 | 量子カスケード半導体レーザ |
-
1985
- 1985-03-22 JP JP5787085A patent/JPS61216495A/ja active Pending
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