JPS61216495A - 半導体発光装置及びその製造方法 - Google Patents
半導体発光装置及びその製造方法Info
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- JPS61216495A JPS61216495A JP5787085A JP5787085A JPS61216495A JP S61216495 A JPS61216495 A JP S61216495A JP 5787085 A JP5787085 A JP 5787085A JP 5787085 A JP5787085 A JP 5787085A JP S61216495 A JPS61216495 A JP S61216495A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
埋込み型半導体レーザであって、埋込み層の成長を気相
成長法によって選択的に行ない、表面が平坦で高抵抗な
埋込み層をストライプ状発光領域の両側に形成して漏れ
電流を抑制し高性能な半導体レーザを得る。またヒート
シンクへのマウントが確実に行なえるようにする。
成長法によって選択的に行ない、表面が平坦で高抵抗な
埋込み層をストライプ状発光領域の両側に形成して漏れ
電流を抑制し高性能な半導体レーザを得る。またヒート
シンクへのマウントが確実に行なえるようにする。
本発明は埋込み型半導体レーザに係シ、特に漏れ電流の
抑制及び表面平坦化が実現できる構造及び製造方法に関
する。
抑制及び表面平坦化が実現できる構造及び製造方法に関
する。
従来、埋込み構造が半導体レーザの漏れ電流抑制に用い
られておシ、次の２方式がある。
られておシ、次の２方式がある。
■ ｐ型半導体層及びｎ型半導体層を交互に埋込みｐ−
ｎ接合によル漏れ電流を抑制する。
ｎ接合によル漏れ電流を抑制する。
■ 高抵抗層を埋込み層に用いる。
■は、ｐ−ｎ−ｐ−ｎサイリスタ構造により漏れ電流を
防止するもので、動作時にそのｐ−ｎ接合の逆バイアス
と、ホモ接合とヘテ“口接合の立上シミ圧の差を用いて
漏れ電流を抑える。しかし、この方法では十分に漏れ電
流を抑制することができず、半導体レーザ特性に影響を
与えている。また、漏れ電流を抑制の度合は埋込み層の
膜厚・濃度に依存し、その成長条件が厳しい。
防止するもので、動作時にそのｐ−ｎ接合の逆バイアス
と、ホモ接合とヘテ“口接合の立上シミ圧の差を用いて
漏れ電流を抑える。しかし、この方法では十分に漏れ電
流を抑制することができず、半導体レーザ特性に影響を
与えている。また、漏れ電流を抑制の度合は埋込み層の
膜厚・濃度に依存し、その成長条件が厳しい。
■の高抵抗層を埋込み層に用いた構造では、高抵抗層の
抵抗率を上げることにより十分漏れ電流を抑制すること
ができるので半導体レーザの特性を向上することができ
る。しかし、１回目成長で発光層を形成し、次に発光領
域のみ残してエツチングを行ない、埋込み成長を行なう
場合に、高抵抗層を平坦性良く埋込むことは困難である
。
抵抗率を上げることにより十分漏れ電流を抑制すること
ができるので半導体レーザの特性を向上することができ
る。しかし、１回目成長で発光層を形成し、次に発光領
域のみ残してエツチングを行ない、埋込み成長を行なう
場合に、高抵抗層を平坦性良く埋込むことは困難である
。
上述のように、従来の埋込み型の半導体レーザでは、ｐ
型半導体層とｎ型半導体層を交互に埋込む方式では漏れ
電流抑制を効果的に行なうための成長条件が厳しく、漏
れ電流の抑制自体も十分でない。また高抵抗層を埋込み
層に用いた構造では、高抵抗層の抵抗率を上げることに
より漏れ電流を十分抑制することが可能になるが、高抵
抗層を平坦性良く埋込むことが困難である。この平坦な
埋込みが困難なことは先のｐ型、ｎ型半導体層を交互に
埋込む方式においても存在する欠点である。
型半導体層とｎ型半導体層を交互に埋込む方式では漏れ
電流抑制を効果的に行なうための成長条件が厳しく、漏
れ電流の抑制自体も十分でない。また高抵抗層を埋込み
層に用いた構造では、高抵抗層の抵抗率を上げることに
より漏れ電流を十分抑制することが可能になるが、高抵
抗層を平坦性良く埋込むことが困難である。この平坦な
埋込みが困難なことは先のｐ型、ｎ型半導体層を交互に
埋込む方式においても存在する欠点である。
半導体レーザの表面の平坦性は、ヒートン／りへのマウ
ント時に特に重要である。すなわち、半導体レーザでは
熱放散を良くするため、成長層側を融着剤を用いてヒー
トシンクに貼り付けてマウントする。この時、表面の平
坦性が悪いとヒートシンクとの接着が部分的になシ、熱
放散が悪くなる。
ント時に特に重要である。すなわち、半導体レーザでは
熱放散を良くするため、成長層側を融着剤を用いてヒー
トシンクに貼り付けてマウントする。この時、表面の平
坦性が悪いとヒートシンクとの接着が部分的になシ、熱
放散が悪くなる。
本発明においては、半導体レーザの発光領域の両側に表
面における幅が１０μｍ以下の溝を設け、該溝をクロラ
イド気相成長法等の気相成長法を用いて選択的に形成さ
れた高抵抗層で平坦に埋込む。
面における幅が１０μｍ以下の溝を設け、該溝をクロラ
イド気相成長法等の気相成長法を用いて選択的に形成さ
れた高抵抗層で平坦に埋込む。
第１図の本発明の実施例の断面図を採って本発明を説明
する。図の詳細は実施例の項で説明するので、ここでは
要部のみ解説する。
する。図の詳細は実施例の項で説明するので、ここでは
要部のみ解説する。
図において、半導体レーザの発光領域（Ｗ２）の両側に
溝（Ｗｌ）が堀られ、その溝内にクロライドｖｐｇ （
気相成長）で高抵抗半導体層の埋込み層８が成長されて
いる。この装置の製造で特に＠ （Ｗｌ ）で逆メサ状
に形成すると、成長は溝底７′の両端縁付近から図示矢
印方向に生じ、成長が進むにつれて成長表面が平坦に近
づいて行き、完全に平坦になると成長速度がごく遅くな
る現象が生ずる。その結果、容易に平坦な埋込み層８を
形成することができる。このように表面が平坦化される
のは、ＶＰＥでは例えば（１００）面等の奇麗な面上で
の成長速度が極度に遅くなること、及び溝底７′の成長
は真上方向の成長が遅く、両端縁から成長が始まること
によるものと考えられる。なお、埋込み層８の平坦化は
溝（Ｗｌ）の幅が広すぎると良好でなくなシ、第２図に
幅１１μｍの場合を表わすように表面に凸部が生じ、埋
込み層の中央が凹んだ形状になる。したがって、溝（Ｗ
ｌ）の幅は平坦性にとって重要でお９、溝の幅は１０
μｍ以下、溝の深さｄｌはクラ°ツド層の厚さ等から２
〜５μｍ位が適当である。
溝（Ｗｌ）が堀られ、その溝内にクロライドｖｐｇ （
気相成長）で高抵抗半導体層の埋込み層８が成長されて
いる。この装置の製造で特に＠ （Ｗｌ ）で逆メサ状
に形成すると、成長は溝底７′の両端縁付近から図示矢
印方向に生じ、成長が進むにつれて成長表面が平坦に近
づいて行き、完全に平坦になると成長速度がごく遅くな
る現象が生ずる。その結果、容易に平坦な埋込み層８を
形成することができる。このように表面が平坦化される
のは、ＶＰＥでは例えば（１００）面等の奇麗な面上で
の成長速度が極度に遅くなること、及び溝底７′の成長
は真上方向の成長が遅く、両端縁から成長が始まること
によるものと考えられる。なお、埋込み層８の平坦化は
溝（Ｗｌ）の幅が広すぎると良好でなくなシ、第２図に
幅１１μｍの場合を表わすように表面に凸部が生じ、埋
込み層の中央が凹んだ形状になる。したがって、溝（Ｗ
ｌ）の幅は平坦性にとって重要でお９、溝の幅は１０
μｍ以下、溝の深さｄｌはクラ°ツド層の厚さ等から２
〜５μｍ位が適当である。
第３図に溝にＩｎＰとＩｎＧａＡｓを交互に成長させた
結晶断面の写真を示してあフ、黒い部分がＩｎＧａＡ３
である。写真から上述のように埋込み成長が生じ表面が
平坦になることがわかる。
結晶断面の写真を示してあフ、黒い部分がＩｎＧａＡ３
である。写真から上述のように埋込み成長が生じ表面が
平坦になることがわかる。
次に発光領域の活性層３０幅（Ｗｓ ）は横モードの安
定化（単−横モード）のため０．７〜２μｍとする。そ
のため、発光領域を規定するマスクＷｍ０幅は３〜６μ
ｍとなし、前述の逆メサエツチングをなすと良い。
定化（単−横モード）のため０．７〜２μｍとする。そ
のため、発光領域を規定するマスクＷｍ０幅は３〜６μ
ｍとなし、前述の逆メサエツチングをなすと良い。
次に、本発明において特に気相成長を用いる利点として
、埋込み層が高抵抗化できることがある。
、埋込み層が高抵抗化できることがある。
クロライドｖＰＥによれば容易に比抵抗が１０Ωａｍ以
上に得られる。
上に得られる。
第４図に本発明の実施例１を表わす工程図を示しておシ
、以下これを説明する。 ・第４図（Ａ）参照 ■ ｎ−ＩｎＰ基板１の上に順にＶＰＥ （気相成長）
。
、以下これを説明する。 ・第４図（Ａ）参照 ■ ｎ−ＩｎＰ基板１の上に順にＶＰＥ （気相成長）
。
ＬＰＥ （液相成長） 、 ＭＯＣＶＤ （有機金属を
原料とする気相成長）等適当な成長法を用いて次の各層
を成長する。すなわち、ｎ−ＩｎＰバッファ層（クラッ
ド層を兼ねる） ２ 、ＩｎＧａＡａＰ活性層３ 、
ｐ−ＩｎＰクラッド層４ ＊ ｐ”−ＩｎＧａＡｓＰコ
ンタクト層５の各層を成長する。基板の結晶面は（ｉｏ
ｏ）面を用いている。
“■ ＣＶＤ法等で５ｉｎｓ膜６
を堆積し、フォトリングラフィによフパターニングして
、発光領域上に幅（Ｗ３）の５ｉｎｓ膜を残し、（Ｗｌ
）の幅の開口を形成する。
原料とする気相成長）等適当な成長法を用いて次の各層
を成長する。すなわち、ｎ−ＩｎＰバッファ層（クラッ
ド層を兼ねる） ２ 、ＩｎＧａＡａＰ活性層３ 、
ｐ−ＩｎＰクラッド層４ ＊ ｐ”−ＩｎＧａＡｓＰコ
ンタクト層５の各層を成長する。基板の結晶面は（ｉｏ
ｏ）面を用いている。
“■ ＣＶＤ法等で５ｉｎｓ膜６
を堆積し、フォトリングラフィによフパターニングして
、発光領域上に幅（Ｗ３）の５ｉｎｓ膜を残し、（Ｗｌ
）の幅の開口を形成する。
第４図（Ｂ）参照
■ 次に、半導体結晶をＳｉＯ！膜６をマスクにしてエ
ツチングして溝７（逆メサを形成）ｔ−堀る。
ツチングして溝７（逆メサを形成）ｔ−堀る。
このトキ、エツチングはＢｒ系のエツチング液を用いる
。例えばＢｒとエタノールを体積比０．５チとして混合
したものを用い、父秒〜２分間エツチングする。
。例えばＢｒとエタノールを体積比０．５チとして混合
したものを用い、父秒〜２分間エツチングする。
なお、第４図（Ａ）、第４図（Ｂ）において、本実施例
では、Ｗｌの寸法＝３〜８μｍ ｅ Ｗｓの寸法２４〜
５μｍとなした。Ｗｌの寸法は大きすぎると前述のよう
に平坦に成長しにくくなる為、１０μｍ以下にする必要
があシ、１０μｍを越えてはならない。
では、Ｗｌの寸法＝３〜８μｍ ｅ Ｗｓの寸法２４〜
５μｍとなした。Ｗｌの寸法は大きすぎると前述のよう
に平坦に成長しにくくなる為、１０μｍ以下にする必要
があシ、１０μｍを越えてはならない。
第４図（Ｃ）参照
■ 次に、ＩｎＰ高抵抗層をクロライドＶＰＥにより成
長する。その結果図に示すように平坦に高抵抗な埋込み
層８が形成される。
長する。その結果図に示すように平坦に高抵抗な埋込み
層８が形成される。
第４図ＣＤ）参照
■ 次に、Ｓｉｎｇ膜６を除去し、通常のストライプ構
造のように絶縁膜（ＳｉＯり ９ ＊電極１０ 、１１
を形成し、第４図（Ｄ）の構造を得る。
造のように絶縁膜（ＳｉＯり ９ ＊電極１０ 、１１
を形成し、第４図（Ｄ）の構造を得る。
以上の実施例によれば、活性層の両側に形成される埋込
み層８は１０”Ωａｍ以上の高抵抗層となシ、漏れ電流
が抑制され、Ｈ（、を電流などの特性を向上させること
ができる。第８図に埋込み型半導体レーザの電流−光出
力特性を示すが、本実施例により埋込み層の抵抗率が１
０８Ωｅｍ程度となる場合Ａは従来の抵抗率が１０２Ω
ａｍ程度の場合Ｂより低閾値電流、高効率であることが
わかる。また、素子表７面が平坦に得られるので、そ、
れ以降の製造プロセスが容易となシ、生産性も向上する
。
み層８は１０”Ωａｍ以上の高抵抗層となシ、漏れ電流
が抑制され、Ｈ（、を電流などの特性を向上させること
ができる。第８図に埋込み型半導体レーザの電流−光出
力特性を示すが、本実施例により埋込み層の抵抗率が１
０８Ωｅｍ程度となる場合Ａは従来の抵抗率が１０２Ω
ａｍ程度の場合Ｂより低閾値電流、高効率であることが
わかる。また、素子表７面が平坦に得られるので、そ、
れ以降の製造プロセスが容易となシ、生産性も向上する
。
次に、本発明の実施例２を第５図によって、説明する。
第５図において第４図と同一部分には同一番号で指示し
である。この実施例では埋込み層を高抵抗７Ｊ埋込み層
８とｐ−ＩｎＰ層νを用いて形成している。それにより
、高抵抗層による漏れ電流抑止に加えてｐ−ｎ接合の立
上９電圧によりさらに漏れ電流が抑制される。
である。この実施例では埋込み層を高抵抗７Ｊ埋込み層
８とｐ−ＩｎＰ層νを用いて形成している。それにより
、高抵抗層による漏れ電流抑止に加えてｐ−ｎ接合の立
上９電圧によりさらに漏れ電流が抑制される。
ところで、第５図において、活性層３の位置をもつと下
げると埋込み層のｐ−ＩｎＰ層りと活性層３とが連なっ
てしまい、漏れ電流が生ずることになる。これを防止す
るのが第６図に示す実施例３であシ、やはり第４図と同
一部分は同一番号で指示しである。この特徴は、活性層
３を逆メサのくびれ位置に近づけ、ｐ−ＩｎＰ層１３の
成長をわずかにして溝の底面中央■で成長層が連ならな
いようにし、次に高抵抗り、埋込み層８を成長したもの
である。
げると埋込み層のｐ−ＩｎＰ層りと活性層３とが連なっ
てしまい、漏れ電流が生ずることになる。これを防止す
るのが第６図に示す実施例３であシ、やはり第４図と同
一部分は同一番号で指示しである。この特徴は、活性層
３を逆メサのくびれ位置に近づけ、ｐ−ＩｎＰ層１３の
成長をわずかにして溝の底面中央■で成長層が連ならな
いようにし、次に高抵抗り、埋込み層８を成長したもの
である。
その結果、活性層３の幅を狭くすることが容易になる。
次に本発明に特に好適なりロライドＶＰＥ法について第
７図を用いて説明する。
７図を用いて説明する。
図において、反応炉芯管７１の温度分布が下方に示され
、８００℃のリース領域７２に金属Ｉｎソース７５を置
き約８００℃に加熱しておき、基板７４を置き成長を行
なう成長領域７３を６００〜７００℃（典型値６７Ｇ℃
）に設定する。この状態でソースにＰＣＩ ｓ ＋ Ｈ
ｇのガスを送る。するとＰｃｔ ｓは高温でＰ４及びＨ
ＣＪに分解し、ＰはＩｎソースに吸収され、Ｉｎソース
７５はＩｎＰクラスト（外皮）になる。ＨＣＩはＩｎＰ
ソースと反応してＩｎ（Ｊを生成する。これらを反応式
で書くと以下のようになる。
、８００℃のリース領域７２に金属Ｉｎソース７５を置
き約８００℃に加熱しておき、基板７４を置き成長を行
なう成長領域７３を６００〜７００℃（典型値６７Ｇ℃
）に設定する。この状態でソースにＰＣＩ ｓ ＋ Ｈ
ｇのガスを送る。するとＰｃｔ ｓは高温でＰ４及びＨ
ＣＪに分解し、ＰはＩｎソースに吸収され、Ｉｎソース
７５はＩｎＰクラスト（外皮）になる。ＨＣＩはＩｎＰ
ソースと反応してＩｎ（Ｊを生成する。これらを反応式
で書くと以下のようになる。
４ＰＣ）ｓ ＋ ６ Ｈｓ＋ ４−＋ Ｐ４−１−１
２ＨＣＪ （１）１ｎ ＋ −Ｐ
４ −ＩｎＰ （２）４ＩｎＰ＋４ＨＣＪ→４
ＩｎＣＪ＋Ｐａ＋２出（３）そして、成長領域で温度が
下が夛、次のよりなソース領域と逆の反応によ、９Ｉｎ
Ｐが析出する◎４ ＩｎＣＪ ＋Ｐ４−４ ＩｎＰ＋４
ＨＣＪ （４）クロライドＶＰＥ法では、成長に用
いる原料に高純度なものが使用可能であって、基板７４
上に高純度な結晶が成長でき、高抵抗化に有利である。
２ＨＣＪ （１）１ｎ ＋ −Ｐ
４ −ＩｎＰ （２）４ＩｎＰ＋４ＨＣＪ→４
ＩｎＣＪ＋Ｐａ＋２出（３）そして、成長領域で温度が
下が夛、次のよりなソース領域と逆の反応によ、９Ｉｎ
Ｐが析出する◎４ ＩｎＣＪ ＋Ｐ４−４ ＩｎＰ＋４
ＨＣＪ （４）クロライドＶＰＥ法では、成長に用
いる原料に高純度なものが使用可能であって、基板７４
上に高純度な結晶が成長でき、高抵抗化に有利である。
なお、本発明は、上記実施例に限らないことはもちろん
であシ、他の埋込み成長法としてＭＯＣＶＤ等の気相成
長法を用いることもできる。また埋込み層の高抵抗層と
して単結晶層に上述のＩｎＰを用いる他に、発光層をＩ
ｎＰに格子整合するＩｎ１−エＧａｘＡｌｌ−７Ｐｙ
（’＜３Ｃ＜１ 、 ０＜ｙ＜１ ）単結晶とし、高抵
抗層にＩ ｎ １− ｚ Ｇａ ｚ Ａｓ １− ｐ
Ｐｐ （０≦２≦１，０≦ｐ≦１）もしくは、（Ａｒ４
Ｇａ１−ｑ ） ｒ Ｉｎ１−ｙ Ａｓ （”’−ｑ
≦１゜Ｏくｒ（１）の単結晶を用いても良い。さらに、
高抵抗な埋込み層に半導体多結晶、或いはポリイミド樹
脂等の有機材料を用いることも考えられる。
であシ、他の埋込み成長法としてＭＯＣＶＤ等の気相成
長法を用いることもできる。また埋込み層の高抵抗層と
して単結晶層に上述のＩｎＰを用いる他に、発光層をＩ
ｎＰに格子整合するＩｎ１−エＧａｘＡｌｌ−７Ｐｙ
（’＜３Ｃ＜１ 、 ０＜ｙ＜１ ）単結晶とし、高抵
抗層にＩ ｎ １− ｚ Ｇａ ｚ Ａｓ １− ｐ
Ｐｐ （０≦２≦１，０≦ｐ≦１）もしくは、（Ａｒ４
Ｇａ１−ｑ ） ｒ Ｉｎ１−ｙ Ａｓ （”’−ｑ
≦１゜Ｏくｒ（１）の単結晶を用いても良い。さらに、
高抵抗な埋込み層に半導体多結晶、或いはポリイミド樹
脂等の有機材料を用いることも考えられる。
以上から明らかなように、本発明によれば、高抵抗な埋
込み層で平坦に発光領域を埋込むことが容易に行なえる
ために、 漏れ電流を押え、低閾値電流等の高性能な半
導体レーザを提供し、且っ嵌置の平坦さからヒートシン
クへのマウントが確実に行なえる利点がある。
込み層で平坦に発光領域を埋込むことが容易に行なえる
ために、 漏れ電流を押え、低閾値電流等の高性能な半
導体レーザを提供し、且っ嵌置の平坦さからヒートシン
クへのマウントが確実に行なえる利点がある。
第１図は本発明の詳細な説明する図、
第２図は溝が広すぎる場合の埋込み成長の説明図、
第３図はクロライドＶＰＥ法による埋込成長部の結晶構
造を表わす写真、 第４図（Ａ）〜（至）は本発明の実施例１の工程の断面
図、 第５図は本発明の実施例２の断面図、 第６図は本発明の実施例３の断面図、 第７図はクロライドｖＰＥの構成図、 第８図は埋込み型半導体レーザの電流−光出力特性図で
ある。 １・・・ｎ−ＩｎＰ基板 シー・・ｎ−ＩｎＰバッファ層 ３− ＩｎＧａＡｓＰ活性層 ４・・・ｐ −ＩｎＰクラッド層 ５− ｐ −ＩｎＧａＡｓＰ （コンタクト層）６・・
・８１０ｗ膜 ７・・・溝 ８・・・埋込み層 ９・・・絶縁膜 １０ 、１１・・・電極 １２．１３・・・ｐ−ＩｎＰ層
造を表わす写真、 第４図（Ａ）〜（至）は本発明の実施例１の工程の断面
図、 第５図は本発明の実施例２の断面図、 第６図は本発明の実施例３の断面図、 第７図はクロライドｖＰＥの構成図、 第８図は埋込み型半導体レーザの電流−光出力特性図で
ある。 １・・・ｎ−ＩｎＰ基板 シー・・ｎ−ＩｎＰバッファ層 ３− ＩｎＧａＡｓＰ活性層 ４・・・ｐ −ＩｎＰクラッド層 ５− ｐ −ＩｎＧａＡｓＰ （コンタクト層）６・・
・８１０ｗ膜 ７・・・溝 ８・・・埋込み層 ９・・・絶縁膜 １０ 、１１・・・電極 １２．１３・・・ｐ−ＩｎＰ層
Claims (4)
- （１）半導体基板上に、１導電型のクラッド層、活性層
及び反対導電型のクラッド層の各層を順に含む半導体層
が形成され、 該半導体層のストライプ状発光領域の両側に表面におけ
る幅が１０μｍ以下の逆メサ形状をなす溝が少なくとも
前記活性層より深く設けられ、 該溝が高抵抗成長層により埋込まれてなることを特徴と
する半導体発光装置。 - （２）前記特許請求の範囲第１項記載の半導体発光装置
において、 前記半導体基板をＩｎＰとし、活性層をＩｎＰに格子整
合するＩｎ＿１＿−＿ｘＧａ＿ｘＡｓ＿１＿−＿ｙＰ＿
ｙ（０≦ｘ≦１、０≦ｙ≦１）の単結晶とし、高抵抗層
をＩｎ＿１＿−＿ｚＧａ＿ｚＡｓ＿１＿−＿ｐＰ＿ｐ（
０≦ｚ≦１、０≦ｐ≦１）もしくは（Ａｌ＿ｑＧａ＿１
＿−＿ｑ）＿ｒＩｎ＿１＿−＿ｒＡｓ（０≦ｑ≦１、０
≦ｒ≦１）の単結晶とすることを特徴とする半導体発光
装置。 - （３）半導体基板上に、１導電型のクラッド層、活性層
及び反対導電型のクラッド層の各層を順に含む半導体層
を成長せしめ、 次に、ストライプ状発光領域の両側に表面における幅が
１０μｍ以下の逆メサ形状をなす溝を少なくとも前記活
性層より深く形成し、 その後、気相成長法により高抵抗層を該溝に選択的に成
長せしめ、表面が平坦で高抵抗な埋込み層を形成する工
程を含むことを特徴とする半導体発光装置の製造方法。 - （４）前記特許請求の範囲第３項記載の半導体発光装置
の製造方法において、前記高抵抗層の成長をクロライド
気相成長法または有機金属気相成長法により行なうこと
を特徴とする半導体発光装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5787085A JPS61216495A (ja) | 1985-03-22 | 1985-03-22 | 半導体発光装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5787085A JPS61216495A (ja) | 1985-03-22 | 1985-03-22 | 半導体発光装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61216495A true JPS61216495A (ja) | 1986-09-26 |
Family
ID=13068015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5787085A Pending JPS61216495A (ja) | 1985-03-22 | 1985-03-22 | 半導体発光装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216495A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153881A (ja) * | 1986-12-17 | 1988-06-27 | Matsushita Electric Ind Co Ltd | 半導体レ−ザ装置およびその製造方法 |
| JPS63153882A (ja) * | 1986-12-17 | 1988-06-27 | Matsushita Electric Ind Co Ltd | 半導体レ−ザ装置 |
| JPS63156381A (ja) * | 1986-12-20 | 1988-06-29 | Fujitsu Ltd | 半導体発光装置 |
| JPS63311785A (ja) * | 1987-06-12 | 1988-12-20 | Nec Corp | 半導体集積素子の製造方法 |
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- 1985-03-22 JP JP5787085A patent/JPS61216495A/ja active Pending
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