JP6650116B2 - 固体撮像装置および製造方法、並びに電子機器 - Google Patents

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Description

本開示は、固体撮像装置および製造方法、並びに電子機器に関し、特に、基板の利用効率の向上を図ることができるようにした固体撮像装置および製造方法、並びに電子機器に関する。
従来、固体撮像装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のＭＯＳ型イメージセンサに代表される増幅型固体撮像装置が知られている。また、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送型固体撮像装置が知られている。
これら固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラなどに広く用いられている。近年、カメラ付き携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載される固体撮像装置としては、電源電圧が低く、消費電力の観点などからＭＯＳ型イメージセンサが多く用いられている。
ＭＯＳ型の固体撮像装置は、単位画素が光電変換部となるフォトダイオードと複数の画素トランジスタで形成され、この複数の単位画素が２次元アレイ状に配列された画素アレイ（画素領域）と、周辺回路領域を有して構成される。複数の画素トランジスタは、ＭＯＳトランジスタで形成され、転送トランジスタ、リセットトランジスタ、増幅とトランジスタの３トランジスタ、あるいは選択トランジスタを加えた４トランジスタで構成される。
また、上記のような固体撮像装置においては、機能が異なる複数の半導体チップを積み重ねて電気的に接続する積層型構造も提案されている。
積層型構造では、各半導体チップの機能に対応するように、各回路を最適に形成することが可能であるので、装置の高機能化を容易に実現できる。
たとえば、センサ回路を含む半導体チップと、信号を処理する回路が設けられたロジック回路を含む半導体チップとの各機能に対応するように、センサ回路およびロジック回路を最適に形成することで、高機能な固体撮像装置を製造することができる。この際、半導体チップの基板に貫通電極を設けることで、これらの複数の半導体チップが電気的に接続される。
しかしながら、基板を貫通する接続導体によって異種チップ間を接続して半導体デバイスを構成すると、深い基板に絶縁を確保しながら接続孔を開けねばならず、接続孔の加工と、接続導体の埋め込みに必要な製造プロセスのコスト経済性から実用化は困難とされていた。
一方、例えば１μｍ程度の小さなコンタク孔を形成するためには、上部チップを極限まで薄膜化する必要がある。この場合、薄膜化する前に上部チップを支持基板に貼り付ける等の複雑な工程とコスト増を招いてしまう。しかも、高アスペクト比の接続孔に接続導体で埋めるためには、接続導体としてタングステン（Ｗ）等の被覆性の良いＣＶＤ膜を使うことが必然的に求められ、接続導体材料が制約される。
そこで、それぞれの性能を十分に発揮して高性能化を図り、且つ量産性、コスト低減を図った、固体撮像装置等の半導体装置の製造方法が提案されている（例えば、特許文献１参照）。
特許文献１では、裏面型イメージセンサの支持基板をロジック回路として積層し、イメージセンサの薄肉化工程を利用して上部から多数の接続コンタクトを設けて積層型構造とすることが提案されている。
しかしながら、近年では、３層積層型の固体撮像装置も提案されている。積層型のイメージセンサを３層積層構造として構成する場合、受光部を持つセンサは光を取り込む必要があるため、最上部に配置することになり、その下層に２つのチップが積層されることになる。この場合、下層の２つのチップは、例えば、ロジックやメモリチップなどとすることができる。
通常、回路の積層に際しては、シリコン基板の薄膜化のために支持基板を使わない事が望ましい。その場合、回路の生成において、最初に下層の２つのチップの回路面を向い合せて貼り合わせ、２層目となるチップを薄膜化する。その後に、最も上層のセンサを裏面型として貼り合わせて積層させ、さらに薄膜化することになる。
しかしながら、このようにすると、３層積層構造では次のような問題が生じる。すなわち、パッドメタルへのパッド開口が必要以上に深くなりすぎる。すなわち、２層目チップのＡＬレイヤまで開口するため、最上層チップのセンサを貫通し、さらに２層目のチップのシリコン基板も貫通して配線層の最下層に位置するＡＬまで開口を到達させなければならない。深いパッドを開口するためにはレジストの厚膜化に加えて、ドライエッチング後のレジスト硬化が問題となる。
例えば、開口時にチップ上には有機系のレンズが既に形成されているため、薬液でレジスト除去しなければならないが、硬化したレジストが残渣上に残り易くなり、レンズへの光入射を阻害する。また、ドライエッチングにより生じるデポ物も問題となる。特にパッドのメタル表面やパッド開口部の側壁に付着して取れなくなったデポ物は、チップ完成後に湿度を吸ってフッ素イオンを生じさせ、パッドのメタルを溶かす(コロージョン)不良を生じさせる。このようにパッドの深さ増によりプロセスが困難になってしまう。
さらに、２層目以下のパッド開口領域は、これまでの積層製品においては貫通開口を形成する必要があるため、配線や回路素子を配置することができず、多くのデッドスペースを生むことになる。また、本来上層基板を必要としない評価項目に対する測定作業を全ての積層を完了してから、行わねばならず、不良ウェーハの棄却や冗長リペアなどの行為を積層完成品に対して実施するため、不良率の上昇や測定時間の増大といった結果を招く。
特開２０１０−２４５５０６号公報
上述したように、従来、３層積層型の固体撮像装置では、貫通開口を形成する必要があるため、配線や回路素子を配置することができず、多くのデッドスペースが生じていた。そこで、デッドスペースとされてきた領域を有効に利用し、基板の利用効率の向上を図ることが求められている。
本開示は、このような状況に鑑みてなされたものであり、基板の利用効率の向上を図ることができるようにするものである。
本開示の一側面の固体撮像装置は、光電変換部を含むセンサ回路を有する第１の半導体基板と、前記センサ回路とは異なる回路をそれぞれ有する第２の半導体基板および第３の半導体基板とを備え、前記第１の半導体基板を最上層とし、前記第１の半導体基板、前記第２の半導体基板、および前記第３の半導体基板が３層に積層され、前記第１の半導体基板に、外部接続用の電極を構成する電極用金属素子が配置されており、前記第２の半導体基板または前記第３の半導体基板内に測定端子用電極を構成する電極用金属素子が配置され、所定の測定を実施した後、前記第１の半導体基板を積層して構成され、前記第２の半導体基板内に配置された前記測定端子用電極として、素子形成面である表面から針立て可能な測定端子用電極と、前記表面に対して反対側となる裏面から針立て可能な測定端子用電極との両方が形成される。
本開示の一側面の製造方法は、光電変換部を含むセンサ回路を有する第１の半導体基板と、前記センサ回路とは異なる回路をそれぞれ有する第２の半導体基板および第３の半導体基板とを備える固体撮像装置の製造方法であって、前記第１の半導体基板を最上層とし、前記第１の半導体基板、前記第２の半導体基板、および前記第３の半導体基板が３層に積層され、前記第１の半導体基板に、外部接続用の電極を構成する電極用金属素子が配置されており、前記第２の半導体基板または前記第３の半導体基板内に測定端子用電極を構成する電極用金属素子が配置され、所定の測定を実施した後、前記第１の半導体基板を積層し、前記第２の半導体基板内に配置された前記測定端子用電極として、素子形成面である表面から針立て可能な測定端子用電極と、前記表面に対して反対側となる裏面から針立て可能な測定端子用電極との両方を形成するステップを含む。
本開示の一側面の電子機器は、光電変換部を含むセンサ回路を有する第１の半導体基板と、前記センサ回路とは異なる回路をそれぞれ有する第２の半導体基板および第３の半導体基板とを備え、前記第１の半導体基板を最上層とし、前記第１の半導体基板、前記第２の半導体基板、および前記第３の半導体基板が３層に積層され、前記第１の半導体基板に、外部接続用の電極を構成する電極用金属素子が配置されており、前記第２の半導体基板または前記第３の半導体基板内に測定端子用電極を構成する電極用金属素子が配置され、所定の測定を実施した後、前記第１の半導体基板を積層して構成され、前記第２の半導体基板内に配置された前記測定端子用電極として、素子形成面である表面から針立て可能な測定端子用電極と、前記表面に対して反対側となる裏面から針立て可能な測定端子用電極との両方が形成される固体撮像装置を備える。
本開示の一側面においては、固体撮像装置は、光電変換部を含むセンサ回路を有する第１の半導体基板と、前記センサ回路とは異なる回路をそれぞれ有する第２の半導体基板および第３の半導体基板とを備える。そして、前記第１の半導体基板を最上層とし、前記第１の半導体基板、前記第２の半導体基板、および前記第３の半導体基板が３層に積層され、前記第１の半導体基板に、外部接続用の電極を構成する電極用金属素子が配置されており、前記第２の半導体基板または前記第３の半導体基板内に測定端子用電極を構成する電極用金属素子が配置され、所定の測定を実施した後、前記第１の半導体基板が積層され、前記第２の半導体基板内に配置された前記測定端子用電極として、素子形成面である表面から針立て可能な測定端子用電極と、前記表面に対して反対側となる裏面から針立て可能な測定端子用電極との両方が形成される。
本開示の一側面によれば、基板の利用効率の向上を図ることができる。
従来の積層型の固体撮像装置の画素部の構成を説明する断面図である。 ３層積層型の固体撮像装置の製造方式を説明する図である。 ３層積層型の固体撮像装置の製造方式を説明する図である。 従来技術により製造された３層積層構造の固体撮像装置の画素部の構成を説明する断面図である。 本技術を適用した固体撮像装置の画素部の一実施の形態に係る構成を説明する断面図である。 図５のパッド孔およびアルミパッドの構成を説明する図である。 ３層積層構造の固体撮像素子における接続構成を示す図である。 測定に用いられるアルミパッドと、測定の対象となる基板との関係を示す図である。 ３層積層構造の固体撮像素子の製造方法について説明する図である。 アルミパッドに対する測定位置および接続位置の関係を示す図である。 針立て跡の平坦化について説明する図である。 ４層積層構造の固体撮像素子の製造方法について説明する図である。 測定に用いられるアルミパッドと、測定の対象となる基板との関係を示す図である。 １層目の基板の平面図である。 ２層目の基板の平面図である。 ３層目の基板の平面図である。 テスト回路の共有について説明する図である。 上下の基板間での共通利用について説明する図である。 本技術を適用した固体撮像装置の概略構成を示す図である。 本技術を適用した電子機器の構成例を示すブロック図である。
以下、図面を参照して、ここで開示する技術の実施の形態について説明する。
最初に従来技術の問題点について説明する。
上述したように、従来、機能が異なる複数の半導体チップを積み重ねて電気的に接続する積層型構造の固体撮像装置が提案されている。積層型構造の固体撮像装置では、各半導体チップの機能に対応するように、各回路を最適に形成することが可能であるので、装置を高機能化することを容易に実現できる。
たとえば、センサ回路を含む半導体チップと、信号を処理する回路が設けられたロジック回路を含む半導体チップとの各機能に対応するように、センサ回路およびロジック回路を最適に形成することで、高機能な固体撮像装置を製造することができる。この際、半導体チップ（半導体基板）の基板に貫通電極を設けることで、これらの複数の半導体基板が電気的に接続される。
図１は、従来の積層型の固体撮像装置の画素部の構成を説明する断面図である。
この画素部に係る固体撮像装置は、第１の半導体基板と第２の半導体基板とを積層して構成される裏面照射型ＣＭＯＳイメージセンサとして構成される。すなわち、図１に示される個体撮像装置は、２層積層構造とされる。
図１に示されるように、第１の半導体基板３１の各領域に、イメージセンサ、すなわち画素アレイ（以下、画素領域という）と制御領域を形成する。すなわち、半導体基板（例えばシリコン基板）３１の各領域に、各画素の光電変換部となるフォトダイオード（ＰＤ）３４を形成し、その半導体ウェル領域に各画素トランジスタのソース／ドレイン領域を形成する。
画素を構成する基板表面（素子形成面）上にはゲート絶縁膜を介してゲート電極を形成し、ゲート電極と対のソース／ドレイン領域により画素トランジスタＴｒ１、画素トランジスタＴｒ２を形成する。フォトダイオード（ＰＤ）３４に隣接する画素トランジスタＴｒ１が転送トランジスタに相当し、そのソース／ドレイン領域がフローティングディフージョン（ＦＤ）に相当する。
次いで、第１の半導体基板３１の表面上に、１層目の層間絶縁膜３９を形成し、その後、層間絶縁膜３９に接続孔を形成し、所要のトランジスタに接続する接続導体４４を形成する。次いで、各接続導体４４に接続するように、層間絶縁膜３９を介して複数層（この例では２層）のメタル配線を形成して多層配線層４１を形成する。メタル配線は、銅（Ｃｕ）配線で形成する。通常、各銅配線（メタル配線）は、Ｃｕ拡散を防止するバリアメタル膜で覆われる。このため、多層配線層４１上に銅配線のキャップ膜である保護膜を形成する。
ここまでの工程により、半製品状態の画素領域および制御領域を有する第１の半導体基板３１が形成されることになる。
一方、第２の半導体基板４５の各領域には、例えば、画素領域を制御したり、外部との通信を制御する信号処理に係る信号処理回路を含むロジック回路が形成される。すなわち、半導体基板（例えばシリコン基板）４５の表面側のｐ型の半導体ウェル領域に、素子分離領域で分離されるようにロジック回路を構成する複数のＭＯＳトランジスタＴｒ６，ＭＯＳトランジスタＴｒ７、ＭＯＳトランジスタＴｒ８を形成する。
次いで、第２の半導体基板４５の表面上に、１層目の層間絶縁膜４９を形成し、その後、層間絶縁膜４９に接続孔を形成し、所要のトランジスタに接続する接続導体５４を形成する。次いで、各接続導体５４に接続するように、層間絶縁膜４９を介して複数層、本例では４層のメタル配線を形成して多層配線層５５を形成する。メタル配線は、銅（Ｃｕ）配線で形成する。多層配線層５５上に銅配線（メタル配線）のキャップ膜である保護膜を形成する。ただし、多層配線層５５の最上層は、電極となるアルミパッドで形成される。
ここでまでの工程により、ロジック回路を有する第２の半導体基板４５が形成されることになる。
そして、第１の半導体基板３１と第２の半導体基板４５とを、互いの多層配線層４１および多層配線層５５が向き合うように、接合面９９において貼り合わせる。貼り合わせは、例えば、プラズマ接合と、接着剤による接合がある。そして、第１の半導体基板３１の裏面側（図１の上側を向く面）から研削、研磨して第１の半導体基板３１を薄膜化し、第１の半導体基板３１の裏面が裏面照射型の固体撮像装置として構成されたときの、光入射面とされる。
薄膜化した第１の半導体基板３１に対し、所要の位置に、裏面側から第１の半導体基板３１を貫通して第２の半導体基板４５の多層配線層５５の最上層のアルミパッドに達する貫通接続孔を形成する。同時に、第１の半導体基板３１に、この貫通接続孔に近接して裏面側から第１の半導体基板３１側の１層目の配線に達する接続孔を形成する。
次に、貫通接続孔内に貫通接続導体６４および接続導体６５を埋め込む。これら貫通接続導体６４及び接続導体６５は、例えば銅（Ｃｕ）、タングステン（Ｗ）等の金属を用いることができる。
上述したように、第２の半導体基板４５には、信号処理などを実行するロジック回路が形成されるため、各トランジスタの電極と信号線を接続して、信号の入出力が行われるようにする必要がある。すなわち、ロジック回路は、外部との信号の入出力を伴って動作するようになされている。従って、第２の半導体基板４５のアルミパッド５３は、外部接続用の電極となる。
このため、第２の半導体基板のアルミパッド５３にワイヤボンディングできるように、第１の半導体基板３１を貫通するパッド孔８１が形成され、アルミパッド５３が露出させられる。その後、平坦化膜７３が形成され、平坦化膜７３上に各画素に対応して例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のオンチップカラーフィルタ７４を形成し、その上にオンチップマイクロレンズ７５を形成する。また、第１の半導体基板３１に対し、外部の機器、回路などとの信号の送受信等に用いられる電極となるアルミパッド５３に、第１の半導体基板３１の裏面側（受光面側）から達するようにパッド孔８１を形成する。
これにより、積層型の半導体構造のプロセスが完成する。
次いで各チップに分割して、裏面照射型の固体撮像装置のチップが得られることになる。
一方で、近年、３層積層型の固体撮像装置も開発されている。３層積層型の固体撮像装置は、例えば、画素領域および制御領域（以下、センサ回路とも称する）が形成された第１の半導体基板、ロジック回路が形成された第２の半導体基板に加えて、メモリ回路が形成された第３の半導体基板から成っている。
３層積層型の固体撮像装置は、例えば、図２および図３に示されるように製造される。
最初に、図２に示されるように、第２の半導体基板１１２と第３の半導体基板１１３とが、互いの回路面を向い合せて貼り合わせられる。なお、実際には２つの半導体基板の層間膜どうしが貼り合わせられる。そして、第２の半導体基板１１２が薄膜化される。
その後、図３に示されるように、第１の半導体基板１１１が裏面を上にして、薄膜化された第２の半導体基板１１２の上に貼り合わせられる。なお、実際には２つの半導体基板の層間膜どうしが貼り合わせられる。そして、第１の半導体基板１１１が薄膜化される。
このように、積層型のイメージセンサを３層積層構造として構成する場合、受光部を持つセンサ回路は光を取り込む必要があるため、最上部に配置することになり、その下層に２つのロジック回路とメモリ回路が積層されることになる。
また、回路の積層に際しては、シリコン基板の薄膜化のための支持基板を使わずに済むようにすることが望まれる。このため、回路の生成において、最初に下層の２つの半導体基板の回路面を向い合せて貼り合わせ、第２層目となる半導体基板（第２の半導体基板１１２）を薄膜化する。その後に、最も上層の半導体基板（第１の半導体基板１１１）を裏面型として貼り合わせて積層させ、さらに薄膜化することになる。
しかしながら、このようにすると、３層積層構造では次のような問題が生じる。
図４は、従来技術により製造された３層積層構造の固体撮像装置の画素部の構成を説明する断面図である。
従来技術の３層積層構造における第１の問題点は、パッド孔が深くなりすぎる。図４においては、図１のパッド孔８１より深いパッド孔１２１が形成されている。
すなわち、３層積層構造とする場合、図２と図３を参照して上述したように、第２の半導体基板１１２の回路面は、第３の半導体基板の回路面と向かい合わせて貼り付けられる。このため、第２の半導体基板の多層配線層の最上層のアルミパッドは、第１の半導体基板１１１の受光面から遠くなり、第１の半導体基板を貫通し、さらに第２の半導体基板をほぼ貫通するまで開口しなければ、第２の半導体基板のアルミパッド１３３（外部接続用の電極）が露出しない。
深いパッド孔１２１を開口するためには、レジストの厚膜化が必要になる。深いパッド孔１２１を開口するためにレジストを厚膜化すると、ドライエッチング後のレジスト硬化が問題となる。例えば、開口時に第１の半導体基板上には有機系の材料を用いたオンチップマイクロレンズが既に形成されているため、薬液でレジスト除去しなければならないが、硬化したレジストが残渣上に残り易くなり、レンズへの光入射を阻害する。
また、深いパッド孔１２１を開口する場合、ドライエッチングにより生じるデポ物も問題となる。特にアルミパッド１３３の表面やパッド孔１２１の側壁に付着して取れなくなったデポ物は、例えば、３層積層構造が完成した後に湿度を吸ってフッ素イオンを生じさせ、アルミパッドの金属を溶かす(コロージョン)不良を生じさせる。
このように、従来の技術では、深いパッド孔のために、固体撮像装置の製造プロセスが困難になってしまう。
図５は、本技術を適用した固体撮像装置の画素部の一実施の形態に係る構成を説明する断面図である。この画素部に係る固体撮像装置は、第１の半導体基板と、第２の半導体基板と、第３の半導体基板とを積層して構成される裏面照射型ＣＭＯＳイメージセンサとして構成される。すなわち、図５に示される画素部に係る個体撮像装置は、３層積層構造とされる。
また、この固体撮像装置は、例えば、センサ回路が形成された第１の半導体基板、ロジック回路が形成された第２の半導体基板に加えて、メモリ回路が形成された第３の半導体基板から成っている。ロジック回路およびメモリ回路は、それぞれ外部との信号の入出力を伴って動作するようになされている。
なお本実施例においては、第２の半導体基板がロジック回路、第３の半導体基板がメモリ回路として記述されているが、第２の半導体基板をメモリ回路、第３の半導体基板がロジック回路としても、同様の機能を持ったチップを実現することは可能である。
図５に示されるように、第１の半導体基板（例えばシリコン基板）２１１には、画素の光電変換部となるフォトダイオード（ＰＤ）２３４が形成され、その半導体ウェル領域に各画素トランジスタのソース／ドレイン領域が形成される。
画素を構成する基板表面上にはゲート絶縁膜を介してゲート電極を形成し、ゲート電極と対のソース／ドレイン領域により画素トランジスタＴｒ１、画素トランジスタＴｒ２を形成する。フォトダイオード（ＰＤ）２３４に隣接する画素トランジスタＴｒ１が転送トランジスタに相当し、そのソース／ドレイン領域がフローティングディフージョン（ＦＤ）に相当する。
また、第１の半導体基板２１１には、層間絶縁膜が形成され、層間絶縁膜に接続孔を形成し、画素トランジスタＴｒ１、および画素トランジスタＴｒ２に接続する接続導体２４４が形成されている。さらに、各接続導体２４４に接続するように、複数層のメタル配線２４０を形成して多層配線層２４５が形成されている。銅配線２４０（メタル配線）は、銅（Ｃｕ）配線で形成する。通常、各銅配線は、Ｃｕ拡散を防止するバリアメタル膜で覆われる。このため、多層配線層２４５上に銅配線のキャップ膜である保護膜を形成する。
また、第１の半導体基板２１１の多層配線層２４５の最下層には、外部接続用の電極となるアルミパッド２８０が形成されている。すなわち、銅配線２４０よりも第２の半導体基板２１２との接着面２９１に近い位置にアルミパッド２８０が形成されている。この外部接続用の電極は、外部との信号の入出力に係る配線の一端として用いられる。なお、ここでは、電極がアルミで形成されるものとして説明するが、電極が他の金属で形成されるようにしてもよい。
さらに、第１の半導体基板２１１には、第２の半導体基板２１２との電気的接続に用いられるコンタクト２６５が形成されている。コンタクト２６５は、後述する第２の半導体基板２１２のコンタクト３１１に接続されるとともに、第１の半導体基板２１１のアルミパッド２８０にも接続されている。
そして、第１の半導体基板２１１には、第１の半導体基板２１１の裏面側（受光面側）からアルミパッド２８０に達するようにパッド孔３５１が形成されている。
図６は、パッド孔３５１およびアルミパッド２８０の構成を説明する図である。図６のＡは、パッド孔３５１付近を拡大した図であり、図６のＢは、アルミパッド２８０をパッド孔３５１の上から見た図である。
図６のＢに示されるようにアルミパッド２８０の端部に多数のコンタクト２６５が並べて接続されることにより、接続抵抗を減らすことが可能となる。
図５に戻って、図１を参照して上述した場合と同様に、第１の半導体基板２１１には、裏面全面に絶縁保護膜が形成され、遮光すべき領域上に遮光膜が形成される。また、平坦化膜上に各画素に対応してオンチップカラーフィルタ２７４が形成され、その上にオンチップマイクロレンズ２７５が形成される。
一方、第２の半導体基板２１２には、ロジック回路が形成される。すなわち、半導体基板（例えばシリコン基板）２１２のｐ型の半導体ウェル領域に、ロジック回路を構成する複数のトランジスタである、ＭＯＳトランジスタＴｒ６，ＭＯＳトランジスタＴｒ７、およびＭＯＳトランジスタＴｒ８が形成されている。
また、第２の半導体基板２１２において、ＭＯＳトランジスタＴｒ６，ＭＯＳトランジスタＴｒ７、およびＭＯＳトランジスタＴｒ８に接続する接続導体２５４が形成されている。さらに、各接続導体２５４に接続するように、複数層のメタル配線２５０を形成して多層配線層２５５が形成されている。メタル配線は、銅（Ｃｕ）配線で形成する。多層配線層２５５上に銅配線（メタル配線）２５０のキャップ膜である保護膜が形成される。
また、第２の半導体基板２１２の多層配線層２５５の最下層には、電極となるアルミパッド３２０が形成されている。さらに、第２の半導体基板２１２には、第１の半導体基板２１１および第３の半導体基板２１３との電気的接続に用いられるコンタクト３１１が形成されている。コンタクト３１１は、第１の半導体基板２１１のコンタクト２６５に接続されるとともに、第３の半導体基板２１３のアルミパッド３３０にも接続されている。
また、第３の半導体基板２１３には、メモリ回路が形成される。すなわち、半導体基板（例えばシリコン基板）２１３のｐ型の半導体ウェル領域に、メモリ回路を構成する複数のトランジスタである、ＭＯＳトランジスタＴｒ１１，ＭＯＳトランジスタＴｒ１２、およびＭＯＳトランジスタＴｒ１３が形成されている。
さらに、第３の半導体基板２１３において、ＭＯＳトランジスタＴｒ１１，ＭＯＳトランジスタＴｒ１２、およびＭＯＳトランジスタＴｒ１３に接続する接続導体３４４が形成されている。また、各接続導体３４４に接続するように、複数層のメタル配線３４０を形成して多層配線層３４５が形成されている。メタル配線は、銅（Ｃｕ）配線で形成する。多層配線層３４５上に銅配線（メタル配線）３４０のキャップ膜である保護膜が形成される。また、多層配線層３４５の最上層には、電極となるアルミパッド３３０が形成されている。
図５に示される個体撮像装置においては、コンタクト２６５およびコンタクト３１１が設けられているので、アルミパッド２８０を介し、第１の半導体基板２１１乃至第３の半導体基板２１３のそれぞれとの信号の入出力が可能となる。
なお、図５に示される個体撮像装置も、図２と図３を参照して上述したように、第２の半導体基板２１２と、第３の半導体基板２１３とを接着面２９２において層間膜どうしを貼り合わせる。第２の半導体基板２１２と第１の半導体基板２１１とを接着面２９１において層間膜どうしを貼り合わせて構成される。
すなわち、図２と図３を参照して上述したように、最初に下層の２つの半導体基板の回路面を向い合せて貼り合わせ、第２層目となる半導体基板（第２の半導体基板２１２）を薄膜化する。その後に、最も上層の半導体基板（第１の半導体基板２１１）を裏面型として貼り合わせて積層させ、さらに薄膜化する。この際、コンタクト３１１の上層を平坦化させた後、第１の半導体基板２１１を、裏面型として第２の半導体基板２１２に貼り合わせる。
このようにすることで、回路の積層に際して、シリコン基板の薄膜化のために支持基板を使わずに済む。
以上のように、図５に示すような３層積層構造の固体撮像装置では、第１の半導体基板２１１にのみパッド孔３５１を形成する構成であるので、パッド孔３５１の下層の領域を有効活用することができ、例えば、図４に示した従来の３層積層構造の固体撮像素子と比較して、基板の利用効率を向上させることができる。
次に、図７乃至図１８を参照して、積層構造の固体撮像素子において、基板の利用効率をさらに向上させることについて説明する。なお、以下では、図５の構成例よりも簡略化して図示された固体撮像素子を用いて説明を行い、それぞれの固体撮像素子において対応する構成要素であっても異なる符号が付されているものがある。
図７に示されている固体撮像素子５００は、１層目の基板５０１、２層目の基板５０２、および３層目の基板５０３が積層された３層積層構造により構成されている。なお、１層目の基板５０１、２層目の基板５０２、および３層目の基板５０３は、例えば、図５の第１の半導体基板２１１、第２の半導体基板２１２、および第３の半導体基板２１３にそれぞれ対応する。即ち、固体撮像素子５００では、１層目の基板５０１にセンサ回路が設けられ、２層目の基板５０２にロジック回路が設けられ、３層目の基板５０３にメモリ回路が設けられる。
１層目の基板５０１は、シリコン基板５１１の表面（図７の下を向く面）側に配線層５１２が積層され、シリコン基板５１１の裏面（図７の上を向く面）側に平坦化膜５１３が積層されて構成される。そして、１層目の基板５０１では、裏面側から配線層５１２に形成されているアルミパッド５１４まで貫通するようにパッド孔５１５が形成される。また、１層目の基板５０１には、アルミパッド５１４と、２層目の基板５０２および３層目の基板５０３の少なくとも一方とを接続するためのコンタクト５１６が形成される。なお、アルミパッド５１４、パッド孔５１５、およびコンタクト５１６は、例えば、図５のアルミパッド２８０、パッド孔３５１、およびコンタクト２６５にそれぞれ対応する。
２層目の基板５０２は、シリコン基板５２１の裏面（図７の上を向く面）側に配線層５２２が積層され、シリコン基板５２１の表面（図７の下を向く面）側に配線層５２３が積層されて構成される。そして、２層目の基板５０２では、配線層５２２に裏面側のアルミパッド５２４が形成されるとともに、配線層５２３に表面側のアルミパッド５２５が形成される。また、２層目の基板５０２には、１層目の基板５０１および３層目の基板５０３を接続するコンタクト５２６が形成される。また、２層目の基板５０２は、裏面側のアルミパッド５２４および表面側のアルミパッド５２５、並びに、２層目の基板５０２に設けられるロジック回路を構成するトランジスタを接続するコンタクト５２７が形成される。なお、コンタクト５２６およびコンタクト５２７は、例えば、図５のコンタクト３１１に対応する。
３層目の基板５０３は、シリコン基板５３１の表面（図７の上を向く面）側に配線層５３２が積層され、配線層５３２に対して配線層５３３が積層されて構成される。そして、３層目の基板５０３では、配線層５３３にアルミパッド５３４が形成される。また、３層目の基板５０３では、アルミパッド５３４と、３層目の基板５０３に設けられるメモリ回路とを接続する接続導体５３５が配線層５３２に形成される。なお、アルミパッド５３４、および接続導体５３５は、例えば、図５のアルミパッド３３０、および接続導体３４４にそれぞれ対応する。
そして、１層目の基板５０１および２層目の基板５０２が、接着面２９１を介して張り合わされ、２層目の基板５０２および３層目の基板５０３が、接着面２９２を介して張り合わされて、固体撮像素子５００は構成される。
このように構成される固体撮像素子５００では、１層目の基板５０１の配線層５１２に形成されるアルミパッド５１４が外部接続用の電極（金属素子）としての機能を備える。そして、外部からの信号の入出力が必要となるロジック回路を有する２層目の基板５０２では、外部接続用の電極の代わりに測定端子用の電極（金属素子）として用いられる裏面側のアルミパッド５２４および表面側のアルミパッド５２５が設けられる。同様に、メモリ回路を有する３層目の基板５０３には、外部接続用の電極の代わりに測定端子用の電極（金属素子）として用いられるアルミパッド５３４が設けられる。
ここで、固体撮像素子５００では、外部接続用の電極となるアルミパッド５１４に対する接続構成について、複数の接続構成を用いることができる。即ち、図７では、右側から順に、アルミパッド５１４に対する３つの接続構成として、接続構成Ａ、接続構成Ｂ、および接続構成Ｃが示されている。
例えば、接続構成Ａは、外部接続用の電極となるアルミパッド５１４Ａに２層目の基板５０２および３層目の基板５０３が接続された構成である。即ち、接続構成Ａでは、アルミパッド５１４Ａおよび裏面側のアルミパッド５２４Ａがコンタクト５１６Ａによって電気的な接続が形成されるとともに、裏面側のアルミパッド５２４Ａおよびアルミパッド５３４Ａがコンタクト５２６Ａによって電気的な接続が形成される。このような接続構成Ａにより、１層目の基板５０１、２層目の基板５０２、および３層目の基板５０３が接続され、積層前後の測定で同じ機能を持った接続端子を形成することができる。
また、接続構成Ｂは、外部接続用の電極となるアルミパッド５１４Ａに２層目の基板５０２が接続された構成である。即ち、接続構成Ｂでは、アルミパッド５１４Ｂおよび裏面側のアルミパッド５２４Ｂがコンタクト５１６Ｂによって電気的な接続が形成される一方、アルミパッド５３４Ｂは外部に対して電気的な接続は形成されない。このような接続構成Ｂにより、１層目の基板５０１および２層目の基板５０２が接続され、積層前後の測定で独立した別の機能を持った外部接続および測定用電極を積層形成することができる。
また、接続構成Ｃは、外部接続用の電極となるアルミパッド５１４Ｃに３層目の基板５０３が接続された構成である。即ち、接続構成Ｃでは、アルミパッド５１４Ｃおよびアルミパッド５３４Ｃがコンタクト５１６Ｃおよび５２６Ｃによって電気的な接続が形成される一方、裏面側のアルミパッド５２４Ｃは外部に対して電気的な接続は形成されない。このような接続構成Ｃにより、１層目の基板５０１および３層目の基板５０３が接続され、積層前後の測定で独立した別の機能を持った外部接続および測定用電極を積層形成することができる。
このように、固体撮像素子５００では、１層目の基板５０１、２層目の基板５０２、および３層目の基板５０３それぞれの間の接続構成を、接続構成Ａ、接続構成Ｂ、および接続構成Ｃのように異なるものとし、アルミパッドの機能を作り分けることができる。つまり、外部接続用の電極となるアルミパッド５１４、測定用電極となる裏面側のアルミパッド５２４および表面側のアルミパッド５２５、または、測定用電極となるアルミパッド５３４が混在して配置されている。
また、１層目の基板５０１のアルミパッド５１４、２層目の基板５０２の裏面側のアルミパッド５２４および表面側のアルミパッド５２５、並びに３層目の基板５０３のアルミパッド５３４は、縦方向に略同一の位置（基板面に垂直な方向から見て重なる位置）に配置されている。
そして、２層目の基板５０２の裏面側のアルミパッド５２４は、接続構成ＡおよびＢのように、１層目の基板５０１のアルミパッド５１４を介して外部との接続に利用される他、２層目の基板５０２単独でのロジック回路に対する裏面側からの測定に用いられる。例えば、接続構成Ｃのように、外部に対して電気的な接続が形成されない裏面側のアルミパッド５２４Ｃは、測定専用の電極端子として用いられる。また、２層目の基板５０２の表面側のアルミパッド５２５は、外部に対して電気的な接続が形成されず、２層目の基板５０２単独でのロジック回路に対する表面側からの測定専用の電極端子として用いられる。
同様に、３層目の基板５０３のアルミパッド５３４は、接続構成ＡおよびＣのように、１層目の基板５０１のアルミパッド５１４を介して外部との接続に利用される他、３層目の基板５０３単独でのメモリ回路に対する表面側からの測定に用いられる。例えば、接続構成Ｂのように、外部に対して電気的な接続が形成されないアルミパッド５３４Ｂは、測定専用の電極端子として用いられる。
さらに、２層目の基板５０２の裏面側のアルミパッド５２４は、２層目の基板５０２および３層目の基板５０３が積層された状態の積層品として、２層目の基板５０２のロジック回路および３層目の基板５０３のメモリ回路の両方の測定に用いることができる。
図８には、測定に用いられるアルミパッドと、測定の対象となる基板との関係が示されている。
即ち、２層目の基板５０２の表面側のアルミパッド５２５は、２層目の基板５０２および３層目の基板５０３が貼り合わされる前に、２層目の基板５０２単独での測定のみに用いることができる。同様に、３層目の基板５０３のアルミパッド５３４は、２層目の基板５０２および３層目の基板５０３が貼り合わされる前に、３層目の基板５０３単独での測定のみに用いることができる。
また、２層目の基板５０２の裏面側のアルミパッド５２４は、２層目の基板５０２単独での測定、３層目の基板５０３単独での測定、並びに、２層目の基板５０２および３層目の基板５０３が積層された積層品として一体化した測定（評価）に用いることができる。即ち、２層目の基板５０２の裏面側のアルミパッド５２４には、積層評価が可能という機能面が追加されている。
次に、図９を参照して、３層積層構造の固体撮像素子５００の製造方法について説明する。
まず、第１の工程において、３層目の基板５０３のアルミパッド５３４を利用して、３層目の基板５０３に形成されている回路５３６に対する測定が行われる。３層目の基板５０３では、シリコン基板５３１にメモリ回路などの回路５３６が形成されており、回路５３６は、接続導体５３５を介してアルミパッド５３４に接続されている。従って、例えば、アルミパッド５３４に対して測定プローブを当接させて、単独の回路５３６に対する測定を行うことができる。
次に、第２の工程において、３層目の基板５０３に対して接着面２９２を介して２層目の基板５０２を貼り合わせる。そして、２層目の基板５０２の裏面側のアルミパッド５２４を利用して、２層目の基板５０２に形成されている回路５２８、および、３層目の基板５０３に形成されている回路５３６に対する測定が行われる。
２層目の基板５０２では、シリコン基板５２１にロジック回路などの回路５２８が形成されており、回路５２８は、接続導体５２９、表面側のアルミパッド５２５、およびコンタクト５２７を介して、裏面側のアルミパッド５２４に接続されている。また、裏面側のアルミパッド５２４は、コンタクト５２６を介してアルミパッド５３４に接続されている。従って、例えば、裏面側のアルミパッド５２４に対して測定プローブを当接させて、単独の回路５２８に対する測定、単独の回路５３６に対する測定、並びに、積層品としての回路５２８および回路５３６に対する測定を行うことができる。
そして測定後、第３の工程において、２層目の基板５０２に対して接着面２９１を介して１層目の基板５０１を貼り合わせ、アルミパッド５１４に、外部と接続するための配線が接続される。そして、１層目の基板５０１のアルミパッド５１４を利用して、１層目の基板５０１に形成されている回路５１８、２層目の基板５０２に形成されている回路５２８、および、３層目の基板５０３に形成されている回路５３６に対する測定が行われる。
１層目の基板５０１では、シリコン基板５１１にセンサ回路などの回路５１８が形成されており、回路５１８は、接続導体５１７を介してアルミパッド５１４に接続されている。また、アルミパッド５１４は、コンタクト５１６を介して裏面側のアルミパッド５２４に接続されている。従って、例えば、アルミパッド５１４に対して測定プローブを当接させて、単独の回路５１８に対する測定、単独の回路５２８に対する測定、単独の回路５３６に対する測定を行うことができる。さらに、積層品としての回路５１８および回路５２８に対する測定、積層品としての回路５１８および回路５３６に対する測定、並びに、積層品としての回路５１８、回路５２８、および回路５３６に対する測定を行うことができる。
以上のように、固体撮像素子５００では、基板を積層するごとにアルミパッドを利用して回路の測定を行うことができ、下層の回路を最上層のアルミパッドに接続させる必要がなく、例えば、全ての基盤を積層した後に回路の測定を行う構成よりも、基板の利用効率を向上させることができる。
また、図９に示した第２の工程において、２層目の基板５０２の裏面側のアルミパッド５２４を用いた測定を行って、２層目の基板５０２までに不良部分があった場合、その段階で、ウェハ（積層品）の選別が行われ、１層目の基板５０１の積層が行われる前に棄却することができる。または、２層目の基板５０２までに不良部分があった場合、その不良部分をリペア冗長することができる。即ち、１層目の基板５０１の測定時に、１層目の基板５０１が積層されている２層目の基板５０２（ロジック回路）および３層目の基板５０３（メモリ回路）の測定を行ってリペアを行う必要がある場合には、２層目の基板５０２および３層目の基板５０３の測定に必要なパッド開口電極を１層目の基板５０１内に置くことが必要になるからである。
なお、２層目の基板５０２の裏面側のアルミパッド５２４を用いた測定を行う場合には、テスト回路や冗長回路（ヒューズ部分）は被テスト回路、被冗長回路と異なる基板に配置することができる。即ち、２層目の基板５０２にテスト回路が配置され、３層目の基板５０３に被テスト回路が配置される構成とすることができる。
このように、固体撮像素子５００は、１層目の基板５０１に形成されるアルミパッド５１４は、１層目の基板５０１そのものの測定評価と製品とのインターフェースに必要な端子のみに絞り、その他の測定に必要な電極は２層目の基板５０２以下に作り込まれる。これにより、パッド電極の重複を防ぐことができ、チップ面積の縮小化に大きく貢献することが可能になる。
次に、図１０を参照して、アルミパッド５１４に対する測定位置および接続位置の関係について説明する。図１０には、アルミパッド５１４をパッド孔５１５の上から見た一例が示されている。
例えば、測定プローブによる測定時にアルミパッド５１４に発生する針立てダメージを軽減するために、測定を行うための領域となる測定位置と、外部からの配線を接続するための領域となる接続位置とを異なる領域とする必要がある。図示するように、パッド孔５１５を平面的に見て長方形形状に開口することで、アルミパッド５１４において測定位置と接続位置とが異なる領域となるようにすることができる。このため、パッド孔５１５は、例えば、その他の層の基板に設けられる開口の２倍近い面積で形成されることになる。
また、図１０に示すように、アルミパッド５１４の近傍には、複数のコンタクト５１６が形成される。例えば、アルミパッド５１４が電源用電極として用いられる場合には、電源からの電流値が増大することによる電圧低下を最小限に抑制するため、コンタクト５１６を形成可能な領域内で最大本数（図１０の例では２４本）のコンタクト５１６が配置される。これに対し、例えば、信号用の結線は、端子と周辺配線との結合容量を小さくするために、接続するコンタクト５１６の本数を制限し、例えば、図１０において破線で囲われた４本のコンタクト５１６が用いられる。このように、端子に要求される抵抗や容量などの仕様に応じて、コンタクト５１６が適切な本数となるように増減させることができる。
また、アルミパッド５１４の測定位置に発生する針立て跡を平坦化することで、次の基盤の貼り合わせを確実に行うことができる。
図１１を参照して、針立て跡の平坦化について説明する。
図１１の上側に示すように、アルミパッド５１４に対する測定を行った後、図１１の中央に示すように、アルミパッド５１４には、針立て跡５５０が形成されることになる。そこで、測定用電極であるアルミパッド５１４がダマシン工程で作られている場合には、メタルのＣＭＰ（Chemical Mechanical Polishing）で平坦化し、アルミニウム等の通常メタルで作られている場合は、層間膜のＣＭＰで平坦化する。これにより、図１１の下側に示されているように、アルミパッド５１４が平坦化され、その後、２層目の基板５０２に対して１層目の基板５０１が積層される。
なお、固体撮像素子５００は、上述したように、基板が３層積層された構造とされているが、基板が３層以上の積層された構造としてもよい。
次に、図１２を参照して、４層積層構造の固体撮像素子の製造方法について説明する。
まず、第１の工程において、４層目の基板５０４のアルミパッド５４４を利用して、４層目の基板５０４に形成されている回路５４６に対する測定が行われる。４層目の基板５０４では、シリコン基板５４１にメモリ回路などの回路５４６が形成されており、回路５４６は、接続導体５４５を介してアルミパッド５４４に接続されている。従って、例えば、アルミパッド５４４に対して測定プローブを当接させて、単独の回路５４６に対する測定を行うことができる。
次に、第２の工程において、４層目の基板５０４に対して接着面２９３を介して３層目の基板５０３を貼り合わせる。３層目の基板５０３では、回路５３６が接続導体５３５、表面側のアルミパッド５３７、およびコンタクト５３９を介して、裏面側のアルミパッド５３４に接続されるとともに、コンタクト５３８を介して、裏面側のアルミパッド５３４とアルミパッド５４４とが接続されている。そして、３層目の基板５０３の裏面側のアルミパッド５３４を利用して、３層目の基板５０３に形成されている回路５３６、および、４層目の基板５０４に形成されている回路５４６に対する測定が行われる。
同様に、第３の工程において、３層目の基板５０３に対して接着面２９２を介して２層目の基板５０２を貼り合わせる。そして、２層目の基板５０２の裏面側のアルミパッド５２４を利用して、２層目の基板５０２に形成されている回路５２８、３層目の基板５０３に形成されている回路５３６、および、４層目の基板５０４に形成されている回路５４６に対する測定が行われる。
そして、第４の工程において、２層目の基板５０２に対して接着面２９１を介して１層目の基板５０１を貼り合わせ、アルミパッド５１４に、外部と接続するための配線が接続される。そして、１層目の基板５０１のアルミパッド５１４を利用して、１層目の基板５０１に形成されている回路５１８、２層目の基板５０２に形成されている回路５２８、３層目の基板５０３に形成されている回路５３６、および、４層目の基板５０４に形成されている回路５４６に対する測定が行われる。
以上のように、４層積層構造の固体撮像素子においても、３層積層構造の固体撮像素子５００と同様に積層構造を構成することができる。例えば、アルミパッド５１４を露出するパッド孔５１５は、１層目の基板５０１の受光面側から開口され、平面的に見て２層目の基板５０２以下においてアルミパッド５１４に対応する領域には、積層前の測定で使用されるアルミパッドが形成され、アルミパッドが形成される領域以外の余剰領域には、デッドスペースが最小になるように電気回路または配線が配置される。
また、４層積層構造の固体撮像素子では、２層目の基板５０２に裏面側のアルミパッド５２４および表面側のアルミパッド５２５が形成され、３層目の基板５０３に裏面側のアルミパッド５３４および表面側のアルミパッド５３７が形成される。これらのアルミパッドは、それぞれの基盤を裏面側および表面側からの測定に用いることができる。
図１３には、測定に用いられるアルミパッドと、測定の対象となる基板との関係が示されている。
即ち、２層目の基板５０２の表面側のアルミパッド５２５は、２層目の基板５０２および３層目の基板５０３が貼り合わされる前に、２層目の基板５０２単独での測定のみに用いることができる。同様に、３層目の基板５０３の表面側のアルミパッド５３７は、２層目の基板５０２および３層目の基板５０３が貼り合わされる前に、３層目の基板５０３単独での測定のみに用いることができる。また、４層目の基板５０４のアルミパッド５４４は、３層目の基板５０３および４層目の基板５０４が貼り合わされる前に、４層目の基板５０４単独での測定のみに用いることができる。
また、２層目の基板５０２の裏面側のアルミパッド５２４は、２層目の基板５０２単独での測定、３層目の基板５０３単独での測定、および４層目の基板５０４単独での測定に用いることができる。さらに、２層目の基板５０２の裏面側のアルミパッド５２４は、２層目の基板５０２および３層目の基板５０３が積層された積層品として一体化した測定、３層目の基板５０３および４層目の基板５０４が積層された積層品として一体化した測定、並びに、２層目の基板５０２および４層目の基板５０４が積層された積層品として一体化した測定に用いることができる。さらに、２層目の基板５０２の裏面側のアルミパッド５２４は、２層目の基板５０２、３層目の基板５０３、および４層目の基板５０４が積層された積層品として一体化した測定に用いることができる。
また、３層目の基板５０３の裏面側のアルミパッド５３４は、３層目の基板５０３単独での測定、および４層目の基板５０４単独での測定、並びに、３層目の基板５０３および４層目の基板５０４が積層された積層品として一体化した測定に用いることができる。
ところで、上述したように、パッド孔５１５は、例えば、その他の層の基板に設けられる開口の２倍近い面積で形成されるため、同じ機能を持つ端子であっても、２層目の基板５０２の裏面側のアルミパッド５２４および３層目の基板５０３のアルミパッド５３４以外の部分は、余剰な面積として残ることになる。
そこで、１層目の基板５０１に形成されたアルミパッド５１４の直下にあり、２層目の基板５０２または３層目の基板５０３内で、アルミパッド５２４またはアルミパッド５３４を配置しないか、アルミパッド５２４またはアルミパッド５３４がアルミパッド５１４より小さく配置することで、余剰部分として残る領域には、電気回路もしくは配線等が配置される。これにより、余剰部分として残る領域を有効に活用することができる。
即ち、図１４乃至図１６を参照して、余剰部分として残る領域の活用について説明する。図１４には、１層目の基板５０１の平面図が示されており、図１５には、２層目の基板５０２の平面図が示されており、図１６には、３層目の基板５０３の平面図が示されている。
図１４に示すように、１層目の基板５０１の中央に、センサ回路などの回路５１８が形成されている。そして、１層目の基板５０１では、回路５１８の周辺に、複数のアルミパッド５１４が形成されており、図１４では、接続構成Ａのアルミパッド５１４に符号Ａが付されており、接続構成Ｂのアルミパッド５１４に符号Ｂが付されており、接続構成Ｃのアルミパッド５１４に符号Ｃが付されている。
図１５に示すように、２層目の基板５０２では、１層目の基板５０１において回路５１８が形成されている領域に対応して、ＤＲＡＭ回路などの回路５２８が形成されている。そして、２層目の基板５０２では、回路５２８の周辺に、複数のアルミパッド５２４が形成されており、図１５では、接続構成Ａのアルミパッド５２４に符号Ａが付されており、接続構成Ｂのアルミパッド５２４に符号Ｂが付されており、接続構成Ｃのアルミパッド５２４に符号Ｃが付されている。つまり、符号Ｃが付されているアルミパッド５２４は、２層目の基板５０２のみのテストパッドである。
また、アルミパッド５２４は、１層目のアルミパッド５１４よりも小面積で形成されており、その余剰領域が、コンタクト５２６を形成する領域（図１５においてＩ／Ｏと記載されている領域）とされる。
図１６に示すように、３層目の基板５０３では、１層目の基板５０１において回路５１８が形成されている領域に対応して、ロジック回路などの回路５３６が形成されている。そして、３層目の基板５０３では、回路５３６の周辺に、複数のアルミパッド５３４が形成されており、図１６では、接続構成Ａのアルミパッド５２４に符号Ａが付されており、接続構成Ｂのアルミパッド５２４に符号Ｂが付されており、接続構成Ｃのアルミパッド５２４に符号Ｃが付されている。つまり、符号Ｂが付されているアルミパッド５２４は、３層目の基板５０３のみのテストパッドである。
また、接続構成Ｂのように、外部から３層目の基板５０３までの接続が行われない領域には、アルミパッドが設けられず、その余剰領域にもロジック回路が形成される。なお、回路として最も容易に組み込むことができるのは、パッド電極と組み合わせで用いられるESD（Electro Static Discharge）保護素子などであるが、その他の回路を置くことも可能である。
このように、固体撮像素子５００では、余剰領域を有効活用することで、基板の利用効率を向上させることができる。
さらに、固体撮像素子５００では、基板の利用効率を向上させるために、テスト回路を複数のチップで共有することができる。
図１７を参照して、テスト回路の共有について説明する。図１７のＡには、固体撮像素子５００となる２つのチップ（製品１および製品２）の平面図が示されており、図１７のＢには、その断面図が示されている。
図１７に示すように、２つのチップは、破線で示すスクライブラインに沿って分割され、テスト回路５６１およびテスト回路５６２は、２層目の基板５０２の裏面側のアルミパッド５２４を利用して、スクライブラインを跨いで結成される。なお、テスト回路５６１およびテスト回路５６２以外の構成は、例えば、回路５２８−１および回路５２８−２や回路５３６−１および回路５３６−２などは、それぞれのチップで共通する構成である。なお、次の積層以降でも、スクライブラインを跨いで共通の製品が積層されてもよい。
このように、１層目の基板５０１では使用されないようなテスト回路５６１およびテスト回路５６２を、チップを跨って配置し、隣接したチップで共通に用いることができる。なお、テスト回路以外にも、冗長回路などを、チップを跨って配置してもよい。
これにより、テスト回路や冗長回路などをチップ間で分散することができるので、チップごとにテスト回路や冗長回路などを設ける構成と比較して、利用効率を向上させることができる。
また、テスト回路や冗長回路などを上下の基板間で共通に利用してもよい。
図１８を参照して、上下の基板間での共通利用について説明する。
図１８に示すように、２層目の基板５０２には、テスト回路５７２が配置され、３層目の基板５０３には、冗長回路５７１が配置されており、テスト回路５７２および冗長回路５７１が電気的に接続されている。これにより、テスト回路５７２および冗長回路５７１を、２層目の基板５０２と３層目の基板５０３とで共通利用することができる。そして、例えば、２層目の基板５０２の裏面側のアルミパッド５２４を利用した測定を行う際に、２層目の基板５０２のテスト回路５７２を用いて３層目の基板５０３の回路５３６のテストを行うことができる。また、例えば、テストを行った結果、２層目の基板５０２の回路５２８を冗長救済する必要があるとき、３層目の基板５０３の冗長回路５７１を用いることができる。
例えば、通常は、素子の良または不良の判定を行ったチップを冗長救済する場合には、同一の基板に存在するヒューズや冗長回路でリペアが行われる。これに対し、積層基板では、積層される他の基板に冗長回路を配置し、コンタクトで接続した基板間を跨って救済することができる。このように冗長のタイミングを、基板を貼り合わせて接続した後のテストで行うことにより、ヒューズや冗長回路などが基板ごとにそれぞれ配置されることを回避することができ、基板の利用効率を向上させることができる。
なお、３層積層チップにおいては、各層単独の機能検証、積層チップ全体の機能検証、外部基板への接続など、様々な機能の端子が必要となるが、これらを全て第１の半導体基板に作りこんでしまうと、有効な撮像領域のうちの大きな面積が端子形成領域で削れられてしまうことになる。
そのため、固体撮像素子５００のように、第１の半導体基板に作りこむ開口電極は、同基板そのものの測定評価と製品とのインターフェースに必要な端子のみに絞り、その他の電極は第２の半導体基板以下に作りこんでしまうことが望ましい。さらに、第２および第３の半導体基板に作りこむ測定電極端子は、電源端子のように第１の半導体基板の外部接続端子と共通の機能を持ったものは、貫通電極で端子間を接続して共通の電位とすることができる。一方、第２および第３の半導体基板内での測定信号端子のように、独立の機能を持たせたい場合には貫通電極をつながないことで電気的に分離する。どちらの場合も第１の半導体基板に作りこむ開口電極と、第２および第３の半導体基板に作りこむ測定電極は縦方向に重なって同じフットプリント内に収まる設計を行うことができる。
これにより、第１、第２、および第３の半導体基板で共通に使うものと、単独で使うものとを必要に応じて使い分けることができ、同じフットプリント内で異なる機能を持った電極端子を積層させることが可能になる。さらに第１の半導体基板の外部接続端子で必要とされる面積が第２および第３の基板の測定端子で必要とされる面積よりも大きい場合、または第１の半導体基板の外部接続端子の個数が、第２および第３の基板の測定端子で必要とされる個数よりも多い場合など、第２および第３の基板で、フットプリントで余剰を生じる場合も考えられる。このような状況においては、電気回路や配線などチップ本体領域で必要とされる部品も第１の半導体基板の外部接続端子の直下に作りこみ、積層していくことも考えられる。以上のような手法によって、これまでデッドスペースとされてきた領域を有効に利用することが可能となる。
図１９は、本技術を適用した固体撮像装置の概略構成を示す図である。この固体撮像装置４０１は、例えば、ＣＭＯＳイメージセンサとして構成される。
図１９の固体撮像装置４０１は、半導体基板４１１に複数の光電変換部を含む画素４０２が規則的に２次元アレイ状に配列された画素領域（いわゆる画素アレイ）４０３と、周辺回路部とを有して構成される。
画素４０２は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。
また、画素４０２は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する１つのフローティングディフージョンと、共有する１つずつの他の画素トランジスタとから構成される。
周辺回路部は、垂直駆動回路４０４と、カラム信号処理回路４０５と、水平駆動回路４０６と、出力回路４０７と、制御回路４０８などを有して構成される。
制御回路４０８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路４０８では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４０４、カラム信号処理回路４０５及び水平駆動回路４０６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４０４、カラム信号処理回路４０５及び水平駆動回路４０６等に入力する。
垂直駆動回路４０４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４０４は、画素領域４０３の各画素４０２を行単位で順次垂直方向に選択走査し、垂直信号線４０９を通して各画素４０２の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路４０５に供給する。
カラム信号処理回路４０５は、例えば、画素４０２の列ごとに配置されており、１行分の画素４０２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路４０５は、画素４０２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路４０５の出力段には水平選択スイッチ（図示せず）が水平信号線４１０との間に接続されて設けられる。
水平駆動回路４０６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路４０５の各々を順番に選択し、カラム信号処理回路４０５の各々から画素信号を水平信号線４１０に出力させる。
出力回路４０７は、カラム信号処理回路４０５の各々から水平信号線４１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子４１２は、外部と信号のやりとりをする。
図１９に示される個体撮像装置４０１は、３層積層構造の裏面照射型ＣＭＯＳイメージセンサとして構成される。例えば、図１９に示される画素４０２が、第１の半導体基板に形成されるセンサ回路とされ、周辺回路が第２の半導体基板に形成されるロジック回路または第３の半導体基板に形成されるメモリ回路とされる。
図２０は、本技術を適用した電子機器としての、カメラ装置の構成例を示すブロック図である。
図２０のカメラ装置６００は、レンズ群などからなる光学部６０１、上述した画素４０２の各構成が採用される固体撮像装置（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、カメラ装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像装置６０２の撮像面上に結像する。固体撮像装置６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置６０２として、上述した実施の形態に係る固体撮像装置を用いることができる。
表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像装置６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
操作部６０７は、ユーザによる操作の下に、カメラ装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
なお、本技術は以下のような構成も取ることができる。
（１）
光電変換部を含むセンサ回路を有する第１の半導体基板と、
前記センサ回路とは異なる回路をそれぞれ有する第２の半導体基板および第３の半導体基板とを備え、
前記第１の半導体基板を最上層とし、前記第１の半導体基板、前記第２の半導体基板、および前記第３の半導体基板が３層に積層され、
前記第１の半導体基板に、外部接続用の電極を構成する電極用金属素子が配置されており、
前記第２の半導体基板または前記第３の半導体基板内に測定端子用電極を構成する電極用金属素子が配置され、所定の測定を実施した後、前記第１の半導体基板を積層して構成される
固体撮像装置。
（２）
前記第１の半導体基板のセンサ回路は、裏面照射型とされ、
前記電極用金属素子を露出する孔が、前記第１の半導体基板の受光面側から開口される
上記（１）に記載の固体撮像装置。
（３）
前記第１の半導体基板内に配置された外部接続用の電極と、第２の半導体基板内に配置された測定用電極との間、および、第２の半導体基板内に配置された測定用電極と第３の半導体基板内に配置された測定用電極との間はそれぞれ貫通電極によって電気的な接続が形成される
上記（１）または（２）に記載の固体撮像装置。
（４）
前記第１の半導体基板内に配置された外部接続用の電極と、前記第２の半導体基板内に配置された測定用電極との間、または、前記第２の半導体基板内に配置された測定用電極と前記第３の半導体基板内に配置された測定用電極との間が電気的に分離される
上記（１）から（３）までのいずれかに記載の固体撮像装置。
（５）
前記第１の半導体基板内に配置された外部接続用の電極と、前記第２の半導体基板内に配置された測定用電極との間、および、前記第２の半導体基板内に配置された測定用電極と前記第３の半導体基板内に配置された測定用電極との間が電気的に分離される
上記（１）から（４）までのいずれかに記載の固体撮像装置。
（６）
前記第２の半導体基板内に配置された測定用電極として、素子形成面である表面から針立て可能な測定用電極と、前記表面に対して反対側となる裏面から針立て可能な測定用電極との、いずれか一方もしくは両方が形成される
上記（１）から（５）までのいずれかに記載の固体撮像装置。
（７）
前記第１の半導体基板内に配置された外部接続用の電極、前記第２の半導体基板内に配置された測定用電極、前記第３の半導体基板内に配置された測定用電極が混在して配置される
上記（１）から（６）までのいずれかに記載の固体撮像装置。
（８）
前記第２の半導体基板または前記第３の半導体基板内に配置された測定用電極を用いた測定を行い、前記第１の半導体基板の積層前にウェーハの選別、棄却、または冗長リペアの処理が実施される
上記（１）から（７）までのいずれかに記載の固体撮像装置。
（９）
前記測定端子用電極において、前記電極間を結線する貫通電極の数を、端子に要求される抵抗または容量仕様に応じて増減させる
上記（１）から（８）までのいずれかに記載の固体撮像装置。
（１０）
４層目以上の基板を積層する場合も、前記電極用金属素子を露出する孔は前記第１の半導体基板の受光面側から開口され、第２以下の半導体基板の同じ領域には、積層前の測定で使用される電極用金属素子が形成されるとともに、その電極用金属素子が形成されない余剰領域には電気回路または配線が配置される
上記（１）から（９）までのいずれかに記載の固体撮像装置。
（１１）
積層前の測定において前記測定用電極に形成された針立て跡が平坦化される
上記（１）から（１０）までのいずれかに記載の固体撮像装置。
（１２）
光電変換部を含むセンサ回路を有する第１の半導体基板と、前記センサ回路とは異なる回路をそれぞれ有する第２の半導体基板および第３の半導体基板とを備える固体撮像装置の製造方法であって、
前記第１の半導体基板を最上層とし、前記第１の半導体基板、前記第２の半導体基板、および前記第３の半導体基板が３層に積層され、
前記第１の半導体基板に、外部接続用の電極を構成する電極用金属素子が配置されており、
前記第２の半導体基板または前記第３の半導体基板内に測定端子用電極を構成する電極用金属素子が配置され、所定の測定を実施した後、前記第１の半導体基板を積層する
ステップを含む製造方法。
（１３）
光電変換部を含むセンサ回路を有する第１の半導体基板と、
前記センサ回路とは異なる回路をそれぞれ有する第２の半導体基板および第３の半導体基板とを備え、
前記第１の半導体基板を最上層とし、前記第１の半導体基板、前記第２の半導体基板、および前記第３の半導体基板が３層に積層され、
前記第１の半導体基板に、外部接続用の電極を構成する電極用金属素子が配置されており、
前記第２の半導体基板または前記第３の半導体基板内に測定端子用電極を構成する電極用金属素子が配置され、所定の測定を実施した後、前記第１の半導体基板を積層して構成される
固体撮像装置を備える電子機器。
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
２１１ 第１の半導体基板， ２１２ 第２の半導体基板， ２１３ 第３の半導体基板， ２３４ フォトダイオード， ２４５ 多層配線層， ２４０ 銅配線， ２５５ 多層配線層， ２５０ 銅配線， ２６５ コンタクト， ２８０ アルミパッド， ３２０ アルミパッド， ３３０ アルミパッド， ３４０ 銅配線， ３４５ 多層配線層， ３１１ コンタクト， ３５１ パッド孔， ３６０ 遮光体， ３７０ 銅配線， ４０１ 固体撮像装置， ４０２ 画素， ６００ カメラ装置， ６０２ 固体撮像装置

Claims (13)

  1. 光電変換部を含むセンサ回路を有する第１の半導体基板と、
    前記センサ回路とは異なる回路をそれぞれ有する第２の半導体基板および第３の半導体基板とを備え、
    前記第１の半導体基板を最上層とし、前記第１の半導体基板、前記第２の半導体基板、および前記第３の半導体基板が３層に積層され、
    前記第１の半導体基板に、外部接続用の電極を構成する電極用金属素子が配置されており、
    前記第２の半導体基板または前記第３の半導体基板内に測定端子用電極を構成する電極用金属素子が配置され、所定の測定を実施した後、前記第１の半導体基板を積層して構成され、
    前記第２の半導体基板内に配置された前記測定端子用電極として、素子形成面である表面から針立て可能な測定端子用電極と、前記表面に対して反対側となる裏面から針立て可能な測定端子用電極との両方が形成される
    固体撮像装置。
  2. 前記第１の半導体基板のセンサ回路は、裏面照射型とされ、
    前記電極用金属素子を露出する孔が、前記第１の半導体基板の受光面側から開口される 請求項１に記載の固体撮像装置。
  3. 前記第１の半導体基板内に配置された外部接続用の電極と、第２の半導体基板内に配置された測定端子用電極との間、および、第２の半導体基板内に配置された測定端子用電極と第３の半導体基板内に配置された測定端子用電極との間はそれぞれ貫通電極によって電気的な接続が形成される
    請求項１に記載の固体撮像装置。
  4. 前記第１の半導体基板内に配置された外部接続用の電極と、前記第２の半導体基板内に配置された測定端子用電極との間、または、前記第２の半導体基板内に配置された測定端子用電極と前記第３の半導体基板内に配置された測定端子用電極との間が電気的に分離される
    請求項１に記載の固体撮像装置。
  5. 前記第１の半導体基板に形成された外部接続用の電極の直下にあり、前記第２の半導体基板または前記第３の半導体基板内で、前記測定端子用電極を必要としない領域に、電気回路もしくは配線を配置する
    請求項１に記載の固体撮像装置。
  6. 前記第２の半導体基板内に配置された前記測定端子用電極であって、素子形成面である表面から針立て可能な前記測定端子用電極は、外部に対して電気的な接続が形成されず、前記第２の半導体基板単独でのロジック回路に対する表面側からの測定専用に用いられる
    請求項１に記載の固体撮像装置。
  7. 前記第１の半導体基板内に配置された外部接続用の電極、前記第２の半導体基板内に配置された測定端子用電極、前記第３の半導体基板内に配置された測定端子用電極が混在して配置される
    請求項１に記載の固体撮像装置。
  8. 前記第２の半導体基板または前記第３の半導体基板内に配置された測定端子用電極を用いた測定を行い、前記第１の半導体基板の積層前にウェーハの選別、棄却、または冗長リペアの処理が実施される
    請求項１に記載の固体撮像装置。
  9. 前記測定端子用電極において、前記電極間を結線する貫通電極の数を、端子に要求される抵抗または容量仕様に応じて増減させる
    請求項１に記載の固体撮像装置。
  10. ４層目以上の基板を積層する場合も、前記電極用金属素子を露出する孔は前記第１の半導体基板の受光面側から開口され、第２以下の半導体基板の同じ領域には、積層前の測定で使用される電極用金属素子が形成されるとともに、その電極用金属素子が形成されない余剰領域には電気回路または配線が配置される
    請求項１に記載の固体撮像装置。
  11. 積層前の測定において前記測定端子用電極に形成された針立て跡が平坦化される
    請求項１に記載の固体撮像装置。
  12. 光電変換部を含むセンサ回路を有する第１の半導体基板と、前記センサ回路とは異なる回路をそれぞれ有する第２の半導体基板および第３の半導体基板とを備える固体撮像装置の製造方法であって、
    前記第１の半導体基板を最上層とし、前記第１の半導体基板、前記第２の半導体基板、および前記第３の半導体基板が３層に積層され、
    前記第１の半導体基板に、外部接続用の電極を構成する電極用金属素子が配置されており、
    前記第２の半導体基板または前記第３の半導体基板内に測定端子用電極を構成する電極用金属素子が配置され、所定の測定を実施した後、前記第１の半導体基板を積層し、
    前記第２の半導体基板内に配置された前記測定端子用電極として、素子形成面である表面から針立て可能な測定端子用電極と、前記表面に対して反対側となる裏面から針立て可能な測定端子用電極との両方を形成する
    ステップを含む製造方法。
  13. 光電変換部を含むセンサ回路を有する第１の半導体基板と、
    前記センサ回路とは異なる回路をそれぞれ有する第２の半導体基板および第３の半導体基板とを備え、
    前記第１の半導体基板を最上層とし、前記第１の半導体基板、前記第２の半導体基板、および前記第３の半導体基板が３層に積層され、
    前記第１の半導体基板に、外部接続用の電極を構成する電極用金属素子が配置されており、
    前記第２の半導体基板または前記第３の半導体基板内に測定端子用電極を構成する電極用金属素子が配置され、所定の測定を実施した後、前記第１の半導体基板を積層して構成され、
    前記第２の半導体基板内に配置された前記測定端子用電極として、素子形成面である表面から針立て可能な測定端子用電極と、前記表面に対して反対側となる裏面から針立て可能な測定端子用電極との両方が形成される
    固体撮像装置を備える電子機器。
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