JP2023099128A - 撮像素子及び撮像装置 - Google Patents

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Abstract

Figure 2023099128000001
【課題】画素毎に露光時間を制御することができる撮像素子を提供する。
【解決手段】撮像素子は、光を光電変換して電荷を生成する光電変換部３１と、前記光電変換部で生成された電荷を蓄積部ＦＤに転送する転送部Ｔｘとをそれぞれ有し、行方向に配置される第１画素と第２画素とが設けられる第１半導体基板７と、前記第１画素の前記蓄積部ＦＤに電荷を転送するよう第１電圧以上の電圧を前記転送部Ｔｘに供給し、前記第１画素の前記蓄積部ＦＤに電荷を転送しないよう前記第１電圧未満の電圧を前記転送部Ｔｘに供給する第１供給部と、前記第２画素の前記蓄積部ＦＤに電荷を転送するよう前記第１電圧以上の電圧を前記転送部Ｔｘに供給し、前記第２画素の前記蓄積部ＦＤに電荷を転送しないよう前記第１電圧未満の電圧を前記転送部Ｔｘに供給する第２供給部と、を有する第２半導体基板８と、を備える。
【選択図】図５

Description

本発明は、撮像素子及び撮像装置に関する。
従来、画素が形成されたチップと、画素を駆動する画素駆動回路が形成されたチップとが積層された撮像素子が知られている（例えば特許文献１）。従来の撮像素子で画素毎に露光量を制御するには、各画素に転送パルスの２つの電源を設けねばならないという問題があった。
日本国特開２０１０－２２５９２７号公報
第１の態様によると、撮像素子は、光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷を蓄積部に転送する転送部とをそれぞれ有し、行方向に配置される第１画素と第２画素とが設けられる第１半導体基板と、前記第１画素の前記蓄積部に電荷を転送するよう第１電圧以上の電圧を前記転送部に供給し、前記第１画素の前記蓄積部に電荷を転送しないよう前記第１電圧未満の電圧を前記転送部に供給する第１供給部と、前記第２画素の前記蓄積部に電荷を転送するよう前記第１電圧以上の電圧を前記転送部に供給し、前記第２画素の前記蓄積部に電荷を転送しないよう前記第１電圧未満の電圧を前記転送部に供給する第２供給部と、を有する第２半導体基板と、を備える。
撮像装置の構成を模式的に示す断面図 撮像素子の断面図 画素の構成を模式的に示すブロック図 アナログ回路部および画素駆動部の回路図 第１半導体基板と第２半導体基板のウェル構造を模式的に示す図 撮像素子を用いた撮像シーケンスを示すタイミングチャート 第１半導体基板、第２半導体基板、および第３半導体基板のウェル構造を模式的に示す図 第１半導体基板と第２半導体基板のウェル構造を模式的に示す図 第１半導体基板と第２半導体基板のウェル構造を模式的に示す図 第１半導体基板と第２半導体基板のウェル構造を模式的に示す図 第１半導体基板と第２半導体基板のウェル構造を模式的に示す図
（第１の実施の形態）
図１は、第１の実施の形態に係る撮像素子を用いた撮像装置の構成を模式的に示す断面図である。撮像装置１は、撮像光学系２、撮像素子３、制御部４、レンズ駆動部５、および表示部６を備える。
撮像光学系２は、撮像素子３の撮像面に被写体像を結像させる。撮像光学系２は、レンズ２ａ、フォーカシングレンズ２ｂ、およびレンズ２ｃから成る。フォーカシングレンズ２ｂは、撮像光学系２の焦点調節を行うためのレンズである。フォーカシングレンズ２ｂは、光軸Ｏ方向に駆動可能に構成されている。
レンズ駆動部５は、不図示のアクチュエータを有する。レンズ駆動部５は、このアクチュエータにより、フォーカシングレンズ２ｂを光軸Ｏ方向に所望の量だけ駆動する。撮像素子３は、被写体像を撮像して画像を出力する。制御部４は、撮像素子３等の各部を制御する。制御部４は、撮像素子３により出力された画像信号に対して画像処理等を施して、不図示の記録媒体に記録したり、表示部６に画像を表示したりする。表示部６は、例えば液晶パネル等の表示部材を有する表示装置である。
図２は、撮像素子３の断面図である。なお図２では、撮像素子３の全体のうち、一部の断面のみを示している。撮像素子３は、いわゆる裏面照射型の撮像素子である。撮像素子３は、紙面上方向からの入射光を光電変換する。撮像素子３は、第１半導体基板７と、第２半導体基板８とを備える。
第１半導体基板７は、少なくともＰＤ層７１と、配線層７２とを備える。ＰＤ層７１は、配線層７２の裏面側に配置される。ＰＤ層７１には、埋め込みフォトダイオードである複数のフォトダイオード３１が二次元状に配置される。従って、ＰＤ層７１の配線層７２側の表面（すなわち入射光の入射側とは反対側の面）は、ＰＤ層７１とは逆の導電型とされる。例えば、ＰＤ層７１がＮ型の半導体層であるなら、配線層７２側の表面は、濃度が高く厚さの薄いＰ型の半導体層が配置される。第１半導体基板７には、基板電圧として接地電圧（ＧＮＤ）が印加される。第２半導体基板８には、少なくともフォトダイオード３１から信号を読み出すための各種回路が配置される。具体的には、後述する画素駆動部３０７の一部（負電圧を扱う転送信号供給部３０７ａと第２リセット信号供給部３０７ｃ）が第２半導体基板８に配置される。第２半導体基板８には、基板電圧として後述する電圧ＶＴｘＬが印加される。
ＰＤ層７１における入射光の入射側には、複数のフォトダイオード３１の各々に対応する複数のカラーフィルタ７３が設けられる。カラーフィルタ７３には、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）にそれぞれ対応する波長領域を透過する複数の種類が存在する。カラーフィルタ７３は、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応する３種類が、ベイヤー配列を為すように配列される。
カラーフィルタ７３における入射光の入射側には、複数のカラーフィルタ７３の各々に対応する複数のマイクロレンズ７４が設けられる。マイクロレンズ７４は、対応するフォトダイオード３１に向けて入射光を集光する。マイクロレンズ７４を通過した入射光は、カラーフィルタ７３により一部の波長領域のみがフィルタされ、フォトダイオード３１に入射する。フォトダイオード３１は、入射光を光電変換して電荷を生成する。
配線層７２の表面には複数のバンプ７５が配置される。第２半導体基板８の、配線層７２に対向する面には、複数のバンプ７５に対応する複数のバンプ７６が配置される。複数のバンプ７５と複数のバンプ７６とは互いに接合されている。複数のバンプ７５と複数のバンプ７６とを介して、第１半導体基板７と第２半導体基板８とが電気的に接続される。
詳細は後述するが、撮像素子３は複数の画素３０を有している。１つの画素３０は、第１半導体基板７に設けられた第１画素３０ｘと、第２半導体基板８に設けられた第２画素３０ｙとを含む。１つの第１画素３０ｘには、１つのマイクロレンズ７４、１つのカラーフィルタ７３、１つのフォトダイオード３１等が含まれる。第１画素３０ｘにはこの他に、第１半導体基板７に設けられた種々の回路（後述）が含まれる。第２画素３０ｙには、第２半導体基板８に設けられた種々の回路（後述）が含まれる。
図３は、画素３０の構成を模式的に示すブロック図である。画素３０は、アナログ回路部３０１、Ａ／Ｄ変換部３０２、サンプリング部３０３、画素値保持部３０４、画素駆動部３０７、個別画素制御部３０６、および演算部３０５を備える。
アナログ回路部３０１は、入射光を光電変換した結果をアナログ信号としてＡ／Ｄ変換部３０２に出力する。Ａ／Ｄ変換部３０２は、アナログ回路部３０１が出力したアナログ信号をサンプリングし、所定のゲイン倍されたデジタル信号を出力する。Ａ／Ｄ変換部３０２は、画素リセット信号と画素信号とを繰り返しサンプリングし、画素リセット信号のサンプリング結果と画素信号のサンプリング結果とをデジタル信号としてそれぞれ個別に出力する。
サンプリング部３０３は、画素リセット信号のサンプリング結果と画素信号のサンプリング結果の積分値を演算し保持する。サンプリング部３０３は、画素リセット信号用の第１加算器３０８および第１メモリ３０９と、画素信号用の第２加算器３１０および第２メモリ３１１を備える。
サンプリング部３０３は、Ａ／Ｄ変換部３０２により出力された画素リセット信号のサンプリング結果と、第１メモリ３０９に保持されている過去のサンプリング結果の積分値とを、第１加算器３０８により加算する。サンプリング部３０３は、この加算結果を第１メモリ３０９に記憶する。サンプリング部３０３は、Ａ／Ｄ変換部３０２により画素リセット信号のサンプリング結果が出力される度に、第１メモリ３０９に記憶されている値を更新する。
サンプリング部３０３は、Ａ／Ｄ変換部３０２により出力された画素信号のサンプリング結果と、第２メモリ３１１に保持されている過去のサンプリング結果の積分値とを、第２加算器３１０により加算する。サンプリング部３０３は、この加算結果を第２メモリ３１１に記憶する。サンプリング部３０３は、Ａ／Ｄ変換部３０２により画素信号のサンプリング結果が出力される度に、第２メモリ３１１に記憶されている値を更新する。
以上のように、Ａ／Ｄ変換部３０２およびサンプリング部３０３は、画素リセット信号と画素信号とを繰り返しサンプリングし、サンプリング結果を積分する処理を実行する。この処理は、いわゆる相関多重サンプリング処理である。
個別画素制御部３０６により予め定められた回数のサンプリングが完了すると、サンプリング部３０３は、第１メモリ３０９に記憶されている値と、第２メモリ３１１に記憶されている値と、に基づくデジタル値を、画素値保持部３０４に出力する。画素値保持部３０４は、このデジタル値を、画素３０による光電変換結果として記憶する。画素値保持部３０４は、信号線３４０に接続されている。画素値保持部３０４に記憶されているデジタル値は、信号線３４０を介して外部から読み出し可能である。
演算部３０５は、外部から指示された露光時間や、画素値保持部３０４に保持されている前回の光電変換結果に基づき、相関多重サンプルリング処理における繰り返し回数、露光時間、ゲイン等を演算する。個別画素制御部３０６は、演算部３０５により演算された繰り返し回数およびゲインをＡ／Ｄ変換部３０２に出力する。個別画素制御部３０６は、演算部３０５により演算された露光時間およびゲインを画素駆動部３０７に出力する。画素駆動部３０７は、アナログ回路部３０１の各部を駆動する種々の信号（後述）をアナログ回路部３０１に出力する。
図４は、アナログ回路部３０１、個別画素制御部３０６、および画素駆動部３０７の回路図である。なお、図４では、便宜上、個別画素制御部３０６および画素駆動部３０７の一部のみを図示している。個別画素制御部３０６の一部には３０６ａ、３０６ｂのように符号を付し、画素駆動部３０７の一部には３０７ａ、３０７ｂのように符号を付している。
アナログ回路部３０１は、フォトダイオード３１、転送トランジスタＴｘ、フローティングディフュージョンＦＤ、第１リセットトランジスタＲＳＴ１、第２リセットトランジスタＲＳＴ２、増幅トランジスタＡＭＩ、選択トランジスタＳＥＬ、容量拡張トランジスタＦＤＳ、および容量Ｃ１を有する。
フォトダイオード３１は、入射光を光電変換し、入射光の光量に応じた量の電荷を生成する光電変換部である。転送トランジスタＴｘは、後述する転送信号供給部３０７ａから供給された転送信号に基づき、フォトダイオード３１が生成した電荷をフローティングディフュージョンＦＤに転送する転送部である。フローティングディフュージョンＦＤは、転送トランジスタＴｘにより転送された電荷を蓄積する蓄積部である。増幅トランジスタＡＭＩは、フローティングディフュージョンＦＤに蓄積されている電荷の量に応じた信号を出力する。選択トランジスタＳＥＬがオンされているとき、増幅トランジスタＡＭＩにより出力された信号は、Ａ／Ｄ変換部３０２に入力される。
アナログ回路部３０１は、第１リセットトランジスタＲＳＴ１および第２リセットトランジスタＲＳＴ２の２つのリセットトランジスタを有している。第１リセットトランジスタＲＳＴ１は、フローティングディフュージョンＦＤをリセットするとき、後述する第１リセット信号供給部３０７ｂから第１リセット信号の供給を受ける。後述する第１リセット信号供給部３０７ｂは、電圧ＶＤＤの信号を第１リセット信号として供給する。第１リセットトランジスタＲＳＴ１は、この第１リセット信号に基づき、フローティングディフュージョンＦＤをリセットする。第２リセットトランジスタＲＳＴ２は、フォトダイオード３１をリセットするとき、後述する第２リセット信号供給部３０７ｃから第２リセット信号の供給を受ける。後述する第２リセット信号供給部３０７ｃは、電圧ＶＤＤの信号を第２リセット信号として供給する。第２リセットトランジスタＲＳＴ２は、この第２リセット信号に基づき、フォトダイオード３１をリセットする。
容量拡張トランジスタＦＤＳは、後述する容量拡張信号供給部３０７ｄから供給された容量拡張信号に基づき、フローティングディフュージョンＦＤと容量Ｃ１との接続を切り替える。例えばフォトダイオード３１への入射光量が大きく、フローティングディフュージョンＦＤが飽和してしまう場合には、容量拡張トランジスタＦＤＳをオンすることで、フローティングディフュージョンＦＤと容量Ｃ１とを接続する。これにより、フローティングディフュージョンＦＤの容量が、容量Ｃ１の分だけ実質的に増加し、より大きな光量に対応することができる。
第１リセット信号供給部３０７ｂは、ｐＭＯＳトランジスタＴｒ７およびｎＭＯＳトランジスタＴｒ８から成るＣＭＯＳ回路である。第１リセット信号供給部３０７ｂは、第１リセット制御部３０６ｂの出力信号に基づき、ＶＤＤとＧＮＤいずれかの電圧を第１リセット信号として第１リセットトランジスタＲＳＴ１のゲートに供給する。前述の通り、第１リセット制御部３０６ｂは個別画素制御部３０６の一部であり、第１リセット信号供給部３０７ｂは画素駆動部３０７の一部である。なお、オーバードライブを行う際は、第１リセット制御部３０６ｂが第１リセットトランジスタＲＳＴ１のゲートに、電圧ＶＤＤの代わりに、電圧ＶＤＤよりも高い電圧ＶＲＳＴ１Ｈを供給するようにすればよい。
容量拡張信号供給部３０７ｄは、ｐＭＯＳトランジスタＴｒ１１およびｎＭＯＳトランジスタＴｒ１２から成るＣＭＯＳ回路である。容量拡張信号供給部３０７ｄは、容量拡張制御部３０６ｄの出力信号に基づき、ＶＤＤとＧＮＤいずれかの電圧を容量拡張信号として容量拡張トランジスタＦＤＳのゲートに供給する。前述の通り、容量拡張制御部３０６ｄは個別画素制御部３０６の一部であり、容量拡張信号供給部３０７ｄは画素駆動部３０７の一部である。なお、オーバードライブを行う際は、容量拡張信号供給部３０７ｄが容量拡張トランジスタＦＤＳのゲートに、電圧ＶＤＤの代わりに、電圧ＶＤＤよりも高い電圧ＶＦＤＳＨを供給するようにすればよい。
転送信号供給部３０７ａは、ｎＭＯＳトランジスタＴｒ１、ｎＭＯＳトランジスタＴｒ２、ｐＭＯＳトランジスタＴｒ３、ｎＭＯＳトランジスタＴｒ４、ｎＭＯＳトランジスタＴｒ５、およびｐＭＯＳトランジスタＴｒ６を有する。
ｎＭＯＳトランジスタＴｒ２およびｐＭＯＳトランジスタＴｒ３は、ＣＭＯＳ回路を構成する。ｐＭＯＳトランジスタＴｒ３のソースには所定電源により電圧ＶＴｘＨが印加される。ｎＭＯＳトランジスタＴｒ２およびｐＭＯＳトランジスタＴｒ３のゲートには、転送制御部３０６ａによって、転送制御信号が供給される。ｎＭＯＳトランジスタＴｒ２のソースはｎＭＯＳトランジスタＴｒ１のドレインと接続される。ｎＭＯＳトランジスタＴｒ１のソースには所定電源により電圧ＶＴｘＬが印加される。電圧ＶＴｘＨは第１半導体基板７の基板電圧である接地電圧よりも高い電圧（すなわち正電圧）であり、電圧ＶＴｘＬは第１半導体基板７の基板電圧である接地電圧よりも低い電圧（すなわち負電圧）である。
ｎＭＯＳトランジスタＴｒ５およびｐＭＯＳトランジスタＴｒ６は、ＣＭＯＳ回路を構成する。ｐＭＯＳトランジスタＴｒ６のソースには所定電源により電圧ＶＴｘＨが印加される。ｎＭＯＳトランジスタＴｒ５およびｐＭＯＳトランジスタＴｒ６のゲートには、転送制御部３０６ａによって、転送制御信号のハイレベルとローレベルとを反転させた信号が供給される。ｎＭＯＳトランジスタＴｒ５のソースはｎＭＯＳトランジスタＴｒ４のドレインと接続される。ｎＭＯＳトランジスタＴｒ４のソースには所定電源により電圧ＶＴｘＬが印加される。
ｎＭＯＳトランジスタＴｒ４のゲートは、ｎＭＯＳトランジスタＴｒ２およびｐＭＯＳトランジスタＴｒ３のドレインと接続される。ｎＭＯＳトランジスタＴｒ１のゲートは、ｎＭＯＳトランジスタＴｒ５およびｐＭＯＳトランジスタＴｒ６のドレインと接続される。ｎＭＯＳトランジスタＴｒ５およびｐＭＯＳトランジスタＴｒ６のドレインからの電圧が、転送信号として転送トランジスタＴｘに供給される。
すなわち、ｐＭＯＳトランジスタＴｒ６は、転送トランジスタＴｘのゲートに第１半導体基板７の基板電圧よりも高い電圧ＶＴｘＨを供給する第１電源部として機能する。また、ｎＭＯＳトランジスタＴｒ４およびｎＭＯＳトランジスタＴｒ５は、転送トランジスタＴｘのゲートに第１半導体基板７の基板電圧よりも低い電圧ＶＴｘＬを供給する第２電源部として機能する。
転送信号供給部３０７ａは、ＣＭＯＳを構成するｎＭＯＳトランジスタＴｒ５およびｐＭＯＳトランジスタＴｒ６だけではなく、ｎＭＯＳトランジスタＴｒ１、ｎＭＯＳトランジスタＴｒ２、ｐＭＯＳトランジスタＴｒ３、およびｎＭＯＳトランジスタＴｒ４を有している。この理由について説明する。
転送制御部３０６ａが供給する転送制御信号を反転させた信号は、ハイレベルが電圧ＶＤＤ、ローレベルが接地電圧（ＧＮＤ）の信号である。ｎＭＯＳトランジスタＴｒ５は、ゲートにローレベルの信号すなわち接地電圧が印加されたとき、オフ状態にならなければならない。
ｎＭＯＳトランジスタＴｒ４を省略し、ｎＭＯＳトランジスタＴｒ５のソースに電圧ＶＴｘＬを印加した回路について検討する。ｎＭＯＳトランジスタＴｒ５は、ゲート・ソース間電圧ＶＧＳがゲートしきい値電圧Ｖｔｈよりも低いとき、オフ状態になる。ゲート・ソース間電圧ＶＧＳは、ｎＭＯＳトランジスタＴｒ５のゲートにローレベルの信号すなわち接地電圧が印加されたとき、ＶＴｘＬの分だけゼロよりも大きくなる（ＶＧＳ＝０－ＶＴｘＬ）。このため、上記の回路は、ゲートしきい値電圧Ｖｔｈが－ＶＴｘＬよりも小さい場合、ｎＭＯＳトランジスタＴｒ５のゲートにローレベルの信号を供給しても、ｎＭＯＳトランジスタＴｒ５が完全にオフにならない、不安定な回路になってしまう。
本実施の形態で用いている回路は、ｎＭＯＳトランジスタＴｒ５が完全にオフになっていない状態であっても、ｎＭＯＳトランジスタＴｒ４が、ｎＭＯＳトランジスタＴｒ５のソースへの電圧ＶＴｘＬの供給を遮断する。従って、上述した、ゲートしきい値電圧Ｖｔｈに関する問題は生じない。
なお、ｎＭＯＳトランジスタＴｒ１、ｎＭＯＳトランジスタＴｒ２、ｐＭＯＳトランジスタＴｒ３、およびｎＭＯＳトランジスタＴｒ４は、ｎＭＯＳトランジスタＴｒ５のゲートしきい値電圧Ｖｔｈを十分に大きくできるのであれば、省略してもよい。
以上のように構成された転送信号供給部３０７ａは、転送制御部３０６ａの出力信号に基づき、ＶＴｘＨとＶＴｘＬいずれかの電圧を転送信号として転送トランジスタＴｘのゲートに供給する。前述の通り、転送制御部３０６ａは個別画素制御部３０６の一部であり、転送信号供給部３０７ａは画素駆動部３０７の一部である。なお、転送トランジスタＴｘのゲートに第１半導体基板７の基板電圧よりも低い電圧ＶＴｘＬを印加するのは、転送トランジスタＴｘのオフ時にフォトダイオード３１からフローティングディフュージョンＦＤに電荷が転送されないようにするためである。
第２リセット信号供給部３０７ｃは、ｎＭＯＳトランジスタＴｒ２１、ｎＭＯＳトランジスタＴｒ２２、ｐＭＯＳトランジスタＴｒ２３、ｎＭＯＳトランジスタＴｒ２４、ｎＭＯＳトランジスタＴｒ２５、およびｐＭＯＳトランジスタＴｒ２６を有する。第２リセット信号供給部３０７ｃは、第２リセット制御部３０６ｃの出力信号に基づき、ＶＴｘＨとＶＴｘＬいずれかの電圧を第２リセット信号として第２リセットトランジスタＲＳＴ２のゲートに供給する。第２リセット信号供給部３０７ｃの構成は、転送信号供給部３０７ａと同様であるので説明を省略する。前述の通り、第２リセット制御部３０６ｃは個別画素制御部３０６の一部であり、第２リセット信号供給部３０７ｃは画素駆動部３０７の一部である。
図５は、第１半導体基板７と第２半導体基板８のウェル構造を模式的に示す図である。入射光は、紙面上方向から第１半導体基板７に向けて入射する。第１半導体基板７は、Ｐ型の半導体基板である。第１半導体基板７の基板電圧は、接地電圧（ＧＮＤ）に設定される。第２半導体基板８は、Ｐ型の半導体基板である。第２半導体基板８の基板電圧は、ＶＴｘＬに対応する電圧に設定される。
第１半導体基板７には、図４に示した各部のうち、アナログ回路部３０１と、転送制御部３０６ａと、第１リセット制御部３０６ｂと、第１リセット信号供給部３０７ｂとが配置される。第２半導体基板８には、図４に示した各部のうち、転送信号供給部３０７ａが配置される。なお、図５では図示を省略しているが、その他の各部は、第１半導体基板７に配置される。
図６は、撮像素子３を用いた撮像シーケンスを示すタイミングチャートである。撮像素子３は、多重露光と相関多重サンプリングとを選択的に実行することができる。まず、図６（ａ）を用いて、多重露光制御について説明する。
図６（ａ）は、画素３０ごとの多重露光を行う場合のタイミングチャートである。図６（ａ）の横軸は時間であり、右方向に向かって時間が進んでいる。図６（ａ）の「Ｄａｒｋ」と書かれた四角形は、Ａ／Ｄ変換部３０２が画素リセット信号のサンプリングを行うタイミングを示している。図６（ａ）の「Ｓｉｇ」と書かれた四角形は、Ａ／Ｄ変換部３０２が画素信号のサンプリングを行うタイミングを示している。図６（ａ）の「Ｏｕｔ」と書かれた四角形は、画素値保持部３０４が記憶するデジタル値（光電変換結果）を、信号線３４０を介して周辺回路に出力するタイミングを示している。図６（ａ）では、入射光量の多さで、画素３０を画素３０ａ～画素３０ｄの４つに分類して多重露光を行っている。
露光期間Ｔ１の開始時刻ｔ０に、フォトダイオード３１およびフローティングディフュージョンＦＤをリセットする動作は、全ての画素３０について同一である。その後、入射光量が極めて少ない画素３０ａでは、時刻ｔ３に、フローティングディフュージョンＦＤをリセットし、画素リセット信号のサンプリングを行う。時刻ｔ３は、露光期間Ｔ１の終了時刻ｔ４から、フローティングディフュージョンＦＤのリセットと画素リセット信号のサンプリングとに必要な時間を差し引いた時刻である。露光期間Ｔ１の終了時刻ｔ４に、時刻ｔ０～ｔ４にかけて生成された、フォトダイオード３１に蓄積されている電荷をフローティングディフュージョンＦＤに転送し、画素信号のサンプリングを行う。その後、時刻ｔ５に、画素値保持部３０４に光電変換結果を記憶する。
入射光量がやや少ない画素３０ｂでは、外部から指定された露光期間Ｔ１を期間Ｔ２と期間Ｔ３の２つの期間に等分して、上述の動作を２回行う。具体的には、時刻ｔ１と時刻ｔ３に、フローティングディフュージョンＦＤをリセットし、画素リセット信号のサンプリングを行う。時刻ｔ１は、期間Ｔ２の終了時刻ｔ２から、フローティングディフュージョンＦＤのリセットと画素リセット信号のサンプリングとに必要な時間を差し引いた時刻である。その後、時刻ｔ２に、フォトダイオード３１に蓄積されている電荷をフローティングディフュージョンＦＤに転送し、画素信号のサンプリングを行う。時刻３～ｔ５の動作は、画素３０ａの場合と同様である。
入射光量がやや多い画素３０ｃでは、外部から指定された露光期間Ｔ１を４等分して、上述の動作を４回行う。入射光量が極めて多い画素３０ｄでは、外部から指定された露光期間Ｔ１を８等分して、上述の動作を８回行う。
以上のように、多重露光制御によれば、入射光量が多い画素３０と入射光量が少ない画素３０とで露光時間を個別に変化させて撮像を行うことができる。通常の撮像ではフローティングディフュージョンＦＤが飽和してしまうほど入射光量が多い場合であっても、露光時間を細かく区切って繰り返し撮像を行うことで、ダイナミックレンジを拡大させることができる。
次に、図６（ｂ）を用いて、相関多重サンプリング制御について説明する。図６（ｂ）は、画素３０ごとに相関多重サンプリング制御を行う場合のタイミングチャートである。図６（ｂ）の横軸は時間であり、右方向に向かって時間が進んでいる。図６（ｂ）の「Ｄａｒｋ」と書かれた四角形は、Ａ／Ｄ変換部３０２が画素リセット信号のサンプリングを行うタイミングを示している。図６（ｂ）の「Ｓｉｇ」と書かれた四角形は、Ａ／Ｄ変換部３０２が画素信号のサンプリングを行うタイミングを示している。図６（ｂ）の「Ｏｕｔ」と書かれた四角形は、Ａ／Ｄ変換部３０２がサンプリング部３０３に向けてサンプリング結果を出力するタイミングを示している。図６（ｂ）では、入射光量の多さで、画素３０を画素３０ａ～画素３０ｄの４つに分類して相関多重サンプリングを行っている。
画素３０ａがもっとも露光時間が長く、画素３０ｄがもっとも露光時間が短い。相関多重サンプリング制御では、露光時間が長い画素３０ほど、早いタイミングでフローティングディフュージョンＦＤをリセットする。露光時間が長い画素３０ほど、フローティングディフュージョンＦＤをリセットしてから画素信号をサンプリングするまでに間が空くことになる。その期間に、画素リセット信号を繰り返しサンプリングする。
例えば図６（ｂ）では、画素３０ａがもっとも露光時間が長い。画素３０ａの露光時間Ｔ４の終了時刻ｔ６から、期間Ｔ５だけ前の時刻ｔ７に、フローティングディフュージョンＦＤをリセットする。その結果、時刻ｔ６までに、画素リセット信号が４回サンプリングされる。露光時間Ｔ４が終了した後、次の露光時間Ｔ６が終了するまでの間、今度は画素信号を繰り返しサンプリングする。
露光時間が長いということは、入射光量が少ないということであり、画素信号における増幅トランジスタＡＭＩ、選択トランジスタＳＥＬ、およびＡ／Ｄ変換部３０２のノイズの影響が大きいということである。つまり前述のノイズの影響が大きい画素３０ほど、画素リセット信号と画素信号とをより多い回数サンプリングすることになり、より高感度で撮像を行うことができるようになる。
撮像素子３は、画素３０の各々について、以上の動作を並列に実行する。すなわち、各々の画素３０は、フォトダイオード３１による光電変換から、画素値保持部３０４へのデジタル値の記憶までの動作を、並列して行う。画素値保持部３０４からの撮像結果の読み出しは、画素３０ごとに順次行われる。
以上のように、本実施の形態の撮像素子３は、画素毎に露光時間を制御することができる。画素毎に露光時間を制御するためには、転送トランジスタＴｘのオンオフのタイミングを画素毎に制御できなければならない。すなわち、転送トランジスタＴｘのゲートに供給する電圧（本実施の形態では電圧ＶＴｘＨと電圧ＶＴｘＬ）を画素毎に制御できなければならない。つまり、電圧ＶＴｘＨを供給する第１電源部と、電圧ＶＴｘＬを供給する第２電源部とを、画素毎に設けなければならない。第１半導体基板７が扱う電圧は、電圧ＶＴｘＨや電圧ＶＴｘＬと異なるため、第１電源部および第２電源部を画素３０内に設けようとすると、第１電源部および第２電源部は多大な面積を占めることになる。特に第１電源部は、基板電圧よりも低い電圧ＶＴｘＬを扱うため、基板に対して順バイアスとならないように、トリプルウェル構造が必要となる。従って、第１電源部は特に広い面積を必要とする。その結果、画素３０に占めるフォトダイオード３１の面積が大幅に小さくなってしまう。つまり、フォトダイオード３１の開口率が大幅に低下してしまい、撮像素子の微細化が困難になる。本実施の形態では、第１電源部および第２電源部を第２半導体基板８に設けることにより、第１半導体基板７のフォトダイオード３１近傍に第１電源部および第２電源部を設けることなく（フォトダイオード３１の開口率を低下させることなく）、画素毎に露光時間を制御することができる。
上述した実施の形態によれば、次の作用効果が得られる。
（１）第１半導体基板７には、入射光を光電変換するフォトダイオード３１と、フォトダイオード３１により生成された電荷を転送信号に基づきフローティングディフュージョンＦＤに転送する転送トランジスタＴｘと、が設けられる。しかし、転送トランジスタＴＸのゲート電極に転送信号を供給する転送信号供給部３０７ａは、第１半導体基板７には配置されない。第２半導体基板８には、接地電圧より低い電圧ＶＴｘＬおよび接地電圧より高い電圧ＶＴｘＨのいずれかを転送信号として転送トランジスタＴｘのゲートに供給する転送信号供給部３０７ａが設けられる。このようにしたので、転送トランジスタＴｘを確実にオフすることができ、暗電流の増大が抑止される。また、負電源を扱う回路が第１半導体基板７に存在しないので、第１半導体基板７に負電源を扱うための拡散層等を設ける必要がなく、フォトダイオード３１の開口率を向上させることができる。第２リセットトランジスタＲＳＴ２に対しても、同様の効果が得られる。
（２）第１半導体基板７は、フォトダイオード３１と、フローティングディフュージョンＦＤと、転送トランジスタＴｘと、をそれぞれ複数備える。第２半導体基板８は、転送信号供給部３０７ａを複数備える。それら複数の転送信号供給部３０７ａのうちの一部の転送信号供給部３０７ａは、第１の期間にフォトダイオード３１が生成した電荷をフローティングディフュージョンＦＤに転送させる。他の一部の転送信号供給部３０７ａは、第１の期間とは異なる長さの第２の期間にフォトダイオード３１が生成した電荷をフローティングディフュージョンＦＤに転送させる。このようにしたので、露光時間を画素３０ごとに異ならせることができ、撮像素子３のダイナミックレンジが拡大される。
（３）第１の期間の終了時刻が、第２の期間の終了時刻と同一になるように撮像シーケンスを設定した。このようにしたので、容易に撮像制御を行うことができる。
（４）第１半導体基板７の基板電圧を接地電圧に設定した一方で、第２半導体基板８の基板電圧をそれとは異なる電圧ＶＴｘＬに対応する電圧に設定した。このようにしたので、拡散層を増加させることなく、転送トランジスタＴｘのゲートに供給する転送信号の信号電圧の変動範囲を、他の駆動信号とは異なる電圧に設定することができる。第２リセットトランジスタＲＳＴ２に対しても、同様の効果が得られる。
（５）転送信号の電圧である電圧ＶＴｘＬと電圧ＶＴｘＨのうちの前者は、第２半導体基板８の基板電圧に基づく電圧である。このようにしたので、拡散層を増加させることなく、転送トランジスタＴｘのゲートに供給する転送信号の信号電圧の変動範囲を、他の駆動信号とは異なる電圧に設定することができる。第２リセットトランジスタＲＳＴ２に対しても、同様の効果が得られる。
（６）第１リセットトランジスタＲＳＴ１は、第１半導体基板７に設けられ、フローティングディフュージョンＦＤに蓄積された電荷を第１リセット信号に基づきリセットする。第１リセット信号供給部３０７ｂは、第２半導体基板８とは異なる第１半導体基板７に設けられ、接地電圧および接地電圧より高い電圧ＶＤＤのいずれかを第１リセット信号として第１リセットトランジスタＲＳＴ１に供給する。このようにしたので、転送信号の信号電圧の変動範囲に負電圧を含める一方で、第１リセット信号の信号電圧の変動範囲は負電圧を含まない通常の範囲とすることができる。
（７）第１リセット信号の電圧である接地電圧と電圧ＶＤＤのうちの前者は、第１半導体基板７の基板電圧に基づく電圧である。このようにしたので、第１リセット信号供給部３０７ｂを設けるために更なる拡散層を用意する必要がない。
（８）Ａ／Ｄ変換部３０２およびサンプリング部３０３は、フローティングディフュージョンＦＤに蓄積された電荷の量に基づくアナログ信号を、相関多重サンプリング処理によってアナログ／デジタル変換する。このようにしたので、撮像信号のＳ／Ｎ比が向上する。
（９）フォトダイオード３１に蓄積された電荷をリセットする第２リセットトランジスタＲＳＴ２を設けた。このようにしたので、画素３０ごとに露光時間を異ならせることができる。
（１０）撮像素子３は、フォトダイオード３１と、フローティングディフュージョンＦＤと、転送トランジスタＴｘと、転送信号供給部３０７ａと、を有する画素３０を複数備える。それら複数の画素３０のうちの一部の画素３０が有する転送信号供給部３０７ａは、第１の期間にフォトダイオード３１が生成した電荷をフローティングディフュージョンＦＤに転送させる転送信号を供給する。他の一部の画素３０が有する転送信号供給部３０７ａは、第１の期間とは異なる長さの第２の期間にフォトダイオード３１が生成した電荷をフローティングディフュージョンＦＤに転送させる転送信号を供給する。このようにしたので、露光時間を画素３０ごとに異ならせることができ、撮像素子３のダイナミックレンジが拡大される。
なお、上述した第１の実施の形態では、図５に図示したように、第２半導体基板８は、転送信号のハイレベルに対応する電圧ＶＴｘＨを供給するｐＭＯＳトランジスタＴｒ６（第１電源部）と、転送信号のローレベルに対応する電圧ＶＴｘＬを供給するｎＭＯＳトランジスタＴｒ４およびｎＭＯＳトランジスタＴｒ５（第２電源部）の両方を有していた。しかし、これら両方のうちの一方のみを第２半導体基板８に設け、残りを第１半導体基板７に設けてもよい。この場合、面積の大きいｎＭＯＳトランジスタＴｒ４およびｎＭＯＳトランジスタＴｒ５（第２電源部）を第２半導体基板８に設け、面積の小さいｐＭＯＳトランジスタＴｒ６（第１電源部）を第１半導体基板７に設けることが好ましい。
図１０は、ｐＭＯＳトランジスタＴｒ６（第１電源部）を第１半導体基板７に設けた例を示す図である。図１０には、ｐＭＯＳトランジスタＴｒ６（第１電源部）だけではなく、ｐＭＯＳトランジスタＴｒ３も第１半導体基板７に設けた例を図示している。なお図１０に例示した構成において、回路の構成および動作は、上述した第１の実施の形態と同一である。
（第２の実施の形態）
第１の実施の形態に係る撮像素子３は、第１半導体基板７と第２半導体基板８とを有していた。第２の実施の形態に係る撮像素子３は、更に、第３半導体基板９を有している。以下、第２の実施の形態に係る撮像素子３について、第１の実施の形態に係る撮像素子３との差異を中心に説明する。なお、第１の実施の形態と同一の箇所については第１の実施の形態と同一の符号を付し、説明を省略する。
図７は、第１半導体基板７、第２半導体基板８、および第３半導体基板９のウェル構造を模式的に示す図である。本実施の形態において、第１半導体基板７には、第１リセット制御部３０６ｂおよび第１リセット信号供給部３０７ｂが設けられていない。その代わりに、第３半導体基板９に、第１リセット制御部３０６ｂおよび第１リセット信号供給部３０７ｂが設けられている。第３半導体基板９は、基板電圧が接地電圧に設定されたＰ型の半導体基板である。
上述した実施の形態によれば、第１の実施の形態で説明した作用効果に加えて、更に次の作用効果が得られる。
（１１）撮像素子３は、第１半導体基板７と同一の基板電圧（接地電圧）が設定された第３半導体基板９を更に備える。第１リセット信号供給部３０７ｂは、第３半導体基板９に設けられる。このようにしたので、第１半導体基板７を占める回路が第１の実施の形態に比べて少なくなり、フォトダイオード３１の開口をより大きくすることができる。すなわち、フォトダイオード３１の光利用効率がより向上する。
なお、上述した第２の実施の形態では、図７に図示したように、第２半導体基板８は、転送信号のハイレベルに対応する電圧ＶＴｘＨを供給するｎＭＯＳトランジスタＴｒ６（第１電源部）と、転送信号のローレベルに対応する電圧ＶＴｘＬを供給するｐＭＯＳトランジスタＴｒ４およびｐＭＯＳトランジスタＴｒ５（第２電源部）の両方を有していた。しかし、これら両方のうちの一方のみを第２半導体基板８に設け、残りを第１半導体基板７に設けてもよい。この場合、面積の大きいｐＭＯＳトランジスタＴｒ４およびｐＭＯＳトランジスタＴｒ５（第２電源部）を第２半導体基板８に設け、面積の小さいｎＭＯＳトランジスタＴｒ６（第１電源部）を第１半導体基板７に設けることが好ましい。
なお、上述した第２の実施の形態では、図７に図示したように、転送信号供給部３０７ａが有するｐＭＯＳトランジスタＴｒ１、ｐＭＯＳトランジスタＴｒ２、ｎＭＯＳトランジスタＴｒ３、ｐＭＯＳトランジスタＴｒ４、ｐＭＯＳトランジスタＴｒ５、およびｎＭＯＳトランジスタＴｒ６を、すべて第２半導体基板８に設けていた。これらのうちの一部のトランジスタを、第１半導体基板７や第３半導体基板９に設けてもよい。
（第３の実施の形態）
第１の実施の形態に係る撮像素子３は、第２半導体基板８を、Ｐ型の半導体基板として構成していた。第３の実施の形態に係る撮像素子３は、第２半導体基板８を、Ｎ型の半導体基板として構成する。以下、第３の実施の形態に係る撮像素子３について、第１の実施の形態に係る撮像素子３との差異を中心に説明する。なお、第１の実施の形態と同一の箇所については第１の実施の形態と同一の符号を付し、説明を省略する。
図８は、第１半導体基板７と第２半導体基板８のウェル構造を模式的に示す図である。第２半導体基板８は、Ｎ型の半導体基板であり、基板電圧は電圧ＶＤＤに対応する電圧に設定される。本実施の形態において、第１半導体基板７には、転送制御部３０６ａ、第１リセット制御部３０６ｂ、転送信号供給部３０７ａ、および第１リセット信号供給部３０７ｂが設けられていない。その代わりに、第２半導体基板８に、転送制御部３０６ａ、第１リセット制御部３０６ｂ、転送信号供給部３０７ａ、および第１リセット信号供給部３０７ｂが設けられている。なお、図８では図示を省略しているが、個別画素制御部３０６および画素駆動部３０７の残りの部分についても、第２半導体基板８に配置することが望ましい。
転送制御部３０６ａ、第１リセット制御部３０６ｂ、転送信号供給部３０７ａ、および第１リセット信号供給部３０７ｂは、第１の実施の形態と同一の構成を有しているが、拡散層の極性が第１の実施の形態とは異なっている。これは、第２半導体基板８がＮ型の半導体基板であることに因る。従って、各部を構成するトランジスタは、第１の実施の形態でｎＭＯＳトランジスタであったものについてはｐＭＯＳトランジスタに、第１の実施の形態でｐＭＯＳトランジスタであったものについてはｎＭＯＳトランジスタに、それぞれ置き換わっている。
本実施の形態の転送信号供給部３０７ａは、転送制御部３０６ａの出力信号に基づき、ＶＤＤとＶＴｘＬいずれかの電圧を転送信号として転送トランジスタＴｘのゲートに供給する。第２半導体基板８の基板電圧が、電圧ＶＤＤに対応する電圧となっているので、電圧ＶＴｘＨの代わりに電圧ＶＤＤを用いることで、回路規模の増大（更なる拡散層の追加等）を避けることができる。
上述した実施の形態によれば、第１の実施の形態で説明した作用効果に加えて、更に次の作用効果が得られる。
（１２）第２半導体基板８をＮ型の半導体基板として構成し、個別画素制御部３０６および画素駆動部３０７を第２半導体基板８に設けた。このようにしたので、第１半導体基板７を占める回路が第１の実施の形態や第２の実施の形態に比べて少なくなり、フォトダイオード３１の開口をより大きくすることができる。すなわち、フォトダイオード３１の光利用効率がより向上する。また、第２の実施の形態のように、半導体基板を更に追加する必要がなく、材料費を低減することができ、かつ、撮像素子３の厚さの増大を抑止することができる。
なお、上述した第３の実施の形態では、図８に図示したように、第２半導体基板８は、転送信号のハイレベルに対応する電圧ＶＴｘＨを供給するｎＭＯＳトランジスタＴｒ６（第１電源部）と、転送信号のローレベルに対応する電圧ＶＴｘＬを供給するｐＭＯＳトランジスタＴｒ４およびｐＭＯＳトランジスタＴｒ５（第２電源部）の両方を有していた。しかし、これら両方のうちの一方のみを第２半導体基板８に設け、残りを第１半導体基板７に設けてもよい。この場合、面積の大きいｐＭＯＳトランジスタＴｒ４およびｐＭＯＳトランジスタＴｒ５（第２電源部）を第２半導体基板８に設け、面積の小さいｎＭＯＳトランジスタＴｒ６（第１電源部）を第１半導体基板７に設けることが好ましい。
（第４の実施の形態）
第４の実施の形態に係る撮像素子３は、第３の実施の形態に係る撮像素子３と同様に、個別画素制御部３０６および画素駆動部３０７を第２半導体基板８に設ける。ただし、第３の実施の形態とは、第２半導体基板８をＰ型の半導体基板として構成する点で異なっている。以下、第３の実施の形態に係る撮像素子３について、第１の実施の形態に係る撮像素子３との差異を中心に説明する。なお、第１の実施の形態と同一の箇所については第１の実施の形態と同一の符号を付し、説明を省略する。
図９は、第１半導体基板７と第２半導体基板８のウェル構造を模式的に示す図である。第２半導体基板８は、第１半導体基板７と同様にＰ型の半導体基板であり、基板電圧も第１半導体基板７と同様に接地電圧に設定される。
電圧ＶＴｘＨと電圧ＶＴｘＬとを扱う転送信号供給部３０７ａを、第２半導体基板８に設けるために、本実施の形態では、Ｎ型の拡散層８１、８２を第２半導体基板８に設けている。拡散層８１、８２には、第３の実施の形態と同様に、第１の実施の形態でｎＭＯＳトランジスタであったものについてはｐＭＯＳトランジスタに、第１の実施の形態でｐＭＯＳトランジスタであったものについてはｎＭＯＳトランジスタにそれぞれ置き換えた転送信号供給部３０７ａが配置される。Ｎ型の拡散層８１、８２によってＰ型基板と電気的に分離したことにより、転送信号供給部３０７ａは、電圧ＶＴｘＨと電圧ＶＴｘＬとを扱うことができる。
上述した実施の形態によれば、次の作用効果が得られる。
（１３）フォトダイオード３１は、入射光を光電変換する。転送トランジスタＴｘは、フォトダイオード３１により光電変換された電荷を転送信号に基づきフローティングディフュージョンＦＤに転送する。転送信号供給部３０７ａは、転送トランジスタＴｘのゲートに転送信号を供給する。第１リセットトランジスタＲＳＴ１は、フローティングディフュージョンＦＤに蓄積された電荷を第１リセット信号に基づきリセットする。第１リセット信号供給部３０７ｂは、第１リセットトランジスタＲＳＴ１にリセット信号を供給する。フォトダイオード３１と転送トランジスタＴｘは、第１半導体基板７に設けられる。第２半導体基板８には、Ｎ型の拡散層に配置された第１リセット信号供給部３０７ｂと、Ｐ型の拡散層に配置された転送信号供給部３０７ａとが設けられる。このようにしたので、第１半導体基板７を占める回路が第１の実施の形態や第２の実施の形態に比べて少なくなり、第３の実施の形態と同様に、フォトダイオード３１の開口をより大きくすることができる。すなわち、フォトダイオード３１の光利用効率がより向上する。また、第２の実施の形態のように、半導体基板を更に追加する必要がなく、材料費を低減することができ、かつ、撮像素子３の厚さの増大を抑止することができる。
なお、上述した第１の実施の形態では、図９に図示したように、第２半導体基板８は、転送信号のハイレベルに対応する電圧ＶＴｘＨを供給するｎＭＯＳトランジスタＴｒ６（第１電源部）と、転送信号のローレベルに対応する電圧ＶＴｘＬを供給するｐＭＯＳトランジスタＴｒ４およびｐＭＯＳトランジスタＴｒ５（第２電源部）の両方を有していた。しかし、これら両方のうちの一方のみを第２半導体基板８に設け、残りを第１半導体基板７に設けてもよい。この場合、面積の大きいｐＭＯＳトランジスタＴｒ４およびｐＭＯＳトランジスタＴｒ５（第２電源部）を第２半導体基板８に設け、面積の小さいｎＭＯＳトランジスタＴｒ６（第１電源部）を第１半導体基板７に設けることが好ましい。
図１１は、ｐＭＯＳトランジスタＴｒ４およびｐＭＯＳトランジスタＴｒ５（第２電源部）を第１半導体基板７に設けた例を示す図である。図１１には、ｐＭＯＳトランジスタＴｒ４およびｐＭＯＳトランジスタＴｒ５（第２電源部）だけではなく、ｐＭＯＳトランジスタＴｒ１およびｐＭＯＳトランジスタＴｒ２も第１半導体基板７に設けた例を図示している。なお図１１に例示した構成において、回路の構成および動作は、上述した第４の実施の形態と同一である。
次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
（変形例１）
第２半導体基板８や第３半導体基板９に、上述した各実施の形態で説明した回路とは異なる回路を設けてもよい。例えば、上述した各実施の形態では第１半導体基板７に搭載していた回路を第２半導体基板８や第３半導体基板９に設けることで、フォトダイオード３１のための空間をより大きく取ることができ、より効率的に光を取り込むことができるようになる。
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
上述した実施の形態および変形例は、以下のような撮像装置および電子カメラも含む。
（１）入射光を光電変換する光電変換部と、上記光電変換部により光電変換された電荷が転送されて蓄積される蓄積部と、上記光電変換部により生成された電荷を上記蓄積部に転送する転送部とを有する複数の画素が設けられた第１半導体基板と、上記電荷を上記光電変換部から上記蓄積部に転送するための転送信号を上記転送部に供給する供給部が上記画素ごとに設けられた第２半導体基板と、を備える撮像素子。
（２）（１）のような撮像素子において、上記第１半導体基板に印加される第１の基板電圧と、上記第２半導体基板に印加される第２の基板電圧と、が異なる。
（３）（２）のような撮像素子において、上記供給部は、第１電源部および第２電源部を含み、上記第１電源部および上記第２電源部の少なくとも一方が上記第２半導体基板に設けられる。
（４）（３）のような撮像素子において、上記第１電源部は、上記第１の基板電圧よりも高い第１の電圧を供給し、上記第２電源部は、上記第１の基板電圧よりも低い第２の電圧を供給する。
（５）（４）のような撮像素子において、上記転送部は、上記光電変換部と上記蓄積部との間を電気的に導通させて上記光電変換部により生成された電荷を上記蓄積部に転送し、上記供給部は、上記光電変換部と上記蓄積部との間を電気的に導通または非導通にするための上記転送信号を上記転送部に供給する。
（６）（５）のような撮像素子において、上記転送部は、上記第１の電圧が上記転送信号として供給されると、上記光電変換部と上記蓄積部との間を電気的に導通させ、上記第２の電圧が上記転送信号として供給されると、上記光電変換部と上記蓄積部との間を電気的に非導通にする。
（７）（４）～（６）のような撮像素子において、複数の上記供給部のうちの一部の上記供給部は、第１の期間に上記光電変換部が生成した電荷を上記蓄積部に転送させ、他の一部の上記供給部は、上記第１の期間とは異なる長さの第２の期間に上記光電変換部が生成した電荷を上記蓄積部に転送させる。
（８）（７）のような撮像素子において、上記第１の期間の終了時刻は、上記第２の期間の終了時刻と同一である。
（９）（４）～（８）のような撮像素子において、上記第１の電圧と上記第２の電圧との一方は、上記第２の基板電圧である。
（１０）（４）または（５）のような撮像素子において、上記第１半導体基板に設けられ、上記蓄積部に蓄積された電荷をリセット信号に基づきリセットする第１リセット部と、上記第２半導体基板とは異なる半導体基板に設けられ、上記第１の基板以上の第３の電圧および上記第３の電圧より高い第４の電圧のいずれかを上記リセット信号として上記第１リセット部に供給するリセット信号供給部とを更に備える。
（１１）（１０）のような撮像素子において、上記第３の電圧と上記第４の電圧との一方は、上記第１の基板電圧である。
（１２）（１０）のような撮像素子において、上記第１の基板電圧が印加された第３半導体基板を更に備え、上記リセット信号供給部は、上記第３半導体基板に設けられる。
（１３）（１）～（６）のような撮像素子において、上記複数の画素のうちの一部の画素が有する上記供給部は、第１の期間に上記光電変換部が生成した電荷を上記蓄積部に転送させる上記転送信号を供給し、上記複数の画素のうちの他の一部の画素が有する上記供給部は、上記第１の期間とは異なる長さの第２の期間に上記光電変換部が生成した電荷を上記蓄積部に転送させる上記転送信号を供給する。
（１４）入射光を光電変換する光電変換部と、上記光電変換部により光電変換された電荷を転送信号に基づき蓄積部に転送する転送部と、上記転送部に上記転送信号を供給する転送信号供給部と、上記蓄積部に蓄積された電荷をリセット信号に基づきリセットする第１リセット部と、上記第１リセット部に上記リセット信号を供給するリセット信号供給部と、上記光電変換部と上記転送部と上記第１リセット部とが設けられた第１半導体基板と、第１拡散層に配置された上記リセット信号供給部と、上記第１拡散層とは異なる極性を有する第２拡散層に配置された上記転送信号供給部と、が設けられている第２半導体基板と、を備える撮像素子。
（１５）（１）～（１４）のような撮像素子において、上記蓄積部に蓄積された電荷の量に基づくアナログ信号を、相関多重サンプリング処理によってアナログ／デジタル変換するＡ／Ｄ変換部を更に備える。
（１６）（１）～（１５）のような撮像素子において、上記光電変換部に蓄積された電荷をリセットする第２リセット部を更に備える。
（１７）（１）～（１６）のような撮像素子において、上記光電変換部は埋め込みフォトダイオードである。
（１８）（１）～（１６）のような撮像素子を有する電子カメラ。
また、上述した実施の形態および変形例は、以下のような撮像素子も含む。
（１）入射光を光電変換する光電変換部と、上記光電変換部により生成された電荷を転送信号に基づき蓄積部に転送する転送部と、が設けられた第１半導体基板と、接地電圧より低い第１の電圧および接地電圧より高い第２の電圧のいずれかを上記転送信号として上記転送部に供給する転送信号供給部が設けられた第２半導体基板と、を備える撮像素子。
（２）（１）のような撮像素子において、上記第１半導体基板は、上記光電変換部と、上記蓄積部と、上記転送部と、をそれぞれ複数備え、上記第２半導体基板は、上記転送信号供給部を複数備え、複数の上記転送信号供給部のうちの一部の上記転送信号供給部は、第１の期間に上記光電変換部が生成した電荷を上記蓄積部に転送させ、他の一部の上記転送信号供給部は、上記第１の期間とは異なる長さの第２の期間に上記光電変換部が生成した電荷を上記蓄積部に転送させる。
（３）（２）のような撮像素子において、上記第１の期間の終了時刻は、上記第２の期間の終了時刻と同一である。
（４）（１）～（３）のような撮像素子において、上記第１半導体基板に設定される第１の基板電位は、上記第２半導体基板に設定される第２の基板電位とは異なる。
（５）（４）のような撮像素子において、上記第１の電圧と上記第２の電圧との一方は、上記第２の基板電位に基づく電圧である。
（６）（４）または（５）のような撮像素子において、上記第１半導体基板に設けられ、上記蓄積部に蓄積された電荷をリセット信号に基づきリセットする第１リセット部と、上記第２半導体基板とは異なる半導体基板に設けられ、接地電圧以上の第３の電圧および上記第３の電圧より高い第４の電圧のいずれかを上記リセット信号として上記第１リセット部に供給するリセット信号供給部とを更に備える。
（７）（６）のような撮像素子において、上記第３の電圧と上記第４の電圧との一方は、上記第１の基板電位に基づく電圧である。
（８）（６）のような撮像素子において、上記第１の基板電位が設定された第３半導体基板を更に備え、上記リセット信号供給部は、上記第３半導体基板に設けられる。
（９）（１）のような撮像素子において、上記光電変換部と、上記蓄積部と、上記転送部と、上記転送信号供給部と、を有する画素を複数備え、上記複数の画素のうちの一部の画素が有する上記転送信号供給部は、第１の期間に上記光電変換部が生成した電荷を上記蓄積部に転送させる上記転送信号を供給し、上記複数の画素のうちの他の一部の画素が有する上記転送信号供給部は、上記第１の期間とは異なる長さの第２の期間に上記光電変換部が生成した電荷を上記蓄積部に転送させる上記転送信号を供給する。
（１０）入射光を光電変換する光電変換部と、上記光電変換部により光電変換された電荷を転送信号に基づき蓄積部に転送する転送部と、上記転送部に上記転送信号を供給する転送信号供給部と、上記蓄積部に蓄積された電荷をリセット信号に基づきリセットする第１リセット部と、上記第１リセット部に上記リセット信号を供給するリセット信号供給部と、上記光電変換部と上記転送部と上記第１リセット部とが設けられた第１半導体基板と、第１拡散層に配置された上記リセット信号供給部と、上記第１拡散層とは異なる極性を有する第２拡散層に配置された上記転送信号供給部と、が設けられている第２半導体基板と、を備える撮像素子。
（１１）（１）～（１０）のような撮像素子において、上記蓄積部に蓄積された電荷の量に基づくアナログ信号を、相関多重サンプリング処理によってアナログ／デジタル変換するＡ／Ｄ変換部を更に備える。
（１２）（１）～（１１）のような撮像素子において、上記光電変換部に蓄積された電荷をリセットする第２リセット部を更に備える。
（１３）（１）～（１２）のような撮像素子において、上記光電変換部は埋め込みフォトダイオードである。
次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２０１５年第１９５２８０号（２０１５年９月３０日出願）
３…撮像素子、７…第１半導体基板、８…第２半導体基板、３０…画素、３１…フォトダイオード、３０１…アナログ回路部、３０２…Ａ／Ｄ変換部、３０３…サンプリング部、３０６…個別画素制御部、３０７…画素駆動部

Claims (18)

  1. 光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷を蓄積部に転送する転送部とをそれぞれ有し、行方向に配置される第１画素と第２画素とが設けられる第１半導体基板と、
    前記第１画素の前記蓄積部に電荷を転送するよう第１電圧以上の電圧を前記転送部に供給し、前記第１画素の前記蓄積部に電荷を転送しないよう前記第１電圧未満の電圧を前記転送部に供給する第１供給部と、
    前記第２画素の前記蓄積部に電荷を転送するよう前記第１電圧以上の電圧を前記転送部に供給し、前記第２画素の前記蓄積部に電荷を転送しないよう前記第１電圧未満の電圧を前記転送部に供給する第２供給部と、を有する第２半導体基板と、
    を備える撮像素子。
  2. 請求項１に記載の撮像素子において、
    行方向に配置され、前記第１供給部を制御する第１制御部と、前記第２供給部を制御する第２制御部とを備える撮像素子。
  3. 請求項２に記載の撮像素子において、
    前記第１制御部は、前記第１半導体基板に設けられる撮像素子。
  4. 請求項２に記載の撮像素子において、
    前記第２制御部は、前記第２半導体基板に設けられる撮像素子。
  5. 請求項１から４のいずれか一項に記載の撮像素子において、
    前記転送部は、前記第１電圧以上の電圧が供給されると、前記光電変換部と前記蓄積部とを電気的に導通させ、前記第１電圧未満の電圧が供給されると、前記光電変換部と前記蓄積部とを電気的に非導通にする撮像素子。
  6. 請求項１から５のいずれか一項に記載の撮像素子において、
    前記第１画素と前記第２画素それぞれは、前記光電変換部で生成された電荷をリセットする第１リセット部を有し、
    前記第１供給部は、前記第１画素の前記光電変換部で生成された電荷をリセットするよう、前記第１電圧以上の電圧を前記第１画素の前記第１リセット部に供給し、
    前記第２供給部は、前記第２画素の前記光電変換部で生成された電荷をリセットするよう、前記第１電圧以上の電圧を前記第２画素の前記第１リセット部に供給する撮像素子。
  7. 請求項１から６のいずれか一項に記載の撮像素子において、
    前記第１画素と前記第２画素それぞれは、前記蓄積部に蓄積された電荷をリセットする第２リセット部を有し、
    前記第１供給部は、前記第１画素の前記蓄積部に蓄積された電荷をリセットするよう、前記第１電圧以上の電圧を前記第１画素の前記第２リセット部に供給し、
    前記第２供給部は、前記第２画素の前記蓄積部に蓄積された電荷をリセットするよう、前記第１電圧以上の電圧を前記第２画素の前記第２リセット部に供給する撮像素子。
  8. 請求項１から７のいずれか一項に記載の撮像素子において、
    前記第１画素の前記転送部は、第１の期間に前記光電変換部で生成された電荷を前記蓄積部に転送し、
    前記第２画素の前記転送部は、前記第１の期間とは異なる長さの第２の期間に前記光電変換部で生成された電荷を前記蓄積部に転送する撮像素子。
  9. 請求項１から８のいずれか一項に記載の撮像素子において、
    前記第１供給部は、第１の期間に前記光電変換部で生成された電荷を前記蓄積部に転送するよう、前記第１画素の前記転送部に電圧を供給し、
    前記第２供給部は、前記第１の期間とは異なる長さの第２の期間に前記光電変換部で生成された電荷を前記蓄積部に転送するよう、前記第１画素の前記転送部に電圧を供給する撮像素子。
  10. 請求項１から９のいずれか一項に記載の撮像素子において、
    前記第１半導体基板は、前記第１電圧が印加される撮像素子。
  11. 請求項１から１０のいずれか一項に記載の撮像素子において、
    前記第２半導体基板は、前記第１電圧と異なる第２電圧が印加される撮像素子。
  12. 請求項１から１１のいずれか一項に記載の撮像素子において、
    前記第２半導体基板は、前記第１電圧未満の電圧が印加される撮像素子。
  13. 請求項１から１２のいずれか一項に記載の撮像素子において、
    前記第２供給部は、前記第２半導体基板に設けられる第１電源部および第２電源部の少なくとも一方を有する撮像素子。
  14. 請求項１３に記載の撮像素子において、
    前記第１電源部は、前記第１電圧以上の電圧を供給し、
    前記第２電源部は、前記第１電圧未満の電圧を供給する撮像素子。
  15. 請求項１から１４のいずれか一項に記載の撮像素子において、
    前記第１電圧は、接地電圧である撮像素子。
  16. 請求項１から１５のいずれか一項に記載の撮像素子において、
    前記第２半導体基板に設けられ、前記蓄積部に蓄積された電荷に基づくアナログ信号をデジタル信号に変換するＡ／Ｄ変換部を備える撮像素子。
  17. 請求項１６に記載の撮像素子において、
    前記Ａ／Ｄ変換部は、前記光電変換部毎に設けられる撮像素子。
  18. 請求項１から１７のいずれか一項に記載の撮像素子を備える撮像装置。
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