JP2021057885A - 撮像装置およびその駆動方法 - Google Patents

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健富 徳原
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嘉晃 佐藤
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Yusuke Okada
雄介 岡田
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Abstract

【課題】対向電極の電位変化に起因する画質劣化を低減する撮像装置を提供する。【解決手段】撮像装置は、第１電極、第２電極、および、光電変換層を含む光電変換部と、第１電極に接続された第１端子、および、第２端子を有する容量素子と、第２電極に、少なくとも２つの異なる電圧を選択的に供給する第１電圧供給回路と、第２端子に、少なくとも２つの異なる電圧を選択的に供給する第２電圧供給回路と、を備える。所定期間において、第１電圧供給回路は、第１電圧および第３電圧を含む複数の電圧のうちのいずれか一つの電圧を第２電極に供給する。所定期間において第１電圧供給回路が第１電圧を第２電極に供給するとき、第２電圧供給回路は第２電圧を第２端子に供給する。所定期間において第１電圧供給回路が第３電圧を第２電極に供給するとき、第２電圧供給回路は第４電圧を第２端子に供給する。【選択図】図１Ａ

Description

本開示は、撮像装置およびその駆動方法に関する。
特許文献１は、感光層（光電変換層）を基板上に積層した撮像素子を開示している。特許文献１に記載の技術では、感光層は画素電極層と対向電極層とで挟まれている。画素電極層と対向電極層との間に印加するパルス電圧のパルス幅を調整することで、感光層での感度制御を行っている。
特許文献２は、グローバルシャッタ機能を実現可能な撮像装置を開示している。特許文献２に記載の技術では、画素電極と対向電極との間に印加する電圧により感度を制御している。
特開２００７−１０４１１４号公報 特開２０１７−２１６７４３号公報
本開示は、対向電極の電位変化に起因する画質劣化を低減する撮像装置を提供する。
本開示の一態様における撮像装置は、第１電極、第２電極、および、前記第１電極と前記第２電極との間の光電変換層を含み、光電変換により信号電荷を生成する光電変換部と、前記第１電極に接続された第１端子、および、第２端子を有する容量素子と、前記第２電極に、少なくとも２つの異なる電圧を選択的に供給する第１電圧供給回路と、前記第２端子に、少なくとも２つの異なる電圧を選択的に供給する第２電圧供給回路と、を備える。複数のフレームの各々の所定期間において、前記第１電圧供給回路は、第１電圧および前記第１電圧よりも大きい第３電圧を含む複数の電圧のうちのいずれか一つの電圧を前記第２電極に供給する。前記所定期間において前記第１電圧供給回路が前記第１電圧を前記第２電極に供給するとき、前記第２電圧供給回路は第２電圧を前記第２端子に供給する。前記所定期間において前記第１電圧供給回路が前記第３電圧を前記第２電極に供給するとき、前記第２電圧供給回路は前記第２電圧よりも小さい第４電圧を前記第２端子に供給する。
また、本開示の一態様における撮像装置の駆動方法は、第１電極、第２電極、および、前記第１電極と前記第２電極との間の光電変換層を含み、光電変換により信号電荷を生成する光電変換部と、前記第１電極に接続された第１端子、および、第２端子を有する容量素子と、を備える撮像装置の駆動方法であって、複数のフレームの各々の所定期間において、第１電圧および前記第１電圧よりも大きい第３電圧を含む複数の電圧のうちのいずれか一つの電圧を前記第２電極に供給することと、前記所定期間において前記第１電圧が前記第２電極に供給されるとき、第２電圧を前記第２端子に供給することと、前記所定期間において前記第３電圧が前記第２電極に供給されるとき、前記第２電圧よりも小さい第４電圧を前記第２端子に供給することと、を含む。
本開示の撮像装置およびその駆動方法によれば、対向電極の電位変化に起因する画質劣化を低減することができる。
図１Ａは、実施の形態１に係る撮像装置の構成例を示すブロック図である。 図１Ｂは、図１Ａ中の光電変換部１１の等価回路を示す図である。 図２は、実施の形態１に係る第２電圧供給回路および画素セルの構成例を示すブロック図である。 図３は、実施の形態１に係る画素セルの断面の一例を示す模式図である。 図４は、実施の形態１に係る光電変換部を光電流特性の一例を示す説明図である。 図５Ａは、実施の形態１に係る撮像装置の読み出し動作例を示すタイムチャートである。 図５Ｂは、実施の形態１に係る撮像装置の動作例を示すタイムチャートである。 図６は、比較例に係る撮像装置の動作例を示すタイムチャートである。 図７は、実施の形態１に係る撮像装置の動作例を示すタイムチャートである。 図８は、実施の形態１に係る撮像装置の変形例における動作例を示すタイムチャートである。 図９Ａは、比較例に係る撮像装置により撮像される画像を示す図である。 図９Ｂは、実施の形態１に係る撮像装置により撮像される画像を示す図である。 図１０は、実施の形態２に係る撮像装置の動作例を示すタイムチャートである。 図１１は、比較例に係る撮像装置の動作例を示すタイムチャートである。 図１２は、実施の形態２に係る撮像装置の動作例を示すタイムチャートである。 図１３は、実施の形態３に係る撮像装置の動作例を示すタイムチャートである。 図１４は、比較例に係る撮像装置の動作例を示すタイムチャートである。 図１５は、実施の形態３に係る撮像装置の動作例を示すタイムチャートである。 図１６は、実施の形態４に係る撮像装置の構成例を示すブロック図である。 図１７Ａは、実施の形態４に係る有効画素領域および無効画素領域の配置例を示すブロック図である。 図１７Ｂは、実施の形態４に係る有効画素領域および無効画素領域の他の配置例を示すブロック図である。 図１８Ａは、実施の形態４に係る有効画素領域および無効画素領域の読み出し動作例を示す説明図である。 図１８Ｂは、実施の形態４に係る有効画素領域および無効画素領域の他の読み出し動作例を示す説明図である。 図１９は、実施の形態４に係る対向電極の電圧の変化タイミングの例を示す図である。
（本開示の一態様を得るに至った知見）
特許文献１に開示されているように、画素電極と対向電極との間にパルス電圧を印加してそのデューティ制御を行うことにより感度を制御することができる。
具体的には、例えば、対向電極にパルス電圧を印加してデューティ制御を行う。すなわち、対向電極にハイ電圧とロー電圧とを交互に印加し、ハイ電圧を印加する期間の長さとロー電圧を印加する期間の長さとの比を変化させる。これにより感度を変化させることができる。このような感度制御においては、例えば対向電極にハイ電圧を印加する期間を長くして高感度に設定した場合には、対向電極にハイ電圧が印加された期間に読み出しおよびリセットを行う方がこれらに必要な時間を確保し易い。逆に、対向電極にロー電圧を印加する期間を長くして低感度に設定した場合には、対向電極にロー電圧が印加された期間に読み出しおよびリセットを行う方がこれらに必要な時間を確保し易い。すなわち、パルス電圧のデューティに応じて、対向電極の電位がハイ電圧の時に読み出しおよびリセットを行うか、対向電極の電位がロー電圧の時に読み出しおよびリセットを行うかをフレーム毎に選択することが望ましい。
発明者らは、対向電極の電位がハイ電圧の時に読み出しおよびリセットを行うか、対向電極の電位がロー電圧の時に読み出しおよびリセットを行うかを変更した直後のフレームにおいて、得られた画像の濃度が大きく変化する現象が発生することを見出した。
発明者らの検討によると、この現象は、対向電極、画素電極間の容量によるカップリングによって、画素電極の電位が対向電極の電位変化に伴って変化することに起因する。詳細な説明は後述する。
また、対向電極の電位変化に伴う画素電極の電位変化は、露光期間において対向電極と画素電極との間に形成される電界強度を変化させる。そのため、対向電極の電位変化は、最大感度及び飽和電荷量にも影響し得る。
また、信号電荷を蓄積するための不純物領域を半導体基板に設けた場合には、対向電極の電位変化に伴う画素電極の電位変化は、不純物領域とこれに隣接する領域との間の電位差を変化させる。そのため、対向電極の電位変化は、不純物領域に蓄積された信号電荷のリークの原因ともなり得る。
このように、対向電極の電位を変化させる制御を行う場合には、画質劣化を起こし得るという問題がある。
そこで、本開示は、対向電極の電位変化に起因する画質劣化を低減する撮像装置およびその駆動方法を提供する。
そのため本開示に係る撮像装置は、第１電極、第２電極、および、前記第１電極と前記第２電極との間の光電変換層を含み、光電変換により信号電荷を生成する光電変換部と、前記第１電極に接続された第１端子、および、第２端子を有する容量素子と、前記第２電極に、少なくとも２つの異なる電圧を選択的に供給する第１電圧供給回路と、前記第２端子に、少なくとも２つの異なる電圧を選択的に供給する第２電圧供給回路と、を備える。
これによれば、対向電極である第２電極の電位変化に伴う第１電極の電位変動を制御でき、対向電極の電位変化に起因する画質劣化を低減することが可能である。
ここで、複数のフレームの各々の所定期間において、前記第１電圧供給回路は、第１電圧および前記第１電圧よりも大きい第３電圧を含む複数の電圧のうちのいずれか一つの電圧を前記第２電極に供給する。前記所定期間において前記第１電圧供給回路が前記第１電圧を前記第２電極に供給するとき、前記第２電圧供給回路は第２電圧を前記第２端子に供給し、前記所定期間において前記第１電圧供給回路が前記第３電圧を前記第２電極に供給するとき、前記第２電圧供給回路は前記第２電圧よりも小さい第４電圧を前記第２端子に供給してもよい。
これによれば、第１電圧供給回路および第２電圧供給回路のそれぞれが３つの電圧レベルを供給する場合であっても、第２電極の電位切り替えに伴う第１電極の電位変動を低減することできる。
ここで、前記複数の電圧は、前記第１電圧よりも大きく前記第３電圧よりも小さい第５電圧をさらに含み、前記所定期間において前記第１電圧供給回路が前記第５電圧を前記第２電極に供給するとき、前記第２電圧供給回路は前記第２電圧よりも小さく前記第４電圧よりも大きい第６電圧を前記第２端子に供給してもよい。
これによれば、第２電圧供給回路の電圧は、第１電圧供給回路の電圧と逆相の関係にあるので、対向電極の電圧よる電荷蓄積ノードの電圧変動を相殺または低減するたことができる。その結果、対向電極の電位変化に起因する画質劣化を低減することができる。
ここで、前記所定期間は、前記第１電極の電位に対応する信号を読み出すための期間を含んでいてもよい。
これによれば、画素信号を読み出すための期間において、対向電極である第２電極の電位切り替えに伴う第１電極の電位変動を低減することができる。
ここで、前記所定期間は、前記第１電極の電位をリセットするための期間を含んでいてもよい。
これによれば、画素信号の読み出しと、基準電位の読み出しのための期間において、第２電極（つまり対向電極）の電位切り替えに伴う第１電極の電位変動を低減することできる。
ここで、前記撮像装置は、前記第１電極に接続されたゲートを有する第１トランジスタをさらに備え、前記所定期間は、前記第１トランジスタが前記第１電極の電位に対応する信号を出力する期間を含んでいてもよい。
これによれば、第１トランジスタから信号電荷に応じた第１の信号を出力する期間において、第２電極の電位切り替えに伴う第１電極の電位変動を低減することできる。
ここで、前記撮像装置は、前記第１トランジスタのソースおよびドレインの一方に接続された、ソースまたはドレインを有する第２トランジスタをさらに備え、前記所定期間は、前記第２トランジスタがオン状態となる期間を含んでいてもよい。
これによれば、第２トランジスタがオン状態となる期間において、第２電極の電位切り替えに伴う第１電極の電位変動を低減することできる。
ここで、前記撮像装置は、前記第１電極に接続され、前記信号電荷を蓄積する電荷蓄積部をさらに備え、前記信号電荷が前記電荷蓄積部に蓄積される蓄積期間において、前記第１電圧供給回路は、前記第１電圧および前記第３電圧を交互に前記第２電極に供給してもよい。
これによれば、交互に生成される第１電圧および第３電圧の比率に応じて光電変換部の入射光に対する感度を設定することができる。
ここで、前記撮像装置は、前記第１電極に接続され、前記信号電荷を蓄積する電荷蓄積部をさらに備え、前記信号電荷を前記電荷蓄積部に蓄積するための蓄積期間のうち前記第１電圧供給回路が前記第３電圧を前記第２電極に供給する期間において、前記第２電圧供給回路は前記第４電圧を前記第２端子に供給してもよい。
これによれば、対向電極の電圧がローレベルの第１電圧の状態で読み出すモードにおいて、感度低下および飽和低下を抑えることができる。
ここで、前記撮像装置は、前記第１電極に接続され、前記信号電荷を蓄積する電荷蓄積部をさらに備え、前記信号電荷を前記電荷蓄積部に蓄積するための蓄積期間のうち前記第１電圧供給回路が前記第１電圧を前記第２電極に供給する期間において、前記第２電圧供給回路は前記第２電圧を前記第２端子に供給してもよい。
ここで、前記信号電荷は正孔であり、前記第１電圧が前記第２電極に供給された時、前記光電変換部は入射光に対する感度を有しなくてもよい。すなわち、前記第１電圧が前記第２電極に供給された時の前記光電変換部の入射光に対する感度は実質的にゼロであってもよい。
ここで、前記信号電荷は電子であり、前記第３電圧が前記第２電極に供給された時、前記光電変換部は入射光に対する感度を有しなくてもよい。すなわち、前記第３電圧が前記第２電極に供給された時の前記光電変換部の入射光に対する感度は、実質的にゼロであってもよい。
ここで、前記撮像装置は、複数の行および複数の列を有する行列状に配置された複数の画素をさらに備え、前記複数の画素のそれぞれは、前記光電変換部と前記容量素子とを含み、前記第２電圧供給回路は、前記第２端子に対して、前記複数の行に含まれる行毎に、前記少なくとも２つの異なる電圧を選択的に供給してもよい。
これによれば、第２電圧供給回路による電圧供給を行単位に行うことができ、対向電極の電位変化に起因する画質劣化を低減することができる。
ここで、前記複数の画素は、入射光量に応じた信号を出力する有効画素と光学的黒レベルを出力する無効画素とを含み、前記第１電圧供給回路は、複数のフレームの各々における前記有効画素の信号を読み出すための期間において、前記第１電圧および前記第３電圧を含む前記複数の電圧のうちのいずれか一つの電圧を前記第２電極に供給してもよい。前記第１電圧供給回路は、複数のフレームの各々における前記有効画素の信号を読み出すための期間において、前記第２電極に供給する電圧を変更しなくてもよい。
これによれば、有効画素の読み出し期間において、対向電極（つまり第２電極）の電圧変動より生じる画素信号の変動を抑制することができる。これにより画質低下を抑制することができる。
また、本開示に係る撮像装置の駆動方法は、第１電極、第２電極、および、前記第１電極と前記第２電極との間の光電変換層を含み、光電変換により信号電荷を生成する光電変換部と、前記第１電極に接続された第１端子、および、第２端子を有する容量素子と、を備える撮像装置の駆動方法であって、複数のフレームの各々の所定期間において、第１電圧および前記第１電圧よりも大きい第３電圧を含む複数の電圧のうちのいずれか一つの電圧を前記第２電極に供給することと、前記所定期間において前記第１電圧が前記第２電極に供給されるとき、第２電圧を前記第２端子に供給することと、前記所定期間において前記第３電圧が前記第２電極に供給されるとき、前記第２電圧よりも小さい第４電圧を前記第２端子に供給することと、を含む。
これによれば、対向電圧がハイレベルの第３電圧の状態で読み出すモードにおいて、蓄積期間における電荷蓄積ノードの電位を大きくすることにより、読み出し期間における電荷蓄積ノードの電位が基準電位以下になることを防止することができる。これにより画素信号が潰れるまたは化けることによる画質低下を抑制することができる。
以下、実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、本開示の実現形態は、現行の独立請求項に限定されるものではなく、他の独立請求項によっても表現され得る。
なお、各図は模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付し、重複する説明は省略または簡略化される場合がある。
本開示において、回路、ユニット、装置、部材又は部の全部又は一部、又はブロック図における機能ブロックの全部又は一部は、例えば、半導体装置、半導体集積回路（ＩＣ）、又はＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）を含む１つ又は複数の電子回路によって実行され得る。ＬＳＩ又はＩＣは、１つのチップに集積されてもよいし、複数のチップを組み合わせて構成されてもよい。例えば、記憶素子以外の機能ブロックは、１つのチップに集積されてもよい。ここでは、ＬＳＩ又はＩＣと呼んでいるが、集積の度合いによって呼び方が変わり、システムＬＳＩ、ＶＬＳＩ（ｖｅｒｙ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）、若しくはＵＬＳＩ（ｕｌｔｒａ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）と呼ばれるものであってもよい。ＬＳＩの製造後にプログラムされる、Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ（ＦＰＧＡ）、又はＬＳＩ内部の接合関係の再構成又はＬＳＩ内部の回路区画のセットアップができるｒｅｃｏｎｆｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅも同じ目的で使うことができる。
さらに、回路、ユニット、装置、部材又は部の全部又は一部の機能又は操作は、ソフトウェア処理によって実行することが可能である。この場合、ソフトウェアは１つ又は複数のＲＯＭ、光学ディスク、ハードディスクドライブなどの非一時的記録媒体に記録され、ソフトウェアが処理装置（ｐｒｏｃｅｓｓｏｒ）によって実行されたときに、そのソフトウェアで特定された機能が処理装置（ｐｒｏｃｅｓｓｏｒ）および周辺装置によって実行される。システム又は装置は、ソフトウェアが記録されている１つ又は複数の非一時的記録媒体、処理装置（ｐｒｏｃｅｓｓｏｒ）、および必要とされるハードウェアデバイス、例えばインターフェースを備えていてもよい。
（実施の形態１）
［１．１ 撮像装置の回路構成］
図１Ａは、実施の形態１に係る撮像装置の構成例を示すブロック図である。
同図の撮像装置は、複数の画素セル１０、垂直走査回路２０、第１電圧供給回路３０、列毎のカラム信号処理回路４０および出力選択回路４１を備える。また、同図には、列毎の垂直信号線１９、行毎の第２電圧供給線２５、行毎のリセット制御信号線２６、行毎の選択制御信号線２７、全画素セル１０に共通の第１電圧供給線３５も図示してある。
複数の画素セル１０は、行列状に配置され、二次元の撮像領域を形成する。
画素セル１０は、光電変換部１１、電荷蓄積ノードＦＤ、容量素子ＣＡ、リセットトランジスタ２、増幅トランジスタ３、アドレストランジスタ４を備える。
光電変換部１１は、画素電極１２、対向電極１３、および、画素電極１２と対向電極１３との間の光電変換層１４を含む。画素電極１２は上記の第１電極に対応する。また、対向電極１３は上記の第２電極に対応する。
光電変換層１４は、撮像領域全体を覆う有機層などの光電変換膜のうちの画素セル１０に対応する部分の光電変換膜に相当する。
画素電極１２は、撮像領域の平面視において画素セル１０の占有面積に相当する面積を有し、光電変換層で発生した信号電荷を収集するための電極である。
対向電極１３は、入射光が入射する光電変換層の表面を覆う透明電極のうちの画素セル１０に対応する部分に相当する。対向電極１３は、第１電圧供給回路３０から第１電圧供給線３５を介して電圧Ｖｉｔｏが供給される。電圧Ｖｉｔｏは、光電変換部１１の入射光に対する感度を制御するための全画素セル１０に共通の電圧であって、少なくとも２つの異なる電圧から選択的に供給される。以下では、電圧Ｖｉｔｏは、ローレベルとハイレベルを選択的に設定されるものとする。また、電圧Ｖｉｔｏのローレベル電圧を電圧Ｖ１と呼び、電圧Ｖｉｔｏのハイレベル電圧を電圧Ｖ３と呼ぶ。なお、電圧Ｖ１は上記の第１電圧に対応する。また、電圧Ｖ３は上記の第３電圧に対応する。
電荷蓄積ノードＦＤは、画素電極１２で収集された信号電荷を蓄積する電荷蓄積部として機能する。電荷蓄積ノードＦＤは、例えば、半導体基板に設けた不純物領域である拡散層を含んでもよく、キャパシタを含んでもよい。電荷蓄積ノードＦＤは、フローティング・ディフュージョンノード（ＦＤノード）とも呼ばれる。
容量素子ＣＡは、画素電極１２に接続された第１端子１７、および、第２端子１８を有する容量素子であり、電圧Ｖｉｔｏによる電荷蓄積ノードＦＤの電圧変動を相殺または低減する機能を担う。そのため、第２端子１８には、第２電圧供給回路２１から、相殺または低減するための電圧ＶＡが供給される。電圧ＶＡは、電圧Ｖｉｔｏによる電荷蓄積ノードＦＤの電圧変動を相殺または低減するための電圧であり、２値の電圧Ｖｉｔｏに対して２値のローレベルとハイレベルとを選択的に有する。以下では、電圧ＶＡのハイレベル電圧を電圧Ｖ２と呼び、電圧ＶＡのローレベル電圧を電圧Ｖ４と呼ぶことがある。なお、電圧Ｖ２は上記の第２電圧に対応する。また、電圧Ｖ４は上記の第４電圧に対応する。
リセットトランジスタ２は、リセット制御信号線２６に接続されたゲートに入力されるリセット制御信号Ｖｒｓｔに従って電荷蓄積ノードＦＤを基準電位にリセットするスイッチトランジスタである。
増幅トランジスタ３は、電荷蓄積ノードＦＤに接続されたゲートの電位をソースから画素信号として出力するソースフォロア回路を構成する。増幅トランジスタ３は、上記の第１トランジスタに相当する。
アドレストランジスタ４は、選択制御信号線２７に接続されたゲートに入力される選択制御信号Ｖｓｅｌ（またはアドレス信号）に従ってオンおよびオフするスイッチトランジスタである。アドレストランジスタ４がオンのとき増幅トランジスタ３からの画素信号は垂直信号線１９に出力される。アドレストランジスタ４は、上記の第２トランジスタに相当する。
垂直走査回路２０は、複数の画素セル１０を行単位で走査することにより、行毎にリセットおよび選択を制御する。そのため、垂直走査回路２０は、行毎に設けられた第２電圧供給線２５、リセット制御信号線２６、選択制御信号線２７に接続され、電圧ＶＡ、リセット制御信号Ｖｒｓｔ、選択制御信号Ｖｓｅｌを行毎に出力する。また、垂直走査回路２０は、第２電圧供給回路２１を有する。
第２電圧供給回路２１は、容量素子ＣＡの第２端子１８に、少なくとも２つの異なる電圧を選択的に供給する。図２は、実施の形態１に係る第２電圧供給回路２１および画素セル１０の構成例を示すブロック図である。図２に示すように、第２電圧供給回路２１は、行毎に設けられた第２電圧供給線２５に接続され、電圧ＶＡとして、ハイレベルの電圧Ｖ２とローレベルの電圧Ｖ４とを選択的に行単位で供給する。
第１電圧供給回路３０は、第１電圧供給線３５を介して対向電極１３に、少なくとも２つの異なる電圧Ｖｉｔｏを選択的に供給する。対向電極１３は，光電変換層の表面を覆う透明電極のうちの画素セル１０に対応する部分に相当するので、第１電圧供給回路３０が供給する電圧Ｖｉｔｏは、全画素セル１０に共通であり、光電変換部１１の感度を制御する電圧である。ここでは、電圧Ｖｉｔｏは、電圧Ｖ１および電圧Ｖ３の何れかに設定されるものとする。この場合感度は、電圧Ｖ１が印加される時間と電圧Ｖ３が印加される時間との比率、すなわちデューティによって制御される。例えば、電圧Ｖ１が低感度、例えば、感度ゼロに対応し、電圧Ｖ３が高感度に対応する場合、上記のデューティに応じて感度ゼロから高い感度まで連続的または段階的に感度を設定することができる。また、電圧Ｖ１が感度ゼロに相当するとき、電圧Ｖ１が印加された状態は、電子シャッター機能においてシャッターを閉じた状態に相当する。
カラム信号処理回路４０は、列毎に備えられる。カラム信号処理回路４０は、垂直走査回路２０によって選択された行の画素セル１０から垂直信号線１９を介して出力される信号を処理する。画素セル１０からは、電荷蓄積ノードＦＤに蓄積された信号電荷の量に対応する画素信号と、基準電位またはリセットレベルを示す基準信号とが出力される。カラム信号処理回路４０は、相関二重検出（ＣＤＳ：Correlated Double Sampling）およびアナログデジタル変換などを行う。
出力選択回路４１は、列と同数のカラム信号処理回路４０から出力される信号を選択的に出力端子４２から出力する。
［１．２ 画素セル１０のデバイス構造］
次に、半導体装置として形成された画素セル１０の断面図を用いてその構成を説明する。
図３は、実施の形態１に係る画素セル１０の断面の一例を示す模式図である。図３に例示する構成では、上述のリセットトランジスタ２、増幅トランジスタ３、およびアドレストランジスタ４が、半導体基板７に形成されている。半導体基板７は、その全体が半導体である基板に限定されない。半導体基板７は、感光領域が形成される側の表面に半導体層が設けられた絶縁性基板などであってもよい。ここでは、半導体基板７としてＰ型シリコン基板を用いる例を説明する。
半導体基板７は、不純物領域（ここではＮ型領域）４ｄ、３ｓ、３ｄ、２ｄおよび２ｓと、画素セル１０間の電気的な分離のための素子分離領域９とを有する。ここでは、素子分離領域９は、不純物領域３ｓと不純物領域２ｄとの間にも設けられている。素子分離領域９は、例えば所定の注入条件のもとでアクセプターのイオン注入を行うことによって形成される。
不純物領域４ｄ、３ｓ、３ｄ、２ｄおよび２ｓは、典型的には、半導体基板７内に形成された拡散層である。図３に模式的に示すように、増幅トランジスタ３は、不純物領域３ｓおよび３ｄと、ゲート電極３ｇとを含む。ゲート電極３ｇは、典型的にはポリシリコン電極である。不純物領域３ｓは、増幅トランジスタ３の例えばソース領域として機能する。不純物領域３ｄは、増幅トランジスタ３の例えばドレイン領域として機能する。不純物領域３ｓと３ｄとの間に、増幅トランジスタ３のチャネル領域が形成される。
同様に、アドレストランジスタ４は、不純物領域４ｄおよび３ｄと、選択制御信号線２７に接続されたゲート電極４ｇとを含む。この例では、増幅トランジスタ３およびアドレストランジスタ４は、不純物領域３ｄを共有することによって互いに電気的に接続されている。不純物領域４ｄは、アドレストランジスタ４の例えばドレイン領域として機能する。不純物領域４ｄは、図１Ａに示した垂直信号線１９と接続される。
リセットトランジスタ２は、不純物領域２ｄおよび２ｓと、リセット制御線４８に接続されたゲート電極２ｇとを含む。不純物領域２ｓは、リセットトランジスタ２の例えばソース領域として機能する。ゲート電極２ｇは、図１Ａに示したリセット制御信号線２６と接続される。
半導体基板７上には、増幅トランジスタ３、アドレストランジスタ４およびリセットトランジスタ２を覆うように層間絶縁層８が配置されている。図示するように、層間絶縁層８中には、配線層５６が配置され得る。配線層５６は、典型的には、銅などの金属から形成され、例えば、上述の垂直信号線１９などの配線をその一部に含み得る。層間絶縁層８中の絶縁層の層数、および、層間絶縁層８中に配置される配線層５６に含まれる層数は、任意に設定可能であり、図３に示す例に限定されない。
層間絶縁層８上には、上述の光電変換部１１が配置される。別の言い方をすれば、本開示の実施形態では、撮像領域を構成する複数の画素セル１０が、半導体基板７上に形成されている。半導体基板７上に２次元に配列された複数の画素セル１０は、感光領域である画素領域を形成する。隣接する２つの画素セル１０間の距離である画素ピッチは、例えば２μｍ程度でよい。
光電変換部１１は、画素電極１２と、対向電極１３と、これらの間に配置された光電変換層１４とを含む。この例では、対向電極１３および光電変換層１４は、複数の画素セル１０にまたがって形成されている。他方、画素電極１２は、画素セル１０ごとに設けられており、隣接する他の画素セル１０の画素電極１２と空間的に分離されることによって、他の画素セル１０の画素電極１２から電気的に分離されている。
対向電極１３は、典型的には、透明な導電性材料から形成される透明電極である。対向電極１３は、光電変換層１４において光が入射される面の上に配置される。したがって、光電変換層１４には、対向電極１３を透過した光が入射する。なお、撮像装置１００によって検出される光は、可視光の波長範囲（例えば、３８０ｎｍ以上７８０ｎｍ以下）内の光に限定されない。本明細書における「透明」は、検出しようとする波長範囲の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。本明細書では、赤外線および紫外線を含めた電磁波全般を、便宜上「光」と表現する。対向電極１３には、例えば、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＦＴＯ、ＳｎＯ2、ＴｉＯ2、ＺｎＯ2などの透明導電性酸化物（Transparent Conducting Oxide（ＴＣＯ））を用いることができる。
光電変換層１４は、入射する光を受けて正孔−電子対を発生させる。光電変換層１４は、典型的には、有機材料を含む半導体材料から形成される。光電変換層１４は、アモルファスシリコンであってもよく、無機材料からなる量子ドットであってもよい。
図１Ａを参照して説明したように、対向電極１３は、第１電圧供給回路３０に接続された感度制御用の第１電圧供給線３５と接続される。また、ここでは、対向電極１３は、複数の画素セル１０にまたがって形成されている。したがって、第１電圧供給線３５を介して、第１電圧供給回路３０からの電圧Ｖｉｔｏを複数の画素セル１０の間に一括して印加することが可能である。なお、第１電圧供給回路３０から所望の大きさの感度制御電圧を印加することができれば、対向電極１３は、画素セル１０ごとに分離して設けられていてもよい。同様に、光電変換層１４が画素セル１０ごとに分離して設けられていてもよい。
画素電極１２の電位に対する対向電極１３の電位を制御することにより、光電変換によって光電変換層１４内に生じた正孔−電子対のうち、正孔および電子のいずれか一方を、画素電極１２によって収集することができる。例えば信号電荷として正孔を利用する場合、画素電極１２よりも対向電極１３の電位を高くすることにより、画素電極１２によって正孔を選択的に収集することが可能である。以下では、信号電荷として正孔を利用する場合を例示する。もちろん、信号電荷として電子を利用することも可能である。
対向電極１３に対向する画素電極１２は、対向電極１３と画素電極１２との間に適切なバイアス電圧が与えられることにより、光電変換層１４において光電変換によって発生した正および負の電荷のうちの一方を収集する。画素電極１２は、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。
画素電極１２を遮光性の電極としてもよい。例えば、画素電極１２として、厚さが１００ｎｍのＴａＮ電極を形成することにより、十分な遮光性を実現し得る。画素電極１２を遮光性の電極とすることにより、半導体基板７に形成されたトランジスタのチャネル領域、ソース領域またはドレイン領域として機能する不純物領域への、光電変換層１４を通過した光の入射を抑制し得る。本実施の形態では、例えば、増幅トランジスタ３、アドレストランジスタ４およびリセットトランジスタ２への光の入射が抑制される。上述の配線層５６を利用して層間絶縁層８内に遮光膜を形成してもよい。半導体基板７に形成されたトランジスタのチャネル領域への光の入射を抑制することにより、例えばトランジスタの閾値電圧の変動を抑制し得る。また、半導体基板７に形成された不純物領域への光の入射を抑制することにより、不純物領域における意図しない光電変換によるノイズの混入を抑制し得る。このように、半導体基板７への光の入射の抑制は、撮像装置の信頼性の向上に貢献する。
図３に模式的に示すように、画素電極１２は、プラグ５２、配線５３およびコンタクトプラグ５４を介して、増幅トランジスタ３のゲート電極３ｇに接続されている。言い換えれば、増幅トランジスタ３のゲートは、画素電極１２との電気的な接続を有する。プラグ５２、配線５３は、例えば銅などの金属から形成される。プラグ５２、配線５３およびコンタクトプラグ５４は、電荷蓄積ノードＦＤの一部を構成する。配線５３は、配線層５６の一部であり得る。また、画素電極１２は、プラグ５２、配線５３およびコンタクトプラグ５５を介して、不純物領域２ｄにも接続されている。図３に例示する構成において、増幅トランジスタ３のゲート電極３ｇ、プラグ５２、配線５３、コンタクトプラグ５４および５５、ならびに、リセットトランジスタ２のソース領域およびドレイン領域の一方である不純物領域２ｄは、画素電極１２によって収集された信号電荷を蓄積する電荷蓄積部として機能する。
画素電極１２によって収集され電荷蓄積部に蓄積された信号電荷の量に応じた電圧が、増幅トランジスタ３のゲートに印加される。増幅トランジスタ３は、この電圧を増幅する。増幅トランジスタ３によって増幅された電圧が、画素信号としてアドレストランジスタ４を介して選択的に読み出される。
また、層間絶縁層８は、容量素子ＣＡの第２端子１８に接続される第２電圧供給線２５を含む。なお、図３には容量素子ＣＡが表現されていないが、容量素子ＣＡの具体的な構成に特に限定はない。容量素子ＣＡは、例えば、層間絶縁層８中に配置されたＭＩＳ（metal-insulator-semiconductor）構造であってもよいし、デプレッション型のＭＯＳ（ＤＭＯＳ）容量であってもよい。あるいは、ＭＩＭ（metal-insulator-metal）構造であってもよい。ＭＩＭ構造を採用すると、より大きな容量値を得やすい。
［１．３ 光電変換部１１の感度特性］
次に、光電変換部１１の感度特性について説明する。
図４は、実施の形態に係る光電変換部１１を光電流特性の一例を示す説明図である。同図の横軸は光電変換部１１に印加される電圧Ｖｉｔｏを示す。また同図では、電圧Ｖｉｔｏの範囲を、便宜上、電圧範囲Ｒ１からＲ３に分けている。縦軸は、一定量の光が一定時間入射したときに発生する光電流の大きさを示す。言い換えれば、縦軸の光電流は、光電変換部１１の感度を示す。
電圧Ｖｉｔｏが電圧範囲Ｒ１内であるとき、光電流はほとんど流れない。つまり，電圧範囲Ｒ１において光電変換部１１の感度はほぼ０である。電圧Ｖｉｔｏのローレベルである電圧Ｖ１を電圧範囲Ｒ１内の値に設定すれば、感度がほぼ０であるため、シャッター機能として利用可能である。例えば、電圧Ｖｉｔｏを０Ｖとすれば、物理的なシャッターを閉じた状態と同じ状態にすることができる。
電圧Ｖｉｔｏが電圧範囲Ｒ２内であるとき、電圧Ｖｉｔｏが大きいほど光電流も大きくなる。電圧範囲Ｒ２内において電圧Ｖｉｔｏを可変にすれば、光電変換部１１の感度を連続的または段階的に可変にすることが可能である。また、電圧範囲Ｒ２の下限電圧と上限電圧とは１Ｖ以上の差がある。
電圧Ｖｉｔｏが電圧範囲Ｒ３内であるとき、光電流はほぼ飽和している。電圧Ｖｉｔｏのハイレベルである電圧Ｖ３を電圧範囲Ｒ３内の値に設定すれば、光電変換部１１の最も高い感度にすることができる。電圧Ｖｉｔｏが電圧範囲Ｒ３で露光するとき、信号電荷によって電荷蓄積ノードＦＤの電位が上昇して光電変換部１１にかかる電位差が小さくなっても、感度が低下しにくく照度と生成する信号電荷量との間のリニアリティを確保できる。
また、光電変換部１１の感度を可変にするためには、電圧範囲Ｒ２の特性を利用して電圧Ｖｉｔｏをアナログ的に可変にする以外に、デジタル的に可変にすることも可能である。ここで、光電変換部１１の感度をデジタル的に制御するには、例えば、ＰＷＭ（Pulse Width Modulation）により制御できる。すなわち、露光期間における電圧Ｖｉｔｏのローレベル期間とハイレベル期間の比率を設定することによって容易に制御できる。
［１．４ 電圧Ｖｉｔｏの変動に起因する電荷蓄積ノードＦＤの電位変動］
ここで、感度調整のための対向電極に印加される電圧Ｖｉｔｏの変動に起因する電荷蓄積ノードＦＤの電位変動について説明する。さらに、図１Ａの示した容量素子ＣＡは、電圧Ｖｉｔｏによる電荷蓄積ノードＦＤの電圧変動を相殺または低減する機能を担っている。この点についても詳しく説明する。
図１Ｂは、図１Ａ中の光電変換部１１の等価回路を示す図である。図１Ｂのように、光電変換部１１は、抵抗成分Ｒ１、容量成分Ｃ１およびダイオード成分Ｄ１の並列回路として表される。この等価回路は、光電変換層１４の暗電流が少なく、ダイオード成分Ｄ１の順方向電流が流れないバイアス条件下では、光電変換部１１は容量成分Ｃ１とみなせる。この場合、電圧Ｖｉｔｏの変動に起因する電荷蓄積ノードＦＤの電位変動は（式１）となる。
ΔＶｆｄ＝（Ｃ１／（Ｃｆｄ＋ＣＡ＋Ｃ１））ΔＶｉｔｏ ・・・（式１）
ここで、ΔＶｉｔｏは電圧Ｖｉｔｏの電位変動、つまり電圧Ｖ３と電圧Ｖ１との差分（Ｖ３−Ｖ１）を示す。ΔＶｆｄは電荷蓄積ノードＦＤの電位変動を示す。Ｃ１は光電変換部１１の容量成分、Ｃｆｄは電荷蓄積ノードＦＤの寄生容量の容量値、ＣＡは、容量素子ＣＡの容量値を示す。
一方、電荷蓄積ノードＦＤに接続された容量素子ＣＡの第２端子１８に印加される電圧ＶＡに起因する電荷蓄積ノードＦＤの電位変動は（式２）となる。
ΔＶｆｄ ＝（ＣＡ／（Ｃｆｄ＋ＣＡ＋Ｃ１））ΔＶＡ ・・・（式２）
ここで、ΔＶＡは容量素子ＣＡの電位変動、つまり電圧Ｖ２と電圧Ｖ４との差分（Ｖ２−Ｖ４）を示す。
（式１）と（式２）とが打ち消し合うには（式１）と（式２）との和が０であればよい。つまり、（式３）の条件を満たせばよい。
ＣＡ・ΔＶＡ ＝ −Ｃ１・ΔＶｉｔｏ ・・・（式３）
第１電圧供給回路３０および第２電圧供給回路２１は、（式３）を満たすように電圧ＶｉｔｏおよびＶＡを設定する。ただし、（式３）は、常時満たされる必要はなく、所定期間のみ（式３）を満たせばよい。ここで、所定期間は、（式１）の電位変動ΔＶｆｄが画質または画素信号に影響を与える期間をいう。所定期間は、例えば、画素セル１０から垂直信号線１９を介して画素信号等を読み出す期間、電荷蓄積ノードＦＤをリセットする期間などを含む。
なお、電圧ＶＡは、（式３）を完全に満たさなくてもよい。例えば、電圧Ｖｉｔｏが正側に変動すれば電圧ＶＡを負側に変動させ、電圧Ｖｉｔｏが負側に変動すれば電圧ＶＡを正側に変動させるように制御してもよい。この場合でも、（式３）の状態に近づけることができるので、画質または画素信号への影響を低減することができる。
［１．５ 動作例］
次に、実施の形態１に係る撮像装置の動作について説明する。
図５Ａは、実施の形態１に係る撮像装置の読み出し動作例を示すタイムチャートである。同図の横軸は時間軸を示す。選択制御信号Ｖｓｅｌは、アドレストランジスタ４のゲートに印加される選択制御信号の波形を示す。リセット制御信号Ｖｒｓｔは、リセットトランジスタ２のゲートに印加されるリセット制御信号の波形を示す。電位Ｖｆｄは、電荷蓄積ノードＦＤの電圧の変化を示す。図５Ａにおいて「蓄積」と記載された期間は、光電変換により生じた信号電荷を電荷蓄積ノードＦＤに蓄積するための期間である。この期間は、蓄積期間または露光期間とも呼ばれる。「リード」と記載された期間は、画素セル１０からカラム信号処理回路４０へ信号を読み出すための期間である。この期間は、読み出し期間とも呼ばれる。読み出し期間は、電荷蓄積ノードの電位をリセットするための期間を含む。以下の説明で用いる各図においても、「蓄積」、「リード」で示される期間は、同様の期間を意味する。
時刻ｔ０において、選択制御信号Ｖｓｅｌが立ち上がることによりアドレストランジスタ４がオンになる。アドレストランジスタ４がオン状態である期間つまり時刻ｔ０から時刻ｔ３までの期間が読み出し期間である。
時刻ｔ０から時刻ｔ１までの期間では、電荷蓄積ノードＦＤに蓄積された信号電荷の量に対応する画素信号が読み出される。
時刻ｔ１において、リセット制御信号が立ち上がることによってリセットトランジスタ２がオンになる。これにより、電荷蓄積ノードＦＤが基準電位Ｖｒｅｆにリセットされる。基準電位Ｖｒｅｆは例えば０Ｖである。
時刻ｔ２において、リセット制御信号が立ち下がることによってリセットトランジスタ２がオフになる。時刻ｔ２から時刻ｔ３までの期間では、基準電位Ｖｒｅｆに対応する基準信号が読み出される。画素信号と基準信号との差分が光照射量に対応する信号となる。
最初に、上記の課題の発生原因について、図６、図９Ａを用いて詳細に説明する。
図６は、比較例に係る撮像装置の動作例を示すタイムチャートである。図６に示す例は、電荷蓄積ノードＦＤの電位Ｖｆｄを制御するための構成を備えない画素セル１０を想定している。図６では４フレーム分の動作を示している。電圧Ｖｉｔｏは、対向電極の電圧を示す。電位Ｖｆｄは、理解を容易にするために、暗時つまり入射光が存在しない場合の電荷蓄積ノードＦＤの電位を示す。
また、図９Ａは、比較例に係る撮像画像を模式的に示す図である。同図では、図６のように、画素信号を読み出すときの対向電極の電圧Ｖｉｔｏが、１フレーム目ではハイ電圧、２フレーム目ではロー電圧、３フレーム目ではロー電圧である場合を示している。画像Ｐ１からＰ３のうち、画像Ｐ２は、画像Ｐ１およびＰ３と比較して、全体的に暗くなっている。つまり、画像Ｐ２の画質が劣化している。図６を用いて、この原因について説明する。
図６において、対向電極の電圧Ｖｉｔｏが、第１フレームの読み出し期間においてハイ電圧であり、続く第２フレームの読み出し期間においてロー電圧である。このとき、第２フレームで読み出される画素信号は、対向電極の電圧がロー電圧のときに読み出される。
しかし、第２フレームの画素信号は、第１フレームで対向電極の電圧がハイ電圧のときにリセットされ、その後に蓄積された信号電荷の量に対応する。よって対向電極の電圧がハイ電圧のとき読み出されれば真の画素信号の値が得られる。しかし、対向電極の電圧がロー電圧のときに読み出された画素信号は、真の画素信号の値よりも小さい値となる。
このように、読み出し期間における対向電極の電圧がフレーム間でハイ電圧からロー電圧に変更された場合には、変更直後のフレームにおいて画像が暗くなる現象が発生する。
なお、第２フレームに続く第３フレームにおいて、対向電極の電圧Ｖｉｔｏがロー電圧のまま変更されない場合には、このような現象は発生しない。対向電極の電圧Ｖｉｔｏが直前のリセット時と画像信号の読み出し時とで同じであるためである。
このように、読み出し期間における対向電極の電圧をフレーム間でハイ電圧からロー電圧に変更した場合には、図９Ａのように、変更直後のフレームのみ画像が暗くなる現象が発生する。
逆に、対向電極の電圧をフレーム間でロー電圧からハイ電圧に変更した場合には、変更直後のフレームのみ画像が明るくなる現象が発生する。
次に、実施の形態１に係る動作例を説明する。図５Ｂは、実施の形態１に係る撮像装置の動作例を示すタイムチャートである。同図の横軸は時間軸を示す。縦軸には、感度制御用の電圧Ｖｉｔｏ、撮像装置の動作、および電圧ＶＡを示している。
電圧Ｖｉｔｏは、ハイレベルである電圧Ｖ３と、ローレベルである電圧Ｖ１との間を変化する波形を示している。また、電圧ＶＡは、ハイレベルである電圧Ｖ２と、ローレベルである電圧Ｖ４との間を変化する波形を示している。
図５Ｂは、撮像装置の画素セル１０のうちのある行の画素セル１０の動作を示している。図５Ｂでは、５回の読み出し期間を含む動作、つまり５フレームにまたがる動作を示す。
読み出し期間には、対向電極に電圧Ｖ３が印加される場合と電圧Ｖ１が印加される場合とがある。
時刻ｔ０から時刻ｔ２までの読み出し期間のうち、時刻ｔ０から時刻ｔ１までの期間は、電荷蓄積ノードＦＤに蓄積された信号電荷の量に対応する画素信号を読み出す期間である。時刻ｔ１において、リセットトランジスタ２が電荷蓄積ノードＦＤを基準電位にリセットする。時刻ｔ１から時刻ｔ２までの期間において、リセットされた電荷蓄積ノードＦＤの電位、つまりリセットレベルである基準電位に対応する基準信号を読み出す。時刻ｔ１０から時刻ｔ１２までの読み出し期間等の他の読み出し期間も同様である。
蓄積期間において、Ｖｉｔｏを電圧Ｖ３とするハイレベル期間と、Ｖｉｔｏを電圧Ｖ１とするローレベル期間との比率を調整することにより感度を調整する。たとえば、時刻ｔ２から時刻ｔ１０までの蓄積期間では、前半のローレベル期間と後半のハイレベル期間とが約半分ずつであり、感度は約５０％である。他の蓄積期間においても、ローレベル期間とハイレベル期間との比率により感度が調整されている。
電圧ＶＡは次のように制御される。すなわち、読み出し期間において、第１電圧供給回路３０が電圧Ｖｉｔｏとしてローレベルである電圧Ｖ１を供給する場合、第２電圧供給回路２１は電圧ＶＡとしてハイレベルである電圧Ｖ２を供給する。また、読み出し期間において、第１電圧供給回路３０が電圧Ｖｉｔｏとしてハイレベルである電圧Ｖ３を供給する場合、第２電圧供給回路２１は電圧ＶＡとしてローレベルである電圧Ｖ４を供給する。
言い換えれば、読み出し期間において電圧ＶＡは電圧Ｖｉｔｏと逆相の関係になるように制御される。図５Ｂの５つの読み出し期間の何れも逆相の関係を満たしている。これにより、上述した（式３）を満たす、あるいは、（式３）の状態に近づけることができる。こうして、電荷蓄積ノードＦＤの電位変動を相殺または低減する。なお、読み出し期間は、上述した所定期間つまり（式１）の電位変動ΔＶｆｄが画質または画素信号に影響を与える期間の一例である。
各読み出し期間において逆相の関係を満たすために、第２電圧供給回路２１は、例えば、１フレーム前の前回の読み出し期間と比較して今回の読み出し期間で電圧Ｖｉｔｏが変更された場合には、電圧ＶＡのレベルも変更する。
図５Ｂの読み出し期間のうち２回目、３回目および５回目の読み出し期間では、電圧Ｖｉｔｏが前回の読み出し期間とは変更されているので、電圧ＶＡも電圧Ｖｉｔｏと逆相になるように変更されている。４回目の読み出し期間では、電圧Ｖｉｔｏが前回の読み出し期間とは同じなので、電圧ＶＡも電圧Ｖｉｔｏと逆相を維持するため変更されない。
次に、電圧ＶＡを変更するタイミングについて説明する。
例えば、読み出し期間において電圧ＶＡは電圧Ｖｉｔｏと逆相の関係を満たすためには、前回の読み出し期間の完了から今回の読み出し期間の開始までの期間に電圧ＶＡを変更すればよい。この期間は、例えばｔ２からｔ１０の蓄積期間である。
より正確には、前回の読み出し期間の基準信号出力の完了から今回の読み出し期間の画素信号出力の開始の直前までの期間に電圧ＶＡを変更すればよい。図５Ｂでは読み出し期間の直前に変更する例を示している。この変更は行単位で可能である。
また、電圧Ｖｉｔｏは蓄積期間において複数回の変更があり得る。これに対して、電圧ＶＡの変更は蓄積期間において１回のみであってもよい。
なお、電圧Ｖｉｔｏと電圧ＶＡのハイレベルおよびローレベルは、相対的は大小関係を意味し、絶対値を意味するものではない。つまり、電圧Ｖｉｔｏのハイレベルは電圧ＶＡのハイレベルと異なる値でよいし、電圧Ｖｉｔｏのローレベルは電圧ＶＡのローレベルと異なる値でよい。
次に、実施の形態１と比較のために、先に説明した図６を用いて、比較例に係る撮像装置の動作についてより詳細に説明する。
図６に示すように、時刻ｔ３において電圧Ｖｉｔｏがローレベルからハイレベルに変更されると、電位Ｖｆｄはカップリングにより上昇する。また、時刻ｔ１２から時刻ｔ２０までの蓄積期間、および、時刻ｔ２２から時刻ｔ３０までの蓄積期間のように、電位Ｖｆｄは、電圧Ｖｉｔｏが上昇すれば上昇し、電圧Ｖｉｔｏが下降すれば下降する。
時刻ｔ１０から時刻ｔ１２までの読み出し期間において、電圧Ｖｉｔｏがハイレベルである場合には実際よりも明るい画素信号が読み出される。その理由は次の通りである。時刻ｔ1で、電荷蓄積ノードＦＤが基準電位になり、その後対向電極１３の電圧Ｖｉｔｏの上昇に伴うカップリングにより電荷蓄積ノードＦＤの電位Ｖｆｄが上昇する。この上昇分だけ時刻ｔ１０から時刻ｔ１１までの間に読み出される電位Ｖｆｄが高くなっている。一方、ｔ１１でリセットされた後は、対向電極１３の電位に関係なく電位Ｖｆｄは時刻ｔ１と同じ基準電位になる。従って、これらの差分は、カップリングによる電荷蓄積ノードＦＤの電位Ｖｆｄの上昇分だけ高い値となるため、実際よりも明るい画像になる。
また、時刻ｔ２１のリセットタイミングにおいて、電圧Ｖｉｔｏがローレベルである場合に、リセット直前の信号レベルを示す電位Ｖｆｄと、リセット直後の基準レベルを示す電位Ｖｆｄとは、暗時であるにも関わらず、信号レベルと基準レベルとに大きな差分が発生する。この差分は同じ行の画素セルに一律に発生する。この場合、信号レベルが基準レベルより小さい負の値になるので、ＡＤ変換レンジを外れてしまい、画素信号が潰れるか化ける可能性がある。
次に、図６と比較して、実施の形態１に係る撮像装置の動作について説明する。
図７は、実施の形態１に係る撮像装置の動作例を示すタイムチャートである。実施の形態１に係る撮像装置では、先に図５Ｂを用いて説明したように、電圧ＶＡが導入されている点で図６と異なる。なお、図７も、暗時の動作例を示している。
電圧ＶＡは、同図の点線枠で示されるように、各読み出し期間において、電圧Ｖｉｔｏと逆相になるように制御される。これにより、電圧Ｖｉｔｏの変動に起因する電荷蓄積ノードＦＤの電位変動は相殺あるいは低減される。その結果、各読み出し期間におけるリセット直前の信号レベルを示す電位Ｖｆｄと、リセット直後の基準レベルを示す電位Ｖｆｄとは、暗時の本来の状態、つまり、同じレベルを維持している。
このように、読み出し期間において電圧ＶＡは電圧Ｖｉｔｏと逆相の関係になるように制御される。図７の４つの読み出し期間の何れにおいても逆相の関係を満たしている。これにより、上述した（式３）を満たす、あるいは、（式３）の状態に近づけることができる。こうして、電荷蓄積ノードＦＤの電位変動を相殺または低減する。
［１．６ 変形例］
次に、実施の形態１の変形例について説明する。この変形例では、電圧Ｖｉｔｏが二値より多い多値である例について説明する。
図８は、実施の形態１に係る撮像装置の変形例における動作例を示すタイムチャートである。同図では、電圧Ｖｉｔｏはハイレベル、ミドルレベル、ローレベルの３値を取り得る場合を示す。図８では、「動作」、電圧Ｖｉｔｏ、電圧ＶＡ、電荷蓄積ノードＦＤの電位Ｖｆｄを示している。また、図８も暗時の動作例を示す。
電圧ＶＡは、読み出し期間において、点線枠で示されるように、Ｖｉｔｏと同様に３値を取り得る。電圧ＶＡは、Ｖｉｔｏがミドルレベルであれば、ミドルレベルに制御される。また、電圧ＶＡのハイレベルとローレベルについては、電圧Ｖｉｔｏと逆相になるように制御される。これにより、読み出し期間の何れにおいても電荷蓄積ノードＦＤの電位変動を相殺または低減することができる。
［１．７ 効果］
次に、実施の形態１の撮像装置による効果について説明する。
図９Ｂは、実施の形態１に係る撮像装置による撮像画像を模式的に示す図である。
同図では、画素信号を読み出すときの対向電極の電圧Ｖｉｔｏが、１フレーム目ではハイレベル、２フレーム目ではローレベル、３フレーム目ではローレベルである場合を示している。この場合、電圧ＶＡは、読み出し期間において、１フレーム目ではローレベル、２フレーム目ではハイレベル、３フレーム目ではハイレベルである。
画像Ｐ１１からＰ１３は、図９Ａと比較して、電荷蓄積ノードＦＤの電位変動に起因する急激な明るさの変動が見られない。つまり、対向電極の電圧Ｖｉｔｏの変動に起因する画質劣化を大きく低減している。このように、実施の形態１では、対向電極の電位変化に起因する画質劣化を低減するという効果がある。
なお、実施の形態１において、電圧ＶＡは、電圧Ｖｉｔｏの変更に同期して、逆相関係を満たすように変更してもよい。電圧ＶＡは、行単位ではなく全行同時に変更してもよい。
（実施の形態２）
本実施の形態では、蓄積期間における感度低下および飽和低下を抑える動作例について説明する。具体的には、第２電圧供給回路２１は、蓄積期間において読み出し期間よりも低い電圧を容量素子ＣＡに供給する。
［２．１ 撮像装置の構成］
実施の形態２に係る撮像装置の構成は、実施の形態１と同じである。
［２．２ 撮像装置の動作］
図１０は、実施の形態２に係る撮像装置の動作例を示すタイムチャートである。同図は、撮像装置の画素セル１０のある行における動作、または、ある画素セル１０における動作を示し、５回の読み出し期間を含む動作つまり５フレームにまたがる動作を示す。
第１電圧供給回路３０は、蓄積期間の一部の期間を除いて、感度がセロとなるような電圧Ｖ１を供給し、蓄積期間の一部の期間のみ電圧Ｖ１よりも高い電圧Ｖ３を供給する。
第２電圧供給回路２１は、読み出し期間において電圧Ｖ２を供給し、蓄積期間において電圧Ｖ２よりも低い電圧Ｖ４を供給する。
この動作により、感度低下および飽和低下を抑えることができる。以下、その理由について図１１、図１２を用いて説明する。
図１１は、比較例に係る撮像装置の動作例を示すタイムチャートである。同図は、電荷蓄積ノードＦＤの電位Ｖｆｄを制御するための構成を備えない画素セル１０を想定している。電位Ｖｆｄは、電圧Ｖｉｔｏによる変動を強調するために、暗時つまり入射光が存在しない場合の電荷蓄積ノードＦＤの電位を示す。また、電圧Ｖｉｔｏがローレベルの状態は例えば感度ゼロであり、光電変換されない状態である。この状態は、電子シャッターが閉じた状態に相当する。ハイレベルの状態は光電変換される状態とする。
光電変換部１１の感度は、光電変換層１４にかかる電位差、つまりＶｉｔｏ−Ｖｆｄに依存し、この電位差が大きいほど感度は高くなる。
蓄積期間中において電圧Ｖｉｔｏをハイレベルにすると、図１１のようにＶｆｄもカップリングによって上昇する。そのため、実質的に、光電変換層１４にかかる電位差が低下し、感度が低下することになる。また、Ｖｆｄが上昇すると、電荷蓄積ノードＦＤの飽和電荷量が低下する場合がある。
このような問題を解決するため、本実施の形態では、図１０及び図１２のような動作を行う。
図１２は、実施の形態２に係る撮像装置の動作例を示すタイムチャートである。図１２においても前提条件は図１０と同じであり、電位Ｖｆｄは暗時の場合を示している。
図１２に示すように、読み出し期間において、対向電極１３の電圧Ｖｉｔｏはローレベルの電圧Ｖ１である。また、点線枠に示すように、蓄積期間において電圧ＶＡをローレベルの電圧Ｖ４にする。なお、読み出し期間における電圧ＶＡは、点線枠に示すように電圧Ｖｉｔｏと逆相のハイレベルの電圧Ｖ２である。
本実施の形態によれば、蓄積期間において光電変換層１４にかかる電位差、つまりＶｉｔｏ−Ｖｆｄを、図１１と比べて大きくすることができる。これにより、光電変換部１１の感度低下を抑制することができる。また、飽和電荷量の低減を抑制することができる。
（実施の形態３）
本実施の形態では、蓄積期間における信号電荷のリークを低減するための動作例について説明する。具体的には、第２電圧供給回路２１は、蓄積期間において読み出し期間よりも高い電圧を容量素子ＣＡに供給する。
［３．１ 撮像装置の構成］
実施の形態３に係る撮像装置の構成は、実施の形態１と同じである。
［３．２ 撮像装置の動作］
図１３は、実施の形態３に係る撮像装置の動作例を示すタイムチャートである。同図は、撮像装置の画素セル１０のある行における動作、または、ある画素セル１０における動作を示し、５回の読み出し期間を含む動作つまり５フレームにまたがる動作を示す。
第１電圧供給回路３０は、蓄積期間の一部の期間を除いて電圧Ｖ３を供給し、蓄積期間の一部の期間のみ電圧Ｖ３よりも低い電圧Ｖ１を供給する。第２電圧供給回路２１は、読み出し期間において電圧Ｖ４を供給し、蓄積期間において電圧Ｖ４よりも高い電圧Ｖ２を供給する。
本実施の形態によれば、蓄積期間において電圧Ｖｉｔｏが一時的にローレベルに変動した場合でも、信号電荷のリークを抑制することができる。以下、その理由について図１４および図１５を用いて説明する。
図１４は、比較例に係る撮像装置の動作例を示すタイムチャートである。同図は、電荷蓄積ノードＦＤの電位Ｖｆｄを制御するための構成を備えない画素セル１０を想定している。電位Ｖｆｄは、電圧Ｖｉｔｏによる変動を強調するために、暗時つまり入射光が存在しない場合の電荷蓄積ノードＦＤの電位を示す。また、電圧Ｖｉｔｏがローレベルの状態は例えば感度ゼロであり、光電変換されない状態、つまり電子シャッターが閉じた状態である。ハイレベルの状態は光電変換される状態とする。
露光期間において対向電極の電圧Ｖｉｔｏが一時的にローレベルになったとき、電荷蓄積ノードＦＤの電位Ｖｆｄもカップリングにより低下する。このとき、図１４に示すように、電位Ｖｆｄが基準電位であるリセットレベルよりも低下することがある。リセットレベルが低い場合には、電荷蓄積ノードＦＤの一部として半導体基板に形成された拡散層と半導体基板との間の寄生ＰＮダイオードが逆バイアスから順バイアスの状態にシフトし得る。これにより、拡散層に蓄積された信号電荷がリークする恐れがある。その結果、低レベルの画素信号が潰れる恐れがある。
このような問題を解決するため、本実施の形態では、図１３及び図１５のような動作を行う。
図１５は、実施の形態３に係る撮像装置の動作例を示すタイムチャートである。図１５においても前提条件は図１３と同じであり、電位Ｖｆｄは暗時の場合を示している。
図１５に示すように、読み出し期間において、対向電極１３の電圧Ｖｉｔｏはハイレベルの電圧Ｖ３である。また、点線枠に示すように、蓄積期間において電圧ＶＡをハイレベルの電圧Ｖ２にする。なお、読み出し期間における電圧ＶＡは、点線枠に示すように電圧Ｖｉｔｏと逆相のローレベルの電圧Ｖ４である。
本実施の形態によれば、蓄積期間において、電荷蓄積ノードＦＤの電位Ｖｆｄは、基準電位であるリセットレベルより低下する可能性を低減できる。これにより、画素信号の潰れを抑制することができる。さらに、リセットレベルをより低く設定することも可能となる。
（実施の形態４）
本実施の形態では、実施の形態１から３に加えて、対向電極の電圧Ｖｉｔｏの変更タイミングの例について説明する。具体的には、実施の形態４における第１電圧供給回路３０は、１フレーム期間内における無効画素の読み出し期間において電圧Ｖｉｔｏを変更する。換言すると、第１電圧供給回路３０は、１フレーム期間内における有効画素の読み出し期間に電圧Ｖｉｔｏを変更しない。
［４．１ 撮像装置の構成］
実施の形態４に係る撮像装置は、実施の形態１から３と同じでもよいが、図１６のような構成としてもよい。図１６は、実施の形態４に係る撮像装置の構成例を示すブロック図である。図１６は、図１Ａと比べて、垂直走査回路２０が１つから２つに増えた点と、出力選択回路４１の代わりに出力選択回路４１ａおよび出力選択回路４１ｂを備える点が異なる。以下、異なる点を中心に説明する。
２つの垂直走査回路２０は、何れも図１Ａの垂直走査回路２０と同じ構成であり、行毎の各種制御信号を、撮像領域１０Ａの左右両側から供給する。これにより、撮像領域１０Ａの左端と右端とで生じる遅延による時間差を低減し、より高速な駆動を可能にする。
出力選択回路４１ａおよび出力選択回路４１ｂは、図１Ａの出力選択回路４１を半分ずつに分割した回路である。例えば、出力選択回路４１ａは、画素セル１０の全列のうち奇数列に対応し、出力選択回路４１ｂは、画素セル１０の全列のうち偶数列に対応する。これよって、画素信号の出力動作を２倍以上に高速にすることができる。
なお、出力選択回路４１ａおよび出力選択回路４１ｂは、奇数列と偶数列以外の分担であってもよい。
次に、撮像領域１０Ａの構成例について説明する。
図１７Ａは、実施の形態４に係る有効画素領域および無効画素領域の配置例を示すブロック図である。同図において、撮像領域１０Ａは、無効画素領域ａ０と有効画素領域ａ１とを含む。
無効画素領域ａ０は、無効画素が配列された領域である。無効画素は、例えば、遮光膜によって入射光量が遮られた画素セル１０として形成され、画素信号として光学的黒レベルを出力する。なお、無効画素領域ａ０には、無効画素と有効画素とが混在していてもよい。
有効画素領域ａ１は、有効画素が配列された領域である。有効画素は、図１Ａに示した画素セル１０であり、入射光量に応じて画素信号を出力する。有効画素領域ａ１には無効画素が存在しない。図１７Ａでは、無効画素領域ａ０は、有効画素領域ａ１の全周を取り囲むように、撮像領域１０Ａの４辺に配置されている。
また、図１７Ｂは、実施の形態４に係る有効画素領域および無効画素領域の他の配置例を示すブロック図である。図１７Ｂでは、無効画素領域ａ０は、有効画素領域ａ１の３辺の外側であって、撮像領域１０Ａの３辺に配置されている。
［４．２ 撮像装置の動作］
次に、本実施の形態に係る撮像装置の動作について説明する。
図１８Ａは、実施の形態４に係る有効画素領域および無効画素領域の読み出し動作例を示す説明図である。同図は、１フレーム期間における無効画素の読み出し期間（Ｒｉ）と、有効画素の読み出し期間（Ｒｖ）とを模式的に示している。
図１８Ａでは、１フレーム期間の先頭と末尾に無効画素の読み出し期間（Ｒｉ）があり、その間に一連の有効画素の読み出し期間（Ｒｖ）がある。
また、図１８Ｂは、実施の形態４に係る有効画素領域および無効画素領域の他の読み出し動作例を示す説明図である。図１８Ｂでは、１フレーム期間内で、無効画素の読み出し期間（Ｒｉ）と有効画素の読み出し期間（Ｒｖ）とが複数回繰り返される。この場合、撮像装置は、例えば、有効画素を途中まで読み出すと中断し、無効画素へ一旦飛び、中断した場所から有効画素のアクセスを再開する。
次に、対向電極の電圧Ｖｉｔｏの変更タイミングの例について説明する。
図１９は、実施の形態４に係る対向電極の電圧Ｖｉｔｏの変化タイミングの例を示す図である。第１電圧供給回路３０は、点線枠に示されるように、１フレーム期間内における無効画素の読み出し期間（Ｒｉ）において電圧Ｖｉｔｏを変更する。また、第１電圧供給回路３０は、１フレーム期間内における有効画素の読み出し期間（Ｒｖ）において電圧Ｖｉｔｏを変更しない。
これにより、対向電極１３の電圧変動より生じる画素信号の変動を抑制することができる。
以上、本開示の一つまたは複数の態様に係る撮像装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
本開示の撮像装置およびその駆動方法は、カメラに利用可能である。
２ リセットトランジスタ
２ｓ、２ｄ、３ｓ、３ｄ、４ｄ 不純物領域
３ 増幅トランジスタ
４ アドレストランジスタ
７ 半導体基板
８ 層間絶縁層
９ 素子分離領域
１０ 画素セル
１０Ａ 撮像領域
１１ 光電変換部
１２ 画素電極
１３ 対向電極
１４ 光電変換層
１７ 第１端子
１８ 第２端子
１９ 垂直信号線
２０ 垂直走査回路
２１ 第２電圧供給回路
２５ 第２電圧供給線
２６ リセット制御信号線
２７ 選択制御信号線
３０ 第１電圧供給回路
３５ 第１電圧供給線
４０ カラム信号処理回路
４１、４１ａ、４１ｂ 出力選択回路
４２ 出力端子
５２ プラグ
５４、５５ コンタクトプラグ
５３ 配線
５６ 配線層
ａ０ 無効画素領域
ａ１ 有効画素領域
Ｃ１ 容量成分
ＣＡ 容量素子
Ｄ１ ダイオード成分
ＦＤ 電荷蓄積ノード
Ｒ１ 抵抗成分
Ｒｉ 無効画素読み出し期間
Ｒｖ 有効画素読み出し期間
Ｖｒｓｔ リセット制御信号
Ｖｒｅｆ 基準電位
Ｖｓｅｌ 選択制御信号

Claims (14)

  1. 第１電極、第２電極、および、前記第１電極と前記第２電極との間の光電変換層を含み、光電変換により信号電荷を生成する光電変換部と、
    前記第１電極に接続された第１端子、および、第２端子を有する容量素子と、
    前記第２電極に、少なくとも２つの異なる電圧を選択的に供給する第１電圧供給回路と、
    前記第２端子に、少なくとも２つの異なる電圧を選択的に供給する第２電圧供給回路と、を備え、
    複数のフレームの各々の所定期間において、前記第１電圧供給回路は、第１電圧および前記第１電圧よりも大きい第３電圧を含む複数の電圧のうちのいずれか一つの電圧を前記第２電極に供給し、
    前記所定期間において前記第１電圧供給回路が前記第１電圧を前記第２電極に供給するとき、前記第２電圧供給回路は第２電圧を前記第２端子に供給し、
    前記所定期間において前記第１電圧供給回路が前記第３電圧を前記第２電極に供給するとき、前記第２電圧供給回路は前記第２電圧よりも小さい第４電圧を前記第２端子に供給する、
    撮像装置。
  2. 前記複数の電圧は、前記第１電圧よりも大きく前記第３電圧よりも小さい第５電圧をさらに含み、
    前記所定期間において前記第１電圧供給回路が前記第５電圧を前記第２電極に供給するとき、前記第２電圧供給回路は前記第２電圧よりも小さく前記第４電圧よりも大きい第６電圧を前記第２端子に供給する、
    請求項１に記載の撮像装置。
  3. 前記所定期間は、前記第１電極の電位に対応する信号を読み出すための期間を含む、
    請求項１または２に記載の撮像装置。
  4. 前記所定期間は、前記第１電極の電位をリセットするための期間を含む、
    請求項１または２に記載の撮像装置。
  5. 前記第１電極に接続されたゲートを有する第１トランジスタをさらに備え、
    前記所定期間は、前記第１トランジスタが前記第１電極の電位に対応する信号を出力する期間を含む、
    請求項１から４のいずれか１項に記載の撮像装置。
  6. 前記第１トランジスタのソースおよびドレインの一方に接続された、ソースまたはドレインを有する第２トランジスタをさらに備え、
    前記所定期間は、前記第２トランジスタがオン状態となる期間を含む、
    請求項５に記載の撮像装置。
  7. 前記第１電極に接続され、前記信号電荷を蓄積する電荷蓄積部をさらに備え、
    前記信号電荷が前記電荷蓄積部に蓄積される蓄積期間において、前記第１電圧供給回路は、前記第１電圧および前記第３電圧を交互に前記第２電極に供給する、
    請求項１に記載の撮像装置。
  8. 前記第１電極に接続され、前記信号電荷を蓄積する電荷蓄積部をさらに備え、
    前記信号電荷を前記電荷蓄積部に蓄積するための蓄積期間のうち前記第１電圧供給回路が前記第３電圧を前記第２電極に供給する期間において、前記第２電圧供給回路は前記第４電圧を前記第２端子に供給する、
    請求項１に記載の撮像装置。
  9. 前記第１電極に接続され、前記信号電荷を蓄積する電荷蓄積部をさらに備え、
    前記信号電荷を前記電荷蓄積部に蓄積するための蓄積期間のうち前記第１電圧供給回路が前記第１電圧を前記第２電極に供給する期間において、前記第２電圧供給回路は前記第２電圧を前記第２端子に供給する、
    請求項１に記載の撮像装置。
  10. 前記信号電荷は正孔であり、
    前記第１電圧が前記第２電極に供給された時、前記光電変換部は入射光に対する感度を有しない、
    請求項１から９のいずれか１項に記載の撮像装置。
  11. 前記信号電荷は電子であり、
    前記第３電圧が前記第２電極に供給された時、前記光電変換部は入射光に対する感度を有しない、
    請求項１から９のいずれか１項に記載の撮像装置。
  12. 前記撮像装置は、複数の行および複数の列を有する行列状に配置された複数の画素をさらに備え、
    前記複数の画素のそれぞれは、前記光電変換部と前記容量素子とを含み、
    前記第２電圧供給回路は、前記第２端子に対して、前記複数の行に含まれる行毎に、前記少なくとも２つの異なる電圧を選択的に供給する、
    請求項１から１１のいずれか１項に記載の撮像装置。
  13. 前記複数の画素は、入射光量に応じた信号を出力する有効画素と、光学的黒レベルを出力する無効画素とを含み、
    前記第１電圧供給回路は、複数のフレームの各々における前記有効画素の信号を読み出すための期間において、前記第１電圧および前記第３電圧を含む前記複数の電圧のうちのいずれか一つの電圧を前記第２電極に供給する、
    請求項１２に記載の撮像装置。
  14. 第１電極、第２電極、および、前記第１電極と前記第２電極との間の光電変換層を含み、光電変換により信号電荷を生成する光電変換部と、前記第１電極に接続された第１端子、および、第２端子を有する容量素子と、を備える撮像装置の駆動方法であって、
    複数のフレームの各々の所定期間において、第１電圧および前記第１電圧よりも大きい第３電圧を含む複数の電圧のうちのいずれか一つの電圧を前記第２電極に供給することと、
    前記所定期間において前記第１電圧が前記第２電極に供給されるとき、第２電圧を前記第２端子に供給することと、
    前記所定期間において前記第３電圧が前記第２電極に供給されるとき、前記第２電圧よりも小さい第４電圧を前記第２端子に供給することと、を含む、
    駆動方法。
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