WO2022210070A1 - 固体撮像素子 - Google Patents

固体撮像素子 Download PDF

Info

Publication number
WO2022210070A1
WO2022210070A1 PCT/JP2022/012995 JP2022012995W WO2022210070A1 WO 2022210070 A1 WO2022210070 A1 WO 2022210070A1 JP 2022012995 W JP2022012995 W JP 2022012995W WO 2022210070 A1 WO2022210070 A1 WO 2022210070A1
Authority
WO
WIPO (PCT)
Prior art keywords
solid
state imaging
imaging device
transistor
floating diffusion
Prior art date
Application number
PCT/JP2022/012995
Other languages
English (en)
French (fr)
Inventor
基範 石井
三佳 森
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to JP2023511001A priority Critical patent/JPWO2022210070A1/ja
Priority to CN202280013571.1A priority patent/CN116897542A/zh
Publication of WO2022210070A1 publication Critical patent/WO2022210070A1/ja
Priority to US18/448,673 priority patent/US20230388676A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H04N25/773—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters comprising photon counting circuits, e.g. single photon detection [SPD] or single photon avalanche diodes [SPAD]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/58—Control of the dynamic range involving two or more exposures
    • H04N25/587—Control of the dynamic range involving two or more exposures acquired sequentially, e.g. using the combination of odd and even image fields

Definitions

  • the present disclosure relates to solid-state imaging devices.
  • the pixel cell array 20 is formed by arranging the pixel cells 10 in rows and columns. As will be described in detail later, the pixel cell 10 is composed of an APD1 (avalanche photodiode 1) and a plurality of transistors electrically connected to the APD1.
  • APD1 active photodiode 1
  • the pixel cell 10 has an APD 1, a transfer transistor 3 (hereinafter sometimes referred to as TRN-TR3), and a reset transistor 4 (hereinafter sometimes referred to as RST-TR4). is doing. Further, the pixel cell 10 includes a floating diffusion portion 2 (hereinafter sometimes referred to as an FD portion 2), a count transistor 7 (hereinafter sometimes called a CNT-TR7) and a capacitor 8 (hereinafter sometimes called an MIM8). ) and The pixel cell 10 further has an amplification transistor 5 (hereinafter sometimes called SF-TR5) and a selection transistor 6 (hereinafter sometimes called SEL-TR6). Note that in the following description, when focusing on the circuit operation, each element in the pixel cell 10 may be generically called a pixel circuit.
  • the TRN-TR3 is a field effect transistor (hereinafter sometimes referred to as a MISFET) whose source is connected to the cathode of the APD1 and whose drain is connected to the FD section 2.
  • the drain of the TRN-TR3 and the FD section 2 is a common area.
  • TRN-TR3 are N-channel MISFETs. That is, the source and drain are n-type impurity regions, and the region immediately below the gate is a p-type impurity region. Gates of TRN-TR3 are connected to the vertical scanning circuit 40 .
  • SEL-TR6 is a MISFET whose drain is connected to the source of SF-TR5 and whose source is connected to VSL9. A gate of SEL-TR6 is connected to the vertical scanning circuit 40 . When the drive signal SEL is supplied from the vertical scanning circuit 40, the SEL-TR6 is turned on, and the output signal of the SF-TR5 is transferred to the VSL9 and further output to the readout circuit 50.
  • FIG. 1 When the drive signal SEL is supplied from the vertical scanning circuit 40, the SEL-TR6 is turned on, and the output signal of the SF-TR5 is transferred to the VSL9 and further output to the readout circuit 50.
  • Ec and EFN are displayed in each figure for reference.
  • Ec indicates the lower end level of the conduction band of the semiconductor layer forming each part in the pixel cell 10 .
  • E FN indicates the Fermi level of the n-type semiconductor layer forming each part.
  • the vertical axis also shows the potential energy of electrons in each part in the pixel cell 10 . Since the potential energy of an electron is opposite to the magnitude relationship of the potential, the relationship of P3>P2>P1 is satisfied in each figure.
  • the drive signal TRN is lowered to 0V, TRN-TR3 is turned off, and the exposure ends (period IV shown in FIG. 4).
  • the driving signal CNT is lowered to 0V to turn off CNT-TR7 (period XI shown in FIG. 4).
  • a voltage signal based on the amount of charge accumulated in the FD section 2 is output from the SF-TR5 and transferred to the VSL9 via the SEL-TR6.
  • FIG. 7 shows an example of the relationship between the photon count number and the capacitor voltage in the exposure step.
  • the potential VFD of the FD section 2 is adjusted to a predetermined level for each exposure period. . That is, when photons are incident on the APD 1 during one exposure period, the charge amount accumulated in the FD portion 2 is constant.
  • the charge accumulated in the FD section 2 is redistributed to the MIM 8 according to the ratio between the capacitance CFD of the FD section 2 and the capacitance CMIM of the MIM 8. .
  • the pixel cell 10 has at least a CNT-TR7 connected to the FD section 2 and an MIM8 having one terminal connected to the front CNT-TR7.
  • the number of elements in the pixel cell 10 can be reduced by one compared to the conventional configuration disclosed in Patent Document 2.
  • the first reset transistor in Patent Document 2 can be omitted.
  • the size of the pixel cell 10 can be reduced, and the solid-state imaging device 100 with higher integration than the conventional configuration disclosed in Patent Document 2 can be realized.
  • the number of transistors directly connected to the APD 1 can be reduced compared to the conventional configuration disclosed in Patent Document 2.
  • the first reset transistor in Patent Document 2 can be omitted.
  • the number of transistors directly connected to the APD 1 can be reduced, so the amount of dark current flowing into the APD 1 can be reduced compared to the conventional configuration disclosed in Patent Document 2. This makes it possible to suppress deterioration in image quality.
  • the potentials of the terminals of the MIM 8 connected to the capacitor signal line 42 can be changed to different levels.
  • the difference between the reset level and the signal level can be increased, noise components can be removed, and a large-amplitude photodetection signal can be obtained. This makes it possible to accurately detect the number of photons incident on the APD 1 .
  • the vertical scanning circuit 40 is configured to be able to apply voltages of three or more different levels to the gate of the RST-TR4. By doing so, the potential VFD of the FD section 2 is adjusted, and the amount of charge accumulated in the FD section 2 when photons are incident during one exposure period, and thus the charge accumulated in the MIM 8 Amount can be constant. As a result, the number of incident photons to the APD 1 can be detected without providing a dedicated circuit such as an analog-digital conversion circuit. That is, it is possible to accurately detect the number of times that photons are incident on the APD 1 while configuring the solid-state imaging device 100 with a simple configuration.
  • the charges generated by the APD 1 are accumulated in the MIM 8 via the FD section 2 during the exposure period.
  • the vertical scanning circuit 40 causes the VSL 9 to read out a photodetection signal based on the charge amount accumulated in the MIM 8 . By doing so, the number of times photons are incident on the APD 1 can be accurately detected.
  • the magnitude of the photodetection signal output from the solid-state imaging device 100 corresponds to the number of exposure periods during which photons are incident on the APD1.
  • the number of times photons are incident on the APD 1 can be accurately detected without providing a dedicated circuit such as an analog-digital conversion circuit.
  • the level changing circuit sets the voltage of the power supply 11 so that the APD 1 operates in the linear multiplication mode.
  • the determination circuit and the level change circuit may be provided outside the solid-state imaging device 100 .

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

固体撮像素子１００は、複数の画素セル１０と垂直走査回路４０とを少なくとも備えている。画素セル１０は、アバランシェフォトダイオード１とフローティングディフュージョン部２と転送トランジスタ３とリセットトランジスタ４と増幅トランジスタ５と選択トランジスタ６とカウントトランジスタ７とキャパシタ８とを有している。増幅トランジスタ５は、フローティングディフュージョン部２に蓄積された電荷量に応じた電圧信号を出力する。キャパシタ８の一方の端子はカウントトランジスタ７に接続されている。垂直走査回路４０は、キャパシタ８の他方の端子に互いに異なるレベルの電圧を供給可能に構成されている。

Description

固体撮像素子
　本開示は、固体撮像素子に関する。
　従来、出力のダイナミックレンジを拡大するため、画素セル毎に電荷蓄積用のキャパシタを有する固体撮像素子が知られている（例えば、特許文献１参照）。また、微弱な光を検出し、フォトンカウント機能を有する固体撮像素子において、画素セル毎にキャパシタを備え、キャパシタに蓄積された電荷量に基づいて、所定の期間に入射されたフォトン数をカウント可能な固体撮像素子が知られている（例えば、特許文献２参照）。
特開２００８－０８５８６１号公報 国際公開第２０１８／２１６４００号
　特許文献２に開示された従来の固体撮像素子は、画素セル内にアバランシェフォトダイオード（以下、ＡＰＤと呼ぶことがある。）と６つのトランジスタとメモリ部であるキャパシタとを備えており、フォトンカウント機能を有しつつ、画素セルの小型化が図られている。
　一方、近年、当該機能を有する固体撮像素子のさらなる高集積化や小型化が求められてきている。
　本開示はかかる点に鑑みてなされたもので、その目的は、フォトンカウント機能を有し、かつさらなる高集積化がなされた固体撮像素子を提供することにある。
　上記目的を達成するため、本開示に係る固体撮像素子は、行列状に配置された複数の画素セルと、前記複数の画素セルの動作を制御する行制御回路とを少なくとも備えた固体撮像素子であって、前記画素セルは、受光した光を電荷に変換するアバランシェフォトダイオードと、前記アバランシェフォトダイオードで生成された電荷を蓄積するフローティングディフュージョン部と、前記アバランシェフォトダイオードと前記フローティングディフュージョン部とにそれぞれ接続された転送トランジスタと、第１電源と前記フローティングディフュージョン部とにそれぞれ接続されたリセットトランジスタと、第２電源と前記フローティングディフュージョン部とにそれぞれ接続され、前記フローティングディフュージョン部に蓄積された電荷量に応じた電圧信号を出力する増幅トランジスタと、前記増幅トランジスタに接続され、前記増幅トランジスタの出力信号を垂直信号線に転送する選択トランジスタと、前記フローティングディフュージョン部に接続されたカウントトランジスタと、一方の端子が前記カウントトランジスタに接続されたキャパシタと、を少なくとも有し、前記行制御回路は、前記キャパシタの他方の端子に互いに異なるレベルの電圧を供給可能に構成されていることを特徴とする。
　本開示によれば、画素セル内の素子数を低減して画素セルのサイズを小さくできる。このことにより、フォトンカウント機能を有し、かつ高集積化された固体撮像素子を提供できる。
図１は、実施形態に係る固体撮像素子の概略構成図である。 図２は、画素セル内の回路の概略構成図である。 図３は、画素セルとキャパシタへの電圧印加回路との接続関係を示す概略構成図である。 図４は、画素回路の動作タイミングを示すタイミングチャートである。 図５Ａは、図４の期間Ｉにおける画素セル内の電位及びポテンシャルの模式図である。 図５Ｂは、図４の期間ＩＩにおける画素セル内の電位及びポテンシャルの模式図である。 図５Ｃは、図４の期間ＩＩＩにおける画素セル内の電位及びポテンシャルの模式図である。 図５Ｄは、図４の期間ＩＶにおける画素セル内の電位及びポテンシャルの模式図である。 図５Ｅは、図４の期間Ｖにおける画素セル内の電位及びポテンシャルの模式図である。 図５Ｆは、図４の期間ＶＩにおける画素セル内の電位及びポテンシャルの模式図である。 図５Ｇは、図４の期間ＶＩＩにおける画素セル内の電位及びポテンシャルの模式図である。 図５Ｈは、図４の期間ＶＩＩＩにおける画素セル内の電位及びポテンシャルの模式図である。 図６Ａは、図４の期間ＩＸにおける画素セル内の電位及びポテンシャルの模式図である。 図６Ｂは、図４の期間Ｘにおける画素セル内の電位及びポテンシャルの模式図である。 図６Ｃは、図４の期間ＸＩにおける画素セル内の電位及びポテンシャルの模式図である。 図６Ｄは、図４の期間ＸＩＩにおける画素セル内の電位及びポテンシャルの模式図である。 図６Ｅは、図４の期間ＸＩＩＩにおける画素セル内の電位及びポテンシャルの模式図である。 図６Ｆは、図４の期間ＸＩＶにおける画素セル内の電位及びポテンシャルの模式図である。 図６Ｇは、図４の期間ＸＶにおける画素セル内の電位及びポテンシャルの模式図である。 図７は、露光ステップでのフォトンカウント数とキャパシタ電圧との関係を示す一例である。 図８は、露光ステップでのフォトンカウント数とキャパシタへの移動電荷とキャパシタ蓄積電位との関係を示す別の一例である。 図９は、露光ステップでのフォトンカウント数とキャパシタ蓄積電位との関係を示す一例である。
　以下、本開示の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本開示、その適用物或いはその用途を制限することを意図するものでは全くない。
　（実施形態）
　［固体撮像素子の構成］
　図１は、本実施形態に係る固体撮像素子の平面図を示す。なお、説明の便宜上、図１において、画素セル１０内の回路構成及び画素セルアレイ２０と周辺回路部３０との接続関係の図示を省略している。また、図１において、周辺回路部３０の一部のみを図示している。
　図１に示すように、固体撮像素子１００は、画素セルアレイ２０と周辺回路部３０とを備えている。なお、図示しないが、固体撮像素子１００は、単結晶シリコンからなる半導体基板上に形成されている。
　画素セルアレイ２０は、画素セル１０が行列状に配列されてなる。また、後で詳しく述べるように、画素セル１０は、ＡＰＤ１（アバランシェフォトダイオード１）とＡＰＤ１に電気的に接続された複数のトランジスタ等で構成される。
　周辺回路部３０は、画素セルアレイ２０の周囲に配置されており、垂直走査回路４０と読み出し回路５０と水平走査回路６０とバッファアンプ７０とを有している。周辺回路部３０は、これら以外の回路を含んでいてもよい。
　垂直走査回路４０は、選択した行に含まれる画素セル１０の内部回路を動作させるように構成された行選択回路である。垂直走査回路４０により、選択された行に含まれるＡＰＤ１で生成された電荷に基づいた信号を垂直信号線９（図２参照。以下、ＶＳＬ９と呼ぶことがある。）を介して読み出し回路５０に出力させる。
　読み出し回路５０は、入力された信号に含まれるノイズ成分を除去する相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ）回路（以下、ＣＤＳ回路と呼ぶことがある。）を含んでいる。読み出し回路５０は他の回路を組み込んでいてもよい。
　読み出し回路５０に転送され、さらにノイズ成分が除去された信号は、水平走査回路６０を駆動することでバッファアンプ７０に転送され、図示しない後段の信号処理回路に出力される。信号処理回路でホワイトバランス等の信号処理が施された後にディスプレイ（図示せず）、メモリ（図示せず）等に転送され、画素セルアレイ２０で受光された光が、例えば、画像化される。
　［画素セルの構成］
　図２は、画素セル内の回路の概略構成図を示し、図３は、画素セルとキャパシタへの電圧印加回路との接続関係の概略構成図を示す。
　図２に示すように、画素セル１０は、ＡＰＤ１と転送トランジスタ３（以下、ＴＲＮ－ＴＲ３と呼ぶことがある。）とリセットトランジスタ４（以下、ＲＳＴ－ＴＲ４と呼ぶことがある。）とを有している。また、画素セル１０は、フローティングディフュージョン部２（以下、ＦＤ部２と呼ぶことがある。）とカウントトランジスタ７（以下、ＣＮＴ－ＴＲ７と呼ぶことがある。）とキャパシタ８（以下、ＭＩＭ８と呼ぶことがある。）とを有している。画素セル１０は、さらに増幅トランジスタ５（以下、ＳＦ－ＴＲ５と呼ぶことがある。）と選択トランジスタ６（以下、ＳＥＬ－ＴＲ６と呼ぶことがある。）とを有している。なお、以降の説明において、回路動作に着目してみる場合、画素セル１０内の各素子を総称して、画素回路と呼ぶことがある。
　ＡＰＤ１は、内部にｐｎ接合を有するシリコンダイオードであり、アノードに電源１１から電圧ＶＳＵＢを印加した状態で動作させる。ＡＰＤ１は、電圧ＶＳＵＢを負電圧にすることで、ｐｎ接合が逆バイアス状態となるように構成されている。電圧ＶＳＵＢの絶対値が所定値よりも小さい場合（例えば－２５Ｖ程度）は、ＡＰＤ１に入射したフォトンの数に略比例した電荷が、光電変換によりＡＰＤ１で発生する。つまり、この場合、ＡＰＤ１は、通常のイメージセンサと同様に動作する。
　一方、電圧ＶＳＵＢの絶対値が所定値よりも大きい場合（例えば－２７Ｖ程度）、光電変換により発生した電荷は、ドリフトによってｐｎ接合部分に到達すると、アバランシェ増倍により、キャリア数が増倍される。増倍率は、通常、数倍～１０万倍程度に設定される。
　前者の動作モードをリニア増倍モードと呼び、後者の動作モードをガイガー増倍モードと呼ぶことがある。ガイガー増倍モードは、微弱光を高感度で検出するのにより適している。したがって、以降の説明では、ＡＰＤ１の動作モードが、ガイガー増倍モードである場合を例に取って説明する。なお、リニア増倍モードとガイガー増倍モードとが切り替わる場合の電圧ＶＳＵＢの絶対値は、前述した値に特に限定されない。当該絶対値は、ＡＰＤ１の内部の不純物濃度やサイズ等に応じて適宜変更されうる。また、後で述べるように、ＡＰＤ１の動作モードをリニア増倍モードとしてもよい。
　ＴＲＮ－ＴＲ３は、ソースがＡＰＤ１のカソードに、ドレインがＦＤ部２にそれぞれ接続された電界効果型トランジスタ（以下、ＭＩＳＦＥＴと呼ぶことがある。）本実施形態では、ＴＲＮ－ＴＲ３のドレインとＦＤ部２とは共通した領域である。また、ＴＲＮ－ＴＲ３はＮチャネルＭＩＳＦＥＴである。つまり、ソース及びドレインがｎ型不純物領域であり、ゲート直下の領域がｐ型不純物領域である。ＴＲＮ－ＴＲ３のゲートは、垂直走査回路４０に接続されている。垂直走査回路４０から駆動信号ＴＲＮが供給されることで、ＴＲＮ－ＴＲ３はオン状態となり、ＴＲＮ－ＴＲ３のソースとドレインとは導通状態となる。このことにより、ＡＰＤ１で発生した電荷をＦＤ部２に転送することが可能となる。なお、この場合にＡＰＤ１で発生した電荷は、光電変換により発生した電荷がさらにアバランシェ増倍により増倍された電荷である。
　ＦＤ部２は、ＴＲＮ－ＴＲ３のドレイン及びＲＳＴ－ＴＲ４のソースに相当する領域である。図示しないが、ＦＤ部２は、ｐ型ウェルの表面に部分的に形成されたｎ型不純物領域である。ｐ型ウェルの電位は通常、固定されているため、ＦＤ部２の電位は、ＦＤ部２に蓄積された電荷量に応じて変化する。
　ＲＳＴ－ＴＲ４は、ドレインがリセットドレイン電源１２（以下、第１電源１２と呼ぶことがある。）に、ソースがＦＤ部２にそれぞれ接続されたＮチャネルＭＩＳＦＥＴである。ＲＳＴ－ＴＲ４のゲートは、垂直走査回路４０に接続されている。垂直走査回路４０から駆動信号ＲＳＴが供給されることで、ＲＳＴ－ＴＲ４はオン状態となる。ＲＳＴ－ＴＲ４をオン状態にすることで、ＦＤ部２と第１電源１２とが導通状態となり、ＦＤ部２の電位は、第１電源１２より印加された固定電圧ＲＳＤに初期化される。つまり、ＦＤ部２の電位は、固定電圧ＲＳＤにリセットされる。なお、後で述べるように、垂直走査回路４０からＲＳＴ－ＴＲ４のゲートに印加される駆動信号ＲＳＴは、３つの異なるレベルの電圧値を取りうる。また、第１電源１２の電源電圧は、画素セルアレイ２０内の各ＲＳＴ－ＴＲ４に共通に印加されている。
　ＳＦ－ＴＲ５は、ドレインがドレイン電源１３（以下、第２電源１３と呼ぶことがある。）に、ゲートがＦＤ部２にそれぞれ接続されたＭＩＳＦＥＴである。ＡＰＤ１から転送されてＦＤ部２に蓄積された電荷量に応じた電圧信号が、ＳＦ－ＴＲ５のソースに出力される。なお、ＦＤ部２に蓄積された電荷は、ＣＮＴ－ＴＲ７を介してＭＩＭ８に蓄積される。後で述べる読み出しステップにおいて、ＳＦ－ＴＲ５からＶＳＬ９に出力される信号の大きさは、ＦＤ部２及びＣＮＴ－ＴＲ７を介して、後で述べる露光ステップでＭＩＭ８に蓄積された電荷量に略比例する。なお、第２電源１３の電源電圧は、画素セルアレイ２０内の各ＳＦ－ＴＲ５に共通に印加されている。
　ＳＥＬ－ＴＲ６は、ドレインがＳＦ－ＴＲ５のソースに、ソースがＶＳＬ９にそれぞれ接続されたＭＩＳＦＥＴである。ＳＥＬ－ＴＲ６のゲートは、垂直走査回路４０に接続されている。垂直走査回路４０から駆動信号ＳＥＬが供給されることで、ＳＥＬ－ＴＲ６はオン状態となり、ＳＦ－ＴＲ５の出力信号がＶＳＬ９に転送され、さらに読み出し回路５０に出力される。
　ＣＮＴ－ＴＲ７は、ドレインがＦＤ部２に、ソースがＭＩＭ８の一方の端子にそれぞれ接続されたＮチャネルＭＩＳＦＥＴである。また、ＣＮＴ－ＴＲ７はエンハンスメントタイプのＭＩＳＦＥＴである。ＣＮＴ－ＴＲ７のゲートは、垂直走査回路４０に接続されている。垂直走査回路４０から駆動信号ＣＮＴが供給されることで、ＣＮＴ－ＴＲ７はオン状態となり、ＦＤ部２に蓄積された電荷がＣＮＴ－ＴＲ７を介してＭＩＭ８に蓄積される。
　ＭＩＭ８は、上部電極（図示せず）と下部電極（図示せず）とこれらに挟まれた誘電体膜（図示せず）とからなるキャパシタ素子である。図３に示すように、ＭＩＭ８は、一方の端子がＣＮＴ－ＴＲ７のソースに接続され、他方の端子が、キャパシタ信号線４２にそれぞれ接続されている。ここで、一方の端子が下部電極に相当し、他方の端子が上部電極に相当する。
　同じ行に含まれるＭＩＭ８は、それぞれ同じキャパシタ信号線４２に接続されている。キャパシタ信号線４２にはアンプ４１が接続されている。アンプ４１は、垂直走査回路４０の内部回路であり、所定の入力信号に応じて、互いに異なるレベルの電圧信号を発生させる。アンプ４１からの出力信号である駆動信号ＣＳＷが、ＭＩＭ８の他方の端子に印加される。例えば、駆動信号ＣＳＷが、グラウンド電位に相当する電圧信号であるＬｏ信号と、Ｌｏ信号よりも高電圧のＨｉ信号の２つのレベルを取りうるようにアンプ４１が構成される。また、ＭＩＭ８の他方の端子にＨｉ信号が印加されると、ＭＩＭ８の一方の端子に接続されたＣＮＴ－ＴＲ７のソースの電位（ＶＭＩＭ）は低下する（図６Ｅ参照）。
　なお、図示しないが、同じ行に含まれるＴＲＮ－ＴＲ３のゲートは、それぞれ転送行信号線（図示せず）に接続され、当該転送行信号線を介して同じタイミングで駆動信号ＴＲＮが供給される。同様に、同じ行に含まれるＲＳＴ－ＴＲ４のゲートは、それぞれリセット行信号線（図示せず）に接続され、当該リセット行信号線を介して同じタイミングで駆動信号ＲＳＴが供給される。同じ行に含まれるＳＥＬ－ＴＲ６のゲートは、それぞれ選択行信号線（図示せず）に接続され、当該選択行信号線を介して同じタイミングで駆動信号ＳＥＬが供給される。同じ行に含まれるＣＮＴ－ＴＲ７のゲートは、それぞれカウント行信号線（図示せず）に接続され、当該カウント行信号線を介して同じタイミングで駆動信号ＣＮＴが供給される。
　［光検出時の固体撮像素子の駆動方法］
　図４は、光検出時の画素回路の動作タイミングチャートを示す。図５Ａ～５Ｈは、露光時の画素セル内の電位及びポテンシャルを模式的に示す。図６Ａ～６Ｇは、信号読み出し時の画素セル内の電位及びポテンシャルを模式的に示す。なお、図５Ａ～５Ｈ及び図６Ａ～６Ｇのそれぞれにおいて、上側の図が、図２に示すＡ－Ａ線に沿った電位及びポテンシャルを模式的に示し、下側の図が、図２に示すＢ－Ｂ線に沿ったポテンシャルを模式的に示している。また、図５Ａ～５Ｈに示す電位及びポテンシャルは、図４に示す期間Ｉ～ＶＩＩＩにそれぞれ対応し、図６Ａ～６Ｇに示す電位及びポテンシャルは、図４に示す期間ＩＸ～ＸＶにそれぞれ対応している。
　なお、図５Ａ～５Ｈ及び図６Ａ～６Ｇにおいて、画素セル１０内の各部のポテンシャルを電位で表示している。この場合、電位がＶ１＞Ｖ２＞Ｖ３の関係を満たすように、図５Ａ～５Ｈ及び図６Ａ～６Ｇをそれぞれ図示している。本実施形態において、電位Ｖ１＝＋３Ｖ、電位Ｖ２＝０Ｖ、電位Ｖ３＝－１．１Ｖであるが、特にこれに限定されない。これらの値は、第１電源１２や第２電源１３の電源電圧や画素セル１０内の各素子の仕様、特に各トランジスタのサイズに応じて適宜変更されうる。
　また、本実施形態では、ＡＰＤ１で発生し、ＦＤ部２に転送される主な電荷は電子である。よって、参考のために、各図において、Ｅｃ及びＥＦＮを表示している。Ｅｃは、画素セル１０内の各部を構成する半導体層の伝導帯の下端レベルを示す。ＥＦＮは、当該各部を構成するｎ型半導体層のフェルミ準位を示す。また、縦軸には画素セル１０内の各部の電子のポテンシャルエネルギーも併せて示している。電子のポテンシャルエネルギーは電位の大小関係と反対であるから、各図において、Ｐ３＞Ｐ２＞Ｐ１の関係を満たしている。
　なお、図５Ａ～５Ｈ及び図６Ａ～６Ｇにおいて、ＶＡＰＤは、ＡＰＤ１のカソードの電位またはポテンシャル（図２参照）を示す。ＶＦＤは、ＦＤ部２の電位またはポテンシャル（図２参照）を示す。ＶＭＩＭは、ＭＩＭ８の端子のうち、ＣＮＴ－ＴＲ７のソースに接続された端子の電位またはポテンシャル（図２参照）を示す。また、Ｐ－ｗｅｌｌは、ＦＤ部２を囲むｐ型ウェル（図示せず）の電位またはポテンシャルを示し、当該電位は、Ｖ３（＝－１．１Ｖ）に固定されている。ＲＳＤは、ＲＳＤ－ＴＲのドレインの電位またはポテンシャルを示し、当該電位は、第１電源１２の電源電圧、この場合は、＋３Ｖに固定されている。
　ＴＲＮは、ＴＲＮ－ＴＲ３のゲートの電位を示し、その値は、駆動信号ＴＲＮの電圧値に相当する。ＣＮＴは、ＣＮＴ－ＴＲ７のゲートの電位を示し、その値は、駆動信号ＣＮＴの電圧値に相当する。ＲＳＴは、ＲＳＴ－ＴＲ４のゲートの電位を示し、その値は、駆動信号ＲＳＴの電圧値に相当する。
　図４に示すように、露光ステップとこれに続く読み出しステップとを実行することで、ＡＰＤ１に入射されるフォトンに基づいた信号が固体撮像素子１００から出力される。別の見方をすると、ＡＰＤ１にフォトンが入射された回数が検出される。露光ステップは、所定の長さの露光期間を複数回繰り返して実行される。後で詳しく述べるように、最終的に固体撮像素子１００から出力される出力信号の大きさは、ＡＰＤ１にフォトンが入射された露光期間の回数に比例する。また、読み出しステップでは、画素セルアレイ２０の１行毎に信号が順次読み出される、いわゆるローリング読み出しが実行される。
　一の露光期間、例えば、図４に示す光パルス期間１において、ＡＰＤ１にフォトンが入射した場合に着目してみる。まず、図５Ａに示すように、ＲＳＴ－ＴＲ４のゲートに駆動信号ＲＳＴ（＝＋４Ｖ）を印加して、ＲＳＴ－ＴＲ４をオン状態にする（図４に示す期間Ｉ）。これと同時に、ＴＲＮ－ＴＲ３のゲートに駆動信号ＴＲＮ（＝＋３Ｖ）を印加して、ＴＲＮ－ＴＲ３をオン状態にする。このようにすることで、ＡＰＤ１のソース及びＦＤ部２には、第１電源１２の電源電圧ＲＳＤ（＝＋３Ｖ）が印加され、ＶＡＰＤ及びＶＦＤは初期化電位（＋３Ｖ）にそれぞれリセットされる。
　次に、図５Ｂに示すように、駆動信号ＲＳＴを０Ｖに低下させ、ＲＳＴ－ＴＲ４をオフ状態にする（図４に示す期間ＩＩ）。一方、ＴＲＮ－ＴＲ３はオン状態を維持しており、画素セル１０は、露光状態となる。アバランシェ増倍によりＡＰＤ１で発生した電子により、電位ＶＡＰＤは低下（ポテンシャルは上昇）し、さらにＴＲＮ－ＴＲ３を介して、電子がＦＤ部２に流入するため、電位ＶＦＤも低下（ポテンシャルは上昇）する（図５Ｃ参照；図４に示す期間ＩＩＩ）。
　図５Ｄに示すように、駆動信号ＴＲＮを０Ｖに低下させ、ＴＲＮ－ＴＲ３をオフ状態にして露光を終了する（図４に示す期間ＩＶ）。
　次に、図５Ｅに示すように、電位ＲＳＴが、Ｖ１とＶ２との間の値になるように、駆動信号ＲＳＴをＲＳＴ－ＴＲ４のゲートに印加する（図４に示す期間Ｖ）。この場合の駆動信号ＲＳＴの大きさは、＋２．５Ｖである。このようにすることで、ＲＳＴ－ＴＲ４のゲート直下のポテンシャルをＲＳＴのソースのポテンシャルとドレインのポテンシャルの間のレベルにすることができる。この場合、ＲＳＴ－ＴＲ４は、完全なオン状態にはならないものの、ＦＤ部２から第１電源１２へ電子が流れるようにすることができる。ＡＰＤ１で発生した電荷量のばらつきに応じて、ＦＤ部２に蓄積される電荷量、ひいては電位ＶＦＤもばらつきを生じる。一方、図５Ｅに示すステップを行い、ＦＤ部２と第１電源１２との導通状態を確保することで、電位ＶＦＤを調整して、所定のレベルに揃えることができる。さらに、図５Ｆに示すように、駆動信号ＲＳＴを０Ｖに低下させ、ＲＳＴ－ＴＲ４をオフ状態にして、電位ＶＦＤの調整を終了する（図４に示す期間ＶＩ）。
　図５Ｇに示すように、ＣＮＴ－ＴＲ７のゲートに駆動信号ＣＮＴ（＝＋３Ｖ）を印加して、ＣＮＴ－ＴＲ７をオン状態にする（図４に示す期間ＶＩＩ）。このようにすることで、ＦＤ部２に蓄積された電子がＭＩＭ８に流れ込む。
　最後に、図５Ｈに示すように、駆動信号ＣＮＴを０Ｖに低下させ、ＣＮＴ－ＴＲ７をオフ状態にして光パルス期間１を終了する（図４に示す期間ＶＩＩＩ）。この状態で、ＭＩＭ８に所定量の電子が蓄積し保持されている。
　図４に示すように、次の光パルス期間２、さらに光パルス期間２に続く露光期間でも、図５Ａ～５Ｇに示すシーケンスが繰り返し実行される。ただし、１つの露光期間中にＡＰＤ１にフォトンが入射されない場合は、ＡＰＤ１でアバランシェ増倍により電子が発生しない。このため、当該露光期間では、ＭＩＭ８に電子は蓄積されない。なお、露光ステップにおいて、駆動信号ＣＳＷはＨｉ信号に固定される。
　所定回数の露光期間が繰り返された後、固体撮像素子１００から光検出信号が読み出される。まず、図４に示すように、ＳＥＬ－ＴＲ６のゲートに駆動信号ＳＥＬを印加して、ＳＥＬ－ＴＲ６をオン状態にする。次に、図６Ａに示すように、ＲＳＴ－ＴＲ４のゲートに駆動信号ＲＳＴ（＝＋４Ｖ）を印加して、ＲＳＴ－ＴＲ４をオン状態にし、電位ＶＦＤを初期化電位（＋３Ｖ）にリセットする（図４に示す期間ＩＸ）。
　次に、図６Ｂに示すように、駆動信号ＲＳＴを０Ｖに低下させ、ＲＳＴ－ＴＲ４をオフ状態にする。同時に、ＣＮＴ－ＴＲ７のゲートに駆動信号ＣＮＴ（＝＋３Ｖ）を印加して、ＣＮＴ－ＴＲ７をオン状態にする（図４に示す期間Ｘ）。このようにすることで、ＭＩＭ８に蓄積された電荷がＦＤ部２に転送される。
　さらに、図６Ｃに示すように、駆動信号ＣＮＴを０Ｖに低下させ、ＣＮＴ－ＴＲ７をオフ状態にする（図４に示す期間ＸＩ）。このようにすることで、ＦＤ部２に蓄積された電荷量に基づいた電圧信号がＳＦ－ＴＲ５から出力され、ＳＥＬ－ＴＲ６を介してＶＳＬ９に転送される。
　次に、図６Ｄに示すように、駆動信号ＣＳＷをＬｏ信号に変化させる（図４に示す期間ＸＩＩ）。このようにすることで、電位ＶＭＩＭを低下させる（ポテンシャルは上昇させる。）。
　図６Ｅに示すように、ＣＮＴ－ＴＲ７のゲートに駆動信号ＣＮＴ（＝＋３Ｖ）を印加して、ＣＮＴ－ＴＲ７をオン状態にする。同時に、ＲＳＴ－ＴＲ４のゲートに駆動信号ＲＳＴ（＝＋４Ｖ）を印加して、ＲＳＴ－ＴＲ４をオン状態にする（図４に示す期間ＸＩＩ）。このようにすることで、電位ＶＭＩＭ及び電位ＶＦＤを初期化してリセットする。
　図６Ｆに示すように、駆動信号ＣＮＴを０Ｖに低下させ、ＣＮＴ－ＴＲ７をオフ状態にし（図４に示す期間ＸＩＩＩ）、電位ＶＭＩＭ及び電位ＶＦＤのリセットを終了する。
　図６Ｇに示すように、駆動信号ＣＳＷをＨｉ信号に変化させる（図４に示す期間ＸＩＶ）。この時点で、ＦＤ部２に蓄積された電荷量に基づいた電圧信号がＳＦ－ＴＲ５から出力され、ＳＥＬ－ＴＲ６を介してＶＳＬ９に転送される。
　期間ＸＩでＶＳＬ９に出力された電圧信号を信号レベルとし、期間ＸＩＶでＶＳＬ９に出力された電圧信号をリセットレベルとする。この２つの信号が、ＶＳＬ９に接続されたＣＤＳ回路に順次入力されて、ノイズ成分が除去された光検出信号が生成される。
　［カウント数とキャパシタ蓄積電位との関係について］
　図７は、露光ステップでのフォトンカウント数とキャパシタ電圧との関係の一例を示す
　前述したように、１回の露光期間毎に、ＦＤ部２の電位ＶＦＤを所定のレベルに調整している。つまり、１回の露光期間でＡＰＤ１にフォトンが入射した場合、ＦＤ部２に蓄積される電荷量は一定となる。また、ＦＤ部２とＭＩＭ８とを導通状態にした場合、ＦＤ部２に蓄積された電荷は、ＦＤ部２の容量ＣＦＤとＭＩＭ８の容量ＣＭＩＭとの比に応じてＭＩＭ８に再分配される。
　したがって、露光ステップでフォトンが入射される露光期間の回数をｉカウント（ｉは整数で、１≦ｉ≦（ｎ－１）；ｎは露光ステップで設定された露光期間の回数）とすると、フォトンを（ｉ＋１）カウントした後のＭＩＭ８の端子間電圧ＶＭＩＭ（ｉ＋１）は、式（１）に示す関係を満たす。
Figure JPOXMLDOC01-appb-M000001
　ここで、ＶＦＤＡは、図４に示す期間ＩＶにおけるＦＤ部２の電位である。つまり、ＲＳＴ－ＴＲ４のゲートを中間電位にして、電位ＶＦＤを調整した後の値である。ＶＦＤＢは、図４に示す期間ＶＩＩにおけるＦＤ部２の電位である。つまり、ＦＤ部２に蓄積された電子をＭＩＭ８に転送した後のＦＤ部２の電位である。図７に示すように、カウント数ｉに比例して、電圧ＶＭＩＭ（ｉ）は低下する。なお、図７に示す例では、カウント数を２４回まで増加させると、電圧ＶＭＩＭ（ｉ）は３Ｖから１．６Ｖまで段階的に低下する。一方、カウント数を２５回以上に増やしても、電圧ＶＭＩＭ（ｉ）は１．６Ｖから変化しない。これは、ＭＩＭ８に蓄積された電荷量が飽和値に足したためである。つまり、電圧ＶＭＩＭ（ｉ）の変化量は、ＭＩＭ８の容量ＣＭＩＭに依存している。さらに言うと、ＦＤ部２の容量ＣＦＤとＭＩＭ８の容量ＣＭＩＭとの比にも依存している。
　図８は、露光ステップでのフォトンカウント数とキャパシタへの移動電荷とキャパシタ蓄積電位との関係の別の一例を示し、図９は、露光ステップでのフォトンカウント数とキャパシタ蓄積電位との関係の一例を示す。なお、図９に示すグラフは、図８に示した数値に基づいている。
　図８，９に示す例では、電位ＲＳＤを＋３Ｖ、容量ＣＦＤを１．６ｆＦ、容量ＣＭＩＭを１６ｆＦとしている。また、電位ＶＦＤＡを２．０Ｖ、電位ＶＦＤＢを２．５Ｖとしている。
　図８，９に示す例では、１回の露光期間でフォトンが入射する毎に、ＭＩＭ８に０．８Ｃ（クーロン）の電荷が蓄積され、前述の電圧ＶＭＩＭ（ｉ）に相当するＭＩＭ蓄積電位は、０．０５Ｖずつ低下する。また、露光ステップでのフォトンカウント数、つまり、積算数が１０回に達するまで、ＭＩＭ蓄積電位は０．０５Ｖずつ低下し、積算数が１０回で飽和値に達する。つまり、図８，９に示す例では、露光ステップにおいて、１０回までのフォトン入射をカウントできる。
　［効果等］
　以上説明したように、本実施形態に係る固体撮像素子１００は、行列状に配置された複数の画素セル１０と、複数の画素セル１０の動作を制御する垂直走査回路（行制御回路）４０とを少なくとも備えている。
　画素セル１０は、受光した光（フォトン）を電荷に変換するＡＰＤ１と、ＡＰＤ１で生成された電荷を蓄積するＦＤ部２と、ＡＰＤ１とＦＤ部２とにそれぞれ接続されたＴＲＮ－ＴＲ３と、を少なくとも有している。
　また、画素セル１０は、第１電源１２とＦＤ部２とにそれぞれ接続されたＲＳＴ－ＴＲ４と、第２電源１３とＦＤ部２とにそれぞれ接続され、ＦＤ部２に蓄積された電荷量に応じた電圧信号を出力するＳＦ－ＴＲ５と、ＳＦ－ＴＲ５に接続され、ＳＦ－ＴＲ５の出力信号をＶＳＬ９に転送するＳＥＬ－ＴＲ６と、を少なくとも有している。
　画素セル１０は、ＦＤ部２に接続されたＣＮＴ－ＴＲ７と、一方の端子が前ＣＮＴ－ＴＲ７に接続されたＭＩＭ８と、を少なくとも有している。
　垂直走査回路（行制御回路）４０は、ＭＩＭ８の他方の端子に互いに異なるレベルの電圧を供給可能に構成されている。具体的には、垂直走査回路４０に設けられたアンプ４１からキャパシタ信号線４２に接続されたＭＩＭ８の端子に電圧信号が供給される。アンプ４１に所定の選択信号が供給されることで、グラウンド電位に相当するＬｏ信号か、またはＬｏ信号よりも高電圧のＨｉ信号がＭＩＭ８に印加される。
　本実施形態によれば、まず、特許文献２に開示された従来の構成に比べて、画素セル１０内の素子を１個減らすことができる。具体的には、特許文献２における第１リセットトランジスタを省略できる。このことにより、画素セル１０のサイズを小さくでき、特許文献２に開示された従来の構成に比べて、高集積化された固体撮像素子１００を実現できる。
　また、本実施形態によれば、ＡＰＤ１に直接接続されるトランジスタの数を特許文献２に開示された従来の構成に比べて、減らすことができる。具体的には、特許文献２における第１リセットトランジスタを省略できる。
　トランジスタで発生した暗電流が、当該トランジスタに接続された受光素子に流れ込むことで、受光信号にノイズ成分が重畳し、ひいては、取得された画像の画質が劣化してしまうことはよく知られている。特に、ＡＰＤ１をガイガー増倍モードで動作させている場合、流れ込む暗電流量が大きくなると、画質が大幅に劣化してしまう。
　一方、本実施形態によれば、ＡＰＤ１に直接接続されるトランジスタの数を減らすことができるため、特許文献２に開示された従来の構成に比べて、ＡＰＤ１に流れ込む暗電流量を小さくできる。このことにより、画質の劣化を抑制することができる。
　また、本実施形態によれば、キャパシタ信号線４２に接続されたＭＩＭ８の端子の電位を互いに異なるレベルに変更することができる。このことにより、読み出しステップにおいて、前述したリセットレベルと信号レベルとの差を大きくでき、ノイズ成分が除去され、かつ大振幅の光検出信号を得ることができる。このことにより、ＡＰＤ１にフォトンが入射される回数を正確に検出することができる。
　また、垂直走査回路４０は、ＲＳＴ－ＴＲ４のゲートに３つ以上の互いに異なるレベルの電圧を印加可能に構成されている。このようにすることで、ＦＤ部２の電位ＶＦＤを調整して、１回の露光期間中にフォトンが入射した場合の、ＦＤ部２に蓄積される電荷量、ひいてはＭＩＭ８に蓄積される電荷量を一定にすることができる。このことにより、アナログ―デジタル変換回路等の専用回路を設けることなく、ＡＰＤ１にフォトンが入射される回数を検出することができる。つまり、簡便な構成で固体撮像素子１００を構成しつつ、ＡＰＤ１にフォトンが入射される回数を正確に検出することができる。
　フォトン検出にあたって、露光期間では、ＡＰＤ１で発生した電荷をＦＤ部２を経由してＭＩＭ８に蓄積している。垂直走査回路４０は、露光期間を所定回数繰り返し実行した後に、ＭＩＭ８に蓄積された電荷量に基づいた光検出信号をＶＳＬ９に読み出させる。このようにすることで、ＡＰＤ１にフォトンが入射される回数を正確に検出することができる。
　固体撮像素子１００から出力される光検出信号の大きさは、ＡＰＤ１にフォトンが入射された露光期間の回数に対応している。
　本実施形態によれば、アナログ―デジタル変換回路等の専用回路を設けることなく、ＡＰＤ１にフォトンが入射される回数を正確に検出することができる。
　（その他の実施形態）
　以上のように、本出願において開示する技術の例示として、実施形態について説明した。しかしながら、本開示による技術は、これらに限定されず、本開示の趣旨を逸脱しない限り、適宜、変更、置き換え、付加、省略等を行った実施形態にも適用可能である。
　また、被写体の照度が高照度、例えば０．１ルクスよりも明るい場合、ＡＰＤ１をリニア増倍モードで動作させてもよい。この場合、フォトカウント機能を使用せず、通常のイメージセンサと同様に１回の露光期間で出力された光検出信号を用いてもよい。つまり、ＦＤ部２に蓄積された電荷を必ずしもＭＩＭ８に蓄積させる必要は無い。なお、露光期間は、公知の電子シャッター動作を行うことで調整しうる。具体的には、露光期間中に所定のタイミングでＲＳＴ－ＴＲ４をオン状態にすることで、露光期間を調整しうる。
　また、固体撮像素子１００の出力信号か、または当該出力信号をさらに信号処理した後の信号に基づいて、被写体の照度を判定する判定回路（図示せず）を周辺回路部３０に設けてもよい。また、当該判定回路の判定結果に基づいて、ＡＰＤ１に接続される電源１１の電圧レベルを変更するレベル変更回路（図示せず）を周辺回路部３０にさらに設けてもよい。例えば、被写体の照度が所定値以下であれば、レベル変更回路は、ＡＰＤ１がガイガー増倍モードで動作するように電源１１の電圧を設定する。一方、被写体の照度が所定値よりも高ければ、レベル変更回路は、ＡＰＤ１がリニア増倍モードで動作するように電源１１の電圧を設定する。なお、当該判定回路及びレベル変更回路は、固体撮像素子１００の外部に設けられていてもよい。
　本開示の固体撮像素子は、微弱光を検出でき、かつ高集積化が図れるため、有用である。
１　　　アバランシェフォトダイオード（ＡＰＤ）
２　　　フローティングディフュージョン部（ＦＤ部）
３　　　転送トランジスタ（ＴＲＮ－ＴＲ）
４　　　リセットトランジスタ（ＲＳＴ－ＴＲ）
５　　　増幅トランジスタ（ＳＦ－ＴＲ）
６　　　選択トランジスタ（ＳＥＬ－ＴＲ）
７　　　カウントトランジスタ（ＣＮＴ－ＴＲ７）
８　　　キャパシタ（ＭＩＭ）
９　　　垂直信号線（ＶＳＬ）
１０　　画素セル
１１　　電源
１２　　リセットドレイン電源（第１電源）
１３　　ドレイン電源（第２電源）
１１　　電源（第２電源）
２０　　画素セルアレイ
３０　　周辺回路部
４０　　垂直走査回路（行制御回路）
４１　　アンプ
４２　　キャパシタ信号線
５０　　読み出し回路
６０　　水平走査回路
７０　　バッファアンプ
１００　固体撮像素子

Claims (4)

  1. 　行列状に配置された複数の画素セルと、前記複数の画素セルの動作を制御する行制御回路とを少なくとも備えた固体撮像素子であって、
    　前記画素セルは、
    　　受光した光を電荷に変換するアバランシェフォトダイオードと、
    　　前記アバランシェフォトダイオードで生成された電荷を蓄積するフローティングディフュージョン部と、
    　　前記アバランシェフォトダイオードと前記フローティングディフュージョン部とにそれぞれ接続された転送トランジスタと、
    　　第１電源と前記フローティングディフュージョン部とにそれぞれ接続されたリセットトランジスタと、
    　　第２電源と前記フローティングディフュージョン部とにそれぞれ接続され、前記フローティングディフュージョン部に蓄積された電荷量に応じた電圧信号を出力する増幅トランジスタと、
    　　前記増幅トランジスタに接続され、前記増幅トランジスタの出力信号を垂直信号線に転送する選択トランジスタと、
    　　前記フローティングディフュージョン部に接続されたカウントトランジスタと、
    　　一方の端子が前記カウントトランジスタに接続されたキャパシタと、
    を少なくとも有し、
    　前記行制御回路は、前記キャパシタの他方の端子に互いに異なるレベルの電圧を供給可能に構成されていることを特徴とする固体撮像素子。
  2. 　請求項１に記載の固体撮像素子において、
    　前記行制御回路は、さらに前記リセットトランジスタのゲートに３つ以上の互いに異なるレベルの電圧を印加可能に構成されていることを特徴とする固体撮像素子。
  3. 　請求項１または２に記載の固体撮像素子において、
    　露光期間では、前記アバランシェフォトダイオードで発生した電荷を前記フローティングディフュージョン部を経由して前記キャパシタに蓄積し、
    　前記行制御回路は、前記露光期間を所定回数繰り返し実行した後に、前記キャパシタに蓄積された電荷量に基づいた光検出信号を垂直信号線に読み出させることを特徴とする固体撮像素子。
  4. 　請求項３に記載の固体撮像素子において、
    　前記光検出信号の大きさは、前記アバランシェフォトダイオードにフォトンが入射された前記露光期間の回数に対応していることを特徴とする固体撮像素子。
PCT/JP2022/012995 2021-03-29 2022-03-22 固体撮像素子 WO2022210070A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2023511001A JPWO2022210070A1 (ja) 2021-03-29 2022-03-22
CN202280013571.1A CN116897542A (zh) 2021-03-29 2022-03-22 固态成像元件
US18/448,673 US20230388676A1 (en) 2021-03-29 2023-08-11 Solid-state imaging sensor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021055138 2021-03-29
JP2021-055138 2021-03-29

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/448,673 Continuation US20230388676A1 (en) 2021-03-29 2023-08-11 Solid-state imaging sensor

Publications (1)

Publication Number Publication Date
WO2022210070A1 true WO2022210070A1 (ja) 2022-10-06

Family

ID=83456087

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/012995 WO2022210070A1 (ja) 2021-03-29 2022-03-22 固体撮像素子

Country Status (4)

Country Link
US (1) US20230388676A1 (ja)
JP (1) JPWO2022210070A1 (ja)
CN (1) CN116897542A (ja)
WO (1) WO2022210070A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018216400A1 (ja) * 2017-05-25 2018-11-29 パナソニックＩｐマネジメント株式会社 固体撮像素子、及び撮像装置
WO2019186838A1 (ja) * 2018-03-28 2019-10-03 パナソニックＩｐマネジメント株式会社 固体撮像素子、固体撮像装置、固体撮像システム、固体撮像素子の駆動方法
WO2021044770A1 (ja) * 2019-09-06 2021-03-11 パナソニックＩｐマネジメント株式会社 撮像装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018216400A1 (ja) * 2017-05-25 2018-11-29 パナソニックＩｐマネジメント株式会社 固体撮像素子、及び撮像装置
WO2019186838A1 (ja) * 2018-03-28 2019-10-03 パナソニックＩｐマネジメント株式会社 固体撮像素子、固体撮像装置、固体撮像システム、固体撮像素子の駆動方法
WO2021044770A1 (ja) * 2019-09-06 2021-03-11 パナソニックＩｐマネジメント株式会社 撮像装置

Also Published As

Publication number Publication date
US20230388676A1 (en) 2023-11-30
JPWO2022210070A1 (ja) 2022-10-06
CN116897542A (zh) 2023-10-17

Similar Documents

Publication Publication Date Title
CN110651366B (zh) 固体摄像元件及摄像装置
US7626618B2 (en) Solid-state image pickup device, driving method for solid-state image pickup device and image pickup apparatus
US8717476B2 (en) Image sensor pixel with gain control
US8537259B2 (en) Photoelectric conversion circuit and solid state imaging device including same
US8217328B2 (en) Low noise pixel readout circuit with high conversion gain
US7427790B2 (en) Image sensor with gain control
US8525896B2 (en) Solid-state imaging apparatus
JP5222240B2 (ja) 光センサ回路、および光センサアレイ
JP7162251B2 (ja) 撮像装置
EP1850387B1 (en) Solid-state image pickup device
US20150070549A1 (en) Solid-state image device
US20060192234A1 (en) Solid-state imaging device
US10999548B2 (en) Pixel sensing circuit and driving method therefor, image sensor, and electronic device
JP4130307B2 (ja) 固体撮像装置
JP2008124395A (ja) 固体撮像装置
JP2018093297A (ja) 光電変換装置、撮像システム
EP2981069A1 (en) Photoelectric conversion apparatus and photoelectric conversion system
WO2022210070A1 (ja) 固体撮像素子
US11451726B2 (en) Imaging device and drive method therefor
US20240259708A1 (en) Imaging device
US11843884B1 (en) HV driver for rolling clamp in image sensor
JP7402635B2 (ja) 固体撮像素子および撮像装置、ならびに白キズ抑制方法
WO2022130835A1 (ja) 撮像装置
CN116093124A (zh) 多增益模式的复合介质栅双晶体管光敏探测器及方法
JP2019024200A (ja) 光電変換装置、光電変換システム

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22780285

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202280013571.1

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 2023511001

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22780285

Country of ref document: EP

Kind code of ref document: A1