WO2021065587A1 - 撮像装置 - Google Patents

撮像装置 Download PDF

Info

Publication number
WO2021065587A1
WO2021065587A1 PCT/JP2020/035645 JP2020035645W WO2021065587A1 WO 2021065587 A1 WO2021065587 A1 WO 2021065587A1 JP 2020035645 W JP2020035645 W JP 2020035645W WO 2021065587 A1 WO2021065587 A1 WO 2021065587A1
Authority
WO
WIPO (PCT)
Prior art keywords
drain
source
width
amplification transistor
transistor
Prior art date
Application number
PCT/JP2020/035645
Other languages
English (en)
French (fr)
Inventor
平瀬　順司
真明 柳田
西村　佳壽子
義則 高見
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to JP2021550636A priority Critical patent/JP7570013B2/ja
Publication of WO2021065587A1 publication Critical patent/WO2021065587A1/ja
Priority to US17/695,422 priority patent/US20220208816A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/745—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Definitions

  • This disclosure relates to an imaging device.
  • Image sensors are used in digital cameras, etc.
  • Examples of the image sensor include a CCD (Charge Coupled Device) image sensor and a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • CCD Charge Coupled Device
  • CMOS Complementary Metal Oxide Semiconductor
  • a photodiode is provided on the semiconductor substrate.
  • a photoelectric conversion layer is provided above the semiconductor substrate.
  • An image pickup device having such a structure is sometimes called a stacked image pickup device.
  • signal charges are generated by photoelectric conversion.
  • the generated charge is stored in the charge storage node.
  • a signal corresponding to the amount of charge stored in the charge storage node is read out via a CCD circuit or a CMOS circuit formed on the semiconductor substrate.
  • Patent Document 1 describes an imaging device.
  • a high-speed and low-noise imaging device is required.
  • the imaging device is A photoelectric conversion unit including a pixel electrode, a counter electrode, and a photoelectric conversion layer arranged between the pixel electrode and the counter electrode.
  • a charge storage unit which is a diffusion region, that stores the charges generated by the photoelectric conversion unit, It includes an amplification transistor including a first source, a first drain, and a gate electrode electrically connected to the charge storage unit. In plan view, the width of the first drain is smaller than the width of the first source.
  • the technology according to the present disclosure is suitable for realizing a high-speed and low-noise imaging device.
  • FIG. 1 is a circuit diagram showing a circuit configuration of an imaging device.
  • FIG. 2 is a circuit diagram showing a circuit configuration of pixels.
  • FIG. 3 is a timing chart for explaining the operation of the read circuit.
  • FIG. 4 is a perspective view showing the structure of the amplification transistor.
  • FIG. 5 is a plan view showing the structure of the amplification transistor.
  • FIG. 6 is a graph showing the relationship between the transconductance gm of the amplification transistor and the gate-drain capacitance Cgd of the amplification transistor obtained by the simulation.
  • FIG. 7 is an explanatory diagram of an amplification transistor having a divided structure.
  • FIG. 8 is an explanatory diagram of an amplification transistor having a divided structure.
  • FIG. 9 is a plan view showing the arrangement of each transistor.
  • FIG. 10A is a cross-sectional view of the amplification transistor.
  • FIG. 10B is a cross-sectional view of the reset transistor.
  • FIG. 11A is an explanatory diagram of an amplification transistor simulated by simulation.
  • FIG. 11B is an explanatory diagram of an amplification transistor simulated by simulation.
  • FIG. 11C is an explanatory diagram of an amplification transistor simulated by simulation.
  • FIG. 12A is an explanatory diagram of an amplification transistor simulated by simulation.
  • FIG. 12B is an explanatory diagram of the amplification transistor simulated by the simulation.
  • FIG. 13 is a graph showing the relationship between the threshold voltage VTop of the amplification transistor and the gate-drain capacitance Cgd of the amplification transistor obtained by simulation.
  • FIG. 13 is a graph showing the relationship between the threshold voltage VTop of the amplification transistor and the gate-drain capacitance Cgd of the amplification transistor obtained by simulation.
  • FIG. 13 is a
  • FIG. 14 is a graph showing the relationship between the threshold voltage VTop of the amplification transistor and the transconductance gm of the amplification transistor obtained by simulation.
  • FIG. 15A is a contour diagram showing the distribution of impurity concentration.
  • FIG. 15B is a contour diagram showing the distribution of the current density.
  • FIG. 15C is an explanatory diagram of the position of the junction.
  • FIG. 16A is a contour diagram showing the distribution of impurity concentration.
  • FIG. 16B is a contour diagram showing the distribution of the current density.
  • FIG. 16C is an explanatory diagram of the position of the junction.
  • FIG. 17 is a circuit diagram showing a circuit configuration of pixels.
  • FIG. 18 is a plan view showing the arrangement of each transistor.
  • the imaging device is A photoelectric conversion unit including a pixel electrode, a counter electrode, and a photoelectric conversion layer arranged between the pixel electrode and the counter electrode.
  • a charge storage unit which is a diffusion region, that stores the charges generated by the photoelectric conversion unit, It includes an amplification transistor including a first source, a first drain, and a gate electrode electrically connected to the charge storage unit. In plan view, the width of the first drain is smaller than the width of the first source.
  • the first aspect is suitable for realizing a high-speed and low-noise imaging device.
  • the distance from the first drain of the amplification transistor to the charge storage portion may be larger than the distance from the first source of the amplification transistor to the charge storage portion.
  • the second aspect is suitable for realizing a low noise imaging device.
  • the amplification transistor and the charge storage unit may be arranged so that the output signal of the amplification transistor negatively feeds back to the charge storage unit.
  • high-efficiency noise canceling can be realized in combination with the magnitude relationship of the dimensions of the first aspect.
  • the image pickup apparatus includes a second source and a second drain, and determines the timing at which the amplification transistor outputs an output signal. It may be further equipped with a selection transistor, In plan view The width of at least one selected from the group consisting of the second source and the second drain may be smaller than the width of the first drain of the amplification transistor.
  • the fourth aspect is excellent from the viewpoint of suppressing capacitive coupling in the selected transistor.
  • the image pickup apparatus may further include a semiconductor substrate.
  • a junction may extend through a portion of the contour of the first source of the amplification transistor and a portion of the contour of the first drain of the amplification transistor. The junction connects a first line connecting the first source of the amplification transistor and the first drain of the amplification transistor, and the first source of the amplification transistor and the first drain of the amplification transistor.
  • the fifth aspect is suitable for securing a wide current path.
  • the amplification transistor may be a depletion type.
  • the amplification transistor is an injection region containing the same conductive type impurities as the conductive type of impurities contained in the first source and the first drain of the amplification transistor, and is the first source of the amplification transistor and the first source of the amplification transistor. It may include an injection region connected to the first drain.
  • the sixth aspect is advantageous from the viewpoint of increasing the operating efficiency of the amplification transistor.
  • the image pickup apparatus may further include a semiconductor substrate.
  • the average width of the injection region may be larger than the average value of the width of the first source and the width of the first drain of the amplification transistor.
  • the seventh aspect is suitable for securing a wide current path.
  • the imaging device is With a semiconductor substrate
  • the width of the first drain is smaller than the width of the first source.
  • the distance from the first drain to the charge storage unit is larger than the distance from the first source to the charge storage unit.
  • the eighth aspect is suitable for realizing a high-speed and low-noise imaging device.
  • the amplification transistor and the charge storage unit may be arranged so that the output signal of the amplification transistor negatively feeds back to the charge storage unit.
  • high-efficiency noise canceling can be realized in combination with the magnitude relationship of the dimensions of the eighth aspect.
  • the imaging apparatus further includes a second source and a second drain, and further includes a selection transistor that determines the timing at which the amplification transistor outputs an output signal. May be In plan view
  • the width of at least one selected from the group consisting of the second source and the second drain may be smaller than the width of the first drain of the amplification transistor.
  • the tenth aspect is excellent from the viewpoint of suppressing the capacitive coupling in the selected transistor.
  • a junction may extend through a portion of the contour of the first source of the amplification transistor and a portion of the contour of the first drain of the amplification transistor.
  • the junction connects a first line connecting the first source of the amplification transistor and the first drain of the amplification transistor, and the first source of the amplification transistor and the first drain of the amplification transistor.
  • the eleventh aspect is suitable for securing a wide current path.
  • the amplification transistor may be a depletion type.
  • the amplification transistor is an injection region containing the same conductive type impurities as the conductive type of impurities contained in the first source and the first drain of the amplification transistor, and is the first source of the amplification transistor and the first source of the amplification transistor. It may include an injection region connected to the first drain.
  • the twelfth aspect is advantageous from the viewpoint of increasing the operating efficiency of the amplification transistor.
  • the average width of the injection region may be larger than the average value of the width of the first source and the width of the first drain of the amplification transistor.
  • the thirteenth aspect is suitable for securing a wide current path.
  • the imaging device is Photoelectric conversion unit and A charge storage unit, which is a diffusion region, that stores the charges generated by the photoelectric conversion unit, An amplification transistor comprising a source, a drain, a gate electrode electrically connected to the charge storage, and the like.
  • the width of the drain of the amplification transistor is smaller than the width of the source of the amplification transistor.
  • ordinal numbers such as first, second, third ... may be used. If an element has an ordinal number, it is not essential that a younger element of the same type exists. You can change the ordinal numbers as needed.
  • the polarity of the transistor and the conductive type in the diffusion region of the following embodiments are examples. As long as there is no contradiction, the polarity of the transistor and the conductive type in the diffusion region may be inverted.
  • FIG. 1 shows the structure of the image pickup apparatus 100 according to the present embodiment. The structure of the image pickup apparatus 100 will be described with reference to FIG.
  • the image pickup apparatus 100 includes a plurality of pixels 101 and peripheral circuits.
  • a pixel area is composed of a plurality of pixels 101.
  • the plurality of pixels 101 are arranged in a two-dimensional manner.
  • a plurality of pixels 101 are arranged in the row direction and the column direction.
  • the row direction is the direction in which the row extends.
  • the column direction is the direction in which the column extends.
  • the vertical direction is the column direction.
  • the horizontal direction is the row direction.
  • the plurality of pixels 101 may be arranged in one dimension.
  • the image pickup apparatus 100 may be a line sensor.
  • the image pickup apparatus 100 includes a signal line CON1, a signal line CON2, a signal line CON3, a power supply line CON4, a power supply line CON5, a power supply line CON6, a signal line 111, a signal line 114, and a power supply line 112. To be equipped.
  • the signal line CON1, the signal line CON2, and the signal line CON3 are arranged for each line.
  • the signal lines 111 are arranged for each row.
  • the signal line 111 in each row is connected to the pixel 101 in that row.
  • a constant current source 105B may be connected to the signal lines 111 in each row.
  • a voltage VSPH can be applied to the signal lines 111 in each row.
  • a voltage VSFL may be applied to the signal lines 111 in each row. The voltage VSHF is higher than the voltage VSFL.
  • the signal line 114 is connected to each pixel 101.
  • the signal line 114 is connected to the constant current source 105A. Further, the voltage A VDDP may be applied to the signal line 114.
  • the voltage VSHF is, for example, the power supply voltage.
  • the voltage VSFL is, for example, the ground voltage.
  • the voltage A VDDP is, for example, a power supply voltage.
  • the pixel 101 and the constant current source 105A are always electrically connected.
  • the pixel 101 and the constant current source 105A may be connected via a switch.
  • a reference voltage Vp is applied to the power supply line 112.
  • the power supply line 112 supplies a reference voltage Vp to all the pixels 101.
  • the peripheral circuit includes a vertical scanning circuit 102, a column signal processing circuit 103, a horizontal signal reading circuit 104, a constant current source 105A, and a constant current source 105B.
  • the column signal processing circuit 103 and the constant current source 105B are arranged for each row of pixels 101 arranged in two dimensions, for example.
  • the vertical scanning circuit 102 is connected to the signal line CON1, the signal line CON2, and the signal line CON3.
  • the vertical scanning circuit 102 selects a plurality of pixels 101 arranged in each row in units of rows by applying a predetermined voltage to the signal line CON1. As a result, the reading of the signal voltage of the selected pixel 101 and the reset of the pixel electrode 121b are executed.
  • the pixels 101 arranged in each row are electrically connected to the column signal processing circuit 103 via the signal line 111 of the row to which they belong.
  • the column signal processing circuit 103 performs noise suppression signal processing, analog-to-digital conversion (AD conversion), and the like.
  • the noise suppression signal processing is, for example, correlated double sampling.
  • a horizontal signal reading circuit 104 is electrically connected to a plurality of column signal processing circuits 103 provided corresponding to a plurality of columns.
  • the horizontal signal reading circuit 104 sequentially reads signals output from the plurality of column signal processing circuits 103 to the horizontal signal common line 113.
  • the vertical scanning circuit 102 is also called a row scanning circuit.
  • the column signal processing circuit 103 is also called a row signal storage circuit.
  • the horizontal signal readout circuit 104 is also called a column scanning circuit.
  • the voltage A VDDP is generated by a power source (not shown) and applied to the power supply line CON4.
  • the power line CON4 is connected to the signal line 114 via the first switch sw1. Further, the power supply line CON4 is connected to the end of the constant current source 105B on the opposite side of the signal line 114.
  • the voltage VSPH is generated by a power source (not shown) and applied to the power supply line CON5.
  • the power line CON5 is connected to the signal line 111 via the second switch sw2.
  • the voltage VSFL is generated by a power source (not shown) and applied to the power supply line CON6.
  • the power line CON6 is connected to the signal line 111 via the third switch sw3.
  • the power source that generates the voltage A VDDP may be provided inside the image pickup apparatus 100 or may be provided outside the image pickup apparatus 100. The same applies to the power supply that generates the voltage VSHF and the power supply that generates the voltage VSFL.
  • the constant current source 105B is connected to the signal line 111 via the fourth switch sw4.
  • a ground potential AGND is applied to the end of the constant current source 105B opposite to the signal line 111.
  • FIG. 2 is a circuit diagram showing an exemplary configuration of pixels 101 in the image pickup apparatus 100 according to the present embodiment.
  • the pixel 101 includes a photoelectric conversion unit 121 and a readout circuit 122.
  • the photoelectric conversion unit 121 is a photodetector.
  • the photoelectric conversion unit 121 converts the incident light, which is an optical signal, into the signal charge, which is an electric signal.
  • the signal charge may be simply referred to as an electric charge.
  • the reading circuit 122 reads out the electric signal detected by the photoelectric conversion unit 121.
  • the readout circuit 122 includes a band control unit 123, a selection transistor 125, and an amplification transistor 126.
  • the read circuit 122 also includes a charge storage node 128.
  • the charge storage node 128 refers to a configuration in which signal charges that contribute to the output of the amplification transistor 126 are stored.
  • the signal charge detected by the photoelectric conversion unit 121 is stored in the charge storage node 128.
  • the photoelectric conversion unit 121 has a counter electrode 121a, a pixel electrode 121b, and a photoelectric conversion layer 121c.
  • a reference voltage Vp is applied to the counter electrode 121a.
  • the pixel electrode 121b is included in the charge storage node 128.
  • the photoelectric conversion layer 121c is arranged between the counter electrode 121a and the pixel electrode 121b.
  • the photoelectric conversion layer 121c has a film shape.
  • the photoelectric conversion layer 121c is formed of, for example, an organic material.
  • the signal charge generated by the photoelectric conversion unit 121 is stored in the charge storage node 128. Specifically, the signal charge generated by the photoelectric conversion layer 121c is collected by the pixel electrode 121b. In this way, the signal charge is stored in the charge storage node 128.
  • the photoelectric conversion layer 121c when light is incident on the photoelectric conversion layer 121c, electron-hole pairs are generated by the photoelectric conversion.
  • the reference voltage Vp applied to the counter electrode 121a is higher than the voltage of the pixel electrode 121b. In this case, the holes move to the pixel electrode 121b. In this way, holes are accumulated in the charge storage node 128.
  • holes are used as signal charges.
  • electrons may be used as a signal charge.
  • the photoelectric conversion unit 121 is laminated on one surface of the semiconductor substrate 150. It can be said that the image pickup device 100 is a stacked image pickup device.
  • the photoelectric conversion unit another element having a photoelectric conversion function may be used.
  • a photodiode as a photoelectric conversion unit.
  • An example in which a photodiode is used as the photoelectric conversion unit will be described later with reference to FIGS. 17 and 18.
  • the charge storage node 128 includes the gate of the amplification transistor 126.
  • the signal charge stored in the charge storage node 128 is output from the amplification transistor 126.
  • the amplification transistor 126 outputs a signal corresponding to the amount of signal charge stored in the charge storage node 128 to the band control unit 123 and the selection transistor 125.
  • the band control unit 123 includes a reset transistor 131, a feedback transistor 132, a capacitance element 133, and a capacitance element 134.
  • the reset transistor 131 resets the charge storage node 128.
  • the signal charge stored in the charge storage node 128 is output from the amplification transistor 126.
  • the feedback transistor 132 limits the band of the feedback signal output from the amplification transistor 126 and fed back to the charge storage node 128.
  • Capacitive element means a structure in which a dielectric such as an insulating film is sandwiched between electrodes. Further, the “electrode” is not limited to an electrode formed of metal, and is interpreted to include a polysilicon layer and the like widely. The “electrode” in the present specification may be a part of a semiconductor substrate.
  • the signal charge read from the charge storage node 128 is amplified by the amplification transistor 126, band-limited by the feedback transistor 132, and then returned to the charge storage node 128. That is, the read circuit 122 has a feedback path that negatively feeds back the signal output from the amplification transistor 126 according to the amount of signal charge to the charge storage node 128.
  • This feedback path includes an amplification transistor 126, a feedback transistor 132, and a capacitive element 134.
  • the selection transistor 125 determines the timing at which the amplification transistor 126 outputs an output signal.
  • the selection transistor 125 is connected to a signal line 111 shared by at least two pixels 101. In this embodiment, the pixels 101 sharing the signal line 111 belong to the same row.
  • the signal lines 111 may not be arranged in all rows. For example, one signal line 111 may be arranged for a plurality of rows, and one signal line 111 may be shared by the plurality of rows. Alternatively, a plurality of signal lines 111 may be arranged in one row.
  • the signal amplified by the amplification transistor 126 is output to the signal line 111 via the selection transistor 125. No return route is formed during this period.
  • the selection transistor 125, the amplification transistor 126, the reset transistor 131, and the feedback transistor 132 are MOSFETs (Metal Oxide Semiconductor Field Effect Transistors). This point also applies to the transfer transistor 137, which will be described later with reference to FIGS. 17 and 18.
  • the selection transistor 125, the amplification transistor 126, the reset transistor 131, the feedback transistor 132, and the transfer transistor 137 are the same conductive MOSFETs. Specifically, the selection transistor 125, the amplification transistor 126, the reset transistor 131, the feedback transistor 132, and the transfer transistor 137 are N-type MOSFETs. However, the selection transistor 125, the amplification transistor 126, the reset transistor 131, the feedback transistor 132, and the transfer transistor 137 may be P-type MOSFETs.
  • Each of the selection transistor 125, the amplification transistor 126, the reset transistor 131, and the feedback transistor 132 has a drain and a source.
  • the source and drain of each transistor are diffusion regions, respectively. The same applies to the transfer transistor 137.
  • which of the two diffusion regions of the reset transistor 131 corresponds to the source and which corresponds to the drain is determined by the polarity of the reset transistor 131 and the level of the potential at that time. Therefore, which corresponds to the source and which corresponds to the drain may vary depending on the operating state of the reset transistor 131. That is, in the reset transistor 131, the source and drain can be interchanged. This point is the same for the feedback transistor 132. Further, this point is the same for the transfer transistor 137.
  • the potential of the source and / or drain may be fixed or variable. In transistors where the source and drain are interchangeable, the potentials of the source and / or drain may be fixed or variable.
  • the upper diffusion region of the amplification transistor 126 is the drain, and the lower diffusion region is the source.
  • the upper diffusion region of the selection transistor 125 is the drain, and the lower diffusion region is the source.
  • the lower diffusion region of the reset transistor 131 is referred to as one of the drain and the source, and the upper diffusion region is referred to as the other of the drain and the source.
  • the lower diffusion region of the feedback transistor 132 is referred to as one of the drain and source, and the upper diffusion region is referred to as the other of the drain and source.
  • the lower diffusion region of the transfer transistor 137 is referred to as one of the drain and the source, and the upper diffusion region is referred to as the other of the drain and the source.
  • the gate of the amplification transistor 126 is electrically connected to one of the drain and the source of the reset transistor 131.
  • the drain of the amplification transistor 126 is connected to the other of the drain and the source of the feedback transistor 132.
  • the source of the amplification transistor 126 is connected to the drain of the selection transistor 125.
  • a constant current source 105A is connected to the drain of the amplification transistor 126.
  • a power line CON4 may be connected to the drain of the amplification transistor 126.
  • the drain of the amplification transistor 126 and the constant current source 105A are always electrically connected.
  • the drain of the amplification transistor 126 and the constant current source 105A may be connected via a switch.
  • the source of the selection transistor 125 can be connected to the constant current source 105B.
  • the source of the selection transistor 125 may be connected to the power line CON5.
  • the source of the selection transistor 125 may be connected to the power line CON6.
  • One of the drain and the source of the feedback transistor 132 is electrically connected to one end of the capacitive element 133.
  • a reference voltage VR1 is applied to the other end of the capacitive element 133.
  • An RC filter circuit is formed by the feedback transistor 132 and the capacitive element 133.
  • One of the drain and the source of the feedback transistor 132 is electrically connected to one end of the capacitive element 134.
  • the other end of the capacitive element 134 is electrically connected to one of the drain and source of the reset transistor 131.
  • the capacitance Cs of the capacitance element 133 is larger than the capacitance Cc of the capacitance element 134.
  • the signal line CON2 is connected to the gate of the feedback transistor 132.
  • the state of the feedback transistor 132 is determined by the voltage of the signal line CON2.
  • the feedback transistor 132 when the voltage of the signal line CON2 is at a high level, the feedback transistor 132 is turned on. As a result, a feedback path including the amplification transistor 126, the feedback transistor 132, and the capacitive element 134 in this order is formed. As a result, the signal feedback from the charge storage node 128 to the charge storage node 128 is realized.
  • the resistance component of the feedback transistor 132 becomes large. Therefore, the cutoff frequency determined by the resistance component and the capacitance component in the feedback path becomes low, and the frequency domain of the feedback signal becomes narrow.
  • the signal output by the feedback transistor 132 is attenuated by an attenuation circuit based on the parasitic capacitance of the capacitance element 134 and the charge storage node 128, and the attenuated signal is fed back to the charge storage node 128. ..
  • the feedback transistor 132 When the voltage of the signal line CON2 becomes lower and becomes low level, the feedback transistor 132 is turned off. In this case, no return path is formed.
  • connection node 129 The other of the drain and source of the reset transistor 131 is connected to the connection node 129.
  • the connection node means an electrical connection portion between a plurality of elements in an electric circuit, and is a concept including wiring and the like that are responsible for the electrical connection between the elements.
  • the signal line CON3 is connected to the gate of the reset transistor 131.
  • the state of the reset transistor 131 is determined by the voltage of the signal line CON3. For example, when the voltage of the signal line CON3 is high, the reset transistor 131 is turned on. As a result, the charge storage node 128 is reset to the voltage of the connection node 129.
  • the gate of the selection transistor 125 is connected to the signal line CON1.
  • the state of the selection transistor 125 is determined by the voltage of the signal line CON1. For example, when the voltage of the signal line CON1 is at a high level, the selection transistor 125 is turned on. When the voltage of the signal line CON1 is low level, the selection transistor 125 is turned off.
  • the horizontal axis shows the time. From the top, the vertical axis shows the voltage level of the signal line CON1, the voltage level of the signal line CON2, and the voltage level of the signal line CON3, respectively.
  • the voltage of the signal line CON1 is at a low level, so the selection transistor 125 is turned off. Further, during this period, the signal charge generated according to the incident light is accumulated in the charge storage node 128.
  • the selection transistor 125 When the voltage of the signal line CON1 becomes high level at time t1, the selection transistor 125 is turned on. Further, during the read period, the power supply line CON4 is electrically connected to the amplification transistor 126, and the constant current source 105B is electrically connected to the selection transistor 125. In this state, the amplification transistor 126 and the constant current source 105B form a source follower circuit. As a result, a signal corresponding to the signal charge accumulated in the charge storage node 128 is output to the signal line 111. At this time, the amplification factor of the source follower circuit is, for example, about 1 time.
  • Time t2 to time t3 correspond to the reset period.
  • the feedback transistor 132 When the voltage of the signal line CON2 becomes high level at time t2, the feedback transistor 132 is turned on. Further, during the reset period, the power supply line CON6 is connected to the selection transistor 125, and the voltage VSFL is applied to the source of the amplification transistor 126. Further, at time t2, the reset transistor 131 is turned on when the voltage of the signal line CON3 becomes high level. As a result, the voltage of the charge storage node 128 is reset to the voltage VSFL.
  • the time from time t3 to time t4 corresponds to the noise suppression period.
  • the reset transistor 131 is turned off when the voltage of the signal line CON3 becomes low level.
  • the read circuit 122 forms a feedback path with an amplification factor based on the state of the amplification transistor 126. As a result, the kTC noise of the charge storage node 128 when the reset transistor 131 is turned off is suppressed.
  • the voltage of the signal line CON2 is set to a high level voltage.
  • the voltage of the signal line CON2 is set to the middle level voltage between the high level and the low level. Therefore, the operating band of the feedback transistor 132 is narrower in the period from time t3 to time t4 than in the period from time t2 to time t3.
  • the noise suppression effect is increased.
  • the time required for noise suppression becomes long, and therefore a long time is required as the time from the time t3 to the time t4.
  • the designer can arbitrarily adjust the operating band of the feedback transistor 132 according to the time allowed as the time from time t3 to time t4.
  • the operating band of the feedback transistor 132 during the noise suppression period is treated as being sufficiently lower than the operating band of the amplification transistor 126.
  • the noise suppression effect can be obtained not only when the operating band of the feedback transistor 132 during the noise suppression period is lower than the operating band of the amplification transistor 126 but also when it is higher.
  • Time t4 to time t5 correspond to the reset read period.
  • the power supply line CON4 is connected to the amplification transistor 126 again, and the constant current source 105B is connected to the selection transistor 125.
  • the amplification transistor 126 and the constant current source 105B form a source follower circuit.
  • a signal corresponding to the reset voltage is output to the signal line 111.
  • a correlation double sampling process is performed in which the difference between the signal read during the reset read period and the signal read during the read period is calculated. Then, the obtained difference is output as a pixel signal to the outside of the image pickup apparatus 100.
  • KTC noise is included in random noise.
  • the random noise means the fluctuation of the output when the electric signal converted by the photoelectric conversion unit 121 is 0.
  • the kTC noise is suppressed during the noise suppression period. As a result, good image data in which random noise is suppressed can be acquired.
  • FIG. 4 is a perspective view showing the structure of the amplification transistor 126.
  • FIG. 5 is a plan view showing the structure of the amplification transistor 126.
  • FIG. 4 shows the source 126s of the amplification transistor 126, the drain 126d of the amplification transistor 126, the gate electrode 126g of the amplification transistor 126, and the injection region 155.
  • the injection region 155 will be described later.
  • the dotted line is a contour line schematically showing a portion where the impurity concentration is at a certain level.
  • the width Wd of the drain 126d of the amplification transistor 126 is smaller than the width Ws of the source 126s of the amplification transistor 126 in a plan view. This is suitable for realizing a high-speed and low-noise imaging device 100.
  • the small width Wd of the drain 126d is advantageous from the viewpoint of reducing the gate-drain capacitance Cgd of the amplification transistor 126 and reducing noise.
  • a large width Ws of the source 126s is advantageous from the viewpoint of reducing the parasitic resistance of the source 126s, increasing the transconductance gm of the amplification transistor 126, and increasing the speed of the amplification transistor 126.
  • the gate-source voltage Vgs When the parasitic resistance of the source 126s is reduced, the gate-source voltage Vgs becomes large, and the substrate bias effect is suppressed, so that the threshold voltage VTop becomes small. Combined with these actions, the gate drive voltage Vdrive becomes large. This is advantageous from the viewpoint of securing the drain current Id of the amplification transistor 126. Increasing the transconductance gm and securing the drain current Id can contribute to the improvement of the driving ability of the amplification transistor 126. It can be understood from the context, but to be on the safe side, in this explanation, the gate-source voltage Vgs considers the influence of the parasitic resistance of the source 126s and the like.
  • the voltage Vgs becomes smaller than the difference between the gate voltage and the voltage output from the peripheral circuit toward the source 126s due to the parasitic resistance or the like. In a specific typical example, the voltage Vgs becomes smaller than the value expected from the control value set as the output voltage from the peripheral circuit to the source 126s due to the parasitic resistance or the like.
  • the substrate bias effect also called the back bias effect, is based on the back bias voltage Vb of the semiconductor substrate 150.
  • planar view means observing in a direction perpendicular to the surface of the semiconductor substrate 150.
  • Plan view can also be said to mean observing in the thickness direction of the semiconductor substrate 150.
  • FIG. 5 shows the amplification transistor 126 in a plan view.
  • the outer edge of the diffusion region such as the source and drain is defined by the junction where the concentration of N-type impurities and the concentration of P-type impurities are equal. Junctions can also be referred to as PN junctions.
  • the width Ws of the source 126s and the width Wd of the drain 126d of the amplification transistor 126 will be described in detail.
  • the channel When a voltage is applied to the gate electrode 126g of the amplification transistor 126 to turn on the amplification transistor 126, a channel is formed between the source 126s and the drain 126d.
  • the channel is the path of the electric current.
  • the channel defines the channel width, which is the dimension in the direction orthogonal to the direction in which the current flows.
  • the width Ws of the source 126s is the width of the portion of the source 126s adjacent to the channel when the amplification transistor 126 is in the ON state.
  • the width Wd of the drain 126d is the width of the portion of the drain 126d adjacent to the channel when the amplification transistor 126 is in the ON state.
  • the channel in the direction in which the width Ws of the source 126s is defined in the plan view, the channel defines the channel width at a position adjacent to the source 126s in the plan view when the amplification transistor 126 is in the ON state.
  • the direction that defines the width Wd of the drain 126d in the plan view is the direction in which the channel defines the channel width at a position adjacent to the drain 126d in the plan view when the amplification transistor 126 is in the ON state.
  • the width Ws of the source 126s of the amplification transistor 126 is the dimension of the portion of the source 126s of the amplification transistor 126 adjacent to the contour line of the gate electrode 126g.
  • the width Wd of the drain 126d of the amplification transistor 126 is the dimension of the portion of the drain 126d of the amplification transistor 126 adjacent to the contour line of the gate electrode 126g.
  • the explanation regarding the width Ws and / or the width Wd is established based on at least one of the first definition and the second definition, it is treated that the explanation is established.
  • the width Wd ⁇ width Ws is based on at least one of the first definition and the second definition, it is treated as the width Wd ⁇ width Ws.
  • FIG. 6 shows a simulation result showing the effect of width Wd ⁇ width Ws.
  • the horizontal axis is the transconductance gm (unit: ⁇ S) of the amplification transistor.
  • the vertical axis is the gate-drain capacitance Cgd (unit: fF) of the amplification transistor.
  • the drain current Id of the amplification transistor was set to 6 ⁇ A.
  • an SD symmetric model including an amplification transistor and an SD asymmetric model including an amplification transistor were used.
  • width Wd width Ws.
  • the width Wd ⁇ width Ws.
  • the SD asymmetric model amplification transistor corresponds to the amplification transistor 126 of this embodiment.
  • the dotted line DL shows the relationship between gm and Cgd when the SD symmetric model is used.
  • the solid line SL shows the relationship between gm and Cgd when the SD asymmetric model is used. Comparing the dotted DL and the solid SL, it can be seen that the SD asymmetric model is more advantageous in reducing Cgd while increasing gm than the SD symmetric model. Quantitatively, this simulation result shows that according to the SD asymmetric model, Cgd can be reduced by about 20% when gm is the same as compared with the SD symmetric model.
  • the ratio Wd / Ws of the width Wd of the drain 126d of the amplification transistor 126 to the width Ws of the source 126s of the amplification transistor 126 is, for example, 0.9 or less.
  • the ratio Wd / Ws may be 0.8 or less, or 0.7 or less.
  • the ratio Wd / Ws is, for example, 0.1 or more.
  • the ratio Wd / Ws may be 0.2 or more, or 0.3 or more.
  • the source 126s of the amplification transistor 126 is composed of one continuous diffusion region. That is, the source 126s of the amplification transistor 126 has an undivided structure. Further, the drain 126d of the amplification transistor 126 is composed of one continuous diffusion region. That is, the drain 126d of the amplification transistor 126 has an undivided structure.
  • the drain 126d of the amplification transistor 126 is composed of a plurality of diffusion regions. That is, the drain 126d of the amplification transistor 126 has a divided structure divided into a plurality of parts. In a plan view, the width Wd of the drain 126d having the divided structure is given by the total value of the widths of the plurality of diffusion regions constituting the drain 126d.
  • the drain 126d of the amplification transistor 126 is composed of two diffusion regions, a first diffusion region 126d1 and a second diffusion region 126d2. That is, the drain 126d of the amplification transistor 126 has a divided structure divided into two.
  • the drain 126d of the amplification transistor 126 is composed of four diffusion regions, the first diffusion region 126d1, the second diffusion region 126d2, the third diffusion region 126d3, and the fourth diffusion region 126d4. That is, the drain 126d of the amplification transistor 126 has a divided structure divided into four.
  • the number of divisions of the drain 126d having a division structure is not particularly limited. That is, the number of diffusion regions constituting the drain 126d is not particularly limited. In the examples of FIGS. 7 and 8, the number of divisions is an even number. However, the number of divisions may be an odd number.
  • the source and / or drain partition structure can be adopted for the selection transistor 125, the reset transistor 131, and the feedback transistor 132 (and the transfer transistor 137 described later).
  • the description of the split structure of the drain 126d of the amplification transistor 126 may be incorporated into the description of these split structures.
  • the output signal of the amplification transistor 126 is negatively fed back to the charge storage node 128.
  • the magnitude relationship of width Wd ⁇ width Ws can realize highly efficient noise canceling.
  • the output signal of the amplification transistor 126 is negatively fed back to the charge storage node 128 via the feedback transistor 132.
  • noise canceling due to negative feedback will be further described while explaining the charge storage node 128.
  • the charge storage node 128 refers to a configuration in which signal charges that contribute to the output of the amplification transistor 126 are stored.
  • the pixel electrode 121b of the photoelectric conversion unit 121 is a part of the charge storage node 128.
  • the charge storage unit 124 is a part of the charge storage node 128.
  • the wiring connecting the pixel electrode 121b and the charge storage unit 124 is a part of the charge storage node 128.
  • the gate electrode 126g of the amplification transistor 126 is a part of the charge storage node 128.
  • the charge storage unit 124 is a diffusion region. The charge storage unit 124 will be described in detail later.
  • the reset transistor 131 resets the signal charge stored in the charge storage node 128 to the reference level. Immediately after this reset, reset noise is mixed into the signal charge. The mixed noise can be canceled by the above negative feedback. The signal charge is read by the amplification transistor 126.
  • the parasitic capacitance of the charge storage node 128 adversely affects the negative feedback and may deteriorate the noise canceling effect of the reset noise.
  • the parasitic capacitance of the charge storage node 128 includes the gate-drain capacitance Cgd of the amplification transistor 126. That is, the gate-drain capacitance Cgd acts as a parasitic capacitance of the charge storage node 128.
  • the capacitance Cgd can be easily reduced.
  • the parasitic capacitance of the charge storage node 128 can be reduced, and the noise canceling effect due to negative feedback can be improved. By improving the noise canceling effect, dark current can be suppressed.
  • reducing the capacitance of the charge storage node 128 also has the advantage that the conversion gain for converting the signal charge into a voltage can be improved by the amplification transistor 126.
  • the ratio Rd of the change in the potential of the drain 126d to the change in the potential of the gate electrode 126g is smaller than the ratio Rs of the change in the potential of the source 126s to the change in the potential of the gate electrode 126g.
  • the device 100 is configured. For this reason, the "apparent" gate-drain capacitance of the amplification transistor 126 is greater than the "apparent" gate-source capacitance of the amplification transistor 126. In this case, reducing the width Wd of the drain 126d is effective in improving the noise canceling effect.
  • the ratio Rd is, for example, 0% or more and 30% or less.
  • the ratio Rd may be 0% or more and 20% or less.
  • the ratio Rs is, for example, 70% or more and 100% or less.
  • the ratio Rs may be 80% or more and 100% or less.
  • the degree of floating of the source 126s is larger than the degree of floating of the drain 126d. Therefore, the potential of the source 126s is more susceptible to changes in the potential of the gate electrode 126g than the potential of the drain 126d. That is why the ratio Rs> the ratio Rd.
  • the potential of the drain 126d of the amplification transistor 126 is a DC potential.
  • the DC potential may be a potential that is always fixed, or may be a potential that is the first level in a certain period and the second level in another period. The first level and the second level are different levels from each other.
  • the potential of the source 126s of the amplification transistor 126 is floating (that is, it is a floating potential), and when the potential of the gate electrode 126g of the amplification transistor 126 changes, it changes at a non-zero ratio to the change.
  • the image pickup apparatus 100 may have a mode in which the degree of floating of the drain 126d of the amplification transistor 126 is relatively small and a mode in which the degree of floating of the drain 126d is relatively large. In the latter mode, the degree of floating of the drain 126d may be similar to the degree of floating of the source 126s.
  • the pixel electrode 121b of the photoelectric conversion unit 121 is made of metal.
  • the pixel electrode 121b is made of metal, it is particularly beneficial that noise canceling based on negative feedback can be performed with high efficiency due to the magnitude relationship of width Wd ⁇ width Ws.
  • the pixel electrode 121b may be made of a non-metal such as a semiconductor material. Further, in the present embodiment, the pixel 101 does not have a transfer transistor, but may have a transfer transistor.
  • the signal charge detected by the photoelectric conversion unit 121 is stored in the charge storage unit 124.
  • the charge storage unit 124 is a diffusion region. Specifically, the charge storage unit 124 is provided on the semiconductor substrate 150.
  • the pixel electrode 121b is electrically connected to the charge storage unit 124.
  • the signal charge generated by the photoelectric conversion unit 121 is stored in the charge storage unit 124. Specifically, the signal charge generated by the photoelectric conversion layer 121c is collected by the pixel electrode 121b and then accumulated in the charge storage unit 124.
  • the reference voltage Vp applied to the counter electrode 121a is higher than the voltage of the pixel electrode 121b. Therefore, the holes move to the pixel electrode 121b and then to the charge storage unit 124 via the wiring.
  • the charge storage unit 124 is electrically connected to the gate of the amplification transistor 126.
  • the amplification transistor 126 outputs a signal corresponding to the amount of signal charge stored in the charge storage unit 124 to the band control unit 123 and the selection transistor 125.
  • the reset transistor 131 resets the charge storage unit 124.
  • the feedback transistor 132 limits the band of the feedback signal fed back from the charge storage unit 124 through the amplification transistor 126.
  • the signal charge read from the charge storage unit 124 is amplified by the amplification transistor 126, band-limited by the feedback transistor 132, and then returned to the charge storage unit 124. That is, the read-out circuit 122 has a feedback path that negatively feeds back the signal output from the amplification transistor 126 according to the amount of signal charge to the charge storage unit 124.
  • This feedback path includes a charge storage unit 124, an amplification transistor 126, a feedback transistor 132, and a capacitive element 134.
  • the feedback transistor 132 when the voltage of the signal line CON2 is at a high level, the feedback transistor 132 is turned on. As a result, a feedback path including the charge storage unit 124, the amplification transistor 126, the feedback transistor 132, and the capacitance element 134 is formed in this order.
  • one of the drain and the source of the reset transistor 131 is the charge storage unit 124.
  • the charge storage unit 124 may be another diffusion region electrically connected to one of the drain and the source of the reset transistor 131.
  • the reset transistor 131 is turned on when the voltage of the signal line CON3 is at a high level. As a result, the charge storage unit 124 is reset to the voltage of the connection node 129.
  • FIG. 9 is a plan view showing the arrangement of the selection transistor 125, the amplification transistor 126, the reset transistor 131, and the feedback transistor 132.
  • the distance Dd from the drain 126d of the amplification transistor 126 to the charge storage unit 124 is the distance Ds from the source 126s of the amplification transistor 126 to the charge storage unit 124. Greater than. This is suitable for realizing a low noise imaging device 100.
  • capacitive coupling may occur between the charge storage node 128 and the wiring connected to the drain 126d of the amplification transistor 126.
  • the capacitive coupling can be suppressed by increasing the distance Dd from the drain 126d of the amplification transistor 126 to the charge storage unit 124. This is advantageous from the viewpoint of realizing the low noise imaging device 100.
  • the distance Dd is the minimum distance between the drain 126d of the amplification transistor 126 and the charge storage unit 124 in a plan view.
  • the distance Ds is the minimum distance between the source 126s of the amplification transistor 126 and the charge storage unit 124 in a plan view. In FIG. 9, the distance Dd and the distance Ds based on this example are indicated by arrows.
  • the ratio Dd / Ds of the distance Dd to the distance Ds is, for example, 1.1 or more.
  • the ratio Dd / Ds may be 1.5 or more, or 2 or more.
  • the ratio Dd / Ds is, for example, 10 or less.
  • the ratio Dd / Ds may be 8 or less, or 5 or less.
  • the feedback transistor 132 has a first diffusion region 140b that operates as one of the source and drain, and a second diffusion region 140c that operates as the other of the source and drain.
  • the width W3 of the first diffusion region 140b of the feedback transistor 132 is smaller than the width Wd of the drain 126d of the amplification transistor 126.
  • the width W4 of the second diffusion region 140c of the feedback transistor 132 is smaller than the width Wd of the drain 126d of the amplification transistor 126. In the present embodiment, both of these magnitude relations are established, but only one may be established.
  • the width W3 of the first diffusion region 140b and the width W4 of the second diffusion region 140c of the feedback transistor 132 will be described in detail.
  • the channel When a voltage is applied to the gate electrode 132g of the feedback transistor 132 to turn on the feedback transistor 132, a channel is formed between the first diffusion region 140b and the second diffusion region 140c.
  • the channel is the path of the electric current.
  • the channel defines the channel width, which is the dimension in the direction orthogonal to the direction in which the current flows.
  • the width W3 of the first diffusion region 140b of the feedback transistor 132 is the width of the portion of the first diffusion region 140b adjacent to the channel when the feedback transistor 132 is in the ON state. is there.
  • the width W4 of the second diffusion region 140c of the feedback transistor 132 is the width of the portion of the second diffusion region 140c adjacent to the channel when the feedback transistor 132 is in the ON state.
  • the direction defining the width W3 of the first diffusion region 140b in the plan view is a channel at a position adjacent to the first diffusion region 140b in the plan view when the feedback transistor 132 is in the ON state. Is the direction that defines the channel width.
  • the direction that defines the width W4 of the second diffusion region 140c in the plan view is the direction in which the channel defines the channel width at a position adjacent to the second diffusion region 140c in the plan view when the feedback transistor 132 is in the ON state. is there.
  • the width W3 of the first diffusion region 140b of the feedback transistor 132 is the dimension of the portion of the first diffusion region 140b of the feedback transistor 132 adjacent to the contour line of the gate electrode 132g.
  • the width W4 of the second diffusion region 140c of the feedback transistor 132 is the dimension of the portion of the second diffusion region 140c of the feedback transistor 132 adjacent to the contour line of the gate electrode 132g.
  • the explanation regarding the width W3 and / or the width W4 is established based on at least one of the first definition and the second definition, it is treated that the explanation is established.
  • the width W3 ⁇ width Wd is based on at least one of the first definition and the second definition, it is treated as the width W3 ⁇ width Wd.
  • the width W4 ⁇ width Wd is based on at least one of the first definition and the second definition, it is treated as the width W4 ⁇ width Wd.
  • the ratio W3 / Wd of the width W3 of the first diffusion region 140b of the feedback transistor 132 to the width Wd of the drain 126d of the amplification transistor 126 is, for example, 0.9 or less. This ratio may be 0.8 or less, or 0.7 or less. This ratio is, for example, 0.1 or more. This ratio may be 0.2 or more, or 0.3 or more.
  • the ratio W4 / Wd of the width W4 of the second diffusion region 140c of the feedback transistor 132 to the width Wd of the drain 126d of the amplification transistor 126 is, for example, 0.9 or less. This ratio may be 0.8 or less, or 0.7 or less. This ratio is, for example, 0.1 or more. This ratio may be 0.2 or more, or 0.3 or more.
  • the diffusion region 140c is also the drain 126d of the amplification transistor 126. In other words, this diffusion region is shared by the amplification transistor 126 and the feedback transistor 132.
  • the width W1 of the source 125s of the selection transistor 125 is smaller than the width Wd of the drain 126d of the amplification transistor 126 in a plan view.
  • the width W2 of the drain 125d of the selection transistor 125 is smaller than the width Wd of the drain 126d of the amplification transistor 126. In the present embodiment, both of these magnitude relations are established, but only one may be established.
  • a gate voltage is applied to the gate electrode 125 g of the selection transistor 125. By switching this gate voltage between high level and low level, the selection transistor 125 can be switched on and off. When switching the gate voltage, the capacitance between the gate and source of the selection transistor 125 causes capacitive coupling between the gate and source. Further, when the gate voltage is switched, capacitance coupling occurs between the gate and drain due to the capacitance between the gate and drain of the selection transistor 125.
  • the width W1 of the source 125s of the selection transistor 125 the capacitive coupling between the gate and the source can be suppressed.
  • the width W2 of the drain 125d of the selection transistor 125 the capacitive coupling between the gate and the drain can be suppressed.
  • the selection transistor 125 is used as a switch. Therefore, even if the width W1 of the source 125s and / or the width W2 of the drain 125d of the selection transistor 125 is reduced to reduce the transconductance, the defect is small.
  • the width W1 of the source 125s and the width W2 of the drain 125d of the selection transistor 125 will be described in detail.
  • the channel When a voltage is applied to the gate electrode 125g of the selection transistor 125 to turn on the selection transistor 125, a channel is formed between the source 125s and the drain 125d.
  • the channel is the path of the electric current.
  • the channel defines the channel width, which is the dimension in the direction orthogonal to the direction in which the current flows.
  • the width W1 of the source 125s is the width of the portion of the source 125s adjacent to the channel when the selection transistor 125 is in the ON state.
  • the width W2 of the drain 125d is the width of the portion of the drain 125d adjacent to the channel when the selection transistor 125 is in the ON state.
  • the channel in the direction in which the width W1 of the source 125s is defined in the plan view, the channel defines the channel width at a position adjacent to the source 125s in the plan view when the selection transistor 125 is in the ON state.
  • the direction that defines the width W2 of the drain 125d in the plan view is the direction in which the channel defines the channel width at a position adjacent to the drain 125d in the plan view when the selection transistor 125 is in the ON state.
  • the width W1 of the source 125s of the selection transistor 125 is the dimension of the portion of the source 125s of the selection transistor 125 adjacent to the contour line of the gate electrode 125g.
  • the width W2 of the drain 125d of the selection transistor 125 is the dimension of the portion of the drain 125d of the selection transistor 125 adjacent to the contour line of the gate electrode 125g.
  • the explanation regarding the width W1 and / or the width W2 is established based on at least one of the first definition and the second definition, it is treated that the explanation is established.
  • the width W1 ⁇ width Wd is based on at least one of the first definition and the second definition, it is treated as the width W1 ⁇ width Wd.
  • the width W2 ⁇ width Wd is based on at least one of the first definition and the second definition, it is treated as the width W2 ⁇ width Wd.
  • the ratio W1 / Wd of the width W1 of the source 125s of the selection transistor 125 to the width Wd of the drain 126d of the amplification transistor 126 is, for example, 0.9 or less. This ratio may be 0.8 or less, or 0.7 or less. This ratio is, for example, 0.1 or more. This ratio may be 0.2 or more, or 0.3 or more.
  • the ratio W2 / Wd of the width W2 of the drain 125d of the selection transistor 125 to the width Wd of the drain 126d of the amplification transistor 126 is, for example, 0.9 or less. This ratio may be 0.8 or less, or 0.7 or less. This ratio is, for example, 0.1 or more. This ratio may be 0.2 or more, or 0.3 or more.
  • the diffusion region constituting the drain 125d of the selection transistor 125 is the same as the diffusion region constituting the source 126s of the amplification transistor 126. In other words, this diffusion region is shared by the selection transistor 125 and the amplification transistor 126.
  • the reset transistor 131 has a first diffusion region 140a that operates as one of the source and drain, and a second diffusion region 140b that operates as the other of the source and drain.
  • the width W5 of the first diffusion region 140a of the reset transistor 131 is smaller than the width Wd of the drain 126d of the amplification transistor 126.
  • the width W6 of the second diffusion region 140b of the reset transistor 131 is smaller than the width Wd of the drain 126d of the amplification transistor 126.
  • both of these magnitude relations are established, but only one may be established.
  • the source of the reset transistor 131 can be the charge storage unit 124.
  • the drain of the reset transistor 131 may be the charge storage section 124.
  • other diffusion regions other than the source and drain of the reset transistor 131 may be the charge storage unit 124.
  • the width W5 of the first diffusion region 140a and the width W6 of the second diffusion region 140b of the reset transistor 131 will be described in detail.
  • a channel is formed between the first diffusion region 140a and the second diffusion region 140b.
  • the channel is the path of the electric current.
  • the channel defines the channel width, which is the dimension in the direction orthogonal to the direction in which the current flows.
  • the width W5 of the first diffusion region 140a of the reset transistor 131 is the width of the portion of the first diffusion region 140a adjacent to the channel when the reset transistor 131 is in the ON state. is there.
  • the width W6 of the second diffusion region 140b of the reset transistor 131 is the width of the portion of the second diffusion region 140b adjacent to the channel when the reset transistor 131 is in the ON state.
  • the direction defining the width W5 of the first diffusion region 140a in the plan view is a channel at a position adjacent to the first diffusion region 140a in the plan view when the reset transistor 131 is in the ON state. Is the direction that defines the channel width.
  • the direction that defines the width W6 of the second diffusion region 140b in the plan view is the direction in which the channel defines the channel width at a position adjacent to the second diffusion region 140b in the plan view when the reset transistor 131 is in the ON state. is there.
  • the width W5 of the first diffusion region 140a of the reset transistor 131 is the dimension of the portion of the first diffusion region 140a of the reset transistor 131 adjacent to the contour line of the gate electrode 131g.
  • the width W6 of the second diffusion region 140b of the reset transistor 131 is the dimension of the portion of the second diffusion region 140b of the reset transistor 131 adjacent to the contour line of the gate electrode 131g.
  • the explanation regarding the width W5 and / or the width W6 is established based on at least one of the first definition and the second definition, it is treated that the explanation is established.
  • the width W5 ⁇ width Wd is based on at least one of the first definition and the second definition, it is treated as the width W5 ⁇ width Wd.
  • the width W6 ⁇ width Wd is based on at least one of the first definition and the second definition, it is treated as the width W6 ⁇ width Wd.
  • the ratio W5 / Wd of the width W5 of the first diffusion region 140a of the reset transistor 131 to the width Wd of the drain 126d of the amplification transistor 126 is, for example, 0.9 or less. This ratio may be 0.8 or less, or 0.7 or less. This ratio is, for example, 0.1 or more. This ratio may be 0.2 or more, or 0.3 or more.
  • the ratio W6 / Wd of the width W6 of the second diffusion region 140b of the reset transistor 131 to the width Wd of the drain 126d of the amplification transistor 126 is, for example, 0.9 or less. This ratio may be 0.8 or less, or 0.7 or less. This ratio is, for example, 0.1 or more. This ratio may be 0.2 or more, or 0.3 or more.
  • the diffusion region 140b is shared by the reset transistor 131 and the feedback transistor 132.
  • the gate 131g of the reset transistor 131 partially overlaps the diffusion region 140a (that is, the charge storage unit 124). In plan view, the gate 131g partially overlaps the diffusion region 140b. Further, in a plan view, the gate 132g of the feedback transistor 132 partially overlaps with the diffusion region 140b.
  • the gate 132g of the feedback transistor 132 does not overlap with the diffusion region 140c.
  • the gate 126g of the amplification transistor 126 does not overlap the drain 126g (that is, the diffusion region 140c).
  • the gate 126g of the amplification transistor 126 does not overlap with the drain 126d.
  • the gate 126g does not overlap with the source 126s.
  • the gate 125g of the selection transistor 125 does not overlap with the drain 125d (ie, with the source 126s).
  • the gate 125g does not overlap with the source 125s.
  • the gate 131g may or may not partially overlap each of the two diffusion regions 140a and 140b. This point is the same for the selection transistor 125, the amplification transistor 126, the feedback transistor 132, and the transfer transistor 137.
  • FIG. 10A shows a cross-sectional view of the amplification transistor 126 of this embodiment.
  • the amplification transistor 126 is a depletion type.
  • the amplification transistor 126 is a depletion type MOSFET. This point is the same for the selection transistor 125. Making the transistor a depletion type is advantageous from the viewpoint of lowering the threshold voltage of the transistor and increasing the operating efficiency.
  • FIG. 10B shows a cross-sectional view of the reset transistor 131 of this embodiment.
  • the reset transistor 131 is an enhancement type.
  • the reset transistor 131 is an enhancement type MOSFET. This point is the same for the feedback transistor 132 and the transfer transistor 137.
  • the amplification transistor 126 may be a depletion type (specifically, a depletion type MOSFET) or an enhancement type (specifically, an enhancement type MOSFET). This point is the same for the selection transistor 125, the reset transistor 131, the feedback transistor 132, and the transfer transistor 137.
  • FIGS. 11A to 16C are drawings in which the amplification transistor 126 and the like are observed in a direction perpendicular to the surface of the semiconductor substrate 150. Therefore, the term "in plan view" can be appropriately supplemented in the following description.
  • first conductive type and second conductive type are used.
  • the first conductive type and the second conductive type are different conductive types from each other.
  • the first conductive type is N type and the second conductive type is P type.
  • the first conductive type may be P type and the second conductive type may be N type.
  • the first conductive type impurity is arsenic (As).
  • the second conductive type impurity is boron.
  • other impurities may be used as the first conductive type impurities and the second conductive type impurities.
  • Another example of the first conductive type impurity is phosphorus (P).
  • FIGS. 11A to 12B A method of manufacturing the amplification transistor 126 will be described with reference to FIGS. 11A to 12B. In the following, in consideration of the legibility of the drawings, FIGS. 11A to 11C and 12A to 12B are separated. In manufacturing the amplification transistor 126, both the steps described in any of FIGS. 11A to 11C and the steps described in any of FIGS. 12A to 12B are performed.
  • the internal region of the solid line GA is the region where the gate electrode 126g of the amplification transistor 126 extends.
  • the outer region of the alternate long and short dash line TW is a region into which the second conductive type impurities are injected.
  • a second conductive type impurity is injected into the outer region of the alternate long and short dash line TW in the semiconductor substrate 150 before the gate electrode 126 g is arranged.
  • this injection will be referred to as a first injection.
  • an injection separation region for element separation of the amplification transistor 126 is formed in the semiconductor substrate 150.
  • a certain element when a certain element is separated into elements, it means that a structure for suppressing electrical interaction between the element and another element is provided.
  • the fact that a certain element is separated means that the element is surrounded by the above structure and another element is arranged outside the structure in a plan view.
  • the internal region of the alternate long and short dash line SF is a region into which the first conductive type impurities are injected.
  • the first conductive type impurities are injected into the internal region of the alternate long and short dash line SF in the semiconductor substrate 150 before the gate electrode 126 g is arranged.
  • this injection will be referred to as a second injection.
  • the internal region of the dotted line NL is a region into which the first conductive type impurities are injected.
  • the first conductive type impurities are injected toward the internal region of the dotted line NL on the semiconductor substrate 150. That is, with the gate electrode 126 g as a mask, the first conductive type impurities are injected toward the internal region of the dotted line NL on the semiconductor substrate 150.
  • this injection will be referred to as a third injection.
  • the amount of impurities injected per unit area into the semiconductor substrate 150 by the third injection is sufficiently larger than the amount of impurities injected per unit area into the semiconductor substrate 150 by the second injection. Therefore, in the semiconductor substrate 150, the concentration of impurities in the region where impurities are introduced by the third injection is the concentration of impurities in the region where impurities are introduced by the second injection without introducing impurities by the third injection. It is sufficiently large compared to the concentration. In the region of the semiconductor substrate 150 in which impurities have been introduced by both the third injection and the second injection, it can be said that the concentration of the impurities is substantially determined by the third injection.
  • the source 126s of the amplification transistor 126 is formed by the third injection into the region on one side of the semiconductor substrate 150 as viewed from the gate electrode 126g.
  • the drain 126d of the amplification transistor 126 is formed by the third injection into the region on the other side of the gate electrode 126g on the semiconductor substrate 150.
  • An injection region 155 is formed in a region where impurities are not introduced by the third injection and impurities are introduced by the second injection.
  • the impurity concentration of the injection region 155 is smaller than the impurity concentration of the source 126s and the drain 126d.
  • the injection region 155 extends between the source 126s and the drain 126d.
  • the threshold voltage VTop of the amplification transistor 126 is adjusted.
  • the threshold voltage VTop refers to the gate-source voltage of the amplification transistor 126 when the drain current starts to flow in the amplification transistor 126.
  • the conductive type of impurities contained in the source 126s and drain 126d and the conductive type of impurities contained in the injection region 155 are the same as the first conductive type.
  • the second injection is the so-called counter injection.
  • the depletion type amplification transistor 126 is formed.
  • the conductive type of impurities contained in the source 126s and the drain 126d and the conductive type of impurities contained in the injection region 155 may be different from each other.
  • the amplification transistor 126 is manufactured by a plurality of steps including the first injection, the second injection, and the third injection.
  • the first injection can be performed according to any of FIGS. 11A, 11B and 11C.
  • the second injection can be done according to either FIG. 12A or FIG. 12B.
  • the region where the first injection is performed is different.
  • the contour line of the region where the first injection is performed includes a portion extending on the contour line of the gate electrode 126g on the drain 126d side. That is, the contour line of the region where the first injection is performed partially overlaps (that is, is onset) with the contour line of the gate electrode 126g on the drain 126d side.
  • TW: 0n the case where the injection separation region is formed according to the example of FIG. 11A may be referred to as “TW: 0n”.
  • the contour line of the region where the first injection is performed is offset by 50 nm from the contour line of the gate electrode 126g on the drain 126d side to the inside of the gate electrode 126g. including.
  • TW: -50n the case where the injection separation region is formed according to the example of FIG. 11B may be referred to as “TW: -50n”.
  • the contour line of the region where the first injection is performed is offset by 50 nm from the contour line of the gate electrode 126g on the drain 126d side to the outside of the gate electrode 126g. including.
  • TW: + 50n the case where the injection separation region is formed according to the example of FIG. 11C may be referred to as “TW: + 50n”.
  • the region where the second injection is performed is different.
  • the contour line of the region where the second injection is performed includes a portion extending on the contour line of the gate electrode 126g on the drain 126d side. .. That is, the contour line of the region where the second injection is performed is partially onset with the contour line of the gate electrode 126g on the drain 126d side.
  • the case where the injection region 155 is formed according to the example of FIG. 12A may be referred to as “SF: 0n”.
  • the contour line of the region where the second injection is performed is offset by 50 nm from the contour line of the gate electrode 126g on the drain 126d side to the inside of the gate electrode 126g. Including the part.
  • the case where the injection region 155 is formed according to the example of FIG. 12A may be referred to as “SF: ⁇ 50 n”.
  • the horizontal axis is the threshold voltage VTop (unit: V) of the amplification transistor 126.
  • the vertical axis is the gate-drain capacitance Cgd (unit: fF) of the amplification transistor 126. From FIG. 13, it can be seen that the gate-drain capacitance Cgd is equivalent in the above six cases.
  • the horizontal axis is the threshold voltage VTop (unit: V) of the amplification transistor 126.
  • the vertical axis is the transconductance gm (unit: ⁇ S) of the amplification transistor 126. From FIG. 14, it can be seen that a large transconductance gm is obtained in the case of “TW: + 50n”. Further, in the case of "SF: 0n", it is understood that a large transconductance gm is obtained.
  • a large gm can be easily obtained when the contour line of the region where the first injection is performed includes a portion offset from the contour line of the gate electrode 126g on the drain 126d side to the outside of the gate electrode 126g. Will be done. Specifically, in this case, it is presumed that a large gm can be easily obtained for the same threshold voltage VTop.
  • 15A, 15B, 16A and 16B are contour diagrams obtained by simulation.
  • FIG. 15A shows the impurity concentration near the surface of the semiconductor substrate 150 in the case of “TW: -50n” and “SF: 0n”.
  • FIG. 16A shows the impurity concentration near the surface of the semiconductor substrate 150 in the case of “TW: + 50n” and “SF: 0n”.
  • FIGS. 15A and 16A show the absolute value (Net Profile) of the effective concentration of impurities.
  • the effective concentration of impurities refers to the concentration of electrically active impurities.
  • the alternate long and short dash line JN indicates a junction, that is, a portion where the concentration of the first conductive type impurity and the concentration of the second conductive type impurity are equal.
  • the junction JN extends linearly.
  • the contour bar "Doping Concentration” indicates the concentration of the first conductive type impurities.
  • the contour bar "Doping Concentration” indicates the concentration of the second conductive type impurities.
  • the unit of the numerical value of the contour bar is atoms / cm 3 .
  • FIG. 15A showing the case of "TW: -50n" and "SF: 0n” is provided with a dotted line DL1 for convenience of explanation.
  • the junction JN is a portion extending along the contour line inside the gate electrode 126g with respect to the contour line of the gate electrode 126g on the drain 126d side. including.
  • FIG. 16A showing the case of "TW: + 50n” and "SF: 0n” is provided with a dotted line DL2 for convenience of explanation.
  • the junction JN includes a portion set on the contour line of the gate electrode 126g on the drain 126d side.
  • FIG. 15B shows the current density distribution (unit: A / cm 2 ) near the surface of the semiconductor substrate 150 in the case of “TW: ⁇ 50 n” and “SF: 0 n”. That is, FIG. 15B shows the current density distribution in the case of FIG. 15A. In FIG. 15B, the same junction JN as in FIG. 15A is shown.
  • FIG. 16B shows the current density distribution (unit: A / cm 2 ) near the surface of the semiconductor substrate 150 in the case of “TW: + 50n” and “SF: 0n”. That is, FIG. 16B shows the current density distribution in the case of FIG. 16A. In FIG. 16B, the same junction JN as in FIG. 16A is shown.
  • FIGS. 15B and 16B The current density distributions shown in FIGS. 15B and 16B are obtained by setting various voltages of the amplification transistor 126 in the simulation as follows. Gate voltage Vg: 1V Drain voltage Vd: 2.6V Source voltage Vs: 0V Back bias voltage Vb: -0.7V
  • FIG. 15B showing the current density distribution in the case of "TW: -50n” and "SF: 0n” is provided with a dotted line DL3 for convenience of explanation.
  • a dotted line DL4 is attached to FIG. 16B showing the current density distribution in the case of “TW: + 50n” and “SF: 0n” for convenience of explanation.
  • FIGS. 15A and 16A show the impurity concentration near the surface of the semiconductor substrate 150, it is considered that the impurity concentration is almost the same on the surface of the semiconductor substrate 150. Further, in FIGS. 15B and 16B, the current density distribution near the surface of the semiconductor substrate 150 is shown, but it is considered that the current density distribution is substantially the same on the surface of the semiconductor substrate 150.
  • FIG. 15C is a diagram for explaining the position of the junction JN on the surface of the semiconductor substrate 150 according to the embodiment, which is derived from FIGS. 15A and 15B.
  • FIG. 16C is a diagram for explaining the position of the junction JN on the surface of the semiconductor substrate 150 according to the embodiment, which is derived from FIGS. 16A and 16B.
  • a junction JN extends on the surface of the semiconductor substrate 150 through a part of the contour line of the source 126s of the amplification transistor 126 and a part of the contour line of the drain 126d of the amplification transistor 126. .. On the surface of the semiconductor substrate 150, the junction JN connects the first line JN1 connecting the source 126s of the amplification transistor 126 and the drain 126d of the amplification transistor 126, and the source 126s of the amplification transistor 126 and the drain 126d of the amplification transistor 126. Includes 2 lines JN2.
  • the line segment connecting both ends of the first line JN1 is defined as the first line segment VL1.
  • the line segment connecting both ends of the second line JN2 is defined as the second line segment VL2.
  • the area of the region between the first line JN1 and the second line JN2 is larger than the area of the region between the first line segment VL1 and the second line segment VL2.
  • one end and the other end of the first line JN1 are defined as the first end M1 and the second end M2, respectively.
  • one end and the other end of the second line JN2 are defined as a third end M3 and a fourth end M4, respectively.
  • a line segment connecting the first line JN1 and the second line JN2 is defined as a line segment connecting the first end M1 and the third end M3, and a line segment connecting the second end M2 and the fourth end M4
  • the area of the enclosed area is defined as the first area.
  • the area of the area surrounded by, is defined as the second area. At this time, the first area is larger than the second area.
  • the junction JN on the surface of the semiconductor substrate 150 includes a portion onset on the contour line of the gate electrode 126g at a position closer to the drain 126d than the source 126s.
  • This configuration is advantageous from the viewpoint of ensuring a wide current path.
  • the junction JN on the surface of the semiconductor substrate 150 includes a portion onset on the contour line of the gate electrode 126g at a position adjacent to the drain 126d.
  • the depletion type amplification transistor 126 may have an injection region 155.
  • the injection region 155 contains the same conductive type impurities as the conductive type of impurities contained in the source 126s and the drain 126d.
  • the injection region 155 is connected to the source 126s and the drain 126d.
  • the concentration of impurities in the injection region 155 is lower than the concentration of impurities in the source 126s and lower than the concentration of impurities in the drain 126d.
  • the first line JN1 and the second line JN2 correspond to the contour line of the injection region 155 on the surface of the semiconductor substrate 150.
  • the average width of the injection region 155 is larger than the average value of the width Ws of the source 126s and the width Wd of the drain 126d.
  • This configuration is advantageous from the viewpoint of ensuring a wide current path.
  • the average value of the width Ws of the source 126s and the width Wd of the drain 126d is a value obtained by dividing the total of the width Ws of the source 126s and the width Wd of the drain 126d by 2.
  • the definitions of the width Ws of the source 126s and the width Wd of the drain 126d are as described above.
  • the average width of the injection region 155 is the area of the injection region 155 divided by the minimum spacing between the source 126s and the drain 126d.
  • the feature can also be described using the average spacing between the first line JN1 and the second line JN2 instead of the average width of the injection region 155.
  • the average distance between the lines JN1 and JN2 is larger than the average value of the width Ws of the source 126s and the width Wd of the drain 126d.
  • the average spacing between lines JN1 and JN2 is the area between lines JN1 and JN2 divided by the minimum spacing between source 126s and drain 126d.
  • the separation direction AD and the orthogonal direction BD are indicated by arrows.
  • the separation direction AD is a direction that defines the minimum distance between the source 126s and the drain 126d on the surface of the semiconductor substrate 150.
  • the orthogonal direction BD is a direction orthogonal to the separation direction AD on the surface of the semiconductor substrate 150.
  • the width of the injection region 155 is a dimension along the orthogonal direction BD of the injection region 155.
  • the distance traveling from the source 126s to the drain 126d along the separation direction AD on the injection region 155 is defined as the travel distance ⁇ L, and the amount of decrease in the width of the injection region 155 with respect to the travel distance ⁇ L.
  • the ratio of ⁇ W is defined as the width reduction rate ⁇ W / ⁇ L.
  • the position regarding the separation direction AD at which the width reduction rate ⁇ W / ⁇ L is maximum is closer to the position regarding the separation direction AD of the fourth end M4 than the position regarding the separation direction AD of the third end M3. ..
  • both of these characteristics regarding the position where the width reduction rate ⁇ W / ⁇ L is maximized are satisfied, but only one of them may be satisfied.
  • the concept of differentiation can be used to calculate the width reduction rate ⁇ W / ⁇ L. Therefore, minute values can be used as the reduction amount ⁇ W and the traveling distance ⁇ L.
  • the feature can be explained by using the curvatures of the first line JN1 and the second line JN2 instead of the width reduction rate ⁇ W / ⁇ L.
  • the position with respect to the separation direction AD at which the curvature of the first line JN1 is maximized is at the second end M2 rather than the position with respect to the separation direction AD of the first end M1. It is close to the position related to the separation direction AD.
  • the position regarding the separation direction AD at which the curvature of the curvature of the second line JN2 is maximized is the position regarding the separation direction AD of the fourth end M4 rather than the position regarding the separation direction AD of the third end M3. Close to.
  • both of these characteristics regarding the position where the curvature of the lines JN1 and JN2 is maximized are established, but only one of them may be established.
  • the photoelectric conversion unit 127 is located in the semiconductor substrate 150. Specifically, in this example, a photodiode is used as the photoelectric conversion unit 127.
  • the pixel 201 has a transfer transistor 137.
  • the transfer transistor 137 is included in the read circuit 222.
  • the photoelectric conversion unit 127 which is a photodiode, has a first conductive type impurity region 185 and a pinning layer.
  • the first conductive type is N type.
  • the pinning layer is located above the impurity region 185.
  • the pinning layer is a second conductive type impurity region.
  • the second conductive type is a conductive type different from the first conductive type.
  • the second conductive type is N type.
  • FIGS. 17 and 18, the illustration of the pinning layer is omitted.
  • the photoelectric conversion unit 127 which is a photodiode, photoelectrically converts the light received during the exposure time to generate an electric charge.
  • the transfer signal is applied to the gate of the transfer transistor 137 via the signal line CON7.
  • the transfer transistor 137 is turned on, and the charge generated by the photoelectric conversion unit 127, which is a photodiode, is transferred to the charge storage unit 124.
  • this transfer is a complete transfer in which all or substantially all charges are transferred.
  • the amplification transistor 126 outputs a signal corresponding to the charge transferred to the charge storage unit 124 to the signal line 111 via the selection transistor 125.
  • the output signal can be used for signal processing such as AD conversion.
  • the transfer transistor 137 includes a charge storage unit 124 as the other of the source and drain.
  • the transfer transistor 137 includes an impurity region 185 as one of the source and drain. Further, the transfer transistor 137 includes a gate electrode 137g.
  • the transfer transistor 137 shares the charge storage unit 124 with the reset transistor 131.
  • the source and drain can be interchanged in the amplification transistor 126.
  • the image pickup apparatus 100 has a first operation mode and a second operation mode.
  • the first operation mode the source and drain of the amplification transistor 126 are not interchanged.
  • the second operating mode in the amplification transistor 126, the source and drain can be interchanged.
  • the selection transistor 125 the first operation mode is a mode in which the demand for low noise is relatively high
  • the second operation mode is a mode in which the demand for low noise is relatively low.
  • the description in the above-described embodiment can be applied to the modified embodiment.
  • the explanation that "in a plan view, the width Wd of the drain 126d of the amplification transistor 126 is smaller than the width Ws of the source 126s of the amplification transistor 126" is established.
  • the width Wd of the drain 126d of the amplification transistor 126 is greater than the width Ws of the source 126s of the amplification transistor 126.
  • the explanation "is also small” should be interpreted to mean that the image pickup apparatus 100 has an operation mode in which the explanation holds.
  • the other description should also be interpreted to mean that the image pickup apparatus 100 has an operation mode in which the description holds.
  • the number of operation modes included in the image pickup apparatus 100 may be one or may be plural.
  • a configuration in which the source and drain of the reset transistor 131 are not interchanged can also be adopted.
  • a configuration in which the source and drain of the feedback transistor 132 are not interchanged can also be adopted.
  • a configuration in which the source and drain of the transfer transistor 137 are not interchanged can also be adopted.
  • the feedback transistor 132, the capacitive element 133, the capacitive element 134, and the like shown in FIGS. 2, 9, 17, and 18 may be omitted.
  • the imaging device of the present disclosure is useful for, for example, an image sensor, a digital camera, or the like.
  • the imaging device of the present disclosure can be used for a medical camera, a robot camera, a security camera, a camera mounted on a vehicle, and the like.
  • Imaging device 101 201 pixels 102 Vertical scanning circuit 103 Column signal processing circuit 104 Horizontal signal readout circuit 105A, 105B Constant current sources 111, 114, CON1, CON2, CON3, CON7 Signal line 112, CON4, CON5, CON6 Power line 113 Horizontal signal common line 121,127 Photoelectric conversion unit 121a Opposite electrode 121b Pixel electrode 121c Photoelectric conversion layer 122, 222 Read circuit 123 Band control unit 124 Charge storage unit 125 Selective transistor 125d, 126d Drain 125g, 126g, 131g, 132g, 137g Gate Electrodes 125s, 126s Source 126 Amplification transistor 126d1, 126d2, 126d3, 126d4, 140a, 140b, 140c Diffusion region 128 Charge storage node 129 Connection node 131 Reset transistor 132 Feedback transistor 133,134 Capacitive element 137 Transfer transistor 150 Semiconductor substrate 155 Injection region 185 Impure region AGND ground potential A VDDP, VSHF, VS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

本開示の一態様に係る撮像装置は、光電変換部と、電荷蓄積部と、増幅トランジスタと、を備える。光電変換部は、画素電極と、対向電極と、光電変換層と、を含む。光電変換層は、画素電極と対向電極との間に配置されている。電荷蓄積部には、光電変換部で生成された電荷が蓄積される。電荷蓄積部は、拡散領域である。増幅トランジスタは、ソースと、ドレインと、ゲート電極と、を含む。ゲート電極は、電荷蓄積部に電気的に接続されている。平面視において、増幅トランジスタのドレインの幅は、増幅トランジスタのソースの幅よりも小さい。

Description

撮像装置
　本開示は、撮像装置に関する。
　デジタルカメラ等に、イメージセンサが用いられている。イメージセンサとしては、ＣＣＤ（Charge Coupled Device）イメージセンサおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等が挙げられる。
　一例に係るイメージセンサでは、半導体基板にフォトダイオードが設けられている。
　別例に係るイメージセンサでは、半導体基板の上方に光電変換層が設けられている。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。
　一具体例に係る積層型の撮像装置では、光電変換によって、信号電荷が発生する。発生した電荷は、電荷蓄積ノードに蓄積される。電荷蓄積ノードに蓄積された電荷量に応じた信号が、半導体基板に形成されたＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。
　特許文献１では、撮像装置について記載されている。
特開２０１０－１７１４３９号公報
　高速かつ低ノイズの撮像装置が要求されている。
　本開示の一態様に係る撮像装置は、
　画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された光電変換層と、を含む光電変換部と、
　前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
　第１ソースと、第１ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備える。
　平面視において、前記第１ドレインの幅は、前記第１ソースの幅よりも小さい。
　本開示に係る技術は、高速かつ低ノイズの撮像装置を実現するのに適している。
図１は、撮像装置の回路構成を示す回路図である。 図２は、画素の回路構成を示す回路図である。 図３は、読み出し回路の動作を説明するためのタイミングチャートである。 図４は、増幅トランジスタの構造を示す斜視図である。 図５は、増幅トランジスタの構造を示す平面図である。 図６は、シミュレーションで得られた、増幅トランジスタの相互コンダクタンスｇｍと、増幅トランジスタのゲート・ドレイン間容量Ｃｇｄと、の関係を表すグラフである。 図７は、分割構造を有する増幅トランジスタの説明図である。 図８は、分割構造を有する増幅トランジスタの説明図である。 図９は、各トランジスタの配置を示す平面図である。 図１０Ａは、増幅トランジスタの断面図である。 図１０Ｂは、リセットトランジスタの断面図である。 図１１Ａは、シミュレーションで模擬した増幅トランジスタの説明図である。 図１１Ｂは、シミュレーションで模擬した増幅トランジスタの説明図である。 図１１Ｃは、シミュレーションで模擬した増幅トランジスタの説明図である。 図１２Ａは、シミュレーションで模擬した増幅トランジスタの説明図である。 図１２Ｂは、シミュレーションで模擬した増幅トランジスタの説明図である。 図１３は、シミュレーションで得られた、増幅トランジスタの閾値電圧ＶＴｏｐと、増幅トランジスタのゲート・ドレイン間容量Ｃｇｄと、の関係を表すグラフである。 図１４は、シミュレーションで得られた、増幅トランジスタの閾値電圧ＶＴｏｐと、増幅トランジスタの相互コンダクタンスｇｍと、の関係を表すグラフである。 図１５Ａは、不純物濃度の分布を示すコンター図である。 図１５Ｂは、電流密度の分布を示すコンター図である。 図１５Ｃは、ジャンクションの位置の説明図である。 図１６Ａは、不純物濃度の分布を示すコンター図である。 図１６Ｂは、電流密度の分布を示すコンター図である。 図１６Ｃは、ジャンクションの位置の説明図である。 図１７は、画素の回路構成を示す回路図である。 図１８は、各トランジスタの配置を示す平面図である。
　（本開示に係る一態様の概要）
　本開示の第１態様に係る撮像装置は、
　画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された光電変換層と、を含む光電変換部と、
　前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
　第１ソースと、第１ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備える。
　平面視において、前記第１ドレインの幅は、前記第１ソースの幅よりも小さい。
　第１態様は、高速かつ低ノイズの撮像装置を実現するのに適している。
　本開示の第２態様において、例えば、第１態様に係る撮像装置では、
　平面視において、前記増幅トランジスタの前記第１ドレインから前記電荷蓄積部までの距離は、前記増幅トランジスタの前記第１ソースから前記電荷蓄積部までの距離よりも大きくてもよい。
　第２態様は、低ノイズの撮像装置を実現するのに適している。
　本開示の第３態様において、例えば、第１または第２態様に係る撮像装置では、
　前記増幅トランジスタの出力信号が前記電荷蓄積部に負帰還するように、前記増幅トランジスタ及び前記電荷蓄積部が配置されていてもよい。
　第３態様によれば、第１態様の寸法の大小関係と相俟って、高効率のノイズキャンセリングを実現できる。
　本開示の第４態様において、例えば、第１から第３態様のいずれか１つに係る撮像装置は、第２ソース及び第２ドレインを含み、前記増幅トランジスタが出力信号を出力するタイミングを決定する選択トランジスタをさらに備えていてもよく、
　平面視において、
　　前記第２ソース及び前記第２ドレインからなる群から選択される少なくとも１つの幅は、前記増幅トランジスタの前記第１ドレインの幅よりも小さくてもよい。
　第４態様は、選択トランジスタにおける容量カップリングを抑制する観点から優れている。
　本開示の第５態様において、例えば、第１から第４態様のいずれか１つに係る撮像装置は、半導体基板をさらに備えていてもよく、
　前記半導体基板の表面において、
　　前記増幅トランジスタの前記第１ソースの輪郭線の一部および前記増幅トランジスタの前記第１ドレインの輪郭線の一部を通る、ジャンクションが延びていてもよく、
　　前記ジャンクションは、前記増幅トランジスタの前記第１ソースと前記増幅トランジスタの前記第１ドレインとを結ぶ第１ラインと、前記増幅トランジスタの前記第１ソースと前記増幅トランジスタの前記第１ドレインとを結ぶ第２ラインと、を含んでいてもよく、
　　前記第１ラインの両端を結ぶ線分を第１線分と定義し、前記第２ラインの両端を結ぶ線分を第２線分と定義したとき、前記第１ラインと前記第２ラインとの間の領域の面積は、前記第１線分と前記第２線分との間の領域の面積よりも大きくてもよい。
　第５態様は、広い電流パスを確保するのに適している。
　本開示の第６態様において、例えば、第１から第４態様のいずれか１つに係る撮像装置では、
　前記増幅トランジスタは、デプレッション型であってもよく、
　前記増幅トランジスタは、前記増幅トランジスタの前記第１ソースおよび前記第１ドレインに含まれた不純物の導電型と同一の導電型の不純物を含む注入領域であって、前記増幅トランジスタの前記第１ソースおよび前記第１ドレインに接続された注入領域を含んでいてもよい。
　第６態様は、増幅トランジスタの動作効率を高める観点から有利である。
　本開示の第７態様において、例えば、第６態様に係る撮像装置は、半導体基板をさらに備えていてもよく、
　前記半導体基板の表面において、前記注入領域の平均幅は、前記増幅トランジスタの前記第１ソースの幅と前記第１ドレインの幅との平均値よりも大きくてもよい。
　第７態様は、広い電流パスを確保するのに適している。
　本開示の第８態様に係る撮像装置は、
　半導体基板と、
　前記半導体基板内に位置する光電変換部と、
　前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
　第１ソースと、第１ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備える。
　平面視において、
　　前記第１ドレインの幅は、前記第１ソースの幅よりも小さく、
　　前記第１ドレインから前記電荷蓄積部までの距離は、前記第１ソースから前記電荷蓄積部までの距離よりも大きい。
　第８態様は、高速かつ低ノイズの撮像装置を実現するのに適している。
　本開示の第９態様において、例えば、第８態様に係る撮像装置では、
　前記増幅トランジスタの出力信号が前記電荷蓄積部に負帰還するように、前記増幅トランジスタ及び前記電荷蓄積部が配置されていてもよい。
　第９態様によれば、第８態様の寸法の大小関係と相俟って、高効率のノイズキャンセリングを実現できる。
　本開示の第１０態様において、例えば、第８または第９態様に係る撮像装置は、第２ソース及び第２ドレインを含み、前記増幅トランジスタが出力信号を出力するタイミングを決定する選択トランジスタをさらに備えていてもよく、
　平面視において、
　　前記第２ソース及び前記第２ドレインからなる群から選択される少なくとも１つの幅は、前記増幅トランジスタの前記第１ドレインの幅よりも小さくてもよい。
　第１０態様は、選択トランジスタにおける容量カップリングを抑制する観点から優れている。
　本開示の第１１態様において、例えば、第８から第１０態様のいずれか１つに係る撮像装置では、
　前記半導体基板の表面において、
　　前記増幅トランジスタの前記第１ソースの輪郭線の一部および前記増幅トランジスタの前記第１ドレインの輪郭線の一部を通る、ジャンクションが延びていてもよく、
　　前記ジャンクションは、前記増幅トランジスタの前記第１ソースと前記増幅トランジスタの前記第１ドレインとを結ぶ第１ラインと、前記増幅トランジスタの前記第１ソースと前記増幅トランジスタの前記第１ドレインとを結ぶ第２ラインと、を含んでいてもよく、
　　前記第１ラインの両端を結ぶ線分を第１線分と定義し、前記第２ラインの両端を結ぶ線分を第２線分と定義したとき、前記第１ラインと前記第２ラインとの間の領域の面積は、前記第１線分と前記第２線分との間の領域の面積よりも大きくてもよい。
　第１１態様は、広い電流パスを確保するのに適している。
　本開示の第１２態様において、例えば、第８から第１１態様のいずれか１つに係る撮像装置では、
　前記増幅トランジスタは、デプレッション型であってもよく、
　前記増幅トランジスタは、前記増幅トランジスタの前記第１ソースおよび前記第１ドレインに含まれた不純物の導電型と同一の導電型の不純物を含む注入領域であって、前記増幅トランジスタの前記第１ソースおよび前記第１ドレインに接続された注入領域を含んでいてもよい。
　第１２態様は、増幅トランジスタの動作効率を高める観点から有利である。
　本開示の第１３態様において、例えば、第１２態様に係る撮像装置では、
　前記半導体基板の表面において、前記注入領域の平均幅は、前記増幅トランジスタの前記第１ソースの幅と前記第１ドレインの幅との平均値よりも大きくてもよい。
　第１３態様は、広い電流パスを確保するのに適している。
　本開示の第１４態様に係る撮像装置は、
　光電変換部と、
　前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
　ソースと、ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備え、
　平面視において、前記増幅トランジスタの前記ドレインの幅は、前記増幅トランジスタの前記ソースの幅よりも小さい。
　以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序等は、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
　包括的または具体的な態様は、素子、デバイス、モジュール、システムまたは方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システムおよび方法の任意の組み合わせによって実現されてもよい。
　開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
　本明細書では、第１、第２、第３・・・という序数詞を用いることがある。ある要素に序数詞が付されている場合に、より若番の同種類の要素が存在することは必須ではない。必要に応じて序数詞の番号を変更することができる。
　以下の実施形態のトランジスタの極性、拡散領域の導電型は、一例である。矛盾のない限り、トランジスタの極性および拡散領域の導電型を反転させてもよい。
　＜撮像装置１００の構造＞
　図１は、本実施形態に係る撮像装置１００の構造を示す。図１を参照しながら、撮像装置１００の構造を説明する。
　撮像装置１００は、複数の画素１０１と、周辺回路と、を備える。
　複数の画素１０１により、画素領域が構成されている。本実施形態では、複数の画素１０１は、二次元状に配置されている。
　具体的には、図１の例では、複数の画素１０１は、行方向および列方向に配列されている。行方向は、行が延びる方向である。列方向は、列が延びる方向である。図１において、垂直方向が、列方向である。水平方向が、行方向である。
　ただし、複数の画素１０１は、一次元に配列されていてもよい。その場合、撮像装置１００は、ラインセンサであり得る。
　撮像装置１００は、信号線ＣＯＮ１と、信号線ＣＯＮ２と、信号線ＣＯＮ３と、電源線ＣＯＮ４と、電源線ＣＯＮ５と、電源線ＣＯＮ６と、信号線１１１と、信号線１１４と、電源線１１２と、を備える。
　信号線ＣＯＮ１、信号線ＣＯＮ２および信号線ＣＯＮ３は、行毎に配置されている。
　信号線１１１は、列毎に配置されている。各列の信号線１１１は、その列の画素１０１に接続されている。各列の信号線１１１に対して、定電流源１０５Ｂが接続され得る。各列の信号線１１１に対して、電圧ＶＳＦＨが印加され得る。各列の信号線１１１に対して、電圧ＶＳＦＬが印加され得る。電圧ＶＳＦＨは、電圧ＶＳＦＬに比べて高い。
　信号線１１４は、各画素１０１に接続されている。信号線１１４は、定電流源１０５Ａに接続されている。また、信号線１１４に対して、電圧ＡＶＤＤＰが印加され得る。
　電圧ＶＳＦＨは、例えば、電源電圧である。電圧ＶＳＦＬは、例えば、グランド電圧である。電圧ＡＶＤＤＰは、例えば、電源電圧である。
　図１の例では、画素１０１と定電流源１０５Ａとは、常時電気的に接続されている。ただし、画素１０１と定電流源１０５Ａとがスイッチを介して接続されていてもよい。
　電源線１１２には、基準電圧Ｖｐが印加される。電源線１１２は、全ての画素１０１に基準電圧Ｖｐを供給する。
　周辺回路は、垂直走査回路１０２と、カラム信号処理回路１０３と、水平信号読み出し回路１０４と、定電流源１０５Ａと、定電流源１０５Ｂとを含む。
　カラム信号処理回路１０３および定電流源１０５Ｂは、例えば、二次元に配列された画素１０１の列毎に配置される。
　垂直走査回路１０２は、信号線ＣＯＮ１と、信号線ＣＯＮ２と、信号線ＣＯＮ３とに接続されている。
　垂直走査回路１０２は、信号線ＣＯＮ１に所定の電圧を印加することにより、各行に配置された複数の画素１０１を行単位で選択する。これにより、選択された画素１０１の信号電圧の読み出しと、画素電極１２１ｂのリセットとが実行される。
　各列に配置された画素１０１は、自身が属する列の信号線１１１を介してカラム信号処理回路１０３に電気的に接続されている。カラム信号処理回路１０３は、雑音抑圧信号処理およびアナログ－デジタル変換（ＡＤ変換）等を行う。雑音抑圧信号処理は、例えば、相関二重サンプリングである。
　複数の列に対応して設けられた複数のカラム信号処理回路１０３には、水平信号読み出し回路１０４が電気的に接続されている。水平信号読み出し回路１０４は、複数のカラム信号処理回路１０３から出力された信号を水平信号共通線１１３に順次読み出す。
　垂直走査回路１０２は、行走査回路とも呼ばれる。カラム信号処理回路１０３は、行信号蓄積回路とも呼ばれる。水平信号読み出し回路１０４は、列走査回路とも呼ばれる。
　電圧ＡＶＤＤＰは、図示しない電源により生成され、電源線ＣＯＮ４に印加される。電源線ＣＯＮ４は、第１スイッチｓｗ１を介して信号線１１４に接続されている。また、電源線ＣＯＮ４は、定電流源１０５Ｂにおける信号線１１４とは反対側の端部に接続されている。
　電圧ＶＳＦＨは、図示しない電源により生成され、電源線ＣＯＮ５に印加される。電源線ＣＯＮ５は、第２スイッチｓｗ２を介して信号線１１１に接続されている。
　電圧ＶＳＦＬは、図示しない電源により生成され、電源線ＣＯＮ６に印加される。電源線ＣＯＮ６は、第３スイッチｓｗ３を介して信号線１１１に接続されている。
　電圧ＡＶＤＤＰを生成する電源は、撮像装置１００の内部に設けられていてもよく、撮像装置１００の外部に設けられていてもよい。この点については、電圧ＶＳＦＨを生成する電源および電圧ＶＳＦＬを生成する電源についても同様である。
　定電流源１０５Ｂは、第４スイッチｓｗ４を介して信号線１１１に接続されている。定電流源１０５Ｂにおける信号線１１１とは反対側の端部には、グランド電位ＡＧＮＤが印加されている。
　図２は、本実施形態に係る撮像装置１００内の画素１０１の例示的な構成を示す回路図である。画素１０１は、光電変換部１２１と、読み出し回路１２２とを含む。
　光電変換部１２１は、光検出器である。光電変換部１２１は、光信号である入射光を電気信号である信号電荷に変換する。以下、信号電荷を、単に電荷と称することがある。
　読み出し回路１２２は、光電変換部１２１により検出された電気信号を読み出す。読み出し回路１２２は、帯域制御部１２３と、選択トランジスタ１２５と、増幅トランジスタ１２６とを含む。また、読み出し回路１２２は、電荷蓄積ノード１２８を含む。ここで、電荷蓄積ノード１２８は、増幅トランジスタ１２６の出力に寄与する信号電荷が蓄積される構成を指す。電荷蓄積ノード１２８には、光電変換部１２１によって検出された信号電荷が蓄積される。
　本実施形態では、光電変換部１２１は、対向電極１２１ａと、画素電極１２１ｂと、光電変換層１２１ｃと、を有する。
　対向電極１２１ａには、基準電圧Ｖｐが印加される。画素電極１２１ｂは、電荷蓄積ノード１２８に含まれている。光電変換層１２１ｃは、対向電極１２１ａと画素電極１２１ｂとの間に配置されている。
　典型的には、光電変換層１２１ｃは、膜形状を有する。光電変換層１２１ｃは、例えば、有機材料により形成されている。
　光電変換部１２１で生成された信号電荷は、電荷蓄積ノード１２８に蓄積される。具体的には、光電変換層１２１ｃで生成された信号電荷は、画素電極１２１ｂで収集される。こうして、電荷蓄積ノード１２８に信号電荷が蓄積される。
　より具体的には、光電変換層１２１ｃに光が入射すると、光電変換により、電子－正孔対が発生する。対向電極１２１ａと画素電極１２１ｂとの間に電位差がある場合、発生した電子あるいは正孔の一方が、画素電極１２１ｂに移動する。本実施形態では、対向電極１２１ａに印加される基準電圧Ｖｐが、画素電極１２１ｂの電圧よりも高い。この場合、正孔が、画素電極１２１ｂに移動する。こうして、電荷蓄積ノード１２８に正孔が蓄積される。
　本実施形態では、正孔が信号電荷として用いられる。ただし、電子が信号電荷として用いられてもよい。
　本実施形態では、撮像装置１００では、光電変換部１２１が、半導体基板１５０の一方の表面上に積層されている。撮像装置１００は、積層型の撮像装置であると言える。
　光電変換部として、光電変換機能を有する他の素子を用いてもよい。例えば、光電変換部としてフォトダイオードを用いることも可能である。光電変換部としてフォトダイオードが用いられる例については、図１７および図１８を参照して後述する。
　電荷蓄積ノード１２８は、増幅トランジスタ１２６のゲートを含んでいる。電荷蓄積ノード１２８に蓄積された信号電荷は、増幅トランジスタ１２６から出力される。具体的には、増幅トランジスタ１２６は、電荷蓄積ノード１２８に蓄積された信号電荷の量に対応した信号を帯域制御部１２３および選択トランジスタ１２５に出力する。
　帯域制御部１２３は、リセットトランジスタ１３１と、フィードバックトランジスタ１３２と、容量素子１３３と、容量素子１３４とを含んでいる。リセットトランジスタ１３１は、電荷蓄積ノード１２８をリセットする。
　上述のように、電荷蓄積ノード１２８に蓄積された信号電荷は、増幅トランジスタ１２６から出力される。フィードバックトランジスタ１３２は、増幅トランジスタ１２６から出力され電荷蓄積ノード１２８に帰還される帰還信号の帯域を制限する。
　「容量素子」は、電極の間に絶縁膜等の誘電体が挟まれた構造を意味する。また、「電極」は、金属から形成された電極に限定されず、ポリシリコン層等を広く含むように解釈される。本明細書における「電極」は、半導体基板の一部分であってもよい。
　後述する「ノイズ抑制期間」において、電荷蓄積ノード１２８から読み出された信号電荷は、増幅トランジスタ１２６によって増幅され、フィードバックトランジスタ１３２によって帯域制限をかけられた後に電荷蓄積ノード１２８に帰還される。つまり、読み出し回路１２２は、増幅トランジスタ１２６から出力された、信号電荷の量に応じた信号を、電荷蓄積ノード１２８に負帰還する帰還経路を有する。この帰還経路は、増幅トランジスタ１２６と、フィードバックトランジスタ１３２と、容量素子１３４とを含む。
　選択トランジスタ１２５は、増幅トランジスタ１２６が出力信号を出力するタイミングを決定する。選択トランジスタ１２５は、少なくとも２つの画素１０１で共有される信号線１１１に接続されている。本実施形態では、信号線１１１を共有する画素１０１は、同じ列に属している。信号線１１１は、全ての列に配置されていなくてもよい。例えば、複数の列に対して一本の信号線１１１が配置されており、複数の列で一本の信号線１１１を共有していてもよい。あるいは、１つの列に複数の信号線１１１が配置されていてもよい。
　後述する「読み出し期間」および「リセット読み出し期間」において、増幅トランジスタ１２６によって増幅された信号は、選択トランジスタ１２５を介して信号線１１１に出力される。この期間において、帰還経路は形成されない。
　本実施形態では、選択トランジスタ１２５、増幅トランジスタ１２６、リセットトランジスタ１３１およびフィードバックトランジスタ１３２は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。この点は、図１７および図１８を参照して後述する転送トランジスタ１３７についても同様である。
　図示の例では、選択トランジスタ１２５、増幅トランジスタ１２６、リセットトランジスタ１３１、フィードバックトランジスタ１３２および転送トランジスタ１３７は、同じ導電型のＭＯＳＦＥＴである。具体的には、選択トランジスタ１２５、増幅トランジスタ１２６、リセットトランジスタ１３１、フィードバックトランジスタ１３２および転送トランジスタ１３７は、Ｎ型のＭＯＳＦＥＴである。ただし、選択トランジスタ１２５、増幅トランジスタ１２６、リセットトランジスタ１３１、フィードバックトランジスタ１３２および転送トランジスタ１３７は、Ｐ型のＭＯＳＦＥＴであってもよい。
　選択トランジスタ１２５、増幅トランジスタ１２６、リセットトランジスタ１３１、及びフィードバックトランジスタ１３２の各々は、ドレインおよびソースを有する。各トランジスタのソースおよびドレインは、それぞれ拡散領域である。転送トランジスタ１３７についても同様である。
　本実施形態では、増幅トランジスタ１２６の２つの拡散領域のうちどちらがソースでありどちらがドレインであるかは、固定されている。つまり、増幅トランジスタ１２６では、ソースおよびドレインは入れ替わらない。この点は、選択トランジスタ１２５についても同様である。
　一方、リセットトランジスタ１３１の２つの拡散領域のうちどちらがソースに該当しどちらがドレインに該当するかは、リセットトランジスタ１３１の極性およびその時点での電位の高低によって決定される。そのため、どちらがソースに該当しどちらがドレインに該当するかは、リセットトランジスタ１３１の作動状態によって変動し得る。つまり、リセットトランジスタ１３１では、ソースおよびドレインは入れ替わり得る。この点は、フィードバックトランジスタ１３２についても同様である。また、この点は、転送トランジスタ１３７についても同様である。
　ソースおよびドレインが入れ替わらないトランジスタにおいて、ソースおよび／またはドレインの電位は、固定されていてもよく、変動し得るものであってもよい。ソースおよびドレインが入れ替わり得るトランジスタにおいて、ソースおよび／またはドレインの電位は、固定されていてもよく、変動し得るものであってもよい。
　図２において、増幅トランジスタ１２６における上側の拡散領域がドレインであり、下側の拡散領域がソースである。選択トランジスタ１２５における上側の拡散領域がドレインであり、下側の拡散領域がソースである。
　図２において、便宜上、リセットトランジスタ１３１における下側の拡散領域をドレインおよびソースの一方と称し、上側の拡散領域をドレインおよびソースの他方と称する。フィードバックトランジスタ１３２における下側の拡散領域をドレインおよびソースの一方と称し、上側の拡散領域をドレインおよびソースの他方と称する。後述の図１７において、便宜上、転送トランジスタ１３７における下側の拡散領域をドレインおよびソースの一方と称し、上側の拡散領域をドレインおよびソースの他方と称する。
　＜読み出し回路１２２の動作＞
　以下、図２の例の読み出し回路１２２の動作について説明する。
　増幅トランジスタ１２６のゲートは、リセットトランジスタ１３１のドレインおよびソースの一方に電気的に接続されている。増幅トランジスタ１２６のドレインは、フィードバックトランジスタ１３２のドレインおよびソースの他方に接続されている。増幅トランジスタ１２６のソースは、選択トランジスタ１２５のドレインに接続されている。
　増幅トランジスタ１２６のドレインに、定電流源１０５Ａが接続されている。増幅トランジスタ１２６のドレインに、電源線ＣＯＮ４が接続され得る。
　図２の例では、増幅トランジスタ１２６のドレインと定電流源１０５Ａとは、常時電気的に接続されている。ただし、増幅トランジスタ１２６のドレインと定電流源１０５Ａとがスイッチを介して接続されていてもよい。
　選択トランジスタ１２５のソースは、定電流源１０５Ｂに接続され得る。選択トランジスタ１２５のソースは、電源線ＣＯＮ５に接続され得る。選択トランジスタ１２５のソースは、電源線ＣＯＮ６に接続され得る。
　フィードバックトランジスタ１３２のドレインおよびソースの一方は、容量素子１３３の一端に電気的に接続されている。容量素子１３３の他端には、基準電圧ＶＲ１が印加される。フィードバックトランジスタ１３２と容量素子１３３とによってＲＣフィルタ回路が形成される。
　フィードバックトランジスタ１３２のドレインおよびソースの一方は、容量素子１３４の一端と電気的に接続されている。容量素子１３４の他端は、リセットトランジスタ１３１のドレインおよびソースの一方に電気的に接続されている。
　本実施形態では、容量素子１３３の容量Ｃｓは、容量素子１３４の容量Ｃｃよりも大きい。
　フィードバックトランジスタ１３２のゲートには、信号線ＣＯＮ２が接続されている。信号線ＣＯＮ２の電圧により、フィードバックトランジスタ１３２の状態が決定される。
　例えば、信号線ＣＯＮ２の電圧がハイレベルのとき、フィードバックトランジスタ１３２はオンになる。その結果、増幅トランジスタ１２６と、フィードバックトランジスタ１３２と、容量素子１３４とをこの順に含む帰還経路が形成される。これにより、電荷蓄積ノード１２８から電荷蓄積ノード１２８への信号の帰還が実現される。
　信号線ＣＯＮ２の電圧が低くなると、フィードバックトランジスタ１３２の抵抗成分が大きくなる。そのため、該抵抗成分と帰還経路における容量成分とによって定まるカットオフ周波数が低くなり、帰還する信号の周波数領域は狭くなる。
　帰還経路が形成されているとき、フィードバックトランジスタ１３２が出力する信号は、容量素子１３４および電荷蓄積ノード１２８の寄生容量に基づく減衰回路で減衰され、減衰された信号が電荷蓄積ノード１２８に帰還される。
　信号線ＣＯＮ２の電圧がさらに低くなり、ローレベルになると、フィードバックトランジスタ１３２はオフになる。この場合、帰還経路は形成されない。
　リセットトランジスタ１３１のドレインおよびソースの他方は、接続ノード１２９に接続されている。ここで、接続ノードは、電気回路における複数の要素間の電気的な接続部を意味し、該要素間の電気的な接続を担う配線等を含む概念である。
　リセットトランジスタ１３１のゲートには、信号線ＣＯＮ３が接続されている。信号線ＣＯＮ３の電圧により、リセットトランジスタ１３１の状態が決定される。例えば、信号線ＣＯＮ３の電圧がハイレベルのとき、リセットトランジスタ１３１はオンになる。これにより、電荷蓄積ノード１２８は接続ノード１２９の電圧にリセットされる。
　選択トランジスタ１２５のゲートは信号線ＣＯＮ１に接続されている。信号線ＣＯＮ１の電圧により選択トランジスタ１２５の状態が決定される。例えば、信号線ＣＯＮ１の電圧がハイレベルのとき、選択トランジスタ１２５はオンになる。信号線ＣＯＮ１の電圧がローレベルのとき、選択トランジスタ１２５はオフになる。
　次に、図３に示すタイミングチャートを参照して、読み出し回路１２２の動作の一例を説明する。各グラフにおいて、横軸は時刻を示している。縦軸は、上から、信号線ＣＯＮ１の電圧レベル、信号線ＣＯＮ２の電圧レベルおよび信号線ＣＯＮ３の電圧レベルを、それぞれ示す。
　（露光期間）
　時刻ｔ０から時刻ｔ１までが、露光期間に対応する。
　時刻ｔ０から時刻ｔ１までの期間では、信号線ＣＯＮ１の電圧がローレベルであるため、選択トランジスタ１２５はオフになっている。また、この期間において、入射光に応じて生成された信号電荷が電荷蓄積ノード１２８に蓄積される。
　（読み出し期間）
　時刻ｔ１から時刻ｔ２までが、読み出し期間に対応する。
　時刻ｔ１において信号線ＣＯＮ１の電圧がハイレベルになることで、選択トランジスタ１２５がオンになる。また、読み出し期間においては、増幅トランジスタ１２６に電源線ＣＯＮ４が電気的に接続され、選択トランジスタ１２５に定電流源１０５Ｂが電気的に接続されている。この状態においては、増幅トランジスタ１２６と定電流源１０５Ｂとがソースフォロア回路を形成する。これにより、電荷蓄積ノード１２８に蓄積された信号電荷に応じた信号が信号線１１１に出力される。このとき、ソースフォロア回路の増幅率は、例えば１倍程度である。
　（リセット期間）
　時刻ｔ２から時刻ｔ３までが、リセット期間に対応する。
　時刻ｔ２において信号線ＣＯＮ２の電圧がハイレベルになることで、フィードバックトランジスタ１３２がオンになる。また、リセット期間においては、選択トランジスタ１２５に電源線ＣＯＮ６が接続され、増幅トランジスタ１２６のソースに電圧ＶＳＦＬが印加される。さらに、時刻ｔ２において、信号線ＣＯＮ３の電圧がハイレベルになることでリセットトランジスタ１３１がオンになる。これにより、電荷蓄積ノード１２８の電圧は、電圧ＶＳＦＬにリセットされる。
　（ノイズ抑制期間）
　時刻ｔ３から時刻ｔ４までが、ノイズ抑制期間に対応する。
　時刻ｔ３において、信号線ＣＯＮ３の電圧がローレベルになることでリセットトランジスタ１３１がオフになる。このとき、読み出し回路１２２は、増幅トランジスタ１２６の状態に基づく増幅率で帰還経路を形成している。これにより、リセットトランジスタ１３１をオフにしたときの電荷蓄積ノード１２８のｋＴＣノイズは、抑制される。
　時刻ｔ２から時刻ｔ３までの期間においては、信号線ＣＯＮ２の電圧は、ハイレベルの電圧に設定される。これに対し、時刻ｔ３から時刻ｔ４の期間においては、信号線ＣＯＮ２の電圧は、ハイレベルとローレベルとの間のミドルレベルの電圧に設定される。このため、時刻ｔ２から時刻ｔ３までの期間に比べ、時刻ｔ３から時刻ｔ４の期間においては、フィードバックトランジスタ１３２の動作帯域が狭い。
　フィードバックトランジスタ１３２の動作帯域を狭くすることにより、ノイズ抑制効果は大きくなる。一方、そのようにすると、ノイズ抑制に必要な時間は長くなり、従って時刻ｔ３から時刻ｔ４までの時間として長い時間が必要となる。時刻ｔ３から時刻ｔ４までの時間として許容できる時間に応じて、設計者は、フィードバックトランジスタ１３２の動作帯域を任意に調整できる。以下、ノイズ抑制期間におけるフィードバックトランジスタ１３２の動作帯域を、増幅トランジスタ１２６の動作帯域よりも十分に低いものとして扱う。なお、ノイズ抑制期間におけるフィードバックトランジスタ１３２の動作帯域が増幅トランジスタ１２６の動作帯域より低い場合のみならず、高い場合も、ノイズ抑制効果は得られる。
　（リセット読み出し期間）
　時刻ｔ４から時刻ｔ５までが、リセット読み出し期間に対応する。
　時刻ｔ４において、再び、増幅トランジスタ１２６に電源線ＣＯＮ４が接続され、選択トランジスタ１２５に定電流源１０５Ｂが接続される。この状態においては、増幅トランジスタ１２６と定電流源１０５Ｂとがソースフォロア回路を形成する。これにより、リセット電圧に応じた信号が信号線１１１に出力される。
　本実施形態では、後段の回路において、このリセット読み出し期間に読み出された信号と、読み出し期間に読み出された信号との差分が算出される相関二重サンプリング処理が行われる。そして、得られた差分が画素信号として撮像装置１００の外部に出力される。
　ｋＴＣノイズは、ランダムノイズに含まれる。ここで、ランダムノイズは、光電変換部１２１で変換される電気信号が０である時の出力の揺らぎを意味する。ｋＴＣノイズはノイズ抑制期間に抑制される。その結果、ランダムノイズが抑制された良好な画像データを取得することができる。
　＜増幅トランジスタ１２６の構造＞
　図４は、増幅トランジスタ１２６の構造を示す斜視図ある。図５は、増幅トランジスタ１２６の構造を示す平面図ある。
　図４は、増幅トランジスタ１２６のソース１２６ｓ、増幅トランジスタ１２６のドレイン１２６ｄ、増幅トランジスタ１２６のゲート電極１２６ｇ、及び注入領域１５５を示す。注入領域１５５については、後述する。また、点線は、不純物濃度があるレベルにある部分を模式的に示すコンター線である。
　図５に示すように、本実施形態では、平面視において、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄは、増幅トランジスタ１２６のソース１２６ｓの幅Ｗｓよりも小さい。このことは、高速かつ低ノイズの撮像装置１００を実現するのに適している。
　具体的には、ドレイン１２６ｄの幅Ｗｄが小さいことは、増幅トランジスタ１２６のゲート・ドレイン間容量Ｃｇｄを小さくし、ノイズを低減する観点から有利である。ソース１２６ｓの幅Ｗｓが大きいことは、ソース１２６ｓの寄生抵抗を小さくし、増幅トランジスタ１２６の相互コンダクタンスｇｍを大きくし、増幅トランジスタ１２６の速度を高める観点から有利である。
　なお、ソース１２６ｓの寄生抵抗を小さくすると、ゲート・ソース間電圧Ｖｇｓが大きくなり、かつ、基板バイアス効果が抑えられることにより閾値電圧ＶＴｏｐが小さくなる。これらの作用が相俟って、ゲートドライブ電圧Ｖｄｒｉｖｅが大きくなる。このことは、増幅トランジスタ１２６のドレイン電流Ｉｄを確保する観点から有利である。相互コンダクタンスｇｍを大きくすることも、ドレイン電流Ｉｄを確保することも、増幅トランジスタ１２６の駆動能力の向上に寄与し得る。文脈から理解され得るが、念のために断っておくと、この説明において、ゲート・ソース間電圧Ｖｇｓは、ソース１２６ｓの寄生抵抗による影響等を考慮したものである。典型例では、寄生抵抗等により、電圧Ｖｇｓは、ゲート電圧と、周辺回路からソース１２６ｓに向かって出力される電圧と、の差よりも小さくなる。具体的な典型例では、寄生抵抗等により、電圧Ｖｇｓは、周辺回路からソース１２６ｓへの出力電圧として設定される制御値から見込まれる値よりも小さくなる。ゲートドライブ電圧Ｖｄｒｉｖｅは、ゲート・ソース間電圧Ｖｇｓと閾値電圧ＶＴｏｐの差であり、Ｖｄｒｉｖｅ＝Ｖｇｓ－ＶＴｏｐで与えられる。基板バイアス効果は、バックバイアス効果とも呼ばれ、半導体基板１５０のバックバイアス電圧Ｖｂに基づくものである。
　ここで、「平面視」は、半導体基板１５０の表面に垂直な方向に観察することをいう。「平面視」は、半導体基板１５０の厚さ方向に観察することをいうとも言える。図５は、平面視した増幅トランジスタ１２６を表す。
　ソース、ドレイン等の拡散領域の外縁は、Ｎ型の不純物の濃度とＰ型の不純物の濃度が等しい部分であるジャンクションによって規定される。ジャンクションは、ＰＮジャンクションとも称され得る。
　増幅トランジスタ１２６のソース１２６ｓの幅Ｗｓおよびドレイン１２６ｄの幅Ｗｄについて、詳細に説明する。
　増幅トランジスタ１２６のゲート電極１２６ｇに電圧を印加して増幅トランジスタ１２６をオン状態にすると、ソース１２６ｓとドレイン１２６ｄとの間に、チャネルが形成される。チャネルは、電流の通り道である。平面視において、チャネルでは、電流が流れる方向に直交する方向の寸法であるチャネル幅が規定される。
　第１の定義では、平面視において、ソース１２６ｓの幅Ｗｓは、増幅トランジスタ１２６がオン状態にあるときに、ソース１２６ｓのうちチャネルに隣接する部分の幅である。平面視において、ドレイン１２６ｄの幅Ｗｄは、増幅トランジスタ１２６がオン状態にあるときに、ドレイン１２６ｄのうちチャネルに隣接する部分の幅である。
　また、第１の定義では、平面視においてソース１２６ｓの幅Ｗｓを規定する方向は、増幅トランジスタ１２６がオン状態にあるときに、平面視においてソース１２６ｓと隣接する位置でチャネルがチャネル幅を規定する方向である。平面視においてドレイン１２６ｄの幅Ｗｄを規定する方向は、増幅トランジスタ１２６がオン状態にあるときに、平面視においてドレイン１２６ｄと隣接する位置でチャネルがチャネル幅を規定する方向である。
　第２の定義では、平面視において、増幅トランジスタ１２６のソース１２６ｓの幅Ｗｓは、増幅トランジスタ１２６のソース１２６ｓのうちゲート電極１２６ｇの輪郭線に隣接する部分の寸法である。平面視において、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄは、増幅トランジスタ１２６のドレイン１２６ｄのうちゲート電極１２６ｇの輪郭線に隣接する部分の寸法である。
　本実施形態では、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗｓおよび／または幅Ｗｄに関する説明が成立する場合、その説明は成立すると扱うこととする。例えば、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗｄ＜幅Ｗｓであると言える場合、幅Ｗｄ＜幅Ｗｓであると扱うこととする。
　図６は、幅Ｗｄ＜幅Ｗｓによる効果を表すシミュレーション結果を示す。図６において、横軸は、増幅トランジスタの相互コンダクタンスｇｍ（単位：μＳ）である。縦軸は、増幅トランジスタのゲート・ドレイン間容量Ｃｇｄ（単位：ｆＦ）である。シミュレーションでは、増幅トランジスタのドレイン電流Ｉｄを６μＡに設定した。
　シミュレーションでは、増幅トランジスタを含むＳＤ対称モデルと、増幅トランジスタを含むＳＤ非対称モデルと、を用いた。ＳＤ対称モデルの増幅トランジスタでは、幅Ｗｄ＝幅Ｗｓである。ＳＤ非対称モデルの増幅トランジスタでは、幅Ｗｄ＜幅Ｗｓである。ＳＤ非対称モデルの増幅トランジスタは、本実施形態の増幅トランジスタ１２６に対応する。
　図６において、点線ＤＬは、ＳＤ対称モデルを用いた場合のｇｍとＣｇｄとの関係を示す。実線ＳＬは、ＳＤ非対称モデルを用いた場合のｇｍとＣｇｄとの関係を示す。点線ＤＬと実線ＳＬとの比較により、ＳＤ対称モデルに比べ、ＳＤ非対称モデルは、ｇｍを大きくしつつＣｇｄを小さくするのに有利であることが分かる。定量的には、このシミュレーション結果は、ＳＤ非対称モデルによれば、ＳＤ対称モデルと比較して、ｇｍを同じとしたときのＣｇｄを約２０％削減できることを示している。
　増幅トランジスタ１２６のソース１２６ｓの幅Ｗｓに対する増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄの比率Ｗｄ／Ｗｓは、例えば、０．９以下である。比率Ｗｄ／Ｗｓは、０．８以下であってもよく、０．７以下であってもよい。比率Ｗｄ／Ｗｓは、例えば、０．１以上である。比率Ｗｄ／Ｗｓは、０．２以上であってもよく、０．３以上であってもよい。
　図４および図５の例では、増幅トランジスタ１２６のソース１２６ｓは、１つのひとつながりの拡散領域によって構成されている。つまり、増幅トランジスタ１２６のソース１２６ｓは、非分割構造を有する。また、増幅トランジスタ１２６のドレイン１２６ｄは、１つのひとつながりの拡散領域によって構成されている。つまり、増幅トランジスタ１２６のドレイン１２６ｄは、非分割構造を有する。
　図７および図８の例も採用可能である。図７および図８の例では、増幅トランジスタ１２６のドレイン１２６ｄは、複数の拡散領域によって構成されている。つまり、増幅トランジスタ１２６のドレイン１２６ｄは、複数に分割された分割構造を有する。平面視において、分割構造を有するドレイン１２６ｄの幅Ｗｄは、ドレイン１２６ｄを構成する複数の拡散領域の幅の合計値で与えられる。
　具体的には、図７の例では、増幅トランジスタ１２６のドレイン１２６ｄは、２つの拡散領域である第１拡散領域１２６ｄ１および第２拡散領域１２６ｄ２によって構成されている。つまり、増幅トランジスタ１２６のドレイン１２６ｄは、２つに分割された分割構造を有する。平面視において、ドレイン１２６ｄの幅Ｗｄは、第１拡散領域１２６ｄ１の幅Ｗｄ１と、第２拡散領域１２６ｄ２の幅Ｗｄ２と、の合計である。つまり、Ｗｄ＝Ｗｄ１＋Ｗｄ２である。
　図８の例では、増幅トランジスタ１２６のドレイン１２６ｄは、４つの拡散領域である第１拡散領域１２６ｄ１、第２拡散領域１２６ｄ２、第３拡散領域１２６ｄ３および第４拡散領域１２６ｄ４によって構成されている。つまり、増幅トランジスタ１２６のドレイン１２６ｄは、４つに分割された分割構造を有する。平面視において、ドレイン１２６ｄの幅Ｗｄは、第１拡散領域１２６ｄ１の幅Ｗｄ１と、第２拡散領域１２６ｄ２の幅Ｗｄ２と、第３拡散領域１２６ｄ３の幅Ｗｄ３と、第４拡散領域１２６ｄ４の幅Ｗｄ４と、の合計である。つまり、Ｗｄ＝Ｗｄ１＋Ｗｄ２＋Ｗｄ３＋Ｗｄ４である。
　分割構造を有するドレイン１２６ｄにおいて、その分割数は特に限定されない。つまり、ドレイン１２６ｄを構成する拡散領域の数は特に限定されない。図７および図８の例では、分割数は、偶数である。ただし、分割数は、奇数であってもよい。
　増幅トランジスタ１２６と同様、選択トランジスタ１２５、リセットトランジスタ１３１およびフィードバックトランジスタ１３２（および後述の転送トランジスタ１３７）についても、ソースおよび／またはドレインの分割構造が採用され得る。これらの分割構造に関する説明には、矛盾のない限り、増幅トランジスタ１２６のドレイン１２６ｄの分割構造に関する説明が援用され得る。
　上述の説明から理解されるように、本実施形態では、増幅トランジスタ１２６の出力信号が電荷蓄積ノード１２８に負帰還する。このような負帰還が行われる場合において、幅Ｗｄ＜幅Ｗｓという大小関係は、高効率のノイズキャンセリングを実現し得る。具体的には、本実施形態では、増幅トランジスタ１２６の出力信号が、フィードバックトランジスタ１３２を介して電荷蓄積ノード１２８に負帰還する。
　以下、負帰還によるノイズキャンセリングについて、電荷蓄積ノード１２８について説明しつつ、さらに説明する。
　上述のとおり、電荷蓄積ノード１２８は、増幅トランジスタ１２６の出力に寄与する信号電荷が蓄積される構成を指す。本実施形態では、光電変換部１２１の画素電極１２１ｂは、電荷蓄積ノード１２８の一部である。電荷蓄積部１２４は、電荷蓄積ノード１２８の一部である。画素電極１２１ｂおよび電荷蓄積部１２４を接続する配線は、電荷蓄積ノード１２８の一部である。増幅トランジスタ１２６のゲート電極１２６ｇは、電荷蓄積ノード１２８の一部である。なお、電荷蓄積部１２４は、拡散領域である。電荷蓄積部１２４については、後に詳細に説明する。
　リセットトランジスタ１３１により、電荷蓄積ノード１２８に蓄積された信号電荷は、基準レベルにリセットされる。このリセットの直後において、信号電荷にリセットノイズが紛れ込む。紛れ込んだノイズは、上記の負帰還により、キャンセルされ得る。信号電荷は、増幅トランジスタ１２６によって読み出される。
　電荷蓄積ノード１２８の寄生容量は、負帰還に悪影響を与え、リセットノイズのノイズキャンセリング効果を劣化させ得る。電荷蓄積ノード１２８の寄生容量は、増幅トランジスタ１２６のゲート・ドレイン間容量Ｃｇｄを含む。つまり、ゲート・ドレイン間容量Ｃｇｄは、電荷蓄積ノード１２８の寄生容量として働く。
　しかし、上述のように、ドレイン１２６ｄの幅Ｗｄを小さくすると、容量Ｃｇｄを小さくし易い。これにより、電荷蓄積ノード１２８の寄生容量を小さくし、負帰還によるノイズキャンセリング効果を向上させ得る。ノイズキャンセリング効果の向上により、暗電流を抑制できる。
　なお、電荷蓄積ノード１２８の容量を小さくすることには、増幅トランジスタ１２６により信号電荷を電圧に変換する変換ゲインを向上させ得るという利点もある。
　本実施形態では、ゲート電極１２６ｇの電位の変化に対するドレイン１２６ｄの電位の変化の比率Ｒｄが、ゲート電極１２６ｇの電位の変化に対するソース１２６ｓの電位の変化の比率Ｒｓに比べて小さくなるように、撮像装置１００が構成されている。このため、増幅トランジスタ１２６の「見かけの」ゲート・ドレイン間容量は、増幅トランジスタ１２６の「見かけの」ゲート・ソース間容量に比べ、大きい。この場合、ドレイン１２６ｄの幅Ｗｄを小さくすることが、ノイズキャンセリング効果向上に効果的である。
　比率Ｒｄは、例えば、０％以上３０％以下である。比率Ｒｄは、０％以上２０％以下であってもよい。比率Ｒｓは、例えば、７０％以上１００％以下である。比率Ｒｓは、８０％以上１００％以下であってもよい。
　具体的には、本実施形態の増幅トランジスタ１２６では、ソース１２６ｓのフローティングの度合いは、ドレイン１２６ｄのフローティングの度合いに比べ、大きい。このため、ソース１２６ｓの電位は、ドレイン１２６ｄの電位に比べ、ゲート電極１２６ｇの電位の変化の影響を受け易い。比率Ｒｓ＞比率Ｒｄであるのはそのためである。
　一具体例では、増幅トランジスタ１２６のドレイン１２６ｄの電位は直流電位である。ここで、直流電位は、常時固定された電位であってもよく、ある期間において第１レベルであり別の期間において第２レベルである電位であってもよい。第１レベルと第２レベルは互いに異なるレベルである。一方、増幅トランジスタ１２６のソース１２６ｓの電位は浮いており（つまりフローティング電位であり）、増幅トランジスタ１２６のゲート電極１２６ｇの電位が変化すると、その変化に対して非ゼロの比率で変化する。
　なお、撮像装置１００は、増幅トランジスタ１２６のドレイン１２６ｄのフローティングの度合いが相対的に小さいモードと、ドレイン１２６ｄのフローティングの度合いが相対的に大きいモードと、を有していてもよい。後者のモードにおいて、ドレイン１２６ｄのフローティングの度合いは、ソース１２６ｓのフローティングの度合いと同程度であってもよい。
　本実施形態では、光電変換部１２１の画素電極１２１ｂは、金属でできている。この場合、光電変換部としてフォトダイオードを用いた撮像装置で実現され得るような、光電変換部から電荷蓄積部への完全転送は難しい。このため、本実施形態に転送トランジスタを組み合わせたとしても、リセットノイズを良好に抑えるのは容易でない。このため、画素電極１２１ｂが金属でできている場合は、幅Ｗｄ＜幅Ｗｓという大小関係により負帰還に基づくノイズキャンセリングを高効率に行い得ることは、特に有益である。
　なお、画素電極１２１ｂは、半導体材料等の非金属でできていてもよい。また、本実施形態では、画素１０１は転送トランジスタを有さないが、転送トランジスタを有していてもよい。
　以下、電荷蓄積部１２４について説明しつつ、本実施形態についてさらに説明する。
　電荷蓄積部１２４には、光電変換部１２１によって検出された信号電荷が蓄積される。電荷蓄積部１２４は、拡散領域である。具体的には、電荷蓄積部１２４は、半導体基板１５０に設けられている。
　画素電極１２１ｂは、電荷蓄積部１２４に電気的に接続されている。
　光電変換部１２１で生成された信号電荷は、電荷蓄積部１２４に蓄積される。具体的には、光電変換層１２１ｃで生成された信号電荷は、画素電極１２１ｂで収集され、その後、電荷蓄積部１２４に蓄積される。
　本実施形態では、対向電極１２１ａに印加される基準電圧Ｖｐが、画素電極１２１ｂの電圧よりも高い。このため、正孔が、画素電極１２１ｂに移動し、その後、配線を介して電荷蓄積部１２４に移動する。
　電荷蓄積部１２４は、増幅トランジスタ１２６のゲートに電気的に接続されている。増幅トランジスタ１２６は、電荷蓄積部１２４に蓄積された信号電荷の量に対応した信号を帯域制御部１２３および選択トランジスタ１２５に出力する。
　リセットトランジスタ１３１は、電荷蓄積部１２４をリセットする。フィードバックトランジスタ１３２は、電荷蓄積部１２４から増幅トランジスタ１２６を通って帰還される帰還信号の帯域を制限する。
　上述の「ノイズ抑制期間」において、電荷蓄積部１２４から読み出された信号電荷は、増幅トランジスタ１２６によって増幅され、フィードバックトランジスタ１３２によって帯域制限をかけられた後に電荷蓄積部１２４に帰還される。つまり、読み出し回路１２２は、増幅トランジスタ１２６から出力された、信号電荷の量に応じた信号を、電荷蓄積部１２４に負帰還する帰還経路を有する。この帰還経路は、電荷蓄積部１２４と、増幅トランジスタ１２６と、フィードバックトランジスタ１３２と、容量素子１３４とを含む。
　例えば、信号線ＣＯＮ２の電圧がハイレベルのとき、フィードバックトランジスタ１３２はオンになる。その結果、電荷蓄積部１２４と、増幅トランジスタ１２６と、フィードバックトランジスタ１３２と、容量素子１３４とをこの順に含む帰還経路が形成される。
　本実施形態では、リセットトランジスタ１３１のドレインおよびソースの一方は、電荷蓄積部１２４である。ただし、電荷蓄積部１２４は、リセットトランジスタ１３１のドレインおよびソースの一方に電気的に接続された他の拡散領域であってもよい。
　本実施形態では、信号線ＣＯＮ３の電圧がハイレベルのとき、リセットトランジスタ１３１はオンになる。これにより、電荷蓄積部１２４は接続ノード１２９の電圧にリセットされる。
　＜各トランジスタの配置例＞
　図９は、選択トランジスタ１２５、増幅トランジスタ１２６、リセットトランジスタ１３１およびフィードバックトランジスタ１３２の配置を示す平面図である。
　図９から理解されるように、本実施形態では、平面視において、増幅トランジスタ１２６のドレイン１２６ｄから電荷蓄積部１２４までの距離Ｄｄは、増幅トランジスタ１２６のソース１２６ｓから電荷蓄積部１２４までの距離Ｄｓよりも大きい。このことは、低ノイズの撮像装置１００を実現するのに適している。
　具体的には、電荷蓄積ノード１２８と、増幅トランジスタ１２６のドレイン１２６ｄに接続された配線と、の間では、容量カップリングが生じ得る。しかし、増幅トランジスタ１２６のドレイン１２６ｄから電荷蓄積部１２４までの距離Ｄｄを大きくすることにより、容量カップリングを抑制できる。このことは、低ノイズの撮像装置１００を実現する観点から有利である。
　一例では、距離Ｄｄは、平面視における、増幅トランジスタ１２６のドレイン１２６ｄと、電荷蓄積部１２４と、の間の最小間隔である。距離Ｄｓは、平面視における、増幅トランジスタ１２６のソース１２６ｓと、電荷蓄積部１２４と、の間の最小間隔である。図９では、この例に基づく距離Ｄｄおよび距離Ｄｓが矢印により示されている。
　距離Ｄｓに対する距離Ｄｄの比率Ｄｄ／Ｄｓは、例えば、１．１以上である。比率Ｄｄ／Ｄｓは、１．５以上であってもよく、２以上であってもよい。比率Ｄｄ／Ｄｓは、例えば、１０以下である。比率Ｄｄ／Ｄｓは、８以下であってもよく、５以下であってもよい。
　本実施形態では、フィードバックトランジスタ１３２は、ソースおよびドレインの一方として動作する第１拡散領域１４０ｂと、ソースおよびドレインの他方として動作する第２拡散領域１４０ｃと、を有する。平面視において、フィードバックトランジスタ１３２の第１拡散領域１４０ｂの幅Ｗ３は、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄよりも小さい。平面視において、フィードバックトランジスタ１３２の第２拡散領域１４０ｃの幅Ｗ４は、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄよりも小さい。本実施形態では、これらの大小関係の両方が成立しているが、一方のみが成立していてもよい。
　フィードバックトランジスタ１３２の第１拡散領域１４０ｂの幅Ｗ３および第２拡散領域１４０ｃの幅Ｗ４について、詳細に説明する。
　フィードバックトランジスタ１３２のゲート電極１３２ｇに電圧を印加してフィードバックトランジスタ１３２をオン状態にすると、第１拡散領域１４０ｂと第２拡散領域１４０ｃとの間に、チャネルが形成される。チャネルは、電流の通り道である。平面視において、チャネルでは、電流が流れる方向に直交する方向の寸法であるチャネル幅が規定される。
　第１の定義では、平面視において、フィードバックトランジスタ１３２の第１拡散領域１４０ｂの幅Ｗ３は、フィードバックトランジスタ１３２がオン状態にあるときに、第１拡散領域１４０ｂのうちチャネルに隣接する部分の幅である。平面視において、フィードバックトランジスタ１３２の第２拡散領域１４０ｃの幅Ｗ４は、フィードバックトランジスタ１３２がオン状態にあるときに、第２拡散領域１４０ｃのうちチャネルに隣接する部分の幅である。
　また、第１の定義では、平面視において第１拡散領域１４０ｂの幅Ｗ３を規定する方向は、フィードバックトランジスタ１３２がオン状態にあるときに、平面視において第１拡散領域１４０ｂと隣接する位置でチャネルがチャネル幅を規定する方向である。平面視において第２拡散領域１４０ｃの幅Ｗ４を規定する方向は、フィードバックトランジスタ１３２がオン状態にあるときに、平面視において第２拡散領域１４０ｃと隣接する位置でチャネルがチャネル幅を規定する方向である。
　第２の定義では、平面視において、フィードバックトランジスタ１３２の第１拡散領域１４０ｂの幅Ｗ３は、フィードバックトランジスタ１３２の第１拡散領域１４０ｂのうちゲート電極１３２ｇの輪郭線に隣接する部分の寸法である。平面視において、フィードバックトランジスタ１３２の第２拡散領域１４０ｃの幅Ｗ４は、フィードバックトランジスタ１３２の第２拡散領域１４０ｃのうちゲート電極１３２ｇの輪郭線に隣接する部分の寸法である。
　本実施形態では、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ３および／または幅Ｗ４に関する説明が成立する場合、その説明は成立すると扱うこととする。例えば、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ３＜幅Ｗｄであると言える場合、幅Ｗ３＜幅Ｗｄであると扱うこととする。また、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ４＜幅Ｗｄであると言える場合、幅Ｗ４＜幅Ｗｄであると扱うこととする。
　増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄに対するフィードバックトランジスタ１３２の第１拡散領域１４０ｂの幅Ｗ３の比率Ｗ３／Ｗｄは、例えば、０．９以下である。この比率は、０．８以下であってもよく、０．７以下であってもよい。この比率は、例えば、０．１以上である。この比率は、０．２以上であってもよく、０．３以上であってもよい。
　増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄに対するフィードバックトランジスタ１３２の第２拡散領域１４０ｃの幅Ｗ４の比率Ｗ４／Ｗｄは、例えば、０．９以下である。この比率は、０．８以下であってもよく、０．７以下であってもよい。この比率は、例えば、０．１以上である。この比率は、０．２以上であってもよく、０．３以上であってもよい。
　本実施形態では、拡散領域１４０ｃは、増幅トランジスタ１２６のドレイン１２６ｄでもある。別の言い方をすると、この拡散領域は、増幅トランジスタ１２６およびフィードバックトランジスタ１３２によって共有されている。
　本実施形態では、平面視において、選択トランジスタ１２５のソース１２５ｓの幅Ｗ１は、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄよりも小さい。平面視において、選択トランジスタ１２５のドレイン１２５ｄの幅Ｗ２は、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄよりも小さい。本実施形態では、これらの大小関係の両方が成立しているが、一方のみが成立していてもよい。
　選択トランジスタ１２５のゲート電極１２５ｇには、ゲート電圧が印加される。このゲート電圧をハイレベルとローレベルとの間で切り替えることにより、選択トランジスタ１２５のオンとオフとを切り替えることができる。ゲート電圧の切替時には、選択トランジスタ１２５のゲート・ソース間の容量により、ゲート・ソース間で容量カップリングが生じる。また、ゲート電圧の切替時には、選択トランジスタ１２５のゲート・ドレイン間の容量により、ゲート・ドレイン間で容量カップリングが生じる。
　しかし、選択トランジスタ１２５のソース１２５ｓの幅Ｗ１を小さくすることにより、ゲート・ソース間の容量カップリングを抑制できる。また、選択トランジスタ１２５のドレイン１２５ｄの幅Ｗ２を小さくすることにより、ゲート・ドレイン間の容量カップリングを抑制できる。
　なお、選択トランジスタ１２５は、スイッチとして利用される。このため、選択トランジスタ１２５のソース１２５ｓの幅Ｗ１および／またはドレイン１２５ｄの幅Ｗ２を小さくして相互コンダクタンスが小さくなっても、不具合は小さい。
　選択トランジスタ１２５のソース１２５ｓの幅Ｗ１およびドレイン１２５ｄの幅Ｗ２について、詳細に説明する。
　選択トランジスタ１２５のゲート電極１２５ｇに電圧を印加して選択トランジスタ１２５をオン状態にすると、ソース１２５ｓとドレイン１２５ｄとの間に、チャネルが形成される。チャネルは、電流の通り道である。平面視において、チャネルでは、電流が流れる方向に直交する方向の寸法であるチャネル幅が規定される。
　第１の定義では、平面視において、ソース１２５ｓの幅Ｗ１は、選択トランジスタ１２５がオン状態にあるときに、ソース１２５ｓのうちチャネルに隣接する部分の幅である。平面視において、ドレイン１２５ｄの幅Ｗ２は、選択トランジスタ１２５がオン状態にあるときに、ドレイン１２５ｄのうちチャネルに隣接する部分の幅である。
　また、第１の定義では、平面視においてソース１２５ｓの幅Ｗ１を規定する方向は、選択トランジスタ１２５がオン状態にあるときに、平面視においてソース１２５ｓと隣接する位置でチャネルがチャネル幅を規定する方向である。平面視においてドレイン１２５ｄの幅Ｗ２を規定する方向は、選択トランジスタ１２５がオン状態にあるときに、平面視においてドレイン１２５ｄと隣接する位置でチャネルがチャネル幅を規定する方向である。
　第２の定義では、平面視において、選択トランジスタ１２５のソース１２５ｓの幅Ｗ１は、選択トランジスタ１２５のソース１２５ｓのうちゲート電極１２５ｇの輪郭線に隣接する部分の寸法である。平面視において、選択トランジスタ１２５のドレイン１２５ｄの幅Ｗ２は、選択トランジスタ１２５のドレイン１２５ｄのうちゲート電極１２５ｇの輪郭線に隣接する部分の寸法である。
　本実施形態では、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ１および／または幅Ｗ２に関する説明が成立する場合、その説明は成立すると扱うこととする。例えば、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ１＜幅Ｗｄであると言える場合、幅Ｗ１＜幅Ｗｄであると扱うこととする。また、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ２＜幅Ｗｄであると言える場合、幅Ｗ２＜幅Ｗｄであると扱うこととする。
　増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄに対する選択トランジスタ１２５のソース１２５ｓの幅Ｗ１の比率Ｗ１／Ｗｄは、例えば、０．９以下である。この比率は、０．８以下であってもよく、０．７以下であってもよい。この比率は、例えば、０．１以上である。この比率は、０．２以上であってもよく、０．３以上であってもよい。
　増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄに対する選択トランジスタ１２５のドレイン１２５ｄの幅Ｗ２の比率Ｗ２／Ｗｄは、例えば、０．９以下である。この比率は、０．８以下であってもよく、０．７以下であってもよい。この比率は、例えば、０．１以上である。この比率は、０．２以上であってもよく、０．３以上であってもよい。
　本実施形態では、選択トランジスタ１２５のドレイン１２５ｄを構成する拡散領域は、増幅トランジスタ１２６のソース１２６ｓを構成する拡散領域と同じである。別の言い方をすると、この拡散領域は、選択トランジスタ１２５および増幅トランジスタ１２６によって共有されている。
　本実施形態では、リセットトランジスタ１３１は、ソースおよびドレインの一方として動作する第１拡散領域１４０ａと、ソースおよびドレインの他方として動作する第２拡散領域１４０ｂと、を有する。平面視において、リセットトランジスタ１３１の第１拡散領域１４０ａの幅Ｗ５は、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄよりも小さい。平面視において、リセットトランジスタ１３１の第２拡散領域１４０ｂの幅Ｗ６は、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄよりも小さい。本実施形態では、これらの大小関係の両方が成立しているが、一方のみが成立していてもよい。この文脈において、リセットトランジスタ１３１のソースは、電荷蓄積部１２４であり得る。リセットトランジスタ１３１のドレインは、電荷蓄積部１２４であり得る。また、リセットトランジスタ１３１のソースおよびドレインではない他の拡散領域が電荷蓄積部１２４であることもあり得る。
　リセットトランジスタ１３１の第１拡散領域１４０ａの幅Ｗ５および第２拡散領域１４０ｂの幅Ｗ６について、詳細に説明する。
　リセットトランジスタ１３１のゲート電極１３１ｇに電圧を印加してリセットトランジスタ１３１をオン状態にすると、第１拡散領域１４０ａと第２拡散領域１４０ｂとの間に、チャネルが形成される。チャネルは、電流の通り道である。平面視において、チャネルでは、電流が流れる方向に直交する方向の寸法であるチャネル幅が規定される。
　第１の定義では、平面視において、リセットトランジスタ１３１の第１拡散領域１４０ａの幅Ｗ５は、リセットトランジスタ１３１がオン状態にあるときに、第１拡散領域１４０ａのうちチャネルに隣接する部分の幅である。平面視において、リセットトランジスタ１３１の第２拡散領域１４０ｂの幅Ｗ６は、リセットトランジスタ１３１がオン状態にあるときに、第２拡散領域１４０ｂのうちチャネルに隣接する部分の幅である。
　また、第１の定義では、平面視において第１拡散領域１４０ａの幅Ｗ５を規定する方向は、リセットトランジスタ１３１がオン状態にあるときに、平面視において第１拡散領域１４０ａと隣接する位置でチャネルがチャネル幅を規定する方向である。平面視において第２拡散領域１４０ｂの幅Ｗ６を規定する方向は、リセットトランジスタ１３１がオン状態にあるときに、平面視において第２拡散領域１４０ｂと隣接する位置でチャネルがチャネル幅を規定する方向である。
　第２の定義では、平面視において、リセットトランジスタ１３１の第１拡散領域１４０ａの幅Ｗ５は、リセットトランジスタ１３１の第１拡散領域１４０ａのうちゲート電極１３１ｇの輪郭線に隣接する部分の寸法である。平面視において、リセットトランジスタ１３１の第２拡散領域１４０ｂの幅Ｗ６は、リセットトランジスタ１３１の第２拡散領域１４０ｂのうちゲート電極１３１ｇの輪郭線に隣接する部分の寸法である。
　本実施形態では、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ５および／または幅Ｗ６に関する説明が成立する場合、その説明は成立すると扱うこととする。例えば、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ５＜幅Ｗｄであると言える場合、幅Ｗ５＜幅Ｗｄであると扱うこととする。また、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ６＜幅Ｗｄであると言える場合、幅Ｗ６＜幅Ｗｄであると扱うこととする。
　増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄに対するリセットトランジスタ１３１の第１拡散領域１４０ａの幅Ｗ５の比率Ｗ５／Ｗｄは、例えば、０．９以下である。この比率は、０．８以下であってもよく、０．７以下であってもよい。この比率は、例えば、０．１以上である。この比率は、０．２以上であってもよく、０．３以上であってもよい。
　増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄに対するリセットトランジスタ１３１の第２拡散領域１４０ｂの幅Ｗ６の比率Ｗ６／Ｗｄは、例えば、０．９以下である。この比率は、０．８以下であってもよく、０．７以下であってもよい。この比率は、例えば、０．１以上である。この比率は、０．２以上であってもよく、０．３以上であってもよい。
　図９から理解されるように、本実施形態では、拡散領域１４０ｂは、リセットトランジスタ１３１およびフィードバックトランジスタ１３２によって共有されている。
　図９の例では、平面視において、リセットトランジスタ１３１のゲート１３１ｇは、拡散領域１４０ａと（つまり電荷蓄積部１２４と）部分的に重複している。平面視において、ゲート１３１ｇは、拡散領域１４０ｂと部分的に重複している。また、平面視において、フィードバックトランジスタ１３２のゲート１３２ｇは、拡散領域１４０ｂと部分的に重複している。
　一方、平面視において、フィードバックトランジスタ１３２のゲート１３２ｇは、拡散領域１４０ｃとは重複していない。平面視において、増幅トランジスタ１２６のゲート１２６ｇは、ドレイン１２６ｇとは（つまり拡散領域１４０ｃとは）重複していない。平面視において、増幅トランジスタ１２６のゲート１２６ｇは、ドレイン１２６ｄとは重複していない。ゲート１２６ｇは、ソース１２６ｓとは重複していない。平面視において、選択トランジスタ１２５のゲート１２５ｇは、ドレイン１２５ｄとは（つまりソース１２６ｓとは）重複していない。平面視において、ゲート１２５ｇは、ソース１２５ｓとは重複していない。
　ただし、リセットトランジスタ１３１では、ゲート１３１ｇは、２つの拡散領域１４０ａおよび１４０ｂのそれぞれと部分的に重複していてもよく、これらそれぞれと重複していなくてもよい。この点は、選択トランジスタ１２５、増幅トランジスタ１２６、フィードバックトランジスタ１３２、転送トランジスタ１３７についても同様である。
　図１０Ａに、本実施形態の増幅トランジスタ１２６の断面図を示す。図１０Ａから理解されるように、増幅トランジスタ１２６は、デプレッション型である。具体的には、増幅トランジスタ１２６は、デプレッション型のＭＯＳＦＥＴである。この点は、選択トランジスタ１２５についても同様である。トランジスタをデプレッション型とすることは、トランジスタの閾値電圧を下げ、動作効率を高める観点から有利である。
　図１０Ｂに、本実施形態のリセットトランジスタ１３１の断面図を示す。図１０Ｂから理解されるように、リセットトランジスタ１３１は、エンハンスメント型である。具体的には、リセットトランジスタ１３１は、エンハンスメント型のＭＯＳＦＥＴである。この点は、フィードバックトランジスタ１３２および転送トランジスタ１３７についても同様である。
　ただし、増幅トランジスタ１２６は、デプレッション型（具体的にはデプレッション型のＭＯＳＦＥＴ）であってもよく、エンハンスメント型（具体的にはエンハンスメント型のＭＯＳＦＥＴ）であってもよい。この点は、選択トランジスタ１２５、リセットトランジスタ１３１、フィードバックトランジスタ１３２および転送トランジスタ１３７についても同様である。
　＜増幅トランジスタ１２６の具体的構成例＞
　以下、図１１Ａから図１６Ｃを参照して、増幅トランジスタ１２６の具体的構成例を、その構成を作製する方法に言及しつつ説明する。図１１Ａから図１６Ｃは、増幅トランジスタ１２６等を半導体基板１５０の表面に垂直な方向に観察した図面である。よって、以下の説明に、「平面視において」という用語を適宜補うことができる。
　以下の説明では、第１導電型および第２導電型という用語を用いる。第１導電型および第２導電型は、互いに異なる導電型である。具体的に、以下の例では、第１導電型はＮ型であり、第２導電型はＰ型である。ただし、第１導電型がＰ型であり、第２導電型がＮ型であってもよい。
　以下の説明では、第１導電型の不純物は、ヒ素（Ａｓ）である。第２導電型の不純物は、ボロンである。ただし、第１導電型の不純物および第２導電型の不純物として、その他の不純物を利用してもよい。第１導電型の不純物の別例は、リン（Ｐ）である。
　図１１Ａから図１２Ｂを参照しつつ、増幅トランジスタ１２６を作製する方法について説明する。なお、以下では、図面の見易さを考慮して、図１１Ａから図１１Ｃと、図１２Ａから図１２Ｂとを分けている。増幅トランジスタ１２６の作製に際しては、図１１Ａから図１１Ｃのいずれかで説明される工程と、図１２Ａから図１２Ｂのいずれかで説明される工程と、の両方が行われる。
　図１１Ａから図１２Ｂにおいて、実線ＧＡの内部領域は、増幅トランジスタ１２６のゲート電極１２６ｇが拡がる領域である。
　図１１Ａから図１１Ｃにおいて、一点鎖線ＴＷの外部領域は、第２導電型の不純物が注入される領域である。具体的に、半導体基板１５０における一点鎖線ＴＷの外部領域に、ゲート電極１２６ｇが配置される前に、第２導電型の不純物が注入される。以下、この注入を、第１の注入と称する。
　第１の注入により、半導体基板１５０において、増幅トランジスタ１２６を素子分離する注入分離領域が形成される。なお、ある素子が素子分離されているとは、その素子と他の素子との間に、それらの素子間の電気的な相互作用を抑制する構造が設けられていることを意味する。一例では、ある素子が素子分離されているとは、平面視において、その素子が上記構造により取り囲まれ、他の素子がその構造の外側に配置されていることを意味する。
　図１２Ａおよび図１２Ｂにおいて、二点鎖線ＳＦの内部領域は、第１導電型の不純物が注入される領域である。具体的に、半導体基板１５０における二点鎖線ＳＦの内部領域に、ゲート電極１２６ｇが配置される前に、第１導電型の不純物が注入される。以下、この注入を、第２の注入と称する。
　図１１Ａから図１２Ｂにおいて、点線ＮＬの内部領域は、第１導電型の不純物が注入される領域である。具体的に、ゲート電極１２６ｇが配置された後に、半導体基板１５０における点線ＮＬの内部領域に向かって、第１導電型の不純物が注入される。つまり、ゲート電極１２６ｇをマスクとした状態で、半導体基板１５０における点線ＮＬの内部領域に向かって、第１導電型の不純物が注入される。以下、この注入を、第３の注入と称する。
　第３の注入による半導体基板１５０への単位面積当たりの不純物の注入量は、第２の注入による半導体基板１５０への単位面積当たりの不純物の注入量に比べ、十分に大きい。このため、半導体基板１５０のうち、第３の注入により不純物が導入された領域における不純物の濃度は、第３の注入による不純物の導入がなく第２の注入により不純物が導入された領域における不純物の濃度に比べて、十分に大きい。半導体基板１５０のうち、第３の注入および第２の注入の両方により不純物が導入された領域では、不純物の濃度は、第３の注入によって実質的に定まると言える。
　半導体基板１５０におけるゲート電極１２６ｇから見て一方側の領域への第３の注入により、増幅トランジスタ１２６のソース１２６ｓが形成される。半導体基板１５０におけるゲート電極１２６ｇから見て他方側の領域への第３の注入により、増幅トランジスタ１２６のドレイン１２６ｄが形成される。
　第３の注入による不純物の導入がなく第２の注入により不純物が導入された領域には、注入領域１５５が形成される。注入領域１５５の不純物濃度は、ソース１２６ｓおよびドレイン１２６ｄの不純物濃度に比べて小さい。注入領域１５５は、ソース１２６ｓおよびドレイン１２６ｄの間で延びている。注入領域１５５を形成することにより、増幅トランジスタ１２６の閾値電圧ＶＴｏｐが調整される。ここで、閾値電圧ＶＴｏｐは、増幅トランジスタ１２６にドレイン電流が流れ始めるときの増幅トランジスタ１２６のゲート・ソース間電圧を指す。
　この例では、ソース１２６ｓおよびドレイン１２６ｄが有する不純物の導電型と、注入領域１５５が有する不純物の導電型とは、第１導電型で同じである。この例では、第２の注入は、いわゆるカウンター注入である。これにより、デプレッション型の増幅トランジスタ１２６が形成される。ただし、ソース１２６ｓおよびドレイン１２６ｄが有する不純物の導電型と、注入領域１５５が有する不純物の導電型とは、異なっていてもよい。
　第１の注入、第２の注入および第３の注入を含む複数の工程により、増幅トランジスタ１２６が作製される。第１の注入は、図１１Ａ、図１１Ｂおよび図１１Ｃのいずれに従っても行われ得る。第２の注入は、図１２Ａおよび図１２Ｂのいずれに従っても行われ得る。
　図１１Ａから図１１Ｃの例では、第１の注入を行う領域が異なる。
　具体的には、図１１Ａの例では、一点鎖線ＴＷから理解されるように、第１の注入を行う領域の輪郭線が、ドレイン１２６ｄ側において、ゲート電極１２６ｇの輪郭線上を延びる部分を含む。つまり、第１の注入を行う領域の輪郭線が、ドレイン１２６ｄ側において、ゲート電極１２６ｇの輪郭線と部分的に重なっている（すなわち、オンセットされている）。以下、図１１Ａの例に従って注入分離領域を形成した場合を、「ＴＷ：０ｎ」と表記することがある。
　図１１Ｂの例では、一点鎖線ＴＷから理解されるように、第１の注入を行う領域の輪郭線が、ドレイン１２６ｄ側におけるゲート電極１２６ｇの輪郭線からゲート電極１２６ｇの内側に５０ｎｍオフセットされた部分を含む。以下、図１１Ｂの例に従って注入分離領域を形成した場合を、「ＴＷ：－５０ｎ」と表記することがある。
　図１１Ｃの例では、一点鎖線ＴＷから理解されるように、第１の注入を行う領域の輪郭線が、ドレイン１２６ｄ側におけるゲート電極１２６ｇの輪郭線からゲート電極１２６ｇの外側に５０ｎｍオフセットされた部分を含む。以下、図１１Ｃの例に従って注入分離領域を形成した場合を、「ＴＷ：＋５０ｎ」と表記することがある。
　図１２Ａおよび図１２Ｂの例では、第２の注入を行う領域が異なる。
　具体的には、図１２Ａの例では、二点鎖線ＳＦから理解されるように、第２の注入を行う領域の輪郭線が、ドレイン１２６ｄ側において、ゲート電極１２６ｇの輪郭線上を延びる部分を含む。つまり、第２の注入を行う領域の輪郭線が、ドレイン１２６ｄ側において、ゲート電極１２６ｇの輪郭線と部分的にオンセットされている。以下、図１２Ａの例に従って注入領域１５５を形成した場合を、「ＳＦ：０ｎ」と表記することがある。
　図１２Ｂの例では、二点鎖線ＳＦから理解されるように、第２の注入を行う領域の輪郭線が、ドレイン１２６ｄ側におけるゲート電極１２６ｇの輪郭線からゲート電極１２６ｇの内側に５０ｎｍオフセットされた部分を含む。以下、図１２Ａの例に従って注入領域１５５を形成した場合を、「ＳＦ：－５０ｎ」と表記することがある。
　図１３および図１４に、「ＴＷ：０ｎ」かつ「ＳＦ：０ｎ」の場合、「ＴＷ：０ｎ」かつ「ＳＦ：－５０ｎ」の場合、「ＴＷ：－５０ｎ」かつ「ＳＦ：０ｎ」の場合、「ＴＷ：－５０ｎ」かつ「ＳＦ：－５０ｎ」の場合、「ＴＷ：＋５０ｎ」かつ「ＳＦ：０ｎ」の場合、および、「ＴＷ：＋５０ｎ」かつ「ＳＦ：－５０ｎ」の場合の、増幅トランジスタ１２６の特性を示す。図１３および図１４は、これらの６つの場合についてのシミュレーションを通じて得たデータである。このシミュレーションでは、増幅トランジスタ１２６のドレイン電流Ｉｄを６μＡに設定した。
　図１３において、横軸は、増幅トランジスタ１２６の閾値電圧ＶＴｏｐ（単位：Ｖ）である。縦軸は、増幅トランジスタ１２６のゲート・ドレイン間容量Ｃｇｄ（単位：ｆＦ）である。図１３から、上記６つの場合において、ゲート・ドレイン間容量Ｃｇｄが同等であることが把握される。
　詳細には、図１３では、上から順に、「ＴＷ：＋５０ｎ」かつ「ＳＦ：０ｎ」のグラフ、「ＴＷ：＋５０ｎ」かつ「ＳＦ：－５０ｎ」のグラフ、「ＴＷ：０ｎ」かつ「ＳＦ：０ｎ」のグラフ、「ＴＷ：０ｎ」かつ「ＳＦ：－５０ｎ」のグラフ、「ＴＷ：－５０ｎ」かつ「ＳＦ：０ｎ」のグラフ、および、「ＴＷ：－５０ｎ」かつ「ＳＦ：－５０ｎ」のグラフが、この順に並んでいる。しかし、これらのグラフが表すゲート・ドレイン間容量Ｃｇｄは、同等である。
　図１４において、横軸は、増幅トランジスタ１２６の閾値電圧ＶＴｏｐ（単位：Ｖ）である。縦軸は、増幅トランジスタ１２６の相互コンダクタンスｇｍ（単位：μＳ）である。図１４から、「ＴＷ：＋５０ｎ」の場合において、大きい相互コンダクタンスｇｍが得られていることが把握される。また、「ＳＦ：０ｎ」の場合において、大きい相互コンダクタンスｇｍが得られていることが把握される。
　詳細には、図１４では、上から順に、「ＴＷ：＋５０ｎ」かつ「ＳＦ：０ｎ」のグラフ、「ＴＷ：＋５０ｎ」かつ「ＳＦ：－５０ｎ」のグラフ、「ＴＷ：０ｎ」かつ「ＳＦ：０ｎ」のグラフ、「ＴＷ：０ｎ」かつ「ＳＦ：－５０ｎ」のグラフ、「ＴＷ：－５０ｎ」かつ「ＳＦ：０ｎ」のグラフ、および、「ＴＷ：－５０ｎ」かつ「ＳＦ：－５０ｎ」のグラフが、この順に並んでいる。これらのグラフが表す相互コンダクタンスｇｍは、互いに差がある。
　図１４から、第１の注入を行う領域の輪郭線が、ドレイン１２６ｄ側におけるゲート電極１２６ｇの輪郭線からゲート電極１２６ｇの外側にオフセットされた部分を含む場合に、大きいｇｍを得易いことが推察される。詳細には、この場合に、同一の閾値電圧ＶＴｏｐに対して大きいｇｍを得易いことが推察される。
　図１４から、第２の注入を行う領域の輪郭線が、ドレイン１２６ｄ側におけるゲート電極１２６ｇの輪郭線に部分的にオンセットされている場合に、大きいｇｍを得易いことが推察される。詳細には、この場合に、同一の閾値電圧ＶＴｏｐに対して大きいｇｍを得易いことが推察される。
　図１５Ａ、図１５Ｂ、図１６Ａおよび図１６Ｂは、シミュレーションにより得られたコンター図である。
　図１５Ａは、「ＴＷ：－５０ｎ」かつ「ＳＦ：０ｎ」の場合における、半導体基板１５０の表面付近における不純物濃度を示す。図１６Ａは、「ＴＷ：＋５０ｎ」かつ「ＳＦ：０ｎ」の場合における、半導体基板１５０の表面付近における不純物濃度を示す。なお、図１５Ａおよび図１６Ａは、不純物の実効濃度の絶対値（Net Profile」を示している。ここで、不純物の実効濃度は、電気的活性な不純物の濃度を指す。
　図１５Ａおよび図１６Ａにおいて、一点鎖線ＪＮは、ジャンクション、すなわち、第１導電型の不純物の濃度と第２導電型の不純物の濃度が等しい部分を示す。ジャンクションＪＮは、線状に延びている。
　図１５Ａおよび図１６Ａにおいて、ジャンクションＪＮで囲まれた領域については、コンターバーの「Doping Concentration」は、第１導電型の不純物の濃度を示す。ジャンクションＪＮで囲まれた領域の外側については、コンターバーの「Doping Concentration」は、第２導電型の不純物の濃度を示す。なお、コンターバーの数値の単位は、ａｔｏｍｓ／ｃｍ3である。
　図１５Ａと図１６Ａとを比較することにより、第１の注入を行う領域が、ジャンクションＪＮの位置に影響を与えていることが分かる。これは、第１の注入により注入された第２導電型の不純物の熱拡散が、シミュレーションに反映されているためである。
　「ＴＷ：－５０ｎ」かつ「ＳＦ：０ｎ」の場合を示す図１５Ａに、説明の便宜上、点線ＤＬ１を付している。この場合、点線ＤＬ１で囲った領域において示されているように、ジャンクションＪＮは、ドレイン１２６ｄ側におけるゲート電極１２６ｇの輪郭線よりもゲート電極１２６ｇの内側において、該輪郭線に沿って延びている部分を含む。
　「ＴＷ：＋５０ｎ」かつ「ＳＦ：０ｎ」の場合を示す図１６Ａに、説明の便宜上、点線ＤＬ２を付している。この場合、点線ＤＬ２で囲った領域において示されているように、ジャンクションＪＮは、ドレイン１２６ｄ側におけるゲート電極１２６ｇの輪郭線にオンセットされた部分を含む。
　図１５Ｂは、「ＴＷ：－５０ｎ」かつ「ＳＦ：０ｎ」の場合における、半導体基板１５０の表面付近における電流密度分布（単位：Ａ／ｃｍ2）を示す。つまり、図１５Ｂは、図１５Ａの場合の電流密度分布を示す。図１５Ｂにおいて、図１５Ａと同じジャンクションＪＮが示されている。
　図１６Ｂは、「ＴＷ：＋５０ｎ」かつ「ＳＦ：０ｎ」の場合における、半導体基板１５０の表面付近における電流密度分布（単位：Ａ／ｃｍ2）を示す。つまり、図１６Ｂは、図１６Ａの場合の電流密度分布を示す。図１６Ｂにおいて、図１６Ａと同じジャンクションＪＮが示されている。
　図１５Ｂおよび図１６Ｂに示す電流密度分布は、シミュレーションにおいて増幅トランジスタ１２６の各種電圧を以下のように設定することにより得られたものである。
ゲート電圧Ｖｇ：１Ｖ
ドレイン電圧Ｖｄ：２．６Ｖ
ソース電圧Ｖｓ：０Ｖ
バックバイアス電圧Ｖｂ：－０．７Ｖ
　「ＴＷ：－５０ｎ」かつ「ＳＦ：０ｎ」の場合の電流密度分布を示す図１５Ｂに、説明の便宜上、点線ＤＬ３を付している。「ＴＷ：＋５０ｎ」かつ「ＳＦ：０ｎ」の場合の電流密度分布を示す図１６Ｂに、説明の便宜上、点線ＤＬ４を付している。点線ＤＬ３で囲った領域と点線ＤＬ４で囲った領域とを比較することにより、「ＴＷ：－５０ｎ」かつ「ＳＦ：０ｎ」の場合に比べ、「ＴＷ：＋５０ｎ」かつ「ＳＦ：０ｎ」の場合は、電流パスが広いことが把握される。ジャンクションＪＮがドレイン１２６ｄ側におけるゲート電極１２６ｇの輪郭線にオンセットされた部分を含むことが、広い電流パスの確保に寄与していることが分かる。
　なお、図１５Ａおよび図１６Ａでは、半導体基板１５０の表面付近における不純物濃度を示したが、半導体基板１５０の表面においても不純物濃度はほぼ同様と考えられる。また、図１５Ｂおよび図１６Ｂでは、半導体基板１５０の表面付近における電流密度分布を示したが、半導体基板１５０の表面においても電流密度分布はほぼ同様と考えられる。
　図１５Ｃは、図１５Ａおよび図１５Ｂから導かれる、実施形態に係る、半導体基板１５０の表面のジャンクションＪＮの位置を説明するための図である。図１６Ｃは、図１６Ａおよび図１６Ｂから導かれる、実施形態に係る、半導体基板１５０の表面のジャンクションＪＮの位置を説明するための図である。
　図１５Ｃおよび図１６Ｃの例では、半導体基板１５０の表面において、増幅トランジスタ１２６のソース１２６ｓの輪郭線の一部および増幅トランジスタ１２６のドレイン１２６ｄの輪郭線の一部を通る、ジャンクションＪＮが延びている。半導体基板１５０の表面において、ジャンクションＪＮは、増幅トランジスタ１２６のソース１２６ｓと増幅トランジスタ１２６のドレイン１２６ｄとを結ぶ第１ラインＪＮ１と、増幅トランジスタ１２６のソース１２６ｓと増幅トランジスタ１２６のドレイン１２６ｄとを結ぶ第２ラインＪＮ２と、を含む。
　ここで、半導体基板１５０の表面において、第１ラインＪＮ１の両端を結ぶ線分を、第１線分ＶＬ１と定義する。半導体基板１５０の表面において、第２ラインＪＮ２の両端を結ぶ線分を、第２線分ＶＬ２と定義する。このとき、半導体基板１５０の表面において、第１ラインＪＮ１と第２ラインＪＮ２との間の領域の面積は、第１線分ＶＬ１と第２線分ＶＬ２との間の領域の面積よりも大きい。この構成は、広い電流パスを確保する観点から有利である。図示の例では、半導体基板１５０の表面において、第１ラインＪＮ１および第２ラインＪＮ２が屈曲することによって、広い電流パスが確保されている。
　上記構成について、厳密に説明する。半導体基板１５０の表面において、第１ラインＪＮ１の一端および他端を、それぞれ、第１端Ｍ１および第２端Ｍ２と定義する。半導体基板１５０の表面において、第２ラインＪＮ２の一端および他端を、それぞれ、第３端Ｍ３および第４端Ｍ４と定義する。半導体基板１５０の表面において、第１ラインＪＮ１と、第２ラインＪＮ２と、第１端Ｍ１および第３端Ｍ３を結ぶ線分と、第２端Ｍ２および第４端Ｍ４を結ぶ線分と、によって囲まれる領域の面積を第１面積と定義する。半導体基板１５０の表面において、第１線分ＶＬ１と、第２線分ＶＬ２と、第１端Ｍ１および第３端Ｍ３を結ぶ線分と、第２端Ｍ２および第４端Ｍ４を結ぶ線分と、によって囲まれる領域の面積を第２面積と定義する。このとき、第１面積は、第２面積よりも大きい。
　図１６Ｃの例では、平面視において、半導体基板１５０の表面におけるジャンクションＪＮは、ソース１２６ｓよりもドレイン１２６ｄに近い位置において、ゲート電極１２６ｇの輪郭線にオンセットされた部分を含む。この構成は、広い電流パスを確保する観点から有利である。具体的には、平面視において、半導体基板１５０の表面におけるジャンクションＪＮは、ドレイン１２６ｄに隣接する位置において、ゲート電極１２６ｇの輪郭線にオンセットされた部分を含む。
　上述の説明から理解されるように、デプレッション型の増幅トランジスタ１２６は、注入領域１５５を有し得る。上記の例では、注入領域１５５は、ソース１２６ｓおよびドレイン１２６ｄが含む不純物の導電型と同一の導電型の不純物を含む。注入領域１５５は、ソース１２６ｓおよびドレイン１２６ｄに接続されている。典型例では、注入領域１５５における不純物の濃度は、ソース１２６ｓにおける不純物の濃度よりも低く、ドレイン１２６ｄにおける不純物の濃度よりも低い。図１５Ｃおよび図１６Ｃの例では、第１ラインＪＮ１および第２ラインＪＮ２は、半導体基板１５０の表面における注入領域１５５の輪郭線に対応する。
　図１５Ｃおよび図１６Ｃの例では、半導体基板１５０の表面において、注入領域１５５の平均幅は、ソース１２６ｓの幅Ｗｓとドレイン１２６ｄの幅Ｗｄの平均値よりも大きい。この構成は、広い電流パスを確保する観点から有利である。ここで、ソース１２６ｓの幅Ｗｓとドレイン１２６ｄの幅Ｗｄの平均値は、ソース１２６ｓの幅Ｗｓとドレイン１２６ｄの幅Ｗｄの合計を２で割った値である。ソース１２６ｓの幅Ｗｓおよびドレイン１２６ｄの幅Ｗｄの定義は、上述の通りである。注入領域１５５の平均幅は、注入領域１５５の面積を、ソース１２６ｓとドレイン１２６ｄの間の最小間隔で割った値である。
　注入領域１５５の平均幅に代えて、第１ラインＪＮ１および第２ラインＪＮ２の間の平均間隔を用いて特徴を説明することもできる。図１５Ｃおよび図１６Ｃの例では、半導体基板１５０の表面において、ラインＪＮ１およびＪＮ２の間の平均間隔は、ソース１２６ｓの幅Ｗｓとドレイン１２６ｄの幅Ｗｄの平均値よりも大きい。ラインＪＮ１およびＪＮ２の間の平均間隔は、ラインＪＮ１およびＪＮ２の間の面積を、ソース１２６ｓとドレイン１２６ｄの間の最小間隔で割った値である。
　図１５Ｃおよび図１６Ｃでは、離間方向ＡＤと、直交方向ＢＤと、を矢印により示している。離間方向ＡＤは、半導体基板１５０の表面において、ソース１２６ｓとドレイン１２６ｄの間の最小間隔を規定する方向である。直交方向ＢＤは、半導体基板１５０の表面において、離間方向ＡＤに直交する方向である。図１５Ｃおよび図１６Ｃの例では、半導体基板１５０の表面において、注入領域１５５の幅は、注入領域１５５の直交方向ＢＤに沿った寸法である。
　半導体基板１５０の表面において、注入領域１５５上を離間方向ＡＤに沿ってソース１２６ｓからドレイン１２６ｄに向かって進行する距離を、進行距離ΔＬと定義し、進行距離ΔＬに対する注入領域１５５の幅の減少量ΔＷの比率を、幅減少率ΔＷ／ΔＬと定義する。このとき、図１５Ｃおよび図１６Ｃの例では、半導体基板１５０の表面において、幅減少率ΔＷ／ΔＬが最大となる離間方向ＡＤに関する位置は、第１端Ｍ１の離間方向ＡＤに関する位置よりも第２端Ｍ２の離間方向ＡＤに関する位置に近い。また、半導体基板１５０の表面において、幅減少率ΔＷ／ΔＬが最大となる離間方向ＡＤに関する位置は、第３端Ｍ３の離間方向ＡＤに関する位置よりも第４端Ｍ４の離間方向ＡＤに関する位置に近い。図１５Ｃおよび図１６Ｃの例では、幅減少率ΔＷ／ΔＬが最大となる位置に関するこれら両方の特徴が成立しているが、一方のみが成立していてもよい。
　幅減少率ΔＷ／ΔＬの算出には、微分の考え方を用いることができる。従って、減少量ΔＷおよび進行距離ΔＬとして、微小値を用いることができる。
　幅減少率ΔＷ／ΔＬに代えて、第１ラインＪＮ１および第２ラインＪＮ２の曲率を用いて特徴を説明することもできる。図１５Ｃおよび図１６Ｃの例では、半導体基板１５０の表面において、第１ラインＪＮ１の曲率が最大になる離間方向ＡＤに関する位置は、第１端Ｍ１の離間方向ＡＤに関する位置よりも第２端Ｍ２の離間方向ＡＤに関する位置に近い。また、半導体基板１５０の表面において、第２ラインＪＮ２の曲率の曲率が最大になる離間方向ＡＤに関する位置は、第３端Ｍ３の離間方向ＡＤに関する位置よりも第４端Ｍ４の離間方向ＡＤに関する位置に近い。図１５Ｃおよび図１６Ｃの例では、ラインＪＮ１およびＪＮ２の曲率が最大となる位置に関するこれら両方の特徴が成立しているが、一方のみが成立していてもよい。
　＜別の光電変換部を用いた例＞
　以下、光電変換部１２１とは別の光電変換部１２７を用いる例について、図１７および図１８を参照しつつ説明する。なお、矛盾のない限り、この例に、上述の説明内容を組み合わせることが可能である。
　この例では、光電変換部１２７は、半導体基板１５０内に位置する。具体的には、この例では、光電変換部１２７として、フォトダイオードが用いられている。
　また、この例では、画素２０１は、転送トランジスタ１３７を有する。転送トランジスタ１３７は、読み出し回路２２２に含まれている。
　フォトダイオードである光電変換部１２７は、第１導電型の不純物領域１８５と、ピニング層とを有する。この例では、第１導電型は、Ｎ型である。
　ピニング層は、不純物領域１８５の上方に位置する。ピニング層は、第２導電型の不純物領域である。第２導電型は、第１導電型とは異なる導電型である。この例では、第２導電型は、Ｎ型である。図１７および図１８において、ピニング層の図示は省略されている。
　フォトダイオードである光電変換部１２７は、露光時間において受光した光を光電変換して電荷を生成する。所定の露光時間終了後に、転送信号が、信号線ＣＯＮ７を介して転送トランジスタ１３７のゲートに印加される。これにより、転送トランジスタ１３７がオン状態となり、フォトダイオードである光電変換部１２７が生成した電荷が電荷蓄積部１２４に転送される。典型例では、この転送は、全てのまたは実質的に全ての電荷が転送される完全転送である。
　増幅トランジスタ１２６は、電荷蓄積部１２４に転送された電荷に対応する信号を、選択トランジスタ１２５を介して信号線１１１へ出力する。出力された信号は、ＡＤ変換等の信号処理に供され得る。
　転送トランジスタ１３７は、電荷蓄積部１２４を、ソースおよびドレインの他方として含む。転送トランジスタ１３７は、不純物領域１８５を、ソースおよびドレインの一方として含む。また、転送トランジスタ１３７は、ゲート電極１３７ｇを含む。転送トランジスタ１３７は、電荷蓄積部１２４をリセットトランジスタ１３１との間で共有している。
　（変形実施形態）
　変形実施形態において、増幅トランジスタ１２６では、ソースおよびドレインは入れ替わり得る。この変形実施形態の一具体例では、撮像装置１００は、第１動作モードと、第２動作モードと、を有する。第１動作モードにおいて、増幅トランジスタ１２６では、ソースおよびドレインは入れ替わらない。第２動作モードにおいて、増幅トランジスタ１２６では、ソースおよびドレインは入れ替わり得る。選択トランジスタ１２５についても同様である。例えば、第１動作モードは低ノイズへの要求が相対的に高いモードであり、第２動作モードは低ノイズへの要求が相対的に低いモードである。
　変形実施形態にも、矛盾のない限り、先に説明した実施形態における説明が適用され得る。例えば、変形実施形態でも、「平面視において、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄは、増幅トランジスタ１２６のソース１２６ｓの幅Ｗｓよりも小さい」という説明が成立すると言える。
　先の実施形態および変形実施形態の内容および表現から理解されるように、本明細書において、「平面視において、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄは、増幅トランジスタ１２６のソース１２６ｓの幅Ｗｓよりも小さい」という説明は、その説明が成立する動作モードを撮像装置１００が有していることを意味すると解釈されるべきである。他の説明についても、その説明が成立する動作モードを撮像装置１００が有していることを意味すると解釈されるべきである。ここで、撮像装置１００が有する動作モードの数は、１つであってもよく、複数であってもよい。
　リセットトランジスタ１３１のソースおよびドレインが入れ替わらない構成も採用され得る。フィードバックトランジスタ１３２のソースおよびドレインが入れ替わらない構成も採用され得る。転送トランジスタ１３７のソースおよびドレインが入れ替わらない構成も採用され得る。
　本開示に、種々の改変を適用できる。例えば、負帰還を行うことは必須でない。この場合、図２、図９、図１７および図１８のフィードバックトランジスタ１３２、容量素子１３３、容量素子１３４等は省略され得る。
　本開示の撮像装置は、例えばイメージセンサ、デジタルカメラ等に有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラ等に用いることができる。
１００　撮像装置
１０１，２０１　画素
１０２　垂直走査回路
１０３　カラム信号処理回路
１０４　水平信号読み出し回路
１０５Ａ，１０５Ｂ　定電流源
１１１，１１４，ＣＯＮ１，ＣＯＮ２，ＣＯＮ３，ＣＯＮ７　信号線
１１２，ＣＯＮ４，ＣＯＮ５，ＣＯＮ６　電源線
１１３　水平信号共通線
１２１，１２７　光電変換部
１２１ａ　対向電極
１２１ｂ　画素電極
１２１ｃ　光電変換層
１２２，２２２　読み出し回路
１２３　帯域制御部
１２４　電荷蓄積部
１２５　選択トランジスタ
１２５ｄ，１２６ｄ　ドレイン
１２５ｇ，１２６ｇ，１３１ｇ，１３２ｇ，１３７ｇ　ゲート電極
１２５ｓ，１２６ｓ　ソース
１２６　増幅トランジスタ
１２６ｄ１，１２６ｄ２，１２６ｄ３，１２６ｄ４，１４０ａ，１４０ｂ，１４０ｃ　拡散領域
１２８　電荷蓄積ノード
１２９　接続ノード
１３１　リセットトランジスタ
１３２　フィードバックトランジスタ
１３３，１３４　容量素子
１３７　転送トランジスタ
１５０　半導体基板
１５５　注入領域
１８５　不純物領域
ＡＧＮＤ　グランド電位
ＡＶＤＤＰ，ＶＳＦＨ，ＶＳＦＬ，ＶＲ１，Ｖｐ　電圧
ＪＮ，ＪＮ１，ＪＮ２　ジャンクション
Ｍ１，Ｍ２，Ｍ３，Ｍ４　端
ｓｗ１，ｓｗ２，ｓｗ３，ｓｗ４　スイッチ
ＶＬ１，ＶＬ２　線分

Claims (13)

  1. 　画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された光電変換層と、を含む光電変換部と、
    　前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
    　第１ソースと、第１ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備え、
    　平面視において、前記第１ドレインの幅は、前記第１ソースの幅よりも小さい、
    　撮像装置。
  2. 　平面視において、前記第１ドレインから前記電荷蓄積部までの距離は、前記第１ソースから前記電荷蓄積部までの距離よりも大きい、
    　請求項１に記載の撮像装置。
  3. 　前記増幅トランジスタの出力信号が前記電荷蓄積部に負帰還するように、前記増幅トランジスタ及び前記電荷蓄積部が配置されている、
    　請求項１または２に記載の撮像装置。
  4. 　第２ソース及び第２ドレインを含み、前記増幅トランジスタが出力信号を出力するタイミングを決定する選択トランジスタをさらに備え、
    　平面視において、
    　　前記第２ソース及び前記第２ドレインからなる群から選択される少なくとも１つの幅は、前記増幅トランジスタの前記第１ドレインの幅よりも小さい、
    　請求項１から３のいずれか一項に記載の撮像装置。
  5. 　半導体基板をさらに備え、
    　前記半導体基板の表面において、
    　　前記第１ソースの輪郭線の一部および前記第１ドレインの輪郭線の一部を通る、ジャンクションが延びており、
    　　前記ジャンクションは、前記第１ソースと前記第１ドレインとを結ぶ第１ラインと、前記第１ソースと前記第１ドレインとを結ぶ第２ラインと、を含み、
    　　前記第１ラインの両端を結ぶ線分を第１線分と定義し、前記第２ラインの両端を結ぶ線分を第２線分と定義したとき、前記第１ラインと前記第２ラインとの間の領域の面積は、前記第１線分と前記第２線分との間の領域の面積よりも大きい、
    　請求項１から４のいずれか一項に記載の撮像装置。
  6. 　前記増幅トランジスタは、デプレッション型であり、
    　前記増幅トランジスタは、前記第１ソースおよび前記第１ドレインに含まれた不純物の導電型と同一の導電型の不純物を含む注入領域であって、前記第１ソースおよび前記第１ドレインに接続された注入領域を含む、
    　請求項１から４のいずれか一項に記載の撮像装置。
  7. 　半導体基板をさらに備え、
    　前記半導体基板の表面において、前記注入領域の平均幅は、前記第１ソースの幅と前記第１ドレインの幅との平均値よりも大きい、
    　請求項６に記載の撮像装置。
  8. 　半導体基板と、
    　前記半導体基板内に位置する光電変換部と、
    　前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
    　第１ソースと、第１ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備え、
    　平面視において、
    　　前記第１ドレインの幅は、前記第１ソースの幅よりも小さく、
    　　前記第１ドレインから前記電荷蓄積部までの距離は、前記第１ソースから前記電荷蓄積部までの距離よりも大きい、
    　撮像装置。
  9. 　前記増幅トランジスタの出力信号が前記電荷蓄積部に負帰還するように、前記増幅トランジスタ及び前記電荷蓄積部が配置されている、
    　請求項８に記載の撮像装置。
  10. 　第２ソース及び第２ドレインを含み、前記増幅トランジスタが出力信号を出力するタイミングを決定する選択トランジスタをさらに備え、
    　平面視において、
    　　前記第２ソース及び前記第２ドレインからなる群から選択される少なくとも１つの幅は、前記増幅トランジスタの前記第１ドレインの幅よりも小さい、
    　請求項８または９に記載の撮像装置。
  11. 　前記半導体基板の表面において、
    　　前記第１ソースの輪郭線の一部および前記第１ドレインの輪郭線の一部を通る、ジャンクションが延びており、
    　　前記ジャンクションは、前記第１ソースと前記第１ドレインとを結ぶ第１ラインと、前記第１ソースと前記第１ドレインとを結ぶ第２ラインと、を含み、
    　　前記第１ラインの両端を結ぶ線分を第１線分と定義し、前記第２ラインの両端を結ぶ線分を第２線分と定義したとき、前記第１ラインと前記第２ラインとの間の領域の面積は、前記第１線分と前記第２線分との間の領域の面積よりも大きい、
    　請求項８から１０のいずれか一項に記載の撮像装置。
  12. 　前記増幅トランジスタは、デプレッション型であり、
    　前記増幅トランジスタは、前記第１ソースおよび前記第１ドレインに含まれた不純物の導電型と同一の導電型の不純物を含む注入領域であって、前記第１ソースおよび前記第１ドレインに接続された注入領域を含む、
    　請求項８から１１のいずれか一項に記載の撮像装置。
  13. 　前記半導体基板の表面において、前記注入領域の平均幅は、前記第１ソースの幅と前記第１ドレインの幅との平均値よりも大きい、
    　請求項１２に記載の撮像装置。
PCT/JP2020/035645 2019-10-04 2020-09-18 撮像装置 WO2021065587A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021550636A JP7570013B2 (ja) 2019-10-04 2020-09-18 撮像装置
US17/695,422 US20220208816A1 (en) 2019-10-04 2022-03-15 Imaging apparatus

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-183830 2019-10-04
JP2019183830 2019-10-04

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/695,422 Continuation US20220208816A1 (en) 2019-10-04 2022-03-15 Imaging apparatus

Publications (1)

Publication Number Publication Date
WO2021065587A1 true WO2021065587A1 (ja) 2021-04-08

Family

ID=75336452

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/035645 WO2021065587A1 (ja) 2019-10-04 2020-09-18 撮像装置

Country Status (2)

Country Link
US (1) US20220208816A1 (ja)
WO (1) WO2021065587A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023072372A (ja) * 2021-11-12 2023-05-24 キヤノン株式会社 光電変換装置及び発光装置
WO2024034411A1 (ja) * 2022-08-10 2024-02-15 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023040318A (ja) * 2020-02-26 2023-03-23 ソニーセミコンダクタソリューションズ株式会社 撮像回路および撮像装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146516A (ja) * 2010-01-14 2011-07-28 Fujifilm Corp 固体撮像素子、撮像装置、固体撮像素子の製造方法
JP2014011253A (ja) * 2012-06-28 2014-01-20 Sony Corp 固体撮像装置および電子機器
JP2016058633A (ja) * 2014-09-11 2016-04-21 株式会社東芝 撮像装置
JP2017163614A (ja) * 2012-12-05 2017-09-14 パナソニックＩｐマネジメント株式会社 固体撮像装置
JP2018182709A (ja) * 2017-04-11 2018-11-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、及び、電子機器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146516A (ja) * 2010-01-14 2011-07-28 Fujifilm Corp 固体撮像素子、撮像装置、固体撮像素子の製造方法
JP2014011253A (ja) * 2012-06-28 2014-01-20 Sony Corp 固体撮像装置および電子機器
JP2017163614A (ja) * 2012-12-05 2017-09-14 パナソニックＩｐマネジメント株式会社 固体撮像装置
JP2016058633A (ja) * 2014-09-11 2016-04-21 株式会社東芝 撮像装置
JP2018182709A (ja) * 2017-04-11 2018-11-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、及び、電子機器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023072372A (ja) * 2021-11-12 2023-05-24 キヤノン株式会社 光電変換装置及び発光装置
JP7421532B2 (ja) 2021-11-12 2024-01-24 キヤノン株式会社 光電変換装置及び発光装置
WO2024034411A1 (ja) * 2022-08-10 2024-02-15 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JPWO2021065587A1 (ja) 2021-04-08
US20220208816A1 (en) 2022-06-30

Similar Documents

Publication Publication Date Title
WO2021065587A1 (ja) 撮像装置
JP3412390B2 (ja) 光電変換装置
US7667754B2 (en) Amplifying solid-state imaging device
US9641774B2 (en) Solid-state imaging device and imaging device
US7863661B2 (en) Solid-state imaging device and camera having the same
JP6808316B2 (ja) 撮像装置、および、撮像システム
CN105280658A (zh) 光电转换装置和成像系统
CN105261624A (zh) 光电转换装置和成像系统
WO2011058683A1 (ja) 固体撮像装置
JP5270964B2 (ja) Ｃｍｏｓイメージセンサ及びそのピクセル
JP4051034B2 (ja) 増幅型固体撮像装置およびその駆動方法
US10680032B2 (en) Photoelectric conversion element and solid-state image pickup device
WO2022168545A1 (ja) 撮像装置および撮像装置の駆動方法
US9711547B2 (en) Image pickup apparatus
US10453980B2 (en) Photodetection device and imaging device
US8692347B2 (en) Solid-state imaging device and method of manufacturing solid-state imaging device
JP7570013B2 (ja) 撮像装置
NL1004970C2 (nl) Meertraps bronvolgerversterker met grote bandbreedte en lage energie-opname.
JP2003060989A (ja) 固体撮像装置およびその駆動方法
US9659988B2 (en) Image pickup apparatus
WO2023074068A1 (ja) 撮像装置
JP6808317B2 (ja) 撮像装置、および、撮像システム
US10580808B2 (en) Photodetection device and imaging device
JP3428875B2 (ja) 光電変換装置
JPH04280676A (ja) 増幅型固体撮像装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20871594

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021550636

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20871594

Country of ref document: EP

Kind code of ref document: A1