WO2023157971A1 - 光検出装置 - Google Patents

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WO2023157971A1
WO2023157971A1 PCT/JP2023/006080 JP2023006080W WO2023157971A1 WO 2023157971 A1 WO2023157971 A1 WO 2023157971A1 JP 2023006080 W JP2023006080 W JP 2023006080W WO 2023157971 A1 WO2023157971 A1 WO 2023157971A1
Authority
WO
WIPO (PCT)
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electrode
transistor
pixels
power supply
reset
Prior art date
Application number
PCT/JP2023/006080
Other languages
English (en)
French (fr)
Inventor
栄二 神田
信之 島
茂樹 北村
Original Assignee
京セラ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京セラ株式会社 filed Critical 京セラ株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • the present disclosure relates to a photodetector.
  • Patent Document 1 A conventional photodetector is described in Patent Document 1, for example.
  • the photodetector of the present disclosure comprises a substrate, a plurality of pixels arranged in a matrix on the substrate; a plurality of power supply lines arranged for each pixel column of the plurality of pixels; a plurality of readout signal lines arranged for each pixel column of the plurality of pixels for reading out each voltage signal generated in each of the plurality of pixels; a plurality of reset signal lines arranged for each pixel row of the plurality of pixels for resetting voltage signals of pixels in each row; each of the plurality of pixels, a first insulating layer overlying the substrate; a photodiode located on a second surface of the first insulating layer opposite to the first surface facing the substrate and having a semiconductor layer, an anode electrode and a cathode electrode; An amplifier transistor positioned between the substrate and the first insulating layer, having a gate electrode connected to the cathode electrode, an input electrode connected to one power line of the plurality of power lines, and an output an amplifier transistor having an electrode connected to one readout
  • a reset transistor connected and having an output electrode connected to the cathode electrode and the gate electrode of the amplifier transistor;
  • the photodetector of the present disclosure includes a substrate, a plurality of pixels arranged in a matrix on the substrate; a plurality of power supply lines arranged for each pixel column of the plurality of pixels; a plurality of readout signal lines arranged for each pixel column of the plurality of pixels for reading out each voltage signal generated in each of the plurality of pixels; a plurality of reset signal lines arranged for each pixel row of the plurality of pixels for resetting voltage signals of pixels in each row; a plurality of selection signal lines arranged for each pixel row of the plurality of pixels for setting readout periods of the voltage signals; each of the plurality of pixels, a photodiode having an anode electrode and a cathode electrode; an amplifier transistor having a gate electrode connected to the cathode electrode and an input electrode connected to one of the plurality of power supply lines; A gate electrode is connected to one reset signal line among the plurality of reset signal lines, an input electrode is connected to the one power supply line, and an output electrode is
  • a reset transistor A gate electrode is connected to one selection signal line out of the plurality of selection signal lines, an input electrode is connected to the output electrode of the amplifier transistor, and an output electrode is connected to one readout signal out of the plurality of readout signal lines.
  • a select transistor connected to the line; a channel portion of the amplifier transistor overlaps with the one power supply line in plan view; a channel portion of the selection transistor overlaps the one readout signal line in plan view; A channel portion of the reset transistor overlaps at least one of the one power supply line and a wiring layer connected to the anode electrode or the cathode electrode in plan view.
  • FIG. 1 is a block diagram showing the configuration of a photodetector according to an embodiment of the present disclosure
  • FIG. 2 is a diagram showing a circuit configuration of each pixel of the photodetector of FIG. 1
  • FIG. 2 is a plan view of each pixel of the photodetector of FIG. 1
  • FIG. FIG. 4 is a cross-sectional view taken along a cutting plane line IV-IV in FIG. 3
  • FIG. 4 is a cross-sectional view taken along a cutting plane line VV in FIG. 3;
  • Patent Literatures 1 and 2 disclose photodetection devices having a plurality of pixels that convert charges generated in photodiodes into voltage signals.
  • each figure referred to below shows main constituent members and the like of the photodetector according to the embodiment of the present disclosure.
  • the photodetector according to the embodiment of the present disclosure may include known configurations such as circuit boards, wiring conductors, control ICs, and LSIs (not shown). Also, each drawing referred to below is a schematic one, and the shapes, dimensional ratios, and the like of the constituent members of the photodetector are not necessarily illustrated accurately.
  • FIG. 1 is a block diagram showing the configuration of a photodetector according to an embodiment of the present disclosure
  • FIG. 2 is a diagram showing the circuit configuration of each pixel of the photodetector in FIG. 1
  • FIG. FIG. 4 is a plan view of each pixel of the photodetector in FIG. 1
  • FIG. 4 is a cross-sectional view cut along the section line IV-IV in FIG. 3
  • FIG. 5 is a cross-section line VV in FIG. It is a cut cross-sectional view.
  • FIG. 3 shows only the photodiodes, transistors, and wirings that constitute the pixels.
  • the photodetector 1 of this embodiment includes a substrate 2 , a plurality of pixels 3 , a plurality of power supply lines 7 , a plurality of readout signal lines 8 and a plurality of reset signal lines 9 .
  • the plurality of pixels 3 are arranged in a matrix on the main surface 2a of the substrate 2, as shown in FIG. 1, for example.
  • the photodetector 1 may further include a drive circuit 4 .
  • the drive circuit 4 may be configured to generate a control signal to be supplied to each of the plurality of pixels 3 and read each detection signal (voltage signal) from each of the plurality of pixels 3 .
  • the drive circuit 4 may be located on the main surface 2a of the substrate 2, as shown in FIG. 1, for example.
  • the drive circuit 4 may be configured including, for example, an IC, an LSI, and the like.
  • the drive circuit 4 may be mounted on the principal surface 2a of the substrate 2 by means of, for example, a COG (Chip On Glass) method.
  • the drive circuit 4 may be a thin film circuit formed on the main surface 2a by a thin film forming method such as a CVD (Chemical Vapor Deposition) method.
  • the substrate 2 is made of, for example, a glass material, a resin material, a ceramic material, or the like.
  • Glass materials used for the substrate 2 include, for example, borosilicate glass, crystallized glass, and quartz.
  • the resin material used for the substrate 2 include epoxy resin, polyimide resin, polyamide resin, acrylic resin, and polycarbonate resin.
  • Ceramic materials used for the substrate 2 include, for example, alumina (Al 2 O 3 ), zirconia (ZrO 2 ), silicon nitride (Si 3 N 4 ), silicon carbide (SiC), and aluminum nitride (AlN).
  • a plurality of power supply lines 7 are wiring for supplying power supply voltage VDD to a plurality of pixels 3 .
  • a plurality of power lines 7 are connected to an external power supply (not shown).
  • a plurality of power supply lines 7 are arranged for each pixel column of a plurality of pixels 3 and connected to the pixels 3 of each column.
  • the plurality of power supply lines 7 are connected to the drive circuit 4 and may be connected to an external power supply via the drive circuit 4 .
  • a plurality of readout signal lines 8 are wirings for reading out each voltage signal READ generated in each of the plurality of pixels 3 .
  • a plurality of readout signal lines 8 are arranged for each pixel column of a plurality of pixels 3 and connected to the pixels 3 in each column.
  • a plurality of readout signal lines 8 are connected to the drive circuit 4 .
  • a plurality of reset signal lines 9 are wirings for resetting the voltage signal READ of the pixels 3 in each row in the plurality of pixels 3 .
  • a plurality of reset signal lines 9 are arranged for each pixel row of a plurality of pixels 3 and connected to the pixels 3 of each row.
  • a plurality of reset signal lines 9 are connected to the drive circuit 4 and supply the reset signal GATE_RST generated by the drive circuit 4 to the pixels 3 in each row.
  • the plurality of power supply lines 7 , the plurality of readout signal lines 8 and the plurality of reset signal lines 9 may be positioned between the substrate 2 and the first insulating layer 5 and positioned inside the first insulating layer 5 . It may be located on the first insulating layer 5 .
  • the power supply line 7, the readout signal line 8, the reset signal line 9, and the selection signal line 10 are made of, for example, tantalum (Ta), neodymium (Nd), tungsten (W), titanium (Ti), molybdenum (Mo), and aluminum (Al). , chromium (Cr), silver (Ag), or an alloy thereof.
  • Each of the multiple pixels 3 has a first insulating layer 5 , a photodiode (PD) 6 , an amplifier transistor 11 and a reset transistor 12 .
  • the first insulating layer 5 is located on the major surface 2 a of the substrate 2 .
  • the first insulating layer 5 has a first surface 5a facing the substrate 2 and a second surface 5b opposite to the first surface 5a.
  • the first insulating layer 5 may be made of an inorganic material such as silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ), or may be made of an organic material such as acrylic resin or polycarbonate resin. good too.
  • the photodiode 6 is located on the second surface 5 b of the first insulating layer 5 .
  • the photodiode 6 has a semiconductor layer 61 , an anode electrode 62 and a cathode electrode 63 .
  • the semiconductor layer 61 has a third surface 61a facing the second surface 5b of the first insulating layer 5 and a fourth surface 61b opposite to the third surface 61a.
  • the anode electrode 62 is located on the fourth surface 61 b of the semiconductor layer 61
  • the cathode electrode 63 is located on the third surface 61 a of the semiconductor layer 61 .
  • the semiconductor layer 61 may be made of, for example, silicon (Si), germanium (Ge), gallium arsenide (GaAs), indium gallium arsenide (InGaAs), or the like.
  • the anode electrode 62 may be a transparent conductive layer made of, for example, Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), or the like.
  • the cathode electrode 63 may be a non-light-transmitting metal layer composed of metals such as Ta, Nd, W, Ti, Mo, Al, Cr, Ag, or alloys thereof.
  • the photodiode 6 may be a PN photodiode or a PIN photodiode.
  • the photodiode 6 is a PIN photodiode
  • the semiconductor layer 61 includes an intrinsic semiconductor layer (I-type semiconductor layer) 61e between the P-type semiconductor layer 61c and the N-type semiconductor layer 61d. It has a structure in which A PIN photodiode has the advantages of a faster response speed and a smaller dark current than a PN photodiode.
  • the amplifier transistor 11 and reset transistor 12 are three-terminal elements having a gate electrode, an input electrode and an output electrode.
  • the amplifier transistor 11 and the reset transistor 12 may be composed of thin film transistors (TFTs).
  • TFTs thin film transistors
  • the amplifier transistor 11 and the reset transistor 12 are composed of n-channel TFTs.
  • the amplifier transistor 11 and the reset transistor 12 may be collectively referred to as TFTs 11 and 12 .
  • the amplifier transistor 11 has a gate electrode connected to the cathode electrode 63, an input electrode (drain electrode) connected to one power line 7a of the plurality of power lines 7, and an output electrode (source electrode) connected to a plurality of readout signals.
  • One of the lines 8 is connected to a readout signal line 8a.
  • the reset transistor 12 has a gate electrode connected to one reset signal line 9a of the plurality of reset signal lines 9, an input electrode (drain electrode) connected to the power supply line 7a, and an output electrode (source electrode) connected to the cathode electrode. 63 and the gate electrode of the amplifier transistor 11 . An input electrode of the amplifier transistor 11 and an input electrode of the reset transistor 12 are both connected to the power supply line 7a.
  • the TFTs 11 and 12 may include, for example, a gate electrode 15, a gate insulating layer 16, a semiconductor layer 17, a source electrode 18 and a drain electrode 19, as shown in FIG.
  • Gate electrode 15 is located on main surface 2 a of substrate 2 .
  • the gate insulating layer 16 is made of, for example, SiO 2 and covers the main surface 2 a of the substrate 2 and the gate electrode 15 .
  • a semiconductor layer 17 is located on the gate insulating layer 16 and covers the gate electrode 15 .
  • the semiconductor layer 17 is made of low-temperature polysilicon (LTPS) or the like.
  • the semiconductor layer 17 has a channel region (also referred to as a channel portion) 17a located immediately above the gate electrode 15, a source region 17b located at one end of the channel portion 17a, and a drain region 17c located at the other end of the channel portion 17a. are doing.
  • the source region 17b and the drain region 17c are made of n+ type LTPS or the like.
  • the semiconductor layer 17 may have LDD (Lightly Doped Drain) regions between the channel portion 17a and the source region 17b and between the channel portion 17a and the drain region 17c.
  • the source electrode 18 and the drain electrode 19 are made of, for example, tantalum (Ta), neodymium (Nd), tungsten (W), titanium (Ti), molybdenum (Mo), aluminum (Al), chromium (Cr), silver (Ag), or the like. metals or their alloys. Source electrode 18 and drain electrode 19 are connected to source region 17b and drain region 17c, respectively. The source electrode 18 and the drain electrode 19 are connected to the power supply line 7a, the readout signal line 8a, the reset signal line 9a, the connection wiring formed in the pixel 3, or the like. The source electrode 18 and the drain electrode 19 may be formed integrally with the wiring.
  • the pixel 3 has a passivation film 24 covering the TFTs 11 and 12 and the gate insulating layer 16, and an insulating film 25 covering the passivation film 24, as shown in FIGS.
  • the passivation film 24 may be made of, for example, silicon oxide (SiO 2 ), silicon nitride (Si 3 N 4 ), or the like.
  • the insulating film 25 may be made of acrylic resin, polycarbonate resin, or the like, for example.
  • the semiconductor layer 17 is not limited to LTPS, and may be made of, for example, amorphous silicon (a-Si), indium gallium zinc oxide, or the like.
  • a-Si amorphous silicon
  • 4 and 5 show the case where the TFTs 11 and 12 are of the bottom gate type (inverted stagger type), the TFTs 11 and 12 may be of the top gate type (stagger type).
  • the pixel 3 generates at the gate electrode of the amplifier transistor 11 a light receiving voltage VPD corresponding to the charges accumulated in the photodiode 6 .
  • the amplifier transistor 11 is a source follower transistor, amplifies the light receiving voltage VPD , and outputs the amplified light receiving voltage VPD to the readout signal line 8a as the voltage signal READ.
  • a gate electrode of the amplifier transistor 11 is connected to an output electrode of the reset transistor 12 .
  • the pixel 3 further has a first contact hole 14 as shown in FIGS. 3 and 4, for example.
  • the first contact hole 14 penetrates the first insulating layer 5 in the thickness direction from the second surface 5b to the first surface 5a, and connects the cathode electrode 63, the gate electrode of the amplifier transistor 11, and the output electrode of the reset transistor 12. are electrically connected.
  • the first contact hole 14 is located between the amplifier transistor 11 and the reset transistor 12 in the extending direction of the power supply line 7 (vertical direction in FIG. 3).
  • the photodetector 1 efficiently arranges elements (photodiode 6, amplifier transistor 11, reset transistor 12, etc.) and wiring (power supply line 7a, readout signal line 8a, reset signal line 9a, etc.) constituting the pixel 3. be able to. As a result, the pixel pitch P of the plurality of pixels 3 can be reduced, and the photodetector 1 can be made highly precise.
  • the first contact hole 14 includes a conductor layer 14a arranged on the inner peripheral surface of a recess 5c formed in a predetermined portion of the first insulating layer 5, and the inside of the recess 5c (that is, the conductive layer 14a).
  • the space surrounded by the body layer 14a) may be filled with a filler 14b.
  • the concave portion 5c may be formed by an etching method such as a dry etching method.
  • the dry etching method used to form the recess 5c may be, for example, a reactive ion etching method.
  • the conductor layer 14a may be composed of metals such as Ta, Nd, W, Ti, Mo, Al, Cr, Ag, or alloys thereof.
  • the conductor layer 14a may be formed by partially inserting the cathode electrode 63 of the photodiode 6 into the recess 5c, as shown in FIG. 4, for example.
  • the filler filled in the concave portion 5c may be composed of organic materials such as acrylic resin, silicone resin, polyimide, polyimideamide, benzocyclobutene, polysiloxane, and polysilazane, and may be photosensitive organic resin, thermosetting resin, or the like. It may be composed of a flexible resin or the like.
  • the filling material 14b may be formed by partially inserting the N-type semiconductor layer 61d and the intrinsic semiconductor layer 61e into the recess 5c.
  • the photodetector 1 may further include multiple selection signal lines 10 .
  • the plurality of selection signal lines 10 are wirings for setting (selecting) the readout period of each voltage signal READ generated by each of the plurality of pixels 3 .
  • a plurality of selection signal lines 10 are arranged for each pixel row of a plurality of pixels 3 and connected to the pixels 3 of each row.
  • a plurality of selection signal lines 10 are connected to the drive circuit 4 and supply the reset signal GATE_RS generated by the drive circuit 4 to the pixels 3 in each row.
  • Each of the multiple pixels 3 may have a selection transistor 13 .
  • the selection transistor 13 may be a three-terminal device having a gate electrode, an input electrode and an output electrode.
  • the select transistor 13 may be composed of an n-channel TFT, like the amplifier transistor 11 and the reset transistor 12 .
  • the amplifier transistor 11, the reset transistor 12, and the selection transistor 13 may be collectively referred to as TFTs 11, 12, and 13.
  • the selection transistor 13 has a gate electrode connected to one selection signal line 10a of the plurality of selection signal lines 10, an input electrode (drain electrode) connected to the output electrode of the amplifier transistor 11, and an output electrode (source electrode). may be connected to the readout signal line 8a.
  • the output electrode of the amplifier transistor 11 may be connected to the readout signal line 8a via the selection transistor 13 instead of being directly connected to the readout signal line 8a.
  • the pixel 3 can output the voltage signal READ to the readout signal line 8a while the reset signal GATE_RS is a high (H) signal and the selection transistor 13 is in a conductive (ON) state. This makes it possible to read out each voltage signal READ generated by the pixels 3 of each row for each pixel row of the plurality of pixels 3 .
  • the amplifier transistor 11 and the selection transistor 13 may share a semiconductor layer 17, for example, as shown in FIG.
  • the output electrode (source electrode) of the amplifier transistor 11, the input electrode (drain electrode) of the select transistor 13, and the wiring connecting the output electrode of the amplifier transistor 11 and the input electrode of the select transistor 13 can be omitted.
  • the area of the pixels 3 can be reduced and the pixel pitch P can be made smaller.
  • the photodiode 6 may overlap the TFTs 11, 12, 13 and the first contact hole 14 in plan view. In this case, the photodiode 6, the TFTs 11, 12, 13 and the first contact holes 14 can be arranged more efficiently, and the pixel pitch P can be made smaller. As a result, it becomes possible to make the photodetector 1 higher in definition.
  • the pixel 3 may further have a second insulating layer 20, a bias line 21 and a second contact hole 22, for example, as shown in FIGS.
  • the second insulating layer 20 is located on the second surface 5 b of the first insulating layer 5 and the photodiodes 6 and covers the first insulating layer 5 and the photodiodes 6 .
  • the second insulating layer 20 has a fifth surface 20a facing the photodiode 6 and a sixth surface 20b opposite to the fifth surface 20a.
  • the second insulating layer 20 may be an inorganic insulating layer made of silicon oxide (SiO 2 ), silicon nitride (Si 3 N 4 ), or the like, or an organic insulating layer made of acrylic resin, polycarbonate resin, or the like. It can be layers.
  • the bias line 21 is wiring for applying a bias voltage to the anode electrode 62 of the photodiode 6 .
  • the bias line 21 is located on the sixth surface 20 b of the second insulating layer 20 .
  • the bias line 21 is electrically connected to an external power supply (not shown).
  • the bias line 21 is connected to the drive circuit 4 and may be connected to an external power supply via the drive circuit 4 .
  • the bias line 21 may be made of a metal such as Ta, Nd, W, Ti, Mo, Al, Cr, Ag, or an alloy thereof.
  • the second contact hole 22 penetrates the second insulating layer 20 in the thickness direction from the sixth surface 20 b to the fifth surface 20 a and electrically connects the bias line 21 and the anode electrode 62 .
  • the second contact hole 22 is surrounded by a conductor layer 22a disposed on the inner peripheral surface of a recess 20c formed in a predetermined portion of the second insulating layer 20 and the conductor layer 22a. It may have a filler 22b filled in the space.
  • the recess 20c may be formed by an etching method such as a dry etching method.
  • the dry etching method used to form the recess 20c may be, for example, a reactive ion etching method.
  • the conductor layer 22a may be a transparent conductive layer made of ITO, IZO, or the like.
  • the conductor layer 22 a may extend from the interior of the recess 20 c onto the sixth surface 20 b and may be connected to the bias line 21 .
  • the filler 22b may be composed of an inorganic material such as silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ), such as acrylic resin, silicone resin, polyimide, polyimideamide, benzocyclobutene, poly It may be composed of an organic material such as siloxane or polysilazane.
  • the first contact hole 14 and the second contact hole 22 may be formed so as not to overlap each other in plan view.
  • the photodiode 6 is fabricated by successively stacking a metal layer that will be the cathode electrode 63 , a semiconductor layer 61 , and a transparent conductive layer that will be the anode electrode 62 on the first contact hole 14 . Therefore, the upper surface of the photodiode 6 (the surface on the second insulating layer 20 side) inevitably has a recess corresponding to the shape of the first contact hole 14 .
  • the resist used in the etching remains in the recess, and the reliability of the electrical connection between the anode electrode 62 and the conductor layer 22a is reduced. can reduce By forming the first contact hole 14 and the second contact hole 22 so as not to overlap each other, the anode electrode 62 and the conductor layer 22a can be well connected, and the reliability of the photodetector 1 is improved. be able to.
  • the photodetector 1 may have a configuration in which the channel portion of the amplifier transistor 11 overlaps the power supply line 7a in plan view.
  • An electric field E is generated in the semiconductor layer 61 because a potential difference is generated between the anode electrode 62 and the cathode electrode 63 during operation of the photodetector 1 .
  • the electric field E affects the carrier density, carrier mobility, etc. in the channel portion of the amplifier transistor 11 and can change the voltage signal READ output by the amplifier transistor 11 .
  • the channel portion of the amplifier transistor 11 overlaps the power supply line 7a in plan view, so that the influence of the electric field E on the voltage signal READ can be reduced. As a result, the voltage signal READ can be stabilized, and the detection accuracy of the photodetector 1 can be improved.
  • the photodetector 1 may have a configuration in which the channel portion of the select transistor 13 overlaps the readout signal line 8a in plan view. In this case, the influence of the electric field E on the carrier density, carrier mobility, etc. in the channel portion of the selection transistor 13 can be reduced, and the period during which the amplifier transistor 11 outputs the voltage signal READ can be accurately set (selected). can be done. As a result, the detection accuracy of the photodetector 1 can be improved.
  • the photodetector 1 may have a configuration in which the channel portion of the reset transistor 12 overlaps with at least one of the power supply line 7a and the wiring layer connected to the anode electrode 62 or the cathode electrode 63 in plan view. .
  • the effect of the electric field E on the carrier density, carrier mobility, etc. in the channel portion of the reset transistor 12 can be reduced, and the light receiving voltage V PD of the gate electrode of the amplifier transistor 11, that is, the voltage signal READ can be reliably reset. can do.
  • the detection accuracy of the photodetector 1 can be improved.
  • the TFTs 11, 12 and 13 may be bottom gate type.
  • the substrate 2 may contain impurities, and if the impurities contained in the substrate 2 enter the semiconductor layers of the TFTs 11 , 12 and 13 , the operating characteristics of the TFTs 11 , 12 and 13 may vary.
  • the TFTs 11, 12, and 13 are bottom-gate type, it is possible to reduce the risk of impurities in the substrate 2 entering the semiconductor layers of the TFTs 11, 12, and 13. FIG. As a result, it is possible to improve the detection accuracy of the photodetector 1 .
  • the power supply line 7 a may be larger than the semiconductor layer of the amplifier transistor 11 in the width direction of the channel portion of the amplifier transistor 11 . In this case, the influence of the electric field E on the voltage signal READ can be effectively reduced.
  • the readout signal line 8a may be larger than the semiconductor layer of the select transistor 13 in the width direction of the channel portion of the select transistor 13 . In this case, the influence of electric field E on the operation of select transistor 13 can be effectively reduced.
  • At least one of the wiring layers connected to the power supply line 7a and the anode electrode 62 or the cathode electrode 63 may be larger than the semiconductor layer of the reset transistor 12 in the width direction of the channel portion of the reset transistor 12. good. In this case, the influence of the electric field E on the operation of the reset transistor 12 can be effectively reduced.
  • the pixel 3 may further have a third insulating layer 23 as shown in FIGS. 4 and 5, for example.
  • the third insulating layer 23 may be located on the sixth surface 20 b of the second insulating layer 20 and cover the bias line 21 and the second contact hole 22 . In this case, the connection reliability between the bias line 21 and the second contact hole 22 can be improved, and the reliability of the photodetector 1 can be improved.
  • the third insulating layer 23 may be an inorganic insulating layer made of silicon oxide (SiO 2 ), silicon nitride (Si 3 N 4 ), or the like, or an organic insulating layer made of acrylic resin, polycarbonate resin, or the like. It can be layers.
  • the photodetector 1A of the present embodiment differs from the photodetector 1 of the above embodiment in that the pixel 3 does not have to have the first contact hole 14, and otherwise has the same configuration. , and similar configurations will not be described in detail.
  • the photodetector 1A of this embodiment includes a substrate 2, a plurality of pixels 3, a plurality of power supply lines 7, a plurality of readout signal lines 8, a plurality of reset signal lines 9, and a plurality of selection signals. Includes line 10 .
  • Each of the plurality of pixels 3 has a photodiode 6, an amplifier transistor 11, a reset transistor 12 and a selection transistor 13, as shown in FIG. 2, for example.
  • the amplifier transistor 11, the reset transistor 12, and the selection transistor 13 are composed of bottom-gate n-channel TFTs.
  • the amplifier transistor 11, the reset transistor 12, and the selection transistor 13 may be collectively referred to as TFTs 11, 12, and 13.
  • Photodiode 6 and TFTs 11, 12, and 13 are connected to power supply line 7a, readout signal line 8a, reset signal line 9a, and selection signal line 10a, as in photodetector 1.
  • the cathode electrode 63 of the photodiode 6, the gate electrode of the amplifier transistor 11, and the output electrode of the reset transistor 12 do not have to be connected by the first contact hole .
  • the cathode electrode 63, the gate electrode of the amplifier transistor 11, and the output electrode of the reset transistor 12 are not positioned between the amplifier transistor 11 and the reset transistor 12 in the extending direction of the power supply line 7a. They may be connected by contact holes.
  • the channel portion of the amplifier transistor 11 overlaps the power supply line 7a in plan view. Since a potential difference is generated between the anode electrode 62 and the cathode electrode 63 during operation of the photodetector 1A, an electric field E is generated in the semiconductor layer 61 .
  • the electric field E affects the carrier density, carrier mobility, etc. in the channel portion of the amplifier transistor 11 and can change the voltage signal READ output by the amplifier transistor 11 .
  • the channel portion of the amplifier transistor 11 overlaps the power supply line 7a in plan view, so that the influence of the electric field E on the voltage signal READ can be reduced. As a result, the voltage signal READ can be stabilized, and the detection accuracy of the photodetector 1A can be improved.
  • the channel portion of the selection transistor 13 overlaps the readout signal line 8a in plan view.
  • the effect of the electric field E on the carrier density, carrier mobility, etc. in the channel portion of the select transistor 13 can be reduced, and the period during which the amplifier transistor 11 outputs the voltage signal READ can be accurately set (selected). can be done.
  • the detection accuracy of the photodetector 1A can be improved.
  • the channel portion of the reset transistor 12 overlaps with at least one of the power line 7a and the wiring layer connected to the anode electrode 62 or the cathode electrode 63 in plan view.
  • the effect of the electric field E on the carrier density, carrier mobility, etc. in the channel portion of the reset transistor 12 can be reduced, and the voltage of the gate electrode of the amplifier transistor 11 (that is, the voltage signal READ) can be reliably reset. be able to.
  • the detection accuracy of the photodetector 1A can be improved.
  • the substrate 2 may contain impurities, and if the impurities contained in the substrate 2 enter the semiconductor layers of the TFTs 11, 12, and 13, the operating characteristics of the TFTs 11, 12, and 13 may change. Since the TFTs 11, 12, and 13 are of the bottom gate type, it is possible to reduce the risk of impurities in the substrate 2 entering the semiconductor layers of the TFTs 11, 12, and 13. FIG. As a result, the characteristics of the TFTs 11, 12, and 13 can be stabilized, and the detection accuracy of the photodetector 1 can be further improved.
  • the power supply line 7 a may be larger than the semiconductor layer of the amplifier transistor 11 in the width direction of the channel portion of the amplifier transistor 11 . In this case, the influence of the electric field E on the voltage signal READ can be effectively reduced. As a result, the detection accuracy of the photodetector 1A can be further improved.
  • the readout signal line 8a may be larger than the semiconductor layer of the select transistor 13 in the width direction of the channel portion of the select transistor 13 . In this case, the influence of electric field E on the operation of select transistor 13 can be effectively reduced. As a result, the detection accuracy of the photodetector 1A can be further improved.
  • At least one of the wiring layers connected to the power supply line 7a and the anode electrode 62 or the cathode electrode 63 may be larger than the semiconductor layer of the reset transistor 12 in the width direction of the channel portion of the reset transistor 12. good. In this case, the influence of the electric field E on the operation of the reset transistor 12 can be effectively reduced. As a result, the detection accuracy of the photodetector 1A can be further improved.
  • the wiring layer connected to the power supply line 7a, the readout signal line 8a, and the anode electrode 62 or the cathode electrode 63 may be composed of a non-light-transmitting metal layer. In this case, it is possible to prevent the operation of the photodiode 6 from becoming unstable due to the influence of stray light entering the semiconductor layer 61 from the substrate 2 side. As a result, it is possible to improve the detection accuracy of the photodetector 1A.
  • the photodetection devices 1 and 1A may be applied to sample observation devices that observe samples such as animal cells, plant cells, yeast cells, and bacterial cells.
  • the sample observation device may include a container that holds the sample, a light source that irradiates the sample with light, and photodetectors 1 and 1A that detect part of the light scattered by the sample. According to the sample observation device including the photodetectors 1 and 1A, it is possible to observe the sample accurately.
  • the photodetector 1, 1A may be applied to a radiation image forming apparatus.
  • the radiation image forming apparatus may include a scintillator that converts radiation such as X-rays, ⁇ -rays, and ⁇ -rays into light with a wavelength that can be detected by the photodiodes 6, and the photodetectors 1 and 1A.
  • the scintillator may be composed of, for example, CsI:Tl, GOS (Gd 2 O 2 S:Tb), or the like. According to the radiographic image forming apparatus including the photodetectors 1 and 1A, it is possible to form high-definition and low-noise radiographic images.
  • the photodetection devices 1 and 1A may be applied to a medical photodetection device (also called an X-ray device).
  • the X-ray device may include a scintillator that converts X-rays into light with a wavelength that can be detected by the photodiode 6, and the photodetectors 1 and 1A.
  • the X-ray apparatus including the photodetectors 1 and 1A, it is possible to form high-definition and low-noise X-ray images.
  • the constituent members of the pixels can be arranged efficiently, so that the pixel pitch can be reduced and the definition of the photodetector can be increased. Further, according to the photodetector of the present disclosure, the voltage signal output by the pixel can be stabilized, so the detection accuracy of the photodetector can be improved.
  • the photodetector according to the present disclosure can be implemented in the following configurations (1) to (7).
  • a substrate a plurality of pixels arranged in a matrix on the substrate; a plurality of power supply lines arranged for each pixel column of the plurality of pixels; a plurality of readout signal lines arranged for each pixel column of the plurality of pixels for reading out each voltage signal generated in each of the plurality of pixels; a plurality of reset signal lines arranged for each pixel row of the plurality of pixels for resetting voltage signals of pixels in each row; each of the plurality of pixels, a first insulating layer overlying the substrate; a photodiode located on a second surface of the first insulating layer opposite to the first surface facing the substrate and having a semiconductor layer, an anode electrode and a cathode electrode; An amplifier transistor positioned between the substrate and the first insulating layer, having a gate electrode connected to the cathode electrode, an input electrode connected to one power line of the plurality of power lines, and an output an amplifier transistor having an electrode connected to one readout signal line among the plurality of readout signal lines
  • a reset transistor connected and having an output electrode connected to the cathode electrode and the gate electrode of the amplifier transistor;
  • Each of the plurality of pixels is a selection transistor located between the substrate and the first insulating layer, having a gate electrode connected to one selection signal line of the plurality of selection signal lines, and an input further comprising a selection transistor having an electrode connected to the output electrode of the amplifier transistor and having an output electrode connected to the one readout signal line;
  • the anode electrode is composed of a transparent conductive layer and is located on a fourth surface of the semiconductor layer of the photodiode opposite to the third surface facing the substrate;
  • each of the plurality of pixels a second insulating layer covering the photodiode; a bias line located on the sixth surface of the second insulating layer opposite to the fifth surface facing the photodiode and for applying a bias voltage to the photodiode; a second contact hole penetrating the second insulating layer in the thickness direction and connecting the anode electrode and the bias line;
  • the photodetector according to any one of the configurations (1) to (4), wherein the first contact hole and the second contact hole do not overlap when viewed from above.
  • the channel portion of the amplifier transistor overlaps the one power supply line in plan view; a channel portion of the selection transistor overlaps the one readout signal line in plan view;
  • the photodetector according to the present disclosure can be implemented in the following configurations (7) to (9).
  • a substrate a plurality of pixels arranged in a matrix on the substrate; a plurality of power supply lines arranged for each pixel column of the plurality of pixels; a plurality of readout signal lines arranged for each pixel column of the plurality of pixels for reading out each voltage signal generated in each of the plurality of pixels; a plurality of reset signal lines arranged for each pixel row of the plurality of pixels for resetting voltage signals of pixels in each row; a plurality of selection signal lines arranged for each pixel row of the plurality of pixels for setting readout periods of the voltage signals; each of the plurality of pixels, a photodiode having an anode electrode and a cathode electrode; an amplifier transistor having a gate electrode connected to the cathode electrode and an input electrode connected to one of the plurality of power supply lines; A gate electrode is connected to one reset signal line among the plurality of reset signal lines, an input electrode is connected to the one power supply line, and an output electrode is connected to the cathode electrode and the gate
  • a reset transistor A gate electrode is connected to one selection signal line out of the plurality of selection signal lines, an input electrode is connected to the output electrode of the amplifier transistor, and an output electrode is connected to one readout signal out of the plurality of readout signal lines.
  • a select transistor connected to the line; a channel portion of the amplifier transistor overlaps with the one power supply line in plan view; a channel portion of the selection transistor overlaps the one readout signal line in plan view; The photodetector, wherein a channel portion of the reset transistor overlaps with at least one of the one power supply line and a wiring layer connected to the anode electrode or the cathode electrode in plan view.
  • the one power supply line has a dimension in the width direction of the channel portion of the amplifier transistor larger than that of the semiconductor layer of the amplifier transistor;
  • the one readout signal line has a dimension in the width direction of the channel portion of the select transistor larger than that of the semiconductor layer of the select transistor;
  • At least one of the one power supply line and the wiring layer connected to the anode electrode or the cathode electrode has a dimension in the width direction of the channel portion of the reset transistor larger than that of the semiconductor layer of the reset transistor.

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Abstract

光検出装置は、基板、複数の画素、電源線、読み出し信号線、リセット信号線を含む。画素は、カソード電極を有するフォトダイオードと、ゲートがカソード電極に接続され、入力が電源線に接続され、出力が読み出し信号線に接続されるアンプトランジスタと、ゲートがリセット信号線に接続され、入力が電源線に接続され、出力がカソード電極およびアンプトランジスタのゲートに接続されるリセットトランジスタと、基板の厚み方向に延び、カソード電極とアンプトランジスタのゲートおよびリセットトランジスタの出力とを接続し、電源線の延在方向において、アンプトランジスタとリセットトランジスタとの間に位置する第１コンタクトホールとを有する。

Description

光検出装置
　本開示は、光検出装置に関する。
　従来技術の光検出装置は、例えば特許文献１に記載されている。
特開平１１－３０７７５６号公報 特開平１１－１８６５６１号公報
　本開示の光検出装置は、基板と、
　前記基板上に行列状に配列される複数の画素と、
　前記複数の画素の画素列毎に配される複数の電源線と、
　前記複数の画素の画素列毎に配される、前記複数の画素のそれぞれで生成される各電圧信号を読み出すための複数の読み出し信号線と、
　前記複数の画素の画素行毎に配される、各行の画素の電圧信号をリセットするための複数のリセット信号線と、を含み、
　前記複数の画素のそれぞれは、
　　前記基板上に位置する第１絶縁層と、
　　前記第１絶縁層における前記基板に対向する第１面とは反対側の第２面に位置し、半導体層、アノード電極およびカソード電極を有するフォトダイオードと、
　　前記基板と前記第１絶縁層との間に位置するアンプトランジスタであって、ゲート電極が前記カソード電極に接続され、入力電極が前記複数の電源線のうちの１つの電源線に接続され、出力電極が前記複数の読み出し信号線のうちの１つの読み出し信号線に接続されるアンプトランジスタと、
　　前記基板と前記第１絶縁層との間に位置するリセットトランジスタであって、ゲート電極が前記複数のリセット信号線のうちの１つのリセット信号線に接続され、入力電極が前記１つの電源線に接続され、出力電極が前記カソード電極および前記アンプトランジスタのゲート電極に接続されるリセットトランジスタと、
　　前記第１絶縁層を厚み方向に貫通し、前記カソード電極と、前記アンプトランジスタのゲート電極および前記リセットトランジスタの出力電極とを接続するコンタクトホールであって、前記１つの電源線が延びる方向において、前記アンプトランジスタと前記リセットトランジスタとの間に位置するコンタクトホールと、を有する。
　また、本開示の光検出装置は、基板と、
　前記基板上に行列状に配列される複数の画素と、
　前記複数の画素の画素列毎に配される複数の電源線と、
　前記複数の画素の画素列毎に配される、前記複数の画素のそれぞれで生成される各電圧信号を読み出すための複数の読み出し信号線と、
　前記複数の画素の画素行毎に配される、各行の画素の電圧信号をリセットするための複数のリセット信号線と、
　前記複数の画素の画素行毎に配される、前記各電圧信号の読み出し期間を設定するための複数の選択信号線と、を含み、
　前記複数の画素のそれぞれは、
　　アノード電極およびカソード電極を有するフォトダイオードと、
　　ゲート電極が前記カソード電極に接続され、入力電極が前記複数の電源線のうちの１つの電源線に接続されるアンプトランジスタと、
　　ゲート電極が前記複数のリセット信号線のうちの１つのリセット信号線に接続され、入力電極が前記１つの電源線に接続され、出力電極が前記カソード電極および前記アンプトランジスタのゲート電極に接続されるリセットトランジスタと、
　　ゲート電極が前記複数の選択信号線のうちの１つの選択信号線に接続され、入力電極が前記アンプトランジスタの出力電極に接続され、出力電極が前記複数の読み出し信号線のうちの１つの読み出し信号線に接続される選択トランジスタと、を有し、
　　前記アンプトランジスタのチャネル部が、平面視において、前記１つの電源線と重なり、
　　前記選択トランジスタのチャネル部が、平面視において、前記１つの読み出し信号線と重なり、
　　前記リセットトランジスタのチャネル部が、平面視において、前記１つの電源線、および、前記アノード電極または前記カソード電極に接続される配線層のうちの少なくとも一方と重なる。
　本開示の目的、特色、及び利点は、下記の詳細な説明と図面とからより明確になるであろう。
本開示の一実施形態に係る光検出装置の構成を示すブロック図である。 図１の光検出装置の各画素の回路構成を示す図である。 図１の光検出装置の各画素の平面図である。 図３の切断面線ＩＶ－ＩＶで切断した断面図である。 図３の切断面線Ｖ－Ｖで切断した断面図である。
　従来、フォトダイオード等の光電変換素子を用いて光を検出する光検出装置が種々提案されている。例えば特許文献１，２は、フォトダイオードにおいて発生した電荷を電圧信号に変換する画素を複数備えた光検出装置を開示している。
　従来の光検出装置は、画素を構成するトランジスタ等の素子を効率的に配置することが難しく、画素ピッチが大きくなることがあった。また、従来の光検出装置は、フォトダイオードに発生する電界がトランジスタの動作に影響を及ぼし、電圧信号を変動させることがあった。このように、従来の光検出装置は、精細性および検出精度の点で、改善の余地がある。
　以下、添付図面を参照して、本開示の光検出装置の実施形態について説明する。以下で参照する各図は、本開示の実施形態に係る光検出装置の主要な構成部材等を示している。本開示の実施形態に係る光検出装置は、図示されていない回路基板、配線導体、制御ＩＣ，ＬＳＩ等の周知の構成を備えていてもよい。また、以下で参照する各図は、模式的なものであり、光検出装置の構成部材の形状、寸法比率等は、必ずしも正確に図示されたものではない。
　図１は、本開示の一実施形態に係る光検出装置の構成を示すブロック図であり、図２は、図１の光検出装置の各画素の回路構成を示す図であり、図３は、図１の光検出装置の各画素の平面図であり、図４は、図３の切断面線ＩＶ－ＩＶで切断した断面図であり、図５は、図３の切断面線Ｖ－Ｖで切断した断面図である。なお、図３は、画素を構成するフォトダイオード、トランジスタおよび配線のみを示している。
　本実施形態の光検出装置１は、基板２、複数の画素３、複数の電源線７、複数の読み出し信号線８および複数のリセット信号線９を含む。複数の画素３は、例えば図１に示すように、基板２の主面２ａ上に行列状に配列されている。
　光検出装置１は、駆動回路４をさらに含んでいてもよい。駆動回路４は、複数の画素３のそれぞれに供給する制御信号を生成するとともに、複数の画素３のそれぞれから各検出信号（電圧信号）を読み出すように構成されていてもよい。駆動回路４は、例えば図１に示すように、基板２の主面２ａ上に位置していてもよい。駆動回路４は、例えばＩＣ、ＬＳＩ等を含んで構成されていてもよい。駆動回路４は、例えばＣＯＧ（Chip On Glass）方式等の手段によって、基板２の主面２ａ上に実装されていてもよい。駆動回路４は、例えばＣＶＤ（Chemical Vapor Deposition）法等の薄膜形成法によって主面２ａ上に形成された薄膜回路であってもよい。
　基板２は、例えばガラス材料、樹脂材料、セラミック材料等から構成されている。基板２に用いられるガラス材料としては、例えばホウケイ酸ガラス、結晶化ガラス、石英等が挙げられる。基板２に用いられる樹脂材料としては、例えばエポキシ樹脂、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、ポリカーボネート樹脂等が挙げられる。基板２に用いられるセラミック材料としては、例えばアルミナ（Ａｌ２Ｏ３）、ジルコニア（ＺｒＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、炭化シリコン（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）等が挙げられる。
　複数の電源線７は、複数の画素３に電源電圧ＶＤＤを供給するための配線である。複数の電源線７は、外部電源（図示せず）と接続されている。また、複数の電源線７は、複数の画素３の画素列毎に配されており、各列の画素３と接続されている。複数の電源線７は、駆動回路４と接続され、駆動回路４を介して、外部電源と接続されていてもよい。
　複数の読み出し信号線８は、複数の画素３のぞれぞれで生成される各電圧信号ＲＥＡＤを読み出すための配線である。複数の読み出し信号線８は、複数の画素３の画素列毎に配されており、各列の画素３と接続されている。複数の読み出し信号線８は、駆動回路４と接続されている。
　複数のリセット信号線９は、複数の画素３における各行の画素３の電圧信号ＲＥＡＤをリセットするための配線である。複数のリセット信号線９は、複数の画素３の画素行毎に配されており、各行の画素３と接続されている。複数のリセット信号線９は、駆動回路４と接続されており、駆動回路４で生成されるリセット信号ＧＡＴＥ＿ＲＳＴを各行の画素３に供給する。
　複数の電源線７、複数の読み出し信号線８および複数のリセット信号線９は、基板２と第１絶縁層５との間に位置していてもよく、第１絶縁層５の内部に位置していてもよく、第１絶縁層５上に位置していてもよい。電源線７、読み出し信号線８、リセット信号線９および選択信号線１０は、例えばタンタル（Ｔａ）、ネオジム（Ｎｄ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銀（Ａｇ）等の金属またはこれらの合金から構成されていてもよい。
　複数の画素３のそれぞれは、第１絶縁層５、フォトダイオード（Photo Diode；ＰＤ）６、アンプトランジスタ１１およびリセットトランジスタ１２を有する。
　第１絶縁層５は、基板２の主面２ａ上に位置している。第１絶縁層５は、基板２に対向する第１面５ａと、第１面５ａとは反対側の第２面５ｂとを有している。第１絶縁層５は、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等の無機材料から構成されていてもよく、例えばアクリル樹脂、ポリカーボネート樹脂等の有機材料から構成されていてもよい。
　フォトダイオード６は、第１絶縁層５の第２面５ｂ上に位置している。フォトダイオード６は、半導体層６１と、アノード電極６２と、カソード電極６３とを有している。半導体層６１は、第１絶縁層５の第２面５ｂに対向する第３面６１ａ、および第３面６１ａとは反対側の第４面６１ｂとを有している。アノード電極６２は、半導体層６１の第４面６１ｂに位置しており、カソード電極６３は、半導体層６１の第３面６１ａに位置している。半導体層６１は、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）等で構成されていてもよい。アノード電極６２は、例えばインジウム錫酸化物（Indium Tin Oxide；ＩＴＯ）、インジウム亜鉛酸化物（Indium Zinc Oxide；ＩＺＯ）等から構成される透明導電層であってもよい。カソード電極６３は、例えばＴａ、Ｎｄ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｒ、Ａｇ等の金属またはこれらの合金から構成される非透光性の金属層であってもよい。
　フォトダイオード６は、ＰＮ型フォトダイオードであってもよく、ＰＩＮ型フォトダイオードであってもよい。本実施形態の光検出装置１では、フォトダイオード６はＰＩＮ型フォトダイオードであり、半導体層６１はＰ型半導体層６１ｃとＮ型半導体層６１ｄとの間に真性半導体層（Ｉ型半導体層）６１ｅを挟み込んだ構造を有している。ＰＩＮ型フォトダイオードは、ＰＮ型フォトダイオードと比較して、応答速度が速く、暗電流が小さいという利点を有する。
　アンプトランジスタ１１およびリセットトランジスタ１２は、ゲート電極、入力電極および出力電極を有する３端子素子である。アンプトランジスタ１１およびリセットトランジスタ１２は、薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）で構成されていてもよい。本実施形態の光検出装置１では、アンプトランジスタ１１およびリセットトランジスタ１２が、ｎチャネル型ＴＦＴで構成されている。以下では、アンプトランジスタ１１およびリセットトランジスタ１２を纏めて、ＴＦＴ１１，１２と記載することがある。
　アンプトランジスタ１１は、ゲート電極がカソード電極６３に接続され、入力電極（ドレイン電極）が複数の電源線７のうちの１つの電源線７ａに接続され、出力電極（ソース電極）が複数の読み出し信号線８のうちの１つの読み出し信号線８ａに接続されている。
　リセットトランジスタ１２は、ゲート電極が複数のリセット信号線９のうちの１つのリセット信号線９ａに接続され、入力電極（ドレイン電極）が電源線７ａに接続され、出力電極（ソース電極）がカソード電極６３およびアンプトランジスタ１１のゲート電極に接続されている。アンプトランジスタ１１の入力電極およびリセットトランジスタ１２の入力電極は、いずれも電源線７ａに接続されている。
　ＴＦＴ１１，１２は、例えば図４に示すように、ゲート電極１５、ゲート絶縁層１６、半導体層１７、ソース電極１８およびドレイン電極１９を含んで構成されていてもよい。ゲート電極１５は、基板２の主面２ａ上に位置している。ゲート絶縁層１６は、例えばＳｉＯ2等から成り、基板２の主面２ａおよびゲート電極１５を覆っている。半導体層１７は、ゲート絶縁層１６上に位置し、ゲート電極１５を覆っている。半導体層１７は、低温ポリシリコン（Low-temperature Poly Silicon；ＬＴＰＳ）等から構成される。半導体層１７は、ゲート電極１５の直上に位置するチャネル領域（チャネル部ともいう）１７ａ、チャネル部１７ａの一端に位置するソース領域１７ｂ、およびチャネル部１７ａの他端に位置するドレイン領域１７ｃを有している。ソース領域１７ｂおよびドレイン領域１７ｃは、ｎ＋型ＬＴＰＳ等から構成される。半導体層１７は、チャネル部１７ａとソース領域１７ｂとの間、およびチャネル部１７ａとドレイン領域１７ｃとの間に、ＬＤＤ（Lightly Doped Drain）領域を有していてもよい。ソース電極１８およびドレイン電極１９は、例えばタンタル（Ｔａ）、ネオジム（Ｎｄ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銀（Ａｇ）等の金属またはこれらの合金から成る。ソース電極１８およびドレイン電極１９は、ソース領域１７ｂおよびドレイン領域１７ｃにそれぞれ接続されている。ソース電極１８およびドレイン電極１９は、電源線７ａ、読み出し信号線８ａ、リセット信号線９ａ、または画素３に形成される接続配線等と接続される。ソース電極１８およびドレイン電極１９は、該配線と一体的に形成されていてもよい。
　画素３は、例えば図４，５に示すように、ＴＦＴ１１，１２およびゲート絶縁層１６を覆うパッシベーション膜２４、ならびにパッシベーション膜２４を覆う絶縁膜２５を有している。パッシベーション膜２４は、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等から構成されていてもよい。絶縁膜２５は、例えばアクリル樹脂、ポリカーボネート樹脂等から構成されていてもよい。
　半導体層１７は、ＬＴＰＳに限定されず、例えばアモルファスシリコン（ａ－Ｓｉ）、インジウムガリウム亜鉛酸化物（Indium Gallium Zinc Oxide）等で構成されていてもよい。また、図４，５は、ＴＦＴ１１，１２がボトムゲート型（逆スタガ型）である場合を示しているが、ＴＦＴ１１，１２はトップゲート型（スタガ型）であってもよい。
　画素３は、フォトダイオード６に蓄積された電荷に応じた受光電圧ＶＰＤをアンプトランジスタ１１のゲート電極に発生させる。アンプトランジスタ１１は、ソースフォロアトランジスタであり、受光電圧ＶＰＤを増幅し、増幅した受光電圧ＶＰＤを、電圧信号ＲＥＡＤとして、読み出し信号線８ａに出力する。アンプトランジスタ１１のゲート電極は、リセットトランジスタ１２の出力電極と接続されている。これにより、アンプトランジスタ１１が１フレーム分の電圧信号ＲＥＡＤを出力した後、リセット信号ＧＡＴＥ＿ＲＳＴをハイ（Ｈ）信号とし、リセットトランジスタ１２を導通（ＯＮ）状態とすることで、受光電圧ＶＰＤをリセットし、電圧信号ＲＥＡＤをリセットすることができる。
　画素３は、例えば図３，４に示すように、第１コンタクトホール１４をさらに有している。第１コンタクトホール１４は、第１絶縁層５を、第２面５ｂから第１面５ａにかけて、厚み方向に貫通し、カソード電極６３と、アンプトランジスタ１１のゲート電極およびリセットトランジスタ１２の出力電極とを電気的に接続している。第１コンタクトホール１４は、例えば図３に示すように、電源線７の延在方向（図３における上下方向）において、アンプトランジスタ１１とリセットトランジスタ１２との間に位置している。
　光検出装置１は、画素３を構成する素子（フォトダイオード６、アンプトランジスタ１１、リセットトランジスタ１２等）および配線（電源線７ａ、読み出し信号線８ａ、リセット信号線９ａ等）を効率的に配置することができる。その結果、複数の画素３の画素ピッチＰを小さくすることができ、光検出装置１を高精細化することが可能となる。
　第１コンタクトホール１４は、例えば図４に示すように、第１絶縁層５の所定部位に形成された凹部５ｃの内周面に配される導電体層１４ａと、凹部５ｃ内（すなわち、導電体層１４ａによって囲まれた空間）に充填される充填材１４ｂとを有していてもよい。凹部５ｃは、例えばドライエッチング法等のエッチング法によって形成されていてもよい。凹部５ｃの形成に用いられるドライエッチング法は、例えば反応性イオンエッチング法であってもよい。導電体層１４ａは、例えばＴａ、Ｎｄ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｒ、Ａｇ等の金属またはこれらの合金から構成されていてもよい。導電体層１４ａは、例えば図４に示すように、フォトダイオード６のカソード電極６３の一部が凹部５ｃ内に入り込むことによって形成されていてもよい。凹部５ｃ内に充填される充填材は、例えばアクリル樹脂、シリコーン樹脂、ポリイミド、ポリイミドアミド、ベンゾシクロブテン、ポリシロキサン、ポリシラザン等の有機材料から構成されていてもよく、感光性有機樹脂、熱硬化性樹脂等から構成されていてもよい。充填材１４ｂは、例えば図４に示すように、Ｎ型半導体層６１ｄの一部および真性半導体層６１ｅの一部が凹部５ｃ内に入り込むことによって形成されていてもよい。
　光検出装置１は、複数の選択信号線１０をさらに含んでいてもよい。複数の選択信号線１０は、複数の画素３のそれぞれで生成される各電圧信号ＲＥＡＤの読み出し期間を設定（選択）するための配線である。複数の選択信号線１０は、複数の画素３の画素行毎に配されており、各行の画素３と接続されている。複数の選択信号線１０は、駆動回路４と接続されており、駆動回路４で生成されるリセット信号ＧＡＴＥ＿ＲＳを各行の画素３に供給する。
　複数の画素３のそれぞれは、選択トランジスタ１３を有していてもよい。選択トランジスタ１３は、ゲート電極、入力電極および出力電極を有する３端子素子であってもよい。選択トランジスタ１３は、アンプトランジスタ１１およびリセットトランジスタ１２と同様に、ｎチャネル型ＴＦＴで構成されていてもよい。以下では、アンプトランジスタ１１、リセットトランジスタ１２および選択トランジスタ１３を纏めて、ＴＦＴ１１，１２，１３と記載することがある。
　選択トランジスタ１３は、ゲート電極が複数の選択信号線１０のうちの１つの選択信号線１０ａに接続され、入力電極（ドレイン電極）がアンプトランジスタ１１の出力電極に接続され、出力電極（ソース電極）が読み出し信号線８ａに接続されていてもよい。アンプトランジスタ１１の出力電極は、読み出し信号線８ａと直接に接続されず、選択トランジスタ１３を介して、読み出し信号線８ａと接続されていてもよい。画素３は、リセット信号ＧＡＴＥ＿ＲＳがハイ（Ｈ）信号であり、選択トランジスタ１３が導通（ＯＮ）状態である期間、電圧信号ＲＥＡＤを読み出し信号線８ａに出力することができる。これにより、複数の画素３の画素行毎に、各行の画素３で生成された各電圧信号ＲＥＡＤを読み出すことが可能となる。
　アンプトランジスタ１１および選択トランジスタ１３は、例えば図５に示すように、半導体層１７を共有していてもよい。この場合、アンプトランジスタ１１の出力電極（ソース電極）、選択トランジスタ１３の入力電極（ドレイン電極）、およびアンプトランジスタ１１の出力電極と選択トランジスタ１３の入力電極とを接続する配線を省略することができる。これにより、画素３を小面積化し、画素ピッチＰをより小さくすることができる。その結果、光検出装置１をより高精細化することが可能となる。
　フォトダイオード６は、平面視において、ＴＦＴ１１，１２，１３および第１コンタクトホール１４と重なっていてもよい。この場合、フォトダイオード６、ＴＦＴ１１，１２，１３および第１コンタクトホール１４をより効率的に配置することができ、画素ピッチＰをより小さくすることができる。その結果、光検出装置１をより高精細化することが可能となる。
　画素３は、例えば図４，５に示すように、第２絶縁層２０、バイアス線２１および第２コンタクトホール２２をさらに有していてもよい。
　第２絶縁層２０は、第１絶縁層５の第２面５ｂ上およびフォトダイオード６上に位置し、第１絶縁層５およびフォトダイオード６を覆っている。第２絶縁層２０は、フォトダイオード６に対向する第５面２０ａ、および第５面２０ａとは反対側の第６面２０ｂを有している。第２絶縁層２０は、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等から構成される無機絶縁層であってもよく、例えばアクリル樹脂、ポリカーボネート樹脂等から構成される有機絶縁層であってもよい。
　バイアス線２１は、フォトダイオード６のアノード電極６２にバイアス電圧を印加するための配線である。バイアス線２１は、第２絶縁層２０の第６面２０ｂ上に位置している。バイアス線２１は、外部電源（図示せず）と電気的に接続されている。バイアス線２１は、駆動回路４と接続され、駆動回路４を介して、外部電源と接続されていてもよい。バイアス線２１は、例えばＴａ、Ｎｄ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｒ、Ａｇ等の金属またはこれらの合金から構成されていてもよい。
　第２コンタクトホール２２は、第２絶縁層２０を、第６面２０ｂから第５面２０ａにかけて、厚み方向に貫通し、バイアス線２１とアノード電極６２とを電気的に接続している。第２コンタクトホール２２は、例えば図５に示すように、第２絶縁層２０の所定部位に形成された凹部２０ｃの内周面に配された導電体層２２ａと、導電体層２２ａによって囲まれた空間に充填された充填材２２ｂとを有していてもよい。凹部２０ｃは、例えばドライエッチング法等のエッチング法によって形成されていてもよい。凹部２０ｃの形成に用いられるドライエッチング法は、例えば反応性イオンエッチング法であってもよい。導電体層２２ａは、例えばＩＴＯ、ＩＺＯ等から構成される透明導電層であってもよい。導電体層２２ａは、凹部２０ｃの内部から第６面２０ｂ上にかけて延び、バイアス線２１と接続していてもよい。充填材２２ｂは、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等の無機材料から構成されていてもよく、例えばアクリル樹脂、シリコーン樹脂、ポリイミド、ポリイミドアミド、ベンゾシクロブテン、ポリシロキサン、ポリシラザン等の有機材料から構成されていてもよい。
　第１コンタクトホール１４および第２コンタクトホール２２は、平面視において、互いに重ならないように形成されていてもよい。フォトダイオード６は、第１コンタクトホール１４上に、カソード電極６３となる金属層、半導体層６１、およびアノード電極６２となる透明導電層を順次積層することによって作製される。このため、フォトダイオード６の上面（第２絶縁層２０側の面）には、第１コンタクトホール１４の形状に応じた窪み部が不可避的に存在する。したがって、第１コンタクトホール１４と重なる第２コンタクトホール２２をエッチング法によって形成する場合、エッチングで使用するレジストが窪み部内に残存し、アノード電極６２と導電体層２２ａとの電気的接続の信頼性を低下させることがある。第１コンタクトホール１４および第２コンタクトホール２２を互いに重ならないように形成することで、アノード電極６２と導電体層２２ａとを良好に接続することができ、光検出装置１の信頼性を向上させることができる。
　光検出装置１は、アンプトランジスタ１１のチャネル部が、平面視において、電源線７ａと重なる構成であってもよい。光検出装置１の動作中、アノード電極６２とカソード電極６３との間に電位差が生じるため、半導体層６１中に電界Ｅが発生する。電界Ｅは、アンプトランジスタ１１のチャネル部におけるキャリア密度、キャリア移動度等に影響を及ぼし、アンプトランジスタ１１が出力する電圧信号ＲＥＡＤを変動させ得る。アンプトランジスタ１１のチャネル部が、平面視において、電源線７ａと重なることで、電圧信号ＲＥＡＤに対する電界Ｅの影響を低減することができる。その結果、電圧信号ＲＥＡＤを安定化させることができ、光検出装置１の検出精度を向上させることができる。
　光検出装置１は、選択トランジスタ１３のチャネル部が、平面視において、読み出し信号線８ａと重なる構成であってもよい。この場合、電界Ｅが選択トランジスタ１３のチャネル部におけるキャリア密度、キャリア移動度等に及ぼす影響を低減することができ、アンプトランジスタ１１が電圧信号ＲＥＡＤを出力する期間を精度よく設定（選択）することができる。ひいては、光検出装置１の検出精度を向上させることができる。
　光検出装置１は、リセットトランジスタ１２のチャネル部が、平面視において、電源線７ａ、および、アノード電極６２またはカソード電極６３に接続される配線層のうちの少なくとも一方と重なる構成であってもよい。この場合、電界Ｅがリセットトランジスタ１２のチャネル部におけるキャリア密度、キャリア移動度等に及ぼす影響を低減することができ、アンプトランジスタ１１のゲート電極の受光電圧ＶＰＤ、すなわち電圧信号ＲＥＡＤを確実にリセットすることができる。ひいては、光検出装置１の検出精度を向上させることができる。
　ＴＦＴ１１，１２，１３は、ボトムゲート型であってもよい。基板２は不純物を含んでいることがあり、基板２に含まれる不純物がＴＦＴ１１，１２，１３の半導体層に進入すると、ＴＦＴ１１，１２，１３の動作特性が変動する虞がある。ＴＦＴ１１，１２，１３がボトムゲート型である場合、基板２の不純物がＴＦＴ１１，１２，１３の半導体層に進入する虞を低減することができる。その結果、光検出装置１の検出精度を向上させることが可能となる。
　電源線７ａは、アンプトランジスタ１１の半導体層よりも、アンプトランジスタ１１のチャネル部の幅方向における寸法が大きくてもよい。この場合、電圧信号ＲＥＡＤに対する電界Ｅの影響を効果的に低減することができる。
　読み出し信号線８ａは、選択トランジスタ１３の半導体層よりも、選択トランジスタ１３のチャネル部の幅方向における寸法が大きくてもよい。この場合、選択トランジスタ１３の動作に対する電界Ｅの影響を効果的に低減することができる。
　電源線７ａ、および、アノード電極６２またはカソード電極６３に接続される配線層のうちの少なくとも一方は、リセットトランジスタ１２の半導体層よりも、リセットトランジスタ１２のチャネル部の幅方向における寸法が大きくてもよい。この場合、リセットトランジスタ１２の動作に対する電界Ｅの影響を効果的に低減することができる。
　画素３は、例えば図４，５に示すように、第３絶縁層２３をさらに有していてもよい。第３絶縁層２３は、第２絶縁層２０の第６面２０ｂ上に位置し、バイアス線２１および第２コンタクトホール２２を覆っていてもよい。この場合、バイアス線２１と第２コンタクトホール２２との接続信頼性を高めることができ、光検出装置１の信頼性を向上させることができる。第３絶縁層２３は、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等から構成される無機絶縁層であってもよく、例えばアクリル樹脂、ポリカーボネート樹脂等から構成される有機絶縁層であってもよい。
　次に、本開示の他の実施形態に係る光検出装置について説明する。本実施形態の光検出装置１Ａは、上記実施形態の光検出装置１に対して、画素３が第１コンタクトホール１４を有していなくてもよい点で異なり、その他は同様の構成であるので、同様の構成については、詳細な説明は省略する。
　本実施形態の光検出装置１Ａは、例えば図１に示すように、基板２、複数の画素３、複数の電源線７、複数の読み出し信号線８、複数のリセット信号線９および複数の選択信号線１０を含む。
　複数の画素３のそれぞれは、例えば図２に示すように、フォトダイオード６、アンプトランジスタ１１、リセットトランジスタ１２および選択トランジスタ１３を有する。アンプトランジスタ１１、リセットトランジスタ１２および選択トランジスタ１３は、ボトムゲート型のｎチャネル型ＴＦＴで構成されている。以下では、アンプトランジスタ１１、リセットトランジスタ１２および選択トランジスタ１３を纏めて、ＴＦＴ１１，１２，１３と記載することがある。フォトダイオード６およびＴＦＴ１１，１２，１３は、光検出装置１の場合と同様に、電源線７ａ、読み出し信号線８ａ、リセット信号線９ａおよび選択信号線１０ａと接続されている。
　光検出装置１Ａでは、フォトダイオード６のカソード電極６３と、アンプトランジスタ１１のゲート電極およびリセットトランジスタ１２の出力電極とが、第１コンタクトホール１４によって接続されていなくてもよい。光検出装置１Ａでは、例えば、カソード電極６３と、アンプトランジスタ１１のゲート電極およびリセットトランジスタ１２の出力電極とが、電源線７ａの延在方向においてアンプトランジスタ１１とリセットトランジスタ１２との間に位置しないコンタクトホールによって接続されていてもよい。
　光検出装置１Ａでは、アンプトランジスタ１１のチャネル部が、平面視において、電源線７ａと重なっている。光検出装置１Ａの動作中、アノード電極６２とカソード電極６３との間に電位差が生じるため、半導体層６１中に電界Ｅが発生する。電界Ｅは、アンプトランジスタ１１のチャネル部におけるキャリア密度、キャリア移動度等に影響を及ぼし、アンプトランジスタ１１が出力する電圧信号ＲＥＡＤを変動させ得る。アンプトランジスタ１１のチャネル部が、平面視において、電源線７ａと重なることで、電圧信号ＲＥＡＤに対する電界Ｅの影響を低減することができる。その結果、電圧信号ＲＥＡＤを安定化させることができ、光検出装置１Ａの検出精度を向上させることができる。
　光検出装置１Ａでは、選択トランジスタ１３のチャネル部が、平面視において、読み出し信号線８ａと重なっている。これにより、電界Ｅが選択トランジスタ１３のチャネル部におけるキャリア密度、キャリア移動度等に及ぼす影響を低減することができ、アンプトランジスタ１１が電圧信号ＲＥＡＤを出力する期間を精度よく設定（選択）することができる。ひいては、光検出装置１Ａの検出精度を向上させることができる。
　光検出装置１Ａでは、リセットトランジスタ１２のチャネル部が、平面視において、電源線７ａ、および、アノード電極６２またはカソード電極６３に接続される配線層のうちの少なくとも一方と重なっている。これにより、電界Ｅがリセットトランジスタ１２のチャネル部におけるキャリア密度、キャリア移動度等に及ぼす影響を低減することができ、アンプトランジスタ１１のゲート電極の電圧（すなわち、電圧信号ＲＥＡＤ）を確実にリセットすることができる。ひいては、光検出装置１Ａの検出精度を向上させることができる。
　基板２は不純物を含んでいることがあり、基板２に含まれる不純物がＴＦＴ１１，１２，１３の半導体層に進入すると、ＴＦＴ１１，１２，１３の動作特性が変動する虞がある。ＴＦＴ１１，１２，１３がボトムゲート型であることで、基板２の不純物がＴＦＴ１１，１２，１３の半導体層に進入する虞を低減することができる。その結果、ＴＦＴ１１，１２，１３の特性を安定化させることができ、光検出装置１の検出精度をより向上させることができる。
　電源線７ａは、アンプトランジスタ１１の半導体層よりも、アンプトランジスタ１１のチャネル部の幅方向における寸法が大きくてもよい。この場合、電圧信号ＲＥＡＤに対する電界Ｅの影響を効果的に低減することができる。ひいては、光検出装置１Ａの検出精度をより向上させることができる。
　読み出し信号線８ａは、選択トランジスタ１３の半導体層よりも、選択トランジスタ１３のチャネル部の幅方向における寸法が大きくてもよい。この場合、選択トランジスタ１３の動作に対する電界Ｅの影響を効果的に低減することができる。ひいては、光検出装置１Ａの検出精度をより向上させることができる。
　電源線７ａ、および、アノード電極６２またはカソード電極６３に接続される配線層のうちの少なくとも一方は、リセットトランジスタ１２の半導体層よりも、リセットトランジスタ１２のチャネル部の幅方向における寸法が大きくてもよい。この場合、リセットトランジスタ１２の動作に対する電界Ｅの影響を効果的に低減することができる。ひいては、光検出装置１Ａの検出精度をより向上させることができる。
　電源線７ａ、読み出し信号線８ａ、およびアノード電極６２またはカソード電極６３に接続される配線層は、非透光性の金属層で構成されていてもよい。この場合、フォトダイオード６の動作が、基板２側から半導体層６１に進入した迷光の影響によって不安定になることを抑制できる。その結果、光検出装置１Ａの検出精度を向上させることが可能となる。
　光検出装置１，１Ａは、動物細胞、植物細胞、酵母細胞、細菌細胞等の試料を観察する試料観察装置に適用されてもよい。試料観察装置は、試料を収容する容器と、試料に光を照射する光源と、試料によって散乱された光の一部を検出する光検出装置１，１Ａとを含んで構成されていてもよい。光検出装置１，１Ａを含む試料観察装置によれば、試料を正確に観察することが可能となる。
　光検出装置１，１Ａは、放射線画像形成装置に適用されてもよい。放射線画像形成装置は、Ｘ線、γ線、α線等の放射線をフォトダイオード６が検出し得る波長の光に変換するシンチレータと、光検出装置１，１Ａとを含んで構成されていてもよい。シンチレータは、例えばＣｓＩ：Ｔｌ、ＧＯＳ（Ｇｄ２Ｏ２Ｓ：Ｔｂ）等から構成されていてもよい。光検出装置１，１Ａを含む放射線画像形成装置によれば、高精細かつ低ノイズの放射線画像を形成することが可能となる。特に、光検出装置１，１Ａは、医療用の光検出装置（レントゲン装置ともいう）に適用されてもよい。レントゲン装置は、Ｘ線をフォトダイオード６が検出し得る波長の光に変換するシンチレータと、光検出装置１，１Ａとを含んで構成されていてもよい。光検出装置１，１Ａを含むレントゲン装置によれば、高精細かつ低ノイズのＸ線画像を形成することが可能となる。
　本開示の光検出装置によれば、画素の構成部材を効率的に配置することができるため、画素ピッチを小さくし、光検出装置を高精細化することができる。また、本開示の光検出装置によれば、画素が出力する電圧信号を安定化させることができるため、光検出装置の検出精度を向上させることができる。
　本開示に係る光検出装置は、以下の構成（１）～（７）の態様で実施可能である。
（１）基板と、
　前記基板上に行列状に配列される複数の画素と、
　前記複数の画素の画素列毎に配される複数の電源線と、
　前記複数の画素の画素列毎に配される、前記複数の画素のそれぞれで生成される各電圧信号を読み出すための複数の読み出し信号線と、
　前記複数の画素の画素行毎に配される、各行の画素の電圧信号をリセットするための複数のリセット信号線と、を含み、
　前記複数の画素のそれぞれは、
　　前記基板上に位置する第１絶縁層と、
　　前記第１絶縁層における前記基板に対向する第１面とは反対側の第２面に位置し、半導体層、アノード電極およびカソード電極を有するフォトダイオードと、
　　前記基板と前記第１絶縁層との間に位置するアンプトランジスタであって、ゲート電極が前記カソード電極に接続され、入力電極が前記複数の電源線のうちの１つの電源線に接続され、出力電極が前記複数の読み出し信号線のうちの１つの読み出し信号線に接続されるアンプトランジスタと、
　　前記基板と前記第１絶縁層との間に位置するリセットトランジスタであって、ゲート電極が前記複数のリセット信号線のうちの１つのリセット信号線に接続され、入力電極が前記１つの電源線に接続され、出力電極が前記カソード電極および前記アンプトランジスタのゲート電極に接続されるリセットトランジスタと、
　　前記第１絶縁層を厚み方向に貫通し、前記カソード電極と、前記アンプトランジスタのゲート電極および前記リセットトランジスタの出力電極とを接続するコンタクトホールであって、前記１つの電源線が延びる方向において、前記アンプトランジスタと前記リセットトランジスタとの間に位置するコンタクトホールと、を有する、光検出装置。
（２）前記複数の画素の画素行毎に配される、前記各電圧信号の読み出し期間を設定するための複数の選択信号線をさらに含み、
　前記複数の画素のそれぞれは、前記基板と前記第１絶縁層との間に位置する選択トランジスタであって、ゲート電極が前記複数の選択信号線のうちの１つの選択信号線に接続され、入力電極が前記アンプトランジスタの出力電極に接続され、出力電極が前記１つの読み出し信号線に接続される選択トランジスタをさらに有し、
　前記アンプトランジスタおよび前記選択トランジスタは、半導体層を共有している、上記構成（１）に記載の光検出装置。
（３）前記フォトダイオードは、平面視において、前記アンプトランジスタ、前記リセットトランジスタ、前記選択トランジスタおよび前記コンタクトホールと重なっている、上記構成（２）に記載の光検出装置。
（４）前記アノード電極は、透明導電層で構成され、前記フォトダイオードの前記半導体層における前記基板に対向する第３面とは反対側の第４面に位置し、
　前記カソード電極は、非透光性の金属層で構成され、前記第３面に位置している、上記構成（１）～（３）のいずれか１つに記載の光検出装置。
（５）前記複数の画素のそれぞれは、
　　前記フォトダイオードを覆う第２絶縁層と、
　　前記第２絶縁層における前記フォトダイオードに対向する第５面とは反対側の第６面に位置し、前記フォトダイオードにバイアス電圧を印加するためのバイアス線と、
　　前記第２絶縁層を厚み方向に貫通し、前記アノード電極と前記バイアス線とを接続する第２コンタクトホールと、をさらに有し、
　前記第１コンタクトホールと前記第２コンタクトホールとは、平面視において、重ならない、上記構成（１）～（４）のいずれか１つに記載の光検出装置。
（６）前記アンプトランジスタのチャネル部が、平面視において、前記１つの電源線と重なり、
　前記選択トランジスタのチャネル部が、平面視において、前記１つの読み出し信号線と重なり、
　前記リセットトランジスタのチャネル部が、平面視において、前記１つの電源線、および、前記アノード電極または前記カソード電極に接続される配線層のうちの少なくとも一方と重なっている、上記構成（２）に記載の光検出装置。
　また、本開示に係る光検出装置は、以下の構成（７）～（９）の態様で実施可能である。
（７）基板と、
　前記基板上に行列状に配列される複数の画素と、
　前記複数の画素の画素列毎に配される複数の電源線と、
　前記複数の画素の画素列毎に配される、前記複数の画素のそれぞれで生成される各電圧信号を読み出すための複数の読み出し信号線と、
　前記複数の画素の画素行毎に配される、各行の画素の電圧信号をリセットするための複数のリセット信号線と、
　前記複数の画素の画素行毎に配される、前記各電圧信号の読み出し期間を設定するための複数の選択信号線と、を含み、
　前記複数の画素のそれぞれは、
　　アノード電極およびカソード電極を有するフォトダイオードと、
　　ゲート電極が前記カソード電極に接続され、入力電極が前記複数の電源線のうちの１つの電源線に接続されるアンプトランジスタと、
　　ゲート電極が前記複数のリセット信号線のうちの１つのリセット信号線に接続され、入力電極が前記１つの電源線に接続され、出力電極が前記カソード電極および前記アンプトランジスタのゲート電極に接続されるリセットトランジスタと、
　　ゲート電極が前記複数の選択信号線のうちの１つの選択信号線に接続され、入力電極が前記アンプトランジスタの出力電極に接続され、出力電極が前記複数の読み出し信号線のうちの１つの読み出し信号線に接続される選択トランジスタと、を有し、
　　前記アンプトランジスタのチャネル部が、平面視において、前記１つの電源線と重なり、
　　前記選択トランジスタのチャネル部が、平面視において、前記１つの読み出し信号線と重なり、
　　前記リセットトランジスタのチャネル部が、平面視において、前記１つの電源線、および、前記アノード電極または前記カソード電極に接続される配線層のうちの少なくとも一方と重なる、光検出装置。
（８）前記１つの電源線は、前記アンプトランジスタの半導体層よりも、前記アンプトランジスタのチャネル部の幅方向における寸法が大きく、
　前記１つの読み出し信号線は、前記選択トランジスタの半導体層よりも、前記選択トランジスタのチャネル部の幅方向における寸法が大きく、
　前記１つの電源線、および、前記アノード電極または前記カソード電極に接続される配線層のうちの前記少なくとも一方は、前記リセットトランジスタの半導体層よりも、前記リセットトランジスタのチャネル部の幅方向における寸法が大きい、上記構成（７）に記載の光検出装置。
（９）前記１つの電源線、前記１つの読み出し信号線、および前記アノード電極または前記カソード電極に接続される配線層は、金属層で構成される、上記構成（７）または（８）に記載の光検出装置。
　以上、本開示の光検出装置の各実施形態について詳細に説明したが、本開示の光検出装置は上述の実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲内において、種々の変更、改良等が可能である。上記各実施形態をそれぞれ構成する全部または一部を、適宜、矛盾しない範囲で組み合わせ可能であることは、言うまでもない。
　１　　　光検出装置
　１Ａ　　光検出装置
　２　　　基板
　２ａ　　主面
　３　　　画素
　４　　　駆動回路
　５　　　第１絶縁層
　５ａ　　第１面
　５ｂ　　第２面
　５ｃ　　凹部
　６　　　フォトダイオード
　６１　　半導体層
　６１ａ　第３面
　６１ｂ　第４面
　６１ｃ　Ｐ型半導体層
　６１ｄ　Ｎ型半導体層
　６１ｅ　真性半導体層
　６２　　アノード電極
　６３　　カソード電極
　７，７ａ　電源線
　８，８ａ　読み出し信号線
　９，９ａ　リセット信号線
　１０，１０ａ　選択信号線
　１１　　アンプトランジスタ
　１２　　リセットトランジスタ
　１３　　選択トランジスタ
　１４　　第１コンタクトホール
　１４ａ　導電体層
　１４ｂ　充填材
　１５　　ゲート電極
　１６　　ゲート絶縁層
　１７　　半導体層
　１７ａ　チャネル領域（チャネル部）
　１７ｂ　ソース領域
　１７ｃ　ドレイン領域
　１７ｄ　ＬＤＤ領域
　１８　　ソース電極
　１９　　ドレイン電極
　２０　　第２絶縁層
　２０ａ　第５面
　２０ｂ　第６面
　２０ｃ　凹部
　２１　　バイアス線
　２２　　第２コンタクトホール
　２２ａ　導電体層
　２２ｂ　充填材
　２３　　第３絶縁層
　２４　　パッシベーション膜
　２５　　絶縁膜

Claims (9)

  1. 　基板と、
    　前記基板上に行列状に配列される複数の画素と、
    　前記複数の画素の画素列毎に配される複数の電源線と、
    　前記複数の画素の画素列毎に配される、前記複数の画素のそれぞれで生成される各電圧信号を読み出すための複数の読み出し信号線と、
    　前記複数の画素の画素行毎に配される、各行の画素の電圧信号をリセットするための複数のリセット信号線と、を含み、
    　前記複数の画素のそれぞれは、
    　　前記基板上に位置する第１絶縁層と、
    　　前記第１絶縁層における前記基板に対向する第１面とは反対側の第２面に位置し、半導体層、アノード電極およびカソード電極を有するフォトダイオードと、
    　　前記基板と前記第１絶縁層との間に位置するアンプトランジスタであって、ゲート電極が前記カソード電極に接続され、入力電極が前記複数の電源線のうちの１つの電源線に接続され、出力電極が前記複数の読み出し信号線のうちの１つの読み出し信号線に接続されるアンプトランジスタと、
    　　前記基板と前記第１絶縁層との間に位置するリセットトランジスタであって、ゲート電極が前記複数のリセット信号線のうちの１つのリセット信号線に接続され、入力電極が前記１つの電源線に接続され、出力電極が前記カソード電極および前記アンプトランジスタのゲート電極に接続されるリセットトランジスタと、
    　　前記第１絶縁層を厚み方向に貫通し、前記カソード電極と、前記アンプトランジスタのゲート電極および前記リセットトランジスタの出力電極とを接続するコンタクトホールであって、前記１つの電源線が延びる方向において、前記アンプトランジスタと前記リセットトランジスタとの間に位置するコンタクトホールと、を有する、光検出装置。
  2. 　前記複数の画素の画素行毎に配される、前記各電圧信号の読み出し期間を設定するための複数の選択信号線をさらに含み、
    　前記複数の画素のそれぞれは、前記基板と前記第１絶縁層との間に位置する選択トランジスタであって、ゲート電極が前記複数の選択信号線のうちの１つの選択信号線に接続され、入力電極が前記アンプトランジスタの出力電極に接続され、出力電極が前記１つの読み出し信号線に接続される選択トランジスタをさらに有し、
    　前記アンプトランジスタおよび前記選択トランジスタは、半導体層を共有している、請求項１に記載の光検出装置。
  3. 　前記フォトダイオードは、平面視において、前記アンプトランジスタ、前記リセットトランジスタ、前記選択トランジスタおよび前記コンタクトホールと重なっている、請求項２に記載の光検出装置。
  4. 　前記アノード電極は、透明導電層で構成され、前記フォトダイオードの前記半導体層における前記基板に対向する第３面とは反対側の第４面に位置し、
    　前記カソード電極は、非透光性の金属層で構成され、前記第３面に位置している、請求項１～３のいずれか１項に記載の光検出装置。
  5. 　前記複数の画素のそれぞれは、
    　　前記フォトダイオードを覆う第２絶縁層と、
    　　前記第２絶縁層における前記フォトダイオードに対向する第５面とは反対側の第６面に位置し、前記フォトダイオードにバイアス電圧を印加するためのバイアス線と、
    　　前記第２絶縁層を厚み方向に貫通し、前記アノード電極と前記バイアス線とを接続する第２コンタクトホールと、をさらに有し、
    　前記第１コンタクトホールと前記第２コンタクトホールとは、平面視において、重ならない、請求項１～４のいずれか１項に記載の光検出装置。
  6. 　前記アンプトランジスタのチャネル部が、平面視において、前記１つの電源線と重なり、
    　前記選択トランジスタのチャネル部が、平面視において、前記１つの読み出し信号線と重なり、
    　前記リセットトランジスタのチャネル部が、平面視において、前記１つの電源線、および、前記アノード電極または前記カソード電極に接続される配線層のうちの少なくとも一方と重なっている、請求項２に記載の光検出装置。
  7. 　基板と、
    　前記基板上に行列状に配列される複数の画素と、
    　前記複数の画素の画素列毎に配される複数の電源線と、
    　前記複数の画素の画素列毎に配される、前記複数の画素のそれぞれで生成される各電圧信号を読み出すための複数の読み出し信号線と、
    　前記複数の画素の画素行毎に配される、各行の画素の電圧信号をリセットするための複数のリセット信号線と、
    　前記複数の画素の画素行毎に配される、前記各電圧信号の読み出し期間を設定するための複数の選択信号線と、を含み、
    　前記複数の画素のそれぞれは、
    　　アノード電極およびカソード電極を有するフォトダイオードと、
    　　ゲート電極が前記カソード電極に接続され、入力電極が前記複数の電源線のうちの１つの電源線に接続されるアンプトランジスタと、
    　　ゲート電極が前記複数のリセット信号線のうちの１つのリセット信号線に接続され、入力電極が前記１つの電源線に接続され、出力電極が前記カソード電極および前記アンプトランジスタのゲート電極に接続されるリセットトランジスタと、
    　　ゲート電極が前記複数の選択信号線のうちの１つの選択信号線に接続され、入力電極が前記アンプトランジスタの出力電極に接続され、出力電極が前記複数の読み出し信号線のうちの１つの読み出し信号線に接続される選択トランジスタと、を有し、
    　　前記アンプトランジスタのチャネル部が、平面視において、前記１つの電源線と重なり、
    　　前記選択トランジスタのチャネル部が、平面視において、前記１つの読み出し信号線と重なり、
    　　前記リセットトランジスタのチャネル部が、平面視において、前記１つの電源線、および、前記アノード電極または前記カソード電極に接続される配線層のうちの少なくとも一方と重なる、光検出装置。
  8. 　前記１つの電源線は、前記アンプトランジスタの半導体層よりも、前記アンプトランジスタのチャネル部の幅方向における寸法が大きく、
    　前記１つの読み出し信号線は、前記選択トランジスタの半導体層よりも、前記選択トランジスタのチャネル部の幅方向における寸法が大きく、
    　前記１つの電源線、および、前記アノード電極または前記カソード電極に接続される配線層のうちの前記少なくとも一方は、前記リセットトランジスタの半導体層よりも、前記リセットトランジスタのチャネル部の幅方向における寸法が大きい、請求項７に記載の光検出装置。
  9. 　前記１つの電源線、前記１つの読み出し信号線、および前記アノード電極または前記カソード電極に接続される配線層は、金属層で構成される、請求項７または８に記載の光検出装置。
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