WO2016167277A1 - 撮像パネル、及びそれを備えたｘ線撮像装置 - Google Patents

撮像パネル、及びそれを備えたｘ線撮像装置 Download PDF

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insulating film
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貴翁 斉藤
誠二 金子
泰 高丸
庸輔 神崎
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シャープ株式会社
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    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • the present invention relates to an imaging panel and an X-ray imaging apparatus including the imaging panel.
  • Patent Document 1 discloses an X-ray sensor in which each pixel includes a thin film transistor (TFT: Thin Film Transistor) made of an oxide semiconductor and a photodiode.
  • TFT Thin Film Transistor
  • an oxide semiconductor containing indium, gallium, zinc, and oxygen is used.
  • the source and drain of a TFT using an oxide semiconductor containing indium, gallium, zinc, and oxygen are formed by forming a metal film such as aluminum on the oxide semiconductor and then performing dry etching.
  • An oxide semiconductor containing indium, gallium, zinc, and oxygen has low acid etching resistance, and it is difficult to perform wet etching using an acid etching solution suitable for etching such as aluminum. Therefore, dry etching is often used for forming the source and drain.
  • a defect level is generated at the interface between the oxide semiconductor and an insulating film such as a silicon nitride film formed over the oxide semiconductor. The defect level causes the TFT threshold voltage to shift in the negative direction, making it difficult to operate the TFT stably.
  • an oxide semiconductor containing indium, gallium, zinc, and oxygen has higher electron mobility than an amorphous semiconductor.
  • electron mobility It is preferable to use an oxide semiconductor having a higher thickness.
  • An object of the present invention is to provide an imaging panel and an imaging apparatus capable of reducing the dose of X-rays and suppressing the shift of the threshold voltage of the TFT during X-ray irradiation.
  • An imaging panel includes an imaging unit having a pixel that receives X-rays and outputs a charge corresponding to the received light, and a thin film transistor for reading out the charge in the pixel, and the thin film transistor includes a gate, An oxide semiconductor layer; and a source and a drain formed in part on the oxide semiconductor layer by wet etching a metal film formed on the oxide semiconductor layer, and the oxide
  • the semiconductor layer includes an ITZO layer containing indium, tin, gallium, and oxygen.
  • the configuration of the present invention it is possible to reduce the amount of X-ray irradiation and suppress the shift of the threshold voltage of the TFT during X-ray irradiation.
  • FIG. 1 is a schematic diagram illustrating an X-ray imaging apparatus according to an embodiment.
  • FIG. 2 is a schematic diagram illustrating a schematic configuration of the imaging panel illustrated in FIG. 1.
  • FIG. 3 is a plan view of pixels of the imaging panel shown in FIG. 4 is a cross-sectional view taken along the line AA of the pixel shown in FIG. 2 taken along the line AA.
  • FIG. 5 is a cross-sectional view showing a manufacturing process of the gate electrode and the gate insulating film shown in FIG.
  • FIG. 6 is a cross-sectional view illustrating a manufacturing process of the oxide semiconductor layer, the source electrode, and the drain electrode illustrated in FIG. 7 is a cross-sectional view showing a manufacturing process of the interlayer insulating film shown in FIG.
  • FIG. 1 is a schematic diagram illustrating an X-ray imaging apparatus according to an embodiment.
  • FIG. 2 is a schematic diagram illustrating a schematic configuration of the imaging panel illustrated in FIG. 1.
  • FIG. 3 is a plan view of
  • FIG. 8 is a cross-sectional view showing a manufacturing process of the planarizing film shown in FIG.
  • FIG. 9 is a cross-sectional view showing a manufacturing process of the photodiode shown in FIG. 10 is a cross-sectional view showing a manufacturing process of the upper electrode shown in FIG.
  • FIG. 11 is a cross-sectional view showing a manufacturing process of the bias wiring and the protective film shown in FIG.
  • FIG. 12A is a diagram showing a result of measuring a shift amount of a threshold voltage before and after X-ray irradiation of a TFT in which a source electrode and a drain electrode are manufactured using dry etching.
  • FIG. 12B is a diagram illustrating a result of measuring the shift amount of the threshold voltage before and after the X-ray irradiation of the TFT in the first embodiment.
  • FIG. 13 is a cross-sectional view showing a configuration of a TFT according to the second embodiment.
  • 14A is a cross-sectional view showing a manufacturing process of the source electrode and the drain electrode of the TFT shown in FIG.
  • FIG. 14B is a cross-sectional view showing a manufacturing process of the source electrode and the drain electrode of the TFT shown in FIG.
  • FIG. 15 is a cross-sectional view of a pixel in the third embodiment.
  • 16A is a cross-sectional view showing a manufacturing process of the conductive film shown in FIG.
  • FIG. 16B is a cross-sectional view showing a manufacturing step of the photodiode shown in FIG.
  • FIG. 17A is a diagram illustrating a result of measuring a shift amount of a threshold voltage before and after X-ray irradiation of a TFT when the conductive film according to the third embodiment is not provided on the back channel side.
  • FIG. 17B is a diagram illustrating a result of measuring the shift amount of the threshold voltage before and after the X-ray irradiation of the TFT in the third embodiment.
  • FIG. 18 is a cross-sectional view of a TFT according to the fourth embodiment.
  • FIG. 19 is a diagram illustrating a result of measuring the shift amount of the threshold voltage before and after the X-ray irradiation of the TFT in Modification 3.
  • An imaging panel includes an imaging unit that includes a pixel that receives X-rays and outputs a charge corresponding to the received light, and a thin film transistor for reading out the charge in the pixel.
  • the oxide semiconductor layer includes an ITZO layer containing indium, tin, gallium, and oxygen.
  • the imaging panel includes an imaging unit and a thin film transistor.
  • the imaging unit includes a pixel that outputs charges based on X-rays. The charge in the pixel is read out through the thin film transistor.
  • the thin film transistor includes a gate, an oxide semiconductor layer, and a source and a drain formed in part on the oxide semiconductor layer by wet etching a metal film formed over the oxide semiconductor layer.
  • the oxide semiconductor layer includes an ITZO layer containing indium, tin, gallium, and oxygen. According to this configuration, since the ITZO layer has a high electron mobility, the amount of X-ray irradiation can be reduced.
  • the oxide semiconductor layer is less susceptible to etching damage than in the case where the source and drain are formed using dry etching.
  • the threshold voltage of the thin film transistor is less likely to shift in the negative direction, and the amount of shift of the threshold voltage during X-ray irradiation can be reduced.
  • a second configuration is the semiconductor device according to the first configuration, wherein the oxide semiconductor layer is further provided on the ITZO layer and includes indium and oxygen and at least one of tin, zinc, gallium, and tungsten. It is good also as including a layer.
  • a source and a drain are formed in part on the semiconductor layer by wet etching the metal film formed on the semiconductor layer.
  • the channel region in the ITZO layer can be protected from etching damage by the semiconductor layer, and the shift amount of the threshold voltage of the thin film transistor can be reduced.
  • a third configuration is the first or second configuration, in which the insulating film provided on the thin film transistor and the upper layer of the insulating film is provided at a position facing the thin film transistor and formed on the insulating film.
  • a conductive portion connected to the gate or the source through a contact hole may be provided.
  • carriers (holes) trapped by a defect level generated between the insulating film and the oxide semiconductor layer correspond to the potential of the conductive portion in the insulating film on the oxide semiconductor layer. And recombined with the induced carriers (electrons).
  • carriers trapped at the interface between the insulating film and the oxide semiconductor layer are reduced, and the threshold voltage of the thin film transistor can be prevented from shifting in the negative direction.
  • An imaging panel is provided on an imaging unit having a pixel that receives X-rays and outputs charges according to the received light, a thin film transistor for reading out charges in the pixel, and the thin film transistor And a conductive portion provided at a position facing the thin film transistor in an upper layer of the insulating film.
  • the thin film transistor includes a gate, an oxide semiconductor layer, and the oxide semiconductor layer.
  • the conductive portion includes: It is connected to the gate or the source through a contact hole formed in the insulating film (fourth configuration).
  • the imaging panel includes an imaging unit, a thin film transistor, an insulating film, and a conductive unit.
  • the imaging unit includes a pixel that outputs charges based on X-rays, and the charges in the pixels are read out via a thin film transistor.
  • the oxide semiconductor layer of the thin film transistor includes an ITZO layer containing indium, tin, gallium, and oxygen. According to this configuration, since the ITZO layer has a high electron mobility, the amount of X-ray irradiation can be reduced.
  • the conductive portion is provided in a position facing the oxide semiconductor layer of the thin film transistor in the upper layer of the insulating film, and is connected to the gate or the source through the contact hole formed in the insulating film. Yes.
  • carriers (holes) trapped by a defect level generated between the insulating film and the oxide semiconductor layer depend on the potential of the conductive portion in the insulating film on the oxide semiconductor layer. And recombined with the induced carriers (electrons). As a result, carriers trapped at the interface between the insulating film and the oxide semiconductor layer are reduced, and the threshold voltage of the thin film transistor can be prevented from shifting in the negative direction.
  • a fifth configuration is the fourth configuration, wherein the oxide semiconductor layer is further provided on the ITZO layer, and includes indium and oxygen and at least one of tin, zinc, gallium, and tungsten.
  • a semiconductor layer may be included.
  • the channel region in the oxide semiconductor layer is protected from etching damage when the source and the drain are formed by dry etching or wet etching. Can do.
  • An X-ray imaging apparatus includes: an imaging panel having any one of the first to fifth configurations; an X-ray light source that irradiates the imaging panel with X-rays; A control unit that controls a gate voltage and reads out a signal corresponding to a charge generated in the pixel in the imaging panel (sixth configuration).
  • FIG. 1 is a schematic diagram illustrating an X-ray imaging apparatus according to the first embodiment.
  • the X-ray imaging apparatus 1 includes an imaging panel 10, a scintillator 10 ⁇ / b> A, a control unit 20, and an X-ray light source 30.
  • the subject S is irradiated with X-rays from the X-ray light source 30, and the X-ray transmitted through the subject S is converted into fluorescence (hereinafter referred to as scintillation light) by the scintillator 10 ⁇ / b> A at the top of the imaging panel 10.
  • the X-ray imaging apparatus 1 acquires an X-ray image by imaging scintillation light with the imaging panel 10 and the control unit 20.
  • FIG. 2 is a schematic diagram illustrating a schematic configuration of the imaging panel 10.
  • the imaging panel 10 includes a plurality of gate lines 11 and a plurality of data lines 12 that intersect with the plurality of gate lines 11.
  • the imaging panel 10 has a plurality of regions (hereinafter referred to as pixels) 13 surrounded by the gate lines 11 and the data lines 12.
  • FIG. 2 shows an example having 16 (4 ⁇ 4) pixels 13, the number of pixels in the imaging panel 10 is not limited to this.
  • Each pixel 13 is provided with a thin film transistor (TFT) 14 connected to the gate line 11 and the data line 12 and a photodiode 15 connected to the TFT 14.
  • TFT thin film transistor
  • each pixel 13 is provided with a bias wiring 16 (see FIG. 3) for supplying a bias voltage to the photodiode 15 in substantially parallel to the data line 12.
  • the scintillation light obtained by converting the X-ray transmitted through the subject S is converted by the photodiode 15 into a charge corresponding to the light amount.
  • Each gate line 11 in the imaging panel 10 is sequentially switched to a selected state by the gate line control unit 20A, and the TFT 14 connected to the selected gate line 11 is turned on.
  • the TFT 14 is turned on, a data signal corresponding to the electric charge converted by the photodiode 15 is read out to the signal reading unit 20B via the data line 12.
  • FIG. 3 is a plan view of the pixel 13 of the imaging panel 10 shown in FIG.
  • FIG. 4 is a cross-sectional view of the pixel in FIG. 3 taken along line AA.
  • the pixel 13 is formed on the substrate 40.
  • the substrate 40 is an insulating substrate such as a glass substrate, a silicon substrate, a heat-resistant plastic substrate, or a resin substrate.
  • a resin substrate such as polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic, polyimide, or the like may be used as the plastic substrate or the resin substrate.
  • the TFT 14 includes a gate electrode 141, an oxide semiconductor layer 142 disposed on the gate electrode 141 with the gate insulating film 41 interposed therebetween, and a source electrode 143S and a drain electrode 143D connected to the oxide semiconductor layer 142. .
  • the gate electrode 141 is formed in contact with one surface of the substrate 40 in the thickness direction. As shown in FIG. 3, the gate electrode 141 is configured by the gate line 11 branching in the extending direction of the data line 12.
  • the gate electrode 141 is made of, for example, a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof. Alternatively, these metal nitrides are used. Further, the gate electrode 141 may be formed by stacking a plurality of metal films, for example.
  • the gate insulating film 41 is formed on the substrate 40 and covers the gate electrode 141.
  • the gate insulating film 41 for example, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), or the like may be used.
  • the gate insulating film 41 may have a laminated structure in order to prevent diffusion of impurities and the like from the substrate 40.
  • silicon nitride (SiNx) or silicon nitride oxide (SiNxOy) (x> y) or the like is used for the lower layer side
  • silicon oxide (SiOx) or silicon oxynitride (SiOxNy) (x> y) is used for the upper layer side.
  • Etc. may be used.
  • a rare gas element such as argon may be included in the reaction gas and mixed into the insulating film.
  • the oxide semiconductor layer 142 is formed in contact with the gate insulating film 41.
  • the oxide semiconductor layer 142 includes an oxide semiconductor (hereinafter referred to as a first oxide semiconductor layer) containing indium (In), tin (Sn), and zinc (Zn) at a predetermined ratio.
  • the first oxide semiconductor layer 142 may be a microcrystalline state in which an amorphous state and a polycrystalline state are mixed, or a layer to which no impurity element is added.
  • the source electrode 143S and the drain electrode 143D are formed in contact with the first oxide semiconductor layer 142 and the gate insulating film 41. As shown in FIG. 3, the source electrode 143 ⁇ / b> S is configured by the data line 12 branching in the extending direction of the gate line 11. As shown in FIG. 4, the drain electrode 143D is connected to the photodiode 15 through the contact hole CH1.
  • the drain electrode 143 ⁇ / b> D functions as a drain electrode of the TFT 14 and also functions as a lower electrode of the photodiode 15.
  • the source electrode 143S and the drain electrode 143D are formed on the same layer.
  • the source electrode 143S and the drain electrode 143D are formed of a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or the like. Or alloys of these metals.
  • indium tin oxide (ITO), indium zinc oxide (IZO), indium tin oxide containing silicon oxide (ITSO), indium oxide (In2O3), tin oxide ( A light-transmitting material such as SnO2), zinc oxide (ZnO), titanium nitride, or a combination of them may be used as appropriate.
  • the source electrode 143S and the drain electrode 143D may be formed by stacking a plurality of metal films, for example.
  • the interlayer insulating film 42 covers the oxide semiconductor layer 142, the source electrode 143S, and the drain electrode 143D.
  • the interlayer insulating film 42 may have a single layer structure made of silicon oxide (SiO 2 ) or silicon nitride (SiN), or may have a stacked structure in which silicon nitride (SiN) and silicon oxide (SiO 2 ) are stacked in this order.
  • the film thickness of the interlayer insulating film 42 is, for example, about 0.5 ⁇ m.
  • the planarizing film 43 is formed on the interlayer insulating film 42 and covers the interlayer insulating film 42.
  • a material of the planarizing film 43 for example, an organic resin such as polyimide can be used.
  • the thickness of the planarizing film 43 is, for example, about 2 to 3 ⁇ m.
  • the photodiode 15 is formed in contact with the drain electrode 143D through a contact hole CH1 that covers the planarizing film 43 and penetrates the planarizing film 43 and the interlayer insulating film.
  • the photodiode 15 includes an n-type amorphous silicon layer, an intrinsic amorphous silicon layer, and a p-type amorphous silicon layer (all not shown).
  • the n-type amorphous silicon layer is made of amorphous silicon doped with an n-type impurity (for example, phosphorus).
  • the n-type amorphous silicon layer is formed in contact with the drain electrode 143D.
  • the thickness of the n-type amorphous silicon layer is, for example, 20 to 100 nm.
  • the intrinsic amorphous silicon layer is made of intrinsic amorphous silicon.
  • the intrinsic amorphous silicon layer is formed in contact with the n-type amorphous silicon layer.
  • the thickness of the intrinsic amorphous silicon layer is, for example, 200 to 2000 nm.
  • the p-type amorphous silicon layer is made of amorphous silicon doped with a p-type impurity (for example, boron).
  • the p-type amorphous silicon layer is formed in contact with the intrinsic amorphous silicon layer.
  • the thickness of the p-type amorphous silicon layer is, for example, 10 to 50 nm.
  • the electrode 44 is formed on the photodiode 15 and functions as an upper electrode of the photodiode 15.
  • the electrode 44 supplies a voltage of a bias wiring 16 to be described later to the photodiode 15 as a reference voltage (bias voltage) for photoelectric conversion.
  • a transparent conductive film such as indium titanium oxide (ITO) or indium zinc oxide (IZO) can be used.
  • the bias wiring 16 is provided on the electrode 44 and is formed substantially parallel to the data line 12 as shown in FIG.
  • the bias wiring 16 is connected to the voltage control unit 20D (see FIG. 1).
  • the bias wiring 16 applies a bias voltage input from the voltage control unit 20 ⁇ / b> D to the electrode 44.
  • the bias wiring 16 has, for example, a stacked structure in which indium zinc oxide (IZO) and molybdenum (Mo) are stacked.
  • the protective film 45 is formed so as to cover the electrode 44 and the bias wiring 16.
  • the protective film 45 may have a single layer structure made of silicon oxide (SiO 2 ) or silicon nitride (SiN), or may have a stacked structure in which silicon nitride (SiN) and silicon oxide (SiO 2 ) are stacked in this order.
  • a scintillator 10A (see FIG. 1) is provided on the imaging panel 10, that is, on the protective film 45.
  • the control unit 20 includes a gate control unit 20A, a signal reading unit 20B, an image processing unit 20C, a voltage control unit 20D, and a timing control unit 20E.
  • a plurality of gate lines 11 are connected to the gate control unit 20A as shown in FIG.
  • the gate control unit 20 ⁇ / b> A applies a predetermined gate voltage to the TFT 14 connected to the gate line 11 via the gate line 11.
  • a plurality of data lines 12 are connected to the signal reading unit 20B.
  • the signal reading unit 20 ⁇ / b> B reads a data signal corresponding to the electric charge converted by the photodiode 15 included in the pixel 13 through each data line 12.
  • the signal reading unit 20B generates an image signal based on the data signal and outputs it to the image processing unit 20C.
  • the image processing unit 20C generates an X-ray image based on the image signal output from the signal reading unit 20B.
  • the voltage control unit 20D is connected to the bias wiring 16 (see FIG. 3).
  • the voltage control unit 20 ⁇ / b> D applies a predetermined bias voltage to the bias wiring 16.
  • a bias voltage is applied to the photodiode 15 via the electrode 44 connected to the bias wiring 16.
  • the timing control unit 20E controls the operation timing of the gate control unit 20A, the signal reading unit 20B, and the voltage control unit 20D.
  • the gate control unit 20A selects one gate line 11 from the plurality of gate lines 11 based on the control signal from the timing control unit 20E.
  • the gate control unit 20A applies a predetermined gate voltage to the TFT 14 connected to the gate line 11 through the selected gate line 11.
  • the signal reading unit 20B selects one data line 12 from the plurality of data lines 12 based on the control signal from the timing control unit 20E.
  • the signal readout unit 20B reads out a data signal corresponding to the electric charge converted by the photodiode 15 in the pixel 13 through the selected data line 12.
  • the pixel 13 from which the data signal is read is connected to the data line 12 selected by the signal reading unit 20B, and is connected to the gate line 11 selected by the gate control unit 20A.
  • the timing control unit 20E outputs a control signal to the voltage control unit 20D, for example, when X-rays are emitted from the X-ray light source 30. Based on this control signal, the voltage control unit 20 ⁇ / b> D applies a predetermined bias voltage to the electrode 44.
  • X-rays are emitted from the X-ray light source 30.
  • the timing control unit 20E outputs a control signal to the voltage control unit 20D.
  • a signal indicating that X-rays are emitted from the X-ray light source 30 is output from the control device that controls the operation of the X-ray light source 30 to the timing control unit 20E.
  • the timing control unit 20E outputs a control signal to the voltage control unit 20D.
  • the voltage control unit 20D applies a bias voltage to the bias wiring 16 based on a control signal from the timing control unit 20E.
  • the X-rays emitted from the X-ray light source 30 pass through the subject S and enter the scintillator 10A.
  • the X-rays incident on the scintillator 10A are converted into scintillation light, and the scintillation light enters the imaging panel 10.
  • the photodiode 15 When the scintillation light is incident on the photodiode 15 provided in each pixel 13 in the imaging panel 10, the photodiode 15 converts the scintillation light into an electric charge according to the amount of scintillation light.
  • a data signal corresponding to the electric charge converted by the photodiode 15 is transmitted to the data line when the TFT 14 is turned on by a gate voltage (positive voltage) output from the gate control unit 20A through the gate line 11. 12 is read by the signal reading unit 20B. An X-ray image corresponding to the read data signal is generated by the image processing unit 20C.
  • a metal film in which aluminum and titanium are laminated is formed on the substrate 40 by sputtering or the like. Then, the metal film is patterned by photolithography to form the gate electrode 141.
  • the thickness of the gate electrode 141 is, for example, 300 nm.
  • a gate insulating film 41 made of silicon oxide (SiOx), silicon nitride (SiNx), or the like is formed on the substrate 40 by plasma CVD, sputtering, or the like so as to cover the gate electrode 141. To do.
  • the thickness of the gate insulating film 41 is, for example, 20 to 150 nm.
  • an oxide semiconductor containing indium (In), tin (Sn), and gallium (Ga) is formed over the gate insulating film 41 by, for example, sputtering, and photolithography is performed.
  • the first oxide semiconductor layer 142 is formed by patterning the oxide semiconductor by a method. After the first oxide semiconductor layer 142 is formed, heat treatment may be performed in an atmosphere containing oxygen at a high temperature (eg, 350 ° C. or higher) (eg, in the air). In this case, oxygen defects in the first oxide semiconductor layer 142 can be reduced.
  • the thickness of the first oxide semiconductor layer 142 is, for example, 5 to 100 nm.
  • the first oxide semiconductor layer 142 for example, a metal film containing aluminum is formed on the gate insulating film 41 and the first oxide semiconductor layer 142 by sputtering or the like. Then, the metal film is patterned by photolithography, and wet etching is performed using an etching solution of an inorganic acid containing phosphoric acid, nitric acid, acetic acid, and the like. Thus, the source electrode 143S, the data line 12, and the drain electrode 143D are formed, and the bottom gate TFT 14 is manufactured. Note that the thicknesses of the source electrode 143S and the drain electrode 143D are, for example, 50 to 500 nm.
  • an interlayer insulating film 42 made of silicon oxide (SiO 2 ) or silicon nitride (SiN) is formed on the source electrode 143S and the drain electrode 143D by, eg, plasma CVD.
  • a planarizing film 43 containing an organic resin such as polyimide is formed on the interlayer insulating film 42 by plasma CVD.
  • the thickness of the planarizing film 43 is, for example, 2 to 3 ⁇ m.
  • patterning is performed by photolithography to form a contact hole CH1 penetrating the planarization film 43 and the interlayer insulating film 42 on the drain electrode 143D. . Then, an n-type amorphous silicon layer, an intrinsic amorphous silicon layer, and a p-type amorphous silicon layer are sequentially formed on the planarizing film 43 by sputtering or the like. Thereafter, patterning is performed by photolithography, and dry etching is performed to form the photodiode 15. Thereby, the photodiode 15 and the drain electrode 143D are connected via the contact hole CH1.
  • indium zinc oxide IZO
  • sputtering or the like a photolithography method to form the electrode 44.
  • a metal film in which indium zinc oxide (IZO) and molybdenum (Mo) are stacked is formed on the electrode 44 by sputtering or the like, and photolithography is performed.
  • the bias wiring 16 is formed by patterning by the method.
  • a protective film 45 is formed by depositing silicon oxide (SiO 2 ) or silicon nitride (SiN) on the electrode 44 and the bias wiring 16 by plasma CVD or the like.
  • the first oxide semiconductor layer 142 in the first embodiment described above contains indium, tin, and gallium.
  • the first oxide semiconductor layer 142 has higher acid etching resistance than an oxide semiconductor containing indium, gallium, and zinc. Therefore, the source electrode 143S and the drain electrode 143D can be formed by performing wet etching using an inorganic acid etchant containing phosphoric acid, nitric acid, acetic acid, and the like. As a result, as compared with the case where dry etching is performed, etching damage to the surface of the first oxide semiconductor layer 142 that is not in contact with the gate insulating film 41 (the surface on the back channel side) can be reduced.
  • 12A and 12B show the result of measuring the shift amount of the threshold voltage of the TFT during X-ray irradiation when the source electrode 143S and the drain electrode 143D are formed using dry etching and when wet etching is used.
  • Represents. 12A and 12B a broken line indicates a change in the threshold voltage of the TFT before X-ray irradiation, and a solid line indicates a change in the threshold voltage of the TFT after X-ray irradiation.
  • a TFT manufactured using wet etching can reduce the threshold voltage shift amount during X-ray irradiation by about 30% compared to a TFT manufactured using dry etching.
  • the oxide semiconductor layer in the TFT 14 has a single-layer structure including the first oxide semiconductor layer 142 .
  • the oxide semiconductor layer has a stacked structure. This is different from the first embodiment.
  • parts different from the first embodiment will be described.
  • FIG. 13 is a cross-sectional view schematically showing the TFT portion of the present embodiment.
  • the same reference numerals as those in the first embodiment are attached to the same components as those in the first embodiment.
  • the TFT 14A includes an oxide semiconductor layer 1421 including a first oxide semiconductor layer 142a and a second oxide semiconductor layer 142b over the gate electrode 141 with the gate insulating film 41 interposed therebetween.
  • the first oxide semiconductor layer 142a is made of an oxide semiconductor containing indium, tin, and gallium, like the first oxide semiconductor layer 142 of the first embodiment.
  • the second oxide semiconductor layer 142b is made of, for example, an oxide semiconductor containing indium, gallium, and zinc.
  • a source electrode 143S and a drain electrode 143D are provided on the second oxide semiconductor layer 142b.
  • the source electrode 143S and the drain electrode 143D are formed by performing wet etching as in the first embodiment. Specifically, as illustrated in FIG. 14A, after the first oxide semiconductor layer 142a is formed, an oxide semiconductor containing indium, gallium, and zinc is formed by, for example, sputtering, and photolithography is performed. Then, by patterning the oxide semiconductor, the second oxide semiconductor layer 142b is formed over the first oxide semiconductor layer 142a. Then, for example, a metal film 143 containing aluminum is formed on the second oxide semiconductor layer 142b by sputtering or the like.
  • the metal film 143 is patterned by photolithography, and wet etching is performed using an etching solution of an inorganic acid containing phosphoric acid, nitric acid, acetic acid, etc., so that the second oxidation is performed as shown in FIG. 14B.
  • a source electrode 143S and a drain electrode 143D are formed on the physical semiconductor layer 142b.
  • the second oxide semiconductor layer 142b containing indium, gallium, and zinc has low acid etching resistance
  • the first oxide semiconductor layer 142a containing indium, tin, and gallium has high acid etching resistance, it is not dissolved by wet etching. Therefore, as illustrated in FIG. 14B, the thickness h1 of the oxide semiconductor layer between the drain electrode 143D and the source electrode 143S is smaller than the thickness h2 of the region where the drain electrode 143D and the source electrode 143S are formed. .
  • the oxide semiconductor layer 1421 in the TFT 14A has a stacked structure of a first oxide semiconductor layer 142a and a second oxide semiconductor layer 142b.
  • the second oxide semiconductor layer 142b in the region between the source electrode 143S and the drain electrode 143D is dissolved.
  • the first oxide semiconductor layer 142a is not dissolved, and the channel region can be protected by the second oxide semiconductor layer 142b.
  • the second oxide semiconductor layer 142b is not limited thereto.
  • ITZO Indium-Tin-Zinc-Oxide
  • IGO Indium-Tal-Oxide
  • IWO Indium-Tungsten-Oxide
  • ITGO Indium-Tin-Gallium-Oxide
  • IZO Indium-Zinc-Oxide
  • ITO Indium-Tin-Oxide
  • the second oxide semiconductor layer 142b is an oxide containing indium (In) and oxygen (O) and at least one of tin (Sn), zinc (Zn), gallium (Ga), and tungsten (W). It is a physical semiconductor.
  • FIG. 15 is a diagram schematically showing a cross section of the pixel 13 in the present embodiment.
  • the same reference numerals as those in the first embodiment are assigned to the same configurations as those in the first embodiment.
  • a configuration different from the first embodiment will be described.
  • the first oxide semiconductor layer 142 is provided at a position overlapping the first oxide semiconductor layer 142 via the planarizing film 43 and the interlayer insulating film 42, and is connected to the gate electrode 141 via the contact hole.
  • a conductive film 46 is formed.
  • the photodiode 15 is provided on the planarizing film 43 and the conductive film 46.
  • the conductive film 46 may be configured using, for example, a material similar to the material of the gate electrode 141, or a transparent conductive film such as indium tin oxide (ITO) or indium zinc oxide (IZO). It may be configured.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • the interlayer insulating film 42 and the planarizing film 43 are sequentially formed on the source electrode 143S and the drain electrode 143D. Thereafter, patterning is performed by photolithography, and as shown in FIG. 16A, a contact hole CH2 penetrating the planarizing film 43, the interlayer insulating film 42, and the gate insulating film 41 is formed on the gate electrode 141. Then, for example, aluminum is formed on the planarizing film 43 by sputtering, and the conductive film 46 is formed so as to overlap with the first oxide semiconductor layer 142. Thereby, the conductive film 46 is connected to the gate electrode 141 via the contact hole CH2.
  • patterning is performed by photolithography to form a contact hole CH1 penetrating the planarization film 43 and the interlayer insulating film 42 on the drain electrode 143D. Then, an n-type amorphous silicon layer, an intrinsic amorphous silicon layer, and a p-type amorphous silicon layer are sequentially formed on the planarizing film 43 and the conductive film 46 by sputtering or the like. Thereafter, patterning is performed by photolithography, and dry etching is performed to form the photodiode 15. After forming the photodiode 15, the bias wiring 16, the electrode 44, and the protective film 45 are formed in the same manner as each process shown in FIGS. 10 and 11 of the first embodiment.
  • etching is performed to form the source electrode 143S and the drain electrode 143D.
  • the surface (back channel side) of the first oxide semiconductor layer 142 is damaged by etching, a defect level is generated on the back channel side, and the threshold voltage of the TFT 14 is easily shifted.
  • a conductive film 46 connected to the gate electrode 141 is provided. Therefore, for example, when the TFT 14 is an n-channel TFT, when a positive voltage is applied to the gate electrode 141, holes are trapped on the back channel side of the TFT 14, and the interface between the planarizing film 43 and the interlayer insulating film 42 is trapped. Electrons are induced. As a result, the holes trapped on the back channel side are recombined with electrons induced at the interface between the planarization film 43 and the interlayer insulating film 42, and the holes trapped on the back channel side are reduced.
  • FIGS. 17A and 17B X in the case where the conductive film 46 is provided and in the case where the conductive film 46 is not provided.
  • the result of having measured the shift amount of the threshold voltage of TFT at the time of line irradiation is shown, respectively.
  • a broken line indicates a change in the threshold voltage of the TFT before X-ray irradiation
  • a solid line indicates a change in the threshold voltage of the TFT after X-ray irradiation.
  • the TFT 14 provided with the conductive film 46 can reduce the shift amount of the threshold voltage at the time of X-ray irradiation by about 20% compared to the TFT without the conductive film 46.
  • the first oxide semiconductor layer 142 in the TFT 14 is made of an oxide semiconductor containing indium, tin, and gallium. Since the first oxide semiconductor layer 142 has higher electron mobility than the case where the first oxide semiconductor layer 142 includes an oxide semiconductor containing indium, gallium, and zinc, the TFT 14 includes an oxide semiconductor containing indium, gallium, and zinc. The amount of X-ray irradiation can be reduced as compared with the case of using.
  • the oxide semiconductor layer in the TFT 14 includes the first oxide semiconductor layer 142 .
  • the oxide semiconductor layer in the TFT 14 has the second embodiment.
  • the third embodiment is different from the third embodiment in that it has a stacked structure including a first oxide semiconductor layer 142a and a second oxide semiconductor layer 142b similar to the embodiment.
  • a configuration different from the third embodiment will be described.
  • FIG. 18 is a cross-sectional view schematically showing a TFT portion in the present embodiment.
  • the same components as those of the first embodiment are denoted by the same reference numerals as those of the first embodiment.
  • an oxide semiconductor layer 1422 including a first oxide semiconductor layer 142a and a second oxide semiconductor layer 142b is formed over the gate electrode 141 with the gate insulating film 41 interposed therebetween. ing.
  • the source electrode 143S and the drain electrode 143D formed by performing dry etching are provided on the second oxide semiconductor layer 142b.
  • dry etching unlike the second embodiment in which the source electrode 143S and the drain electrode 143D are formed by wet etching (see FIGS. 13 and 14B), the thickness h of the oxide semiconductor layer 1422 is different from that of the source electrode 143S and the drain electrode 143D.
  • the region where the drain electrode 143D is formed and the region where it is not formed have substantially the same film thickness.
  • the surface of the second oxide semiconductor layer 142b is damaged by etching, but the first oxide semiconductor layer 142a is protected by the second oxide semiconductor layer 142b. Therefore, the channel region of the TFT 14B is not damaged by dry etching, and the shift of the threshold voltage of the TFT 14B during X-ray irradiation can be suppressed.
  • the conductive film 46 similar to that of the third embodiment may be provided.
  • the defect level generated on the back channel side of the TFTs 14 and 14A can be reduced, and the threshold voltage shift amount of the TFTs 14 and 14B can be further increased as compared with the first and second embodiments. Can be reduced.
  • the oxide semiconductor layer of the TFT 14 has a single-layer structure including the first oxide semiconductor layer 142, compared to the case where dry etching is performed. Etching damage on the surface of the first oxide semiconductor layer 142 is reduced, and the shift amount of the threshold voltage of the TFT 14 during X-ray irradiation can be further reduced.
  • the oxide semiconductor layer of the TFT 14B has a laminated structure including the first oxide semiconductor layer 142a and the second oxide semiconductor layer 142b
  • an acid etching solution is used. Part of the second oxide semiconductor layer 142b is dissolved by wet etching. However, the first oxide semiconductor layer 142a is not dissolved by wet etching, and the channel region can be protected by the second oxide semiconductor layer 142b.
  • the shift amount of the threshold voltage of the TFT at the time of X-ray irradiation can be reduced.
  • the conductive film 46 is made of the same material as the gate electrode 141 and is electrically connected to the gate electrode 141. 46 may be configured to use the same material as the source electrode 143S and be electrically connected to the source electrode 143S. In such a configuration, the conductive film 46 has the same potential as the source electrode 143S. Carriers induced at the interface between the planarizing film 43 and the interlayer insulating film 42 due to the potential of the conductive film 46 and carriers trapped by the defect levels generated on the back channel side of the TFTs 14 and 14B are recombined, and the back Carriers trapped on the channel side can be reduced.
  • FIG. 19 is a diagram showing the results of measuring the shift amount of the threshold voltage during the X-ray irradiation of the TFT in which the conductive film 46 is connected to the source electrode 143S.
  • a broken line indicates a change in the threshold voltage of the TFT before X-ray irradiation
  • a solid line indicates a change in the threshold voltage of the TFT after X-ray irradiation.
  • the TFT provided with the conductive film 46 connected to the source electrode 143S can reduce the shift amount of the threshold voltage during X-ray irradiation by about 30% compared to the TFT without the conductive film 46.
  • the threshold voltage shift amount at the time of X-ray irradiation of the TFT in this modification is the threshold voltage of the TFT in the third embodiment described above, that is, the TFT 14 provided with the conductive film 46 connected to the gate electrode 141. It is reduced by about 10% from the shift amount (see FIG. 17B).
  • the conductive film 46 is provided on the planarizing film 43.
  • the planarizing film 43 is not provided, and the interlayer insulating film 42 is provided.
  • a conductive film 46 may be provided thereon.
  • the distance between the conductive film 46 and the oxide semiconductor layer 142 is reduced.
  • carriers (holes) trapped on the back channel side of the TFTs 14 and 14B and carriers (electrons) induced at the interface of the interlayer insulating film 42 are easily recombined, and the back channel side of the TFTs 14 and 14B. It is possible to further reduce the carriers trapped in.
  • SYMBOLS 1 ... X-ray imaging device, 10 ... Imaging panel, 10A ... Scintillator, 11 ... Gate line, 12 ... Data line, 13 ... Pixel, 14 ... Thin-film transistor (TFT), 15 ... Photodiode, 16 ... Bias wiring, 20 ... Control , 20A: gate control unit, 20B: signal reading unit, 20C: image processing unit, 20D: voltage control unit, 20E: timing control unit, 30: X-ray light source, 41: gate insulating film, 42: interlayer insulating film, 43 ... Planarizing film, 44 ... Upper electrode, 45 ... Protective film, 46 ... Conductive film, 141 ... Gate electrode, 142 ... Oxide semiconductor layer, first oxide semiconductor layer, 142a ... First oxide semiconductor layer (ITZO) Layer), 142b ... second oxide semiconductor layer, 143S ... source electrode, 143D ... drain electrode

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Abstract

Ｘ線の照射量の低減を図るとともに、Ｘ線の照射時におけるＴＦＴの閾値電圧のシフトを抑制し得る撮像パネル及び撮像装置を提供する。撮像パネルは、Ｘ線光源から照射されたＸ線に基づく電荷を発生する複数の画素１３を含む撮像部と、画素１３において発生した電荷を読み出すための薄膜トランジスタ１４とを備える。薄膜トランジスタ１４は、ゲート１４１と、酸化物半導体層１４２と、酸化物半導体層１４２上に成膜された金属膜をウエットエッチングすることによって酸化物半導体層１４２上の一部に形成されたソース１４３Ｓ及びドレイン１４３Ｄと、を有する。酸化物半導体層１４２は、インジウム、錫、ガリウム、及び酸素を含む。

Description

撮像パネル、及びそれを備えたＸ線撮像装置
　本発明は、撮像パネル、及びそれを備えたＸ線撮像装置に関する。
　複数の画素を備える撮像パネルによって、Ｘ線画像を撮影するＸ線撮像装置が知られている。下記特許文献１には、各画素に、酸化物半導体からなる薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）とフォトダイオードとを備えるＸ線センサが開示されている。このＸ線センサのＴＦＴには、インジウム、ガリウム、亜鉛、及び酸素を含む酸化物半導体が用いられている。
特開２０１３－３０６８２号公報
　ところで、インジウム、ガリウム、亜鉛、及び酸素を含む酸化物半導体を用いたＴＦＴのソースとドレインは、酸化物半導体の上にアルミニウム等の金属膜を成膜した後、ドライエッチングすることによって形成される。インジウム、ガリウム、亜鉛、及び酸素を含む酸化物半導体は、酸エッチング耐性が低く、アルミニウム等のエッチングに適した酸エッチング液を用いたウエットエッチングを行うことが困難である。そのため、ソース及びドレインの形成にはドライエッチングが用いられることが多い。しかしながら、ドライエッチングによって酸化物半導体の表面がエッチングダメージを受けると、酸化物半導体と、酸化物半導体上に形成されたシリコン窒化膜等の絶縁膜との界面に欠陥準位が生じる。欠陥準位は、ＴＦＴの閾値電圧が負方向にシフトする原因となり、ＴＦＴを安定して動作させることが困難となる。
　また、インジウム、ガリウム、亜鉛、及び酸素を含む酸化物半導体は、非晶質半導体に比べて電子移動度が高いが、被写体に対するＸ線の照射量をより一層低減させるためには、電子移動度がより高い酸化物半導体を用いることが望ましい。
　本発明は、Ｘ線の照射量の低減を図るとともに、Ｘ線の照射時におけるＴＦＴの閾値電圧のシフトを抑制し得る撮像パネル及び撮像装置を提供することを目的とする。
　本発明に係る撮像パネルは、Ｘ線を受光し、受光に応じた電荷を出力する画素を有する撮像部と、前記画素における電荷を読み出すための薄膜トランジスタと、を備え、前記薄膜トランジスタは、ゲートと、酸化物半導体層と、前記酸化物半導体層上に成膜された金属膜をウエットエッチングすることによって前記酸化物半導体層上の一部に形成されたソース及びドレインと、を有し、前記酸化物半導体層は、インジウム、錫、ガリウム、及び酸素を含有するＩＴＺＯ層を含む。
　本発明の構成によれば、Ｘ線の照射量の低減を図るとともに、Ｘ線の照射時におけるＴＦＴの閾値電圧のシフトを抑制することができる。
図１は、実施形態におけるＸ線撮像装置を示す模式図である。 図２は、図１に示す撮像パネルの概略構成を示す模式図である。 図３は、図２に示す撮像パネルの画素の平面図である。 図４は、図２に示す画素をＡ－Ａ線で切断したＡ－Ａ断面図である。 図５は、図４に示すゲート電極及びゲート絶縁膜の製造工程を示す断面図である。 図６は、図４に示す酸化物半導体層とソース電極及びドレイン電極の製造工程を示す断面図である。 図７は、図４に示す層間絶縁膜の製造工程を示す断面図である。 図８は、図４に示す平坦化膜の製造工程を示す断面図である。 図９は、図４に示すフォトダイオードの製造工程を示す断面図である。 図１０は、図４に示す上部電極の製造工程を示す断面図である。 図１１は、図４に示すバイアス配線及び保護膜の製造工程を示す断面図である。 図１２Ａは、ドライエッチングを用いてソース電極及びドレイン電極を作製したＴＦＴのＸ線照射前後の閾値電圧のシフト量を測定した結果を示す図である。 図１２Ｂは、第１実施形態におけるＴＦＴのＸ線照射前後の閾値電圧のシフト量を測定した結果を示す図である。 図１３は、第２実施形態におけるＴＦＴの構成を示す断面図である。 図１４Ａは、図１３に示すＴＦＴのソース電極及びドレイン電極の製造工程を示す断面図である。 図１４Ｂは、図１３に示すＴＦＴのソース電極及びドレイン電極の製造工程を示す断面図である。 図１５は、第３実施形態における画素の断面図である。 図１６Ａは、図１５に示す導電膜の製造工程を示す断面図である。 図１６Ｂは、図１５に示すフォトダイオードの製造工程を示す断面図である。 図１７Ａは、バックチャネル側に第３実施形態における導電膜が設けられていない場合のＴＦＴのＸ線照射前後の閾値電圧のシフト量を測定した結果を示す図である。 図１７Ｂは、第３実施形態におけるＴＦＴのＸ線照射前後の閾値電圧のシフト量を測定した結果を示す図である。 図１８は、第４実施形態におけるＴＦＴの断面図である。 図１９は、変形例３におけるＴＦＴのＸ線照射前後の閾値電圧のシフト量を測定した結果を示す図である。
　本発明の一実施形態に係る撮像パネルは、Ｘ線を受光し、受光に応じた電荷を出力する画素を有する撮像部と、前記画素における電荷を読み出すための薄膜トランジスタと、を備え、前記薄膜トランジスタは、ゲートと、酸化物半導体層と、前記酸化物半導体層上に成膜された金属膜をウエットエッチングすることによって前記酸化物半導体層上の一部に形成されたソース及びドレインと、を有し、前記酸化物半導体層は、インジウム、錫、ガリウム、及び酸素を含有するＩＴＺＯ層を含む。
　第１の構成において、撮像パネルは、撮像部と薄膜トランジスタとを備える。撮像部は、Ｘ線に基づく電荷を出力する画素を有する。画素における電荷は薄膜トランジスタを介して読み出される。薄膜トランジスタは、ゲートと、酸化物半導体層と、酸化物半導体層上に成膜された金属膜をウエットエッチングすることによって酸化物半導体層上の一部に形成されたソース及びドレインとを有する。酸化物半導体層は、インジウム、錫、ガリウム、及び酸素を含有するＩＴＺＯ層を含む。この構成によれば、ＩＴＺＯ層は、電子移動度が高いため、Ｘ線の照射量を低減することができる。また、ソースとドレインとがウエットエッチングを用いて形成されているため、ドライエッチングを用いて形成されている場合と比べ、酸化物半導体層がエッチングダメージを受けにくい。その結果、薄膜トランジスタの閾値電圧が負方向にシフトしにくくなり、Ｘ線の照射時における閾値電圧のシフト量を低減することができる。
　第２の構成は、第１の構成において、前記酸化物半導体層は、さらに、前記ＩＴＺＯ層上に設けられ、インジウム及び酸素と、錫、亜鉛、ガリウム、タングステンのうちの少なくとも１つとを含む半導体層を含むこととしてもよい。
　第２の構成によれば、半導体層上に成膜された金属膜をウエットエッチングすることによって半導体層上の一部にソースとドレインが形成される。半導体層によってＩＴＺＯ層におけるチャネル領域をエッチングダメージから保護することができ、薄膜トランジスタの閾値電圧のシフト量を低減することができる。
　第３の構成は、第１又は第２の構成において、前記薄膜トランジスタの上に設けられた絶縁膜と、前記絶縁膜の上層において、前記薄膜トランジスタと対向する位置に設けられ、前記絶縁膜に形成されたコンタクトホールを介して前記ゲート又は前記ソースと接続された導電部を備えることとしてもよい。
　第３の構成によれば、絶縁膜と酸化物半導体層との間に生じる欠陥準位によってトラップされたキャリア（正孔）は、酸化物半導体層上の絶縁膜中に導電部の電位に応じて誘起されるキャリア（電子）と再結合される。その結果、絶縁膜と酸化物半導体層との界面にトラップされたキャリアが低減され、薄膜トランジスタの閾値電圧が負方向にシフトするのを抑制することができる。
　本発明の一実施形態に係る撮像パネルは、Ｘ線を受光し、受光に応じた電荷を出力する画素を有する撮像部と、前記画素における電荷を読み出すための薄膜トランジスタと、前記薄膜トランジスタの上に設けられた絶縁膜と、前記絶縁膜の上層において、前記薄膜トランジスタと対向する位置に設けられた導電部と、を備え、前記薄膜トランジスタは、ゲートと、酸化物半導体層と、前記酸化物半導体層上に設けられたソースと、前記酸化物半導体層上に設けられたドレインと、を含み、前記酸化物半導体層は、インジウム、錫、ガリウム、及び酸素を含有するＩＴＺＯ層を含み、前記導電部は、前記絶縁膜に形成されたコンタクトホールを介して前記ゲート又は前記ソースと接続されている（第４の構成）。
　第４の構成において、撮像パネルは、撮像部と、薄膜トランジスタと、絶縁膜と、導電部とを備える。撮像部は、Ｘ線に基づく電荷を出力する画素を有し、画素における電荷は薄膜トランジスタを介して読み出される。薄膜トランジスタの酸化物半導体層は、インジウム、錫、ガリウム、及び酸素を含むＩＴＺＯ層を含む。この構成によれば、ＩＴＺＯ層は、電子移動度が高いため、Ｘ線の照射量を低減することができる。また、第４の構成において、導電部は、絶縁膜の上層において、薄膜トランジスタの酸化物半導体層と対向する位置に設けられ、絶縁膜に形成されたコンタクトホールを介してゲート又はソースと接続されている。そのため、この構成によれば、絶縁膜と酸化物半導体層との間に生じる欠陥準位によってトラップされたキャリア（正孔）は、酸化物半導体層上の絶縁膜中に導電部の電位に応じて誘起されるキャリア（電子）と再結合される。その結果、絶縁膜と酸化物半導体層との界面にトラップされたキャリアが低減され、薄膜トランジスタの閾値電圧が負方向にシフトするのを抑制することができる。
　第５の構成は、第４の構成において、前記酸化物半導体層は、さらに、前記ＩＴＺＯ層の上に設けられ、インジウム及び酸素と、錫、亜鉛、ガリウム、タングステンのうちの少なくとも１つとを含む半導体層を含むこととしてもよい。
　第５の構成によれば、ＩＴＺＯ層上にさらに半導体層が設けられるため、ドライエッチング又はウエットエッチングを行ってソースとドレインを形成する場合、酸化物半導体層におけるチャネル領域をエッチングダメージから保護することができる。
　本発明の一実施形態に係るＸ線撮像装置は、第１から第５のいずれかの構成の撮像パネルと、前記撮像パネルにＸ線を照射するＸ線光源と、前記撮像パネルにおける前記薄膜トランジスタのゲート電圧を制御して、前記撮像パネルにおける前記画素において発生した電荷に応じた信号を読み出す制御部と、を備える（第６の構成）。
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
＜第１実施形態＞
　（構成）
　図１は、第１実施形態におけるＸ線撮像装置を示す模式図である。Ｘ線撮像装置１は、撮像パネル１０と、シンチレータ１０Ａと、制御部２０と、Ｘ線光源３０とを備える。被写体Ｓに対しＸ線光源３０からＸ線が照射され、被写体Ｓを透過したＸ線が、撮像パネル１０の上部にあるシンチレータ１０Ａによって蛍光（以下、シンチレーション光）に変換される。Ｘ線撮像装置１は、シンチレーション光を撮像パネル１０及び制御部２０によって撮像することにより、Ｘ線画像を取得する。
　図２は、撮像パネル１０の概略構成を示す模式図である。図２に示すように、撮像パネル１０には、複数のゲート線１１と、複数のゲート線１１と交差する複数のデータ線１２とが形成されている。撮像パネル１０は、ゲート線１１とデータ線１２とに囲まれた複数の領域（以下、画素と称する）１３を有する。図２では、１６個（４×４）の画素１３を有する例を示しているが、撮像パネル１０における画素数はこれに限定されない。
　各画素１３には、ゲート線１１とデータ線１２とに接続された薄膜トランジスタ（ＴＦＴ）１４と、ＴＦＴ１４に接続されたフォトダイオード１５とが設けられている。また、図２において図示を省略するが、各画素１３には、フォトダイオード１５にバイアス電圧を供給するバイアス配線１６（図３参照）がデータ線１２と略平行に配置されている。
　画素１３において、被写体Ｓを透過したＸ線を変換したシンチレーション光を、フォトダイオード１５により、その光量に応じた電荷に変換する。
　撮像パネル１０における各ゲート線１１は、ゲート線制御部２０Ａによって順次選択状態に切り替えられ、選択状態のゲート線１１に接続されたＴＦＴ１４がオン状態となる。ＴＦＴ１４がオン状態になると、フォトダイオード１５によって変換された電荷に応じたデータ信号がデータ線１２を介して信号読出部２０Ｂに読み出される。
　次に、画素１３の具体的な構成について説明する。図３は、図２に示す撮像パネル１０の画素１３の平面図である。また、図４は、図３における画素をＡ－Ａ線で切断した断面図である。
　図４に示すように、画素１３は、基板４０の上に形成されている。基板４０は、例えば、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板、又は樹脂基板等、絶縁性を有する基板である。特に、プラスチック基板又は樹脂基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いてもよい。
　ＴＦＴ１４は、ゲート電極１４１と、ゲート絶縁膜４１を介してゲート電極１４１の上に配置された酸化物半導体層１４２と、酸化物半導体層１４２に接続されたソース電極１４３Ｓ及びドレイン電極１４３Ｄとを備える。
　ゲート電極１４１は、基板４０の厚さ方向の一方の面に接して形成されている。ゲート電極１４１は、図３に示すように、ゲート線１１がデータ線１２の延伸方向に分岐することによって構成されている。ゲート電極１４１は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属、又はこれらの合金、若しくはこれら金属窒化物からなる。また、ゲート電極１４１は、例えば、複数の金属膜を積層したものであってもよい。
　図４に示すように、ゲート絶縁膜４１は、基板４０上に形成され、ゲート電極１４１を覆う。ゲート絶縁膜４１は、例えば、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を用いてもよい。
　なお、基板４０からの不純物等の拡散を防止するため、ゲート絶縁膜４１を積層構造にしてもよい。例えば、下層側に、窒化珪素（ＳｉＮｘ）、又は窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を用い、上層側に、酸化珪素（ＳｉＯｘ）、又は酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）等を用いてもよい。さらに、低い成膜温度でゲートリーク電流の少ない緻密なゲート絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませて絶縁膜中に混入させてもよい。
　図４に示すように、酸化物半導体層１４２は、ゲート絶縁膜４１に接して形成されている。酸化物半導体層１４２は、インジウム（Ｉｎ）、錫（Ｓｎ）、亜鉛（Ｚｎ）を所定の比率で含有する酸化物半導体（以下、第１酸化物半導体層）を含む。第１酸化物半導体層１４２は、非晶質状態と多結晶状態が混在する微結晶状態のもの、又は不純物元素が何も添加されていないものを用いてもよい。
　ソース電極１４３Ｓ及びドレイン電極１４３Ｄは、第１酸化物半導体層１４２及びゲート絶縁膜４１に接して形成されている。ソース電極１４３Ｓは、図３に示すように、データ線１２がゲート線１１の延伸方向に分岐することによって構成されている。ドレイン電極１４３Ｄは、図４に示すように、コンタクトホールＣＨ１を介してフォトダイオード１５に接続されている。ドレイン電極１４３Ｄは、ＴＦＴ１４のドレイン電極として機能するとともに、フォトダイオード１５の下部電極として機能する。
　ソース電極１４３Ｓ及びドレイン電極１４３Ｄは、同一層上に形成されている。ソース電極１４３Ｓ及びドレイン電極１４３Ｄは、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はこれらの合金、若しくはこれら金属窒化物からなる。また、ソース電極１４３Ｓ及びドレイン電極１４３Ｄの材料として、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、窒化チタン等の透光性を有する材料及びそれらを適宜組み合わせたものを用いてもよい。また、ソース電極１４３Ｓ及びドレイン電極１４３Ｄは、例えば、複数の金属膜を積層したものであってもよい。
　層間絶縁膜４２は、酸化物半導体層１４２、ソース電極１４３Ｓ、ドレイン電極１４３Ｄを覆っている。層間絶縁膜４２は、酸化珪素（ＳｉＯ２）又は窒化珪素（ＳｉＮ）からなる単層構造でもよいし、窒化珪素（ＳｉＮ）、酸化珪素（ＳｉＯ２）をこの順に積層した積層構造でもよい。本実施形態において、層間絶縁膜４２の膜厚は、例えば、０．５μｍ程度である。
　平坦化膜４３は、層間絶縁膜４２の上に形成され、層間絶縁膜４２を覆う。平坦化膜４３の材料としては、例えば、ポリイミド等の有機系樹脂を用いることができる。本実施形態において、平坦化膜４３の膜厚は、例えば、２～３μｍ程度である。
　フォトダイオード１５は、平坦化膜４３を覆い、平坦化膜４３及び層間絶縁膜４２を貫通するコンタクトホールＣＨ１を介してドレイン電極１４３Ｄに接して形成されている。フォトダイオード１５は、ｎ型非晶質シリコン層と、真性非晶質シリコン層と、ｐ型非晶質シリコン層とを含む（いずれも図示略）。ｎ型非晶質シリコン層は、ｎ型不純物（例えば、リン）がドーピングされたアモルファスシリコンからなる。ｎ型非晶質シリコン層は、ドレイン電極１４３Ｄに接して形成されている。ｎ型非晶質シリコン層の厚みは、例えば、２０～１００ｎｍである。真性非晶質シリコン層は、真性のアモルファスシリコンからなる。真性非晶質シリコン層は、ｎ型非晶質シリコン層に接して形成されている。真性非晶質シリコン層の厚みは、例えば、２００～２０００ｎｍである。ｐ型非晶質シリコン層は、ｐ型不純物（例えば、ボロン）がドーピングされたアモルファスシリコンからなる。ｐ型非晶質シリコン層は、真性非晶質シリコン層に接して形成されている。ｐ型非晶質シリコン層の厚みは、例えば、１０～５０ｎｍである。
　電極４４は、フォトダイオード１５の上に形成され、フォトダイオード１５の上部電極として機能する。電極４４は、後述のバイアス配線１６の電圧を光電変換の際の基準電圧（バイアス電圧）としてフォトダイオード１５へ供給する。電極４４の材料としては、例えば、インジウムチタン酸化物（ＩＴＯ）、又はインジウム亜鉛酸化物（ＩＺＯ）等の透明導電膜を用いることができる。
　バイアス配線１６は、電極４４の上に設けられ、図３に示すように、データ線１２と略平行に形成されている。バイアス配線１６は、電圧制御部２０Ｄ（図１参照）に接続されている。バイアス配線１６は、電圧制御部２０Ｄから入力されるバイアス電圧を電極４４に印加する。バイアス配線１６は、例えば、インジウム亜鉛酸化物（ＩＺＯ）とモリブデン（Ｍｏ）とを積層した積層構造を有する。
　保護膜４５は、電極４４及びバイアス配線１６を覆うように形成されている。保護膜４５は、酸化珪素（ＳｉＯ２）又は窒化珪素（ＳｉＮ）からなる単層構造でもよいし、窒化珪素（ＳｉＮ）、酸化珪素（ＳｉＯ２）をこの順に積層した積層構造でもよい。
　なお、図４では図示を省略するが、撮像パネル１０の上、すなわち、保護膜４５の上には、シンチレータ１０Ａ（図１参照）が設けられている。
　図１に戻り、制御部２０の構成について説明する。制御部２０は、ゲート制御部２０Ａと、信号読出部２０Ｂと、画像処理部２０Ｃと、電圧制御部２０Ｄと、タイミング制御部２０Ｅとを備える。
　ゲート制御部２０Ａには、図２に示すように、複数のゲート線１１が接続されている。ゲート制御部２０Ａは、ゲート線１１を介して、ゲート線１１に接続されたＴＦＴ１４に所定のゲート電圧を印加する。
　信号読出部２０Ｂには、図２に示すように、複数のデータ線１２が接続されている。信号読出部２０Ｂは、各データ線１２を介して、画素１３が備えるフォトダイオード１５で変換された電荷に応じたデータ信号を読み出す。信号読出部２０Ｂは、データ信号に基づく画像信号を生成し、画像処理部２０Ｃに出力する。
　画像処理部２０Ｃは、信号読出部２０Ｂから出力された画像信号に基づいて、Ｘ線画像を生成する。
　電圧制御部２０Ｄは、バイアス配線１６（図３参照）に接続されている。電圧制御部２０Ｄは、所定のバイアス電圧をバイアス配線１６に印加する。これにより、バイアス配線１６に接続された電極４４を介してフォトダイオード１５にバイアス電圧が印加される。
　タイミング制御部２０Ｅは、ゲート制御部２０Ａ、信号読出部２０Ｂ及び電圧制御部２０Ｄの動作タイミングを制御する。
　ゲート制御部２０Ａは、タイミング制御部２０Ｅからの制御信号に基づいて、複数のゲート線１１から１つのゲート線１１を選択する。ゲート制御部２０Ａは、選択したゲート線１１を介して、当該ゲート線１１に接続されたＴＦＴ１４に所定のゲート電圧を印加する。
　信号読出部２０Ｂは、タイミング制御部２０Ｅからの制御信号に基づいて、複数のデータ線１２から１つのデータ線１２を選択する。信号読出部２０Ｂは、選択したデータ線１２を介して、画素１３におけるフォトダイオード１５により変換された電荷に応じたデータ信号を読み出す。データ信号が読み出される画素１３は、信号読出部２０Ｂによって選択されたデータ線１２に接続され、且つ、ゲート制御部２０Ａによって選択されたゲート線１１に接続されている。
　タイミング制御部２０Ｅは、例えば、Ｘ線光源３０からＸ線が照射されている場合に、電圧制御部２０Ｄに対して、制御信号を出力する。この制御信号に基づいて、電圧制御部２０Ｄは、電極４４に対して、所定のバイアス電圧を印加する。
　（Ｘ線撮像装置１の動作）
　まず、Ｘ線光源３０からＸ線が照射される。このとき、タイミング制御部２０Ｅは、制御信号を電圧制御部２０Ｄに出力する。具体的には、例えば、Ｘ線光源３０からＸ線が照射されていることを示す信号が、Ｘ線光源３０の動作を制御する制御装置からタイミング制御部２０Ｅに出力される。当該信号がタイミング制御部２０Ｅに入力された場合に、タイミング制御部２０Ｅは、制御信号を電圧制御部２０Ｄに出力する。電圧制御部２０Ｄは、タイミング制御部２０Ｅからの制御信号に基づいて、バイアス配線１６にバイアス電圧を印加する。
　Ｘ線光源３０から照射されたＸ線は、被写体Ｓを透過し、シンチレータ１０Ａに入射する。シンチレータ１０Ａに入射したＸ線はシンチレーション光に変換され、撮像パネル１０にシンチレーション光が入射する。
　撮像パネル１０における各画素１３に設けられたフォトダイオード１５にシンチレーション光が入射すると、フォトダイオード１５により、シンチレーション光の光量に応じた電荷に変換される。
　フォトダイオード１５によって変換された電荷に応じたデータ信号は、ゲート制御部２０Ａからゲート線１１を介して出力されるゲート電圧（プラスの電圧）によってＴＦＴ１４がＯＮ状態となっているときに、データ線１２を通じて信号読出部２０Ｂにより読み出される。読み出されたデータ信号に応じたＸ線画像が、画像処理部２０Ｃによって生成される。
　（撮像パネル１０の製造方法）
　次に、撮像パネル１０の製造方法について説明する。図５～図１１は、撮像パネル１０の各製造工程における画素１３の断面図である。
　図５に示す工程では、まず、基板４０の上に、スパッタリング等により、アルミニウムとチタンとを積層した金属膜を形成する。そして、フォトリソグラフィ法により、この金属膜をパターニングしてゲート電極１４１を形成する。ゲート電極１４１の厚さは、例えば、３００ｎｍである。
　ゲート電極１４１の形成後、基板４０の上に、プラズマＣＶＤ法、又はスパッタリング等により、ゲート電極１４１を覆うように、酸化珪素（ＳｉＯｘ）又は窒化珪素（ＳｉＮｘ）等からなるゲート絶縁膜４１を形成する。ゲート絶縁膜４１の厚さは、例えば、２０～１５０ｎｍである。
　続いて、図６に示す工程では、ゲート絶縁膜４１の上に、例えば、スパッタリング等で、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）を含む酸化物半導体を成膜し、フォトリソグラフィ法により、酸化物半導体をパターニングすることで第１酸化物半導体層１４２を形成する。第１酸化物半導体層１４２を形成した後、高温（例えば、３５０℃以上）の酸素を含む雰囲気中（例えば、大気中）で熱処理してもよい。この場合、第１酸化物半導体層１４２における酸素欠陥を減少させることができる。第１酸化物半導体層１４２の厚さは、例えば、５～１００ｎｍである。
　第１酸化物半導体層１４２の形成後、ゲート絶縁膜４１の上、及び第１酸化物半導体層１４２の上に、スパッタリング等により、例えば、アルミニウムを含む金属膜を形成する。そして、フォトリソグラフィ法により、この金属膜をパターニングし、リン酸、硝酸、酢酸などを含む無機酸のエッチング液を用いてウエットエッチングを行う。これにより、ソース電極１４３Ｓ、データ線１２、ドレイン電極１４３Ｄが形成され、ボトムゲート型のＴＦＴ１４が作製される。なお、ソース電極１４３Ｓ及びドレイン電極１４３Ｄの厚さは、例えば、５０～５００ｎｍである。
　次に、図７に示す工程において、ソース電極１４３Ｓ及びドレイン電極１４３Ｄの上に、例えば、プラズマＣＶＤ法により、酸化珪素（ＳｉＯ２）又は窒化珪素（ＳｉＮ）からなる層間絶縁膜４２を形成する。
　層間絶縁膜４２の形成後、図８に示す工程において、層間絶縁膜４２の上に、プラズマＣＶＤ法により、ポリイミド等の有機系樹脂を含む平坦化膜４３を成膜する。平坦化膜４３の厚さは、例えば、２～３μｍである。
　平坦化膜４３の成膜後、図９に示す工程では、フォトリソグラフィ法によりパターンニングして、ドレイン電極１４３Ｄの上に、平坦化膜４３及び層間絶縁膜４２を貫通するコンタクトホールＣＨ１を形成する。そして、平坦化膜４３の上に、スパッタリング等により、ｎ型非晶質シリコン層、真性非晶質シリコン層、ｐ型非晶質シリコン層の順に成膜する。その後、フォトリソグラフィ法によりパターンニングし、ドライエッチングすることによりフォトダイオード１５を形成する。これにより、コンタクトホールＣＨ１を介してフォトダイオード１５とドレイン電極１４３Ｄとが接続される。
　続いて、図１０に示す工程において、フォトダイオード１５の上に、スパッタリング等により、例えば、インジウム亜鉛酸化物（ＩＺＯ）を成膜し、フォトリソグラフィ法によりパターンニングして電極４４を形成する。
　電極４４の形成後、図１１に示す工程では、電極４４の上に、スパッタリング等により、例えば、インジウム亜鉛酸化物（ＩＺＯ）とモリブデン（Ｍｏ）とを積層した金属膜を成膜し、フォトリソグラフィ法によりパターンニングしてバイアス配線１６を形成する。その後、電極４４及びバイアス配線１６の上に、プラズマＣＶＤ法等により、酸化珪素（ＳｉＯ２）又は窒化珪素（ＳｉＮ）を成膜して保護膜４５を形成する。
　上述した第１実施形態における第１酸化物半導体層１４２は、インジウム、錫、ガリウムを含む。第１酸化物半導体層１４２は、インジウム、ガリウム、及び亜鉛を含む酸化物半導体と比べて酸エッチング耐性が高い。そのため、リン酸、硝酸、酢酸などを含む無機酸のエッチング液を用いたウエットエッチングを行って、ソース電極１４３Ｓ及びドレイン電極１４３Ｄを形成することができる。その結果、ドライエッチングを行う場合と比べ、第１酸化物半導体層１４２のゲート絶縁膜４１と接触しない面（バックチャネル側の面）に対するエッチングダメージを低減することができる。
　図１２Ａと１２Ｂは、ソース電極１４３Ｓ及びドレイン電極１４３Ｄを、ドライエッチングを用いて形成した場合と、ウエットエッチングを用いて形成した場合のＸ線照射時におけるＴＦＴの閾値電圧のシフト量を測定した結果を表している。図１２Ａ及び図１２Ｂにおいて、破線は、Ｘ線照射前のＴＦＴの閾値電圧の変化を示し、実線は、Ｘ線照射後のＴＦＴの閾値電圧の変化を示している。
　図１２Ａに示す閾値電圧のシフト量をΔＶｔｈ１、図１２Ｂに示す閾値電圧のシフト量をΔＶｔｈ２とした場合、ΔＶｔｈ１とΔＶｔｈ２とは、ΔＶｔｈ２＝ΔＶｔｈ１×０．７の関係を有する。よって、ウエットエッチングを用いて作製されたＴＦＴは、ドライエッチングを用いて作製されたＴＦＴよりもＸ線照射時の閾値電圧のシフト量を約３０％低減することができる。
　＜第２実施形態＞
　上述した第１実施形態では、ＴＦＴ１４における酸化物半導体層が、第１酸化物半導体層１４２からなる単層構造の例を説明したが、本実施形態では、酸化物半導体層が積層構造を有する点で第１実施形態と異なる。以下、第１実施形態と異なる部分について説明する。
　図１３は、本実施形態のＴＦＴの部分を模式的に表した断面図である。なお、図１３において、第１実施形態と同様の構成には第１実施形態と同じ符号を付している。図１３に示すように、ＴＦＴ１４Ａは、ゲート絶縁膜４１を介して、ゲート電極１４１の上に、第１酸化物半導体層１４２ａ及び第２酸化物半導体層１４２ｂを含む酸化物半導体層１４２１を有する。
　第１酸化物半導体層１４２ａは、第１実施形態の第１酸化物半導体層１４２と同様、インジウム、錫、及びガリウムを含む酸化物半導体からなる。
　第２酸化物半導体層１４２ｂは、この例において、例えば、インジウム、ガリウム、及び亜鉛を含む酸化物半導体からなる。
　第２酸化物半導体層１４２ｂの上には、ソース電極１４３Ｓとドレイン電極１４３Ｄが設けられている。
　本実施形態では、第１実施形態と同様、ウエットエッチングを行うことによってソース電極１４３Ｓ及びドレイン電極１４３Ｄを形成する。具体的には、図１４Ａに示すように、第１酸化物半導体層１４２ａを形成した後、例えば、スパッタリング等で、インジウム、ガリウム、及び亜鉛を含む酸化物半導体を成膜し、フォトリソグラフィ法により、酸化物半導体をパターニングすることで、第１酸化物半導体層１４２ａの上に第２酸化物半導体層１４２ｂを形成する。そして、スパッタリング等により、例えば、アルミニウムを含む金属膜１４３を第２酸化物半導体層１４２ｂの上に形成する。続いて、フォトリソグラフィ法により、この金属膜１４３をパターニングし、リン酸、硝酸、酢酸などを含む無機酸のエッチング液を用いてウエットエッチングを行うことにより、図１４Ｂに示すように、第２酸化物半導体層１４２ｂの上に、ソース電極１４３Ｓ及びドレイン電極１４３Ｄが形成される。
　インジウム、ガリウム、及び亜鉛を含む第２酸化物半導体層１４２ｂは、酸エッチング耐性が低いため、ウエットエッチングによって、ソース電極１４３Ｓとドレイン電極１４３Ｄが形成される部分以外の第２酸化物半導体層１４２ｂの部分は溶解する。一方、インジウム、錫、及びガリウムを含む第１酸化物半導体層１４２ａは、酸エッチング耐性が高いため、ウエットエッチングによって溶解しない。よって、図１４Ｂに示すように、ドレイン電極１４３Ｄとソース電極１４３Ｓの間の酸化物半導体層の膜厚ｈ１は、ドレイン電極１４３Ｄとソース電極１４３Ｓが形成されている領域の膜厚ｈ２よりも薄くなる。
　第２実施形態では、ＴＦＴ１４Ａにおける酸化物半導体層１４２１は、第１酸化物半導体層１４２ａと第２酸化物半導体層１４２ｂの積層構造を有する。ＴＦＴ１４Ａにおけるソース電極１４３Ｓとドレイン電極１４３Ｄの形成工程において、無機酸のエッチング液を用いたウエットエッチングを行うと、ソース電極１４３Ｓとドレイン電極１４３Ｄの間の領域の第２酸化物半導体層１４２ｂは溶解するが、第１酸化物半導体層１４２ａは溶解せず、第２酸化物半導体層１４２ｂによってチャネル領域を保護することができる。
　なお、上述の第２実施形態では、第２酸化物半導体層１４２ｂとして、インジウム、ガリウム、及び亜鉛を含む酸化物半導体を例に説明したが、第２酸化物半導体層１４２ｂはこれに限定されない。例えば、ＩＴＺＯ（Indium-Tin-Zinc-Oxide）、ＩＧＯ（Indium-Gallium-Oxide）、ＩＷＯ（Indium-Tungsten-Oxide）、ＩＴＧＯ（Indium-Tin-Gallium-Oxide）、ＩＺＯ（Indium-Zinc-Oxide）、ＩＴＯ（Indium-Tin-Oxide）のいずれかであってもよい。つまり、第２酸化物半導体層１４２ｂは、インジウム（In）及び酸素（O）と、錫（Sn）、亜鉛（Zn）、ガリウム（Ga）、タングステン（W）のうちの少なくとも１つとを含む酸化物半導体である。
　＜第３実施形態＞
　上述した第１実施形態では、ウエットエッチングを行ってソース電極１４３Ｓ及びドレイン電極１４３Ｄを形成することにより、酸化物半導体層に対するエッチングダメージを軽減し、ＴＦＴ１４の閾値電圧のシフトを抑制する例を説明した。本実施形態では、ドライエッチングを行ってソース電極１４３Ｓ及びドレイン電極１４３Ｄを形成しても、ＴＦＴ１４の閾値電圧のシフトを抑制し得る他の構成について説明する。
　図１５は、本実施形態における画素１３の断面を模式的に表した図である。図１５において、第１実施形態と同様の構成には第１実施形態と同じ符号を付している。以下、第１実施形態と異なる構成について説明する。
　図１５に示すように、本実施形態では、平坦化膜４３及び層間絶縁膜４２を介して第１酸化物半導体層１４２と重なる位置に設けられ、コンタクトホールを介してゲート電極１４１と接続された導電膜４６が形成されている。そして、フォトダイオード１５は、平坦化膜４３と導電膜４６の上に設けられている。
　導電膜４６は、例えば、ゲート電極１４１の材料と同様の材料を用いて構成されていてもよいし、インジウム錫酸化物（ＩＴＯ）又はインジウム亜鉛酸化物（ＩＺＯ）等の透明導電膜を用いて構成されていてもよい。
　（製造方法）
　第１実施形態と同様、図６に示す工程において、第１酸化物半導体層１４２を形成した後、ゲート絶縁膜４１の上、及び第１酸化物半導体層１４２の上に、スパッタリング等により、例えば、アルミニウムを含む金属膜を形成する。その後、本実施形態では、フォトリソグラフィ法によりこの金属膜をパターンニングしてドライエッチングを行い、ソース電極１４３Ｓ、及びドレイン電極１４３Ｄを形成する。
　そして、第１実施形態の図７及び図８に示す工程と同様、ソース電極１４３Ｓ及びドレイン電極１４３Ｄの上に、層間絶縁膜４２及び平坦化膜４３を順次形成する。その後、フォトリソグラフィ法によりパターンニングし、図１６Ａに示すように、ゲート電極１４１の上に、平坦化膜４３、層間絶縁膜４２、及びゲート絶縁膜４１を貫通するコンタクトホールＣＨ２を形成する。そして、スパッタリング等により、平坦化膜４３の上に、例えば、アルミニウムを成膜し、第１酸化物半導体層１４２と重なるように導電膜４６を形成する。これにより、導電膜４６は、コンタクトホールＣＨ２を介してゲート電極１４１と接続される。
　続いて、図１６Ｂに示すように、フォトリソグラフィ法によりパターンニングして、ドレイン電極１４３Ｄの上に、平坦化膜４３及び層間絶縁膜４２を貫通するコンタクトホールＣＨ１を形成する。そして、スパッタリング等により、平坦化膜４３及び導電膜４６の上に、ｎ型非晶質シリコン層、真性非晶質シリコン層、ｐ型非晶質シリコン層の順に成膜する。その後、フォトリソグラフィ法によりパターンニングし、ドライエッチングすることによりフォトダイオード１５を形成する。フォトダイオード１５を形成後は、第１実施形態の図１０、１１に示す各工程と同様に、バイアス配線１６、電極４４、及び保護膜４５を形成する。
　上述の第３実施形態では、ドライエッチングを行ってソース電極１４３Ｓ及びドレイン電極１４３Ｄを形成する。ドライエッチングによって、第１酸化物半導体層１４２の表面（バックチャネル側）はエッチングダメージを受け、バックチャネル側に欠陥準位が生じ、ＴＦＴ１４の閾値電圧がシフトしやすくなる。しかしながら、第３実施形態では、図１５に示すように、ゲート電極１４１と接続された導電膜４６が設けられている。そのため、例えば、ＴＦＴ１４がｎチャネル型ＴＦＴの場合、ゲート電極１４１にプラスの電圧が印加されると、ＴＦＴ１４のバックチャネル側に正孔がトラップされ、平坦化膜４３と層間絶縁膜４２の界面に電子が誘起される。その結果、バックチャネル側にトラップされた正孔は、平坦化膜４３と層間絶縁膜４２の界面に誘起された電子と再結合され、バックチャネル側にトラップされた正孔が低減される。
　ここで、図１７Ａ及び図１７Ｂに、ドライエッチングを用いてソース電極１４３Ｓとドレイン電極１４３Ｄとを形成する場合において、導電膜４６が設けられている場合と導電膜４６が設けられていない場合のＸ線照射時におけるＴＦＴの閾値電圧のシフト量を測定した結果をそれぞれ示す。図１７Ａ及び図１７Ｂにおいて、破線は、Ｘ線照射前のＴＦＴの閾値電圧の変化を示し、実線は、Ｘ線照射後のＴＦＴの閾値電圧の変化を示している。
　図１７Ａに示す閾値電圧のシフト量をΔＶｔｈ３、図１７Ｂに示す閾値電圧のシフト量をΔＶｔｈ４とした場合、ΔＶｔｈ３とΔＶｔｈ４とは、ΔＶｔｈ４＝ΔＶｔｈ３×０．８の関係を有する。よって、導電膜４６が設けられたＴＦＴ１４は、導電膜４６が設けられていないＴＦＴよりもＸ線照射時の閾値電圧のシフト量を約２０％低減することができる。
　また、ＴＦＴ１４における第１酸化物半導体層１４２は、インジウム、錫、及びガリウムを含む酸化物半導体で構成されている。第１酸化物半導体層１４２は、インジウム、ガリウム、及び亜鉛を含む酸化物半導体で構成されている場合と比べて電子移動度が高いため、ＴＦＴ１４に、インジウム、ガリウム、及び亜鉛を含む酸化物半導体を用いる場合と比べてＸ線の照射量を低減することができる。
　＜第４実施形態＞
　上述した第３実施形態では、ＴＦＴ１４における酸化物半導体層が第１酸化物半導体層１４２からなる単層構造の例を説明したが、本実施形態では、ＴＦＴ１４の酸化物半導体層が、第２実施形態と同様の第１酸化物半導体層１４２ａと第２酸化物半導体層１４２ｂからなる積層構造を有する点で第３実施形態と異なる。以下、第３実施形態と異なる構成について説明する。
　図１８は、本実施形態におけるＴＦＴの部分を模式的に表した断面図である。なお、図１８において、第１実施形態と同様の構成には第１実施形態と同じ符号を付している。図１８に示すように、ＴＦＴ１４Ｂは、ゲート絶縁膜４１を介して、ゲート電極１４１の上に、第１酸化物半導体層１４２ａ及び第２酸化物半導体層１４２ｂを含む酸化物半導体層１４２２が形成されている。
　本実施形態では、ドライエッチングを行うことによって形成されたソース電極１４３Ｓ及びドレイン電極１４３Ｄが、第２酸化物半導体層１４２ｂの上に設けられている。ドライエッチングを用いる場合、ソース電極１４３Ｓ及びドレイン電極１４３Ｄをウエットエッチングを用いて形成する第２実施形態と異なり（図１３，１４Ｂ参照）、酸化物半導体層１４２２の膜厚ｈは、ソース電極１４３Ｓ及びドレイン電極１４３Ｄが形成されている領域と形成されていない領域とで略同じ膜厚となる。
　ドライエッチングを行うことにより、第２酸化物半導体層１４２ｂの表面はエッチングダメージを受けるが、第１酸化物半導体層１４２ａは、第２酸化物半導体層１４２ｂによって保護される。そのため、ＴＦＴ１４Ｂのチャネル領域はドライエッチングによるダメージを受けず、Ｘ線の照射時におけるＴＦＴ１４Ｂの閾値電圧のシフトを抑制することができる。
　＜変形例＞
　以上、本発明の実施の形態を説明したが、上述した実施形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施形態を適宜変形して実施することが可能である。以下、本発明の変形例について説明する。
　（１）上述した第１実施形態又は第２実施形態において、第３実施形態と同様の導電膜４６が設けられていてもよい。このように構成することにより、ＴＦＴ１４，１４Ａのバックチャネル側に生じる欠陥準位を低減することができ、第１実施形態及び第２実施形態と比べてＴＦＴ１４，１４Ｂの閾値電圧のシフト量をより低減することができる。
　（２）上述した第３実施形態又は第４実施形態において、ソース電極１４３Ｓとドレイン電極１４３Ｄの形成の際にドライエッチングを行う例を説明したが、ドライエッチングに替えてウエットエッチングを行い、ソース電極１４３Ｓとドレイン電極１４３Ｄを形成してもよい。
　このように構成することにより、第３実施形態の場合、つまり、ＴＦＴ１４の酸化物半導体層が第１酸化物半導体層１４２からなる単層構造である場合には、ドライエッチングを行う場合と比べて、第１酸化物半導体層１４２の表面のエッチングダメージが低減され、Ｘ線の照射時におけるＴＦＴ１４の閾値電圧のシフト量をより低減することができる。
　また、第４実施形態の場合、つまり、ＴＦＴ１４Ｂの酸化物半導体層が第１酸化物半導体層１４２ａと第２酸化物半導体層１４２ｂとからなる積層構造である場合には、酸エッチング液を用いたウエットエッチングによって第２酸化物半導体層１４２ｂの一部は溶解する。しかしながら、第１酸化物半導体層１４２ａはウエットエッチングによって溶解せず、第２酸化物半導体層１４２ｂによってチャネル領域を保護することができる。その結果、第４実施形態と比べ、Ｘ線の照射時におけるＴＦＴの閾値電圧のシフト量を低減することができる。
　（３）上述した第３実施形態及び第４実施形態において、導電膜４６は、ゲート電極１４１と同等の材料を用い、ゲート電極１４１と電気的に接続されている例を説明したが、導電膜４６は、ソース電極１４３Ｓと同等の材料を用い、ソース電極１４３Ｓと電気的に接続されるように構成してもよい。このように構成した場合、導電膜４６はソース電極１４３Ｓと同電位となる。導電膜４６の電位によって平坦化膜４３と層間絶縁膜４２の間の界面に誘起されるキャリアと、ＴＦＴ１４，１４Ｂのバックチャネル側に生じる欠陥準位によってトラップされたキャリアとが再結合され、バックチャネル側にトラップされたキャリアを低減することができる。
　図１９は、導電膜４６がソース電極１４３Ｓに接続されたＴＦＴのＸ線照射時の閾値電圧のシフト量を測定した結果を示す図である。図１９において、破線は、Ｘ線照射前のＴＦＴの閾値電圧の変化を示し、実線は、Ｘ線照射後のＴＦＴの閾値電圧の変化を示している。図１９に示す閾値電圧のシフト量をΔＶｔｈ５とした場合、導電膜４６が設けられていないＴＦＴの閾値電圧のシフト量ΔＶｔｈ３（図１７Ａ参照）とΔＶｔｈ５とは、ΔＶｔｈ５＝ΔＶｔｈ３×０．７の関係を有する。よって、ソース電極１４３Ｓに接続された導電膜４６が設けられたＴＦＴは、導電膜４６が設けられていないＴＦＴよりもＸ線照射時の閾値電圧のシフト量を約３０％低減することができる。また、本変形例におけるＴＦＴのＸ線照射時の閾値電圧のシフト量は、上述した第３実施形態におけるＴＦＴ、つまり、ゲート電極１４１に接続された導電膜４６が設けられたＴＦＴ１４の閾値電圧のシフト量（図１７Ｂ参照）より約１０％低減する。
　（４）また、上述した第３実施形態及び第４実施形態において、導電膜４６は、平坦化膜４３の上に設けられる例を説明したが、平坦化膜４３を設けず、層間絶縁膜４２の上に導電膜４６を設けるようにしてもよい。このように構成することにより、導電膜４６と酸化物半導体層１４２との間の距離が小さくなる。その結果、ＴＦＴ１４，１４Ｂのバックチャネル側にトラップされたキャリア（正孔）と、層間絶縁膜４２の界面に誘起されるキャリア（電子）とが再結合されやすくなり、ＴＦＴ１４，１４Ｂのバックチャネル側にトラップされたキャリアをより低減することができる。
　１…Ｘ線撮像装置、１０…撮像パネル、１０Ａ…シンチレータ、１１…ゲート線、１２…データ線、１３…画素、１４…薄膜トランジスタ（ＴＦＴ）、１５…フォトダイオード、１６…バイアス配線、２０…制御部、２０Ａ…ゲート制御部、２０Ｂ…信号読出部、２０Ｃ…画像処理部、２０Ｄ…電圧制御部、２０Ｅ…タイミング制御部、３０…Ｘ線光源、４１…ゲート絶縁膜、４２…層間絶縁膜、４３…平坦化膜、４４…上部電極、４５…保護膜、４６…導電膜、１４１…ゲート電極、１４２…酸化物半導体層，第１酸化物半導体層、１４２ａ…第１酸化物半導体層（ＩＴＺＯ層）、１４２ｂ…第２酸化物半導体層、１４３Ｓ…ソース電極、１４３Ｄ…ドレイン電極

Claims (6)

  1. 　Ｘ線を受光し、受光に応じた電荷を出力する画素を有する撮像部と、
    　前記画素における電荷を読み出すための薄膜トランジスタと、を備え、
    　前記薄膜トランジスタは、
    　ゲートと、
    　酸化物半導体層と、
    　前記酸化物半導体層上に成膜された金属膜をウエットエッチングすることによって前記酸化物半導体層上の一部に形成されたソース及びドレインと、を有し、
    　前記酸化物半導体層は、インジウム、錫、ガリウム、及び酸素を含有するＩＴＺＯ層を含む、撮像パネル。
  2. 　請求項１に記載の撮像パネルであって、
    　前記酸化物半導体層は、さらに、前記ＩＴＺＯ層上に設けられ、インジウム及び酸素と、錫、亜鉛、ガリウム、タングステンのうちの少なくとも１つとを含む半導体層を含む、撮像パネル。
  3. 　請求項１又は２に記載の撮像パネルであって、さらに、
    　前記薄膜トランジスタの上に設けられた絶縁膜と、
    　前記絶縁膜の上層において、前記薄膜トランジスタと対向する位置に設けられ、前記絶縁膜に形成されたコンタクトホールを介して前記ゲート又は前記ソースと接続された導電部を備える、撮像パネル。
  4. 　Ｘ線を受光し、受光に応じた電荷を出力する画素を有する撮像部と、
    　前記画素における電荷を読み出すための薄膜トランジスタと、
    　前記薄膜トランジスタの上に設けられた絶縁膜と、
    　前記絶縁膜の上層において、前記薄膜トランジスタと対向する位置に設けられた導電部と、を備え、
    　前記薄膜トランジスタは、
    　ゲートと、
    　酸化物半導体層と、
    　前記酸化物半導体層上に設けられたソースと、
    　前記酸化物半導体層上に設けられたドレインと、を含み、
    　前記酸化物半導体層は、インジウム、錫、ガリウム、及び酸素を含有するＩＴＺＯ層を含み、
    　前記導電部は、前記絶縁膜に形成されたコンタクトホールを介して前記ゲート又は前記ソースと接続されている、撮像パネル。
  5. 　請求項４に記載の撮像パネルであって、
    　前記酸化物半導体層は、さらに、前記ＩＴＺＯ層の上に設けられ、インジウム及び酸素と、錫、亜鉛、ガリウム、タングステンのうちの少なくとも１つとを含む半導体層を含む、撮像パネル。
  6. 　請求項１から５のいずれか一項に記載の撮像パネルと、
    　前記撮像パネルにＸ線を照射するＸ線光源と、
    　前記撮像パネルにおける前記薄膜トランジスタのゲート電圧を制御して、前記撮像パネルにおける前記画素において発生した電荷に応じた信号を読み出す制御部と、
    　を備えるＸ線撮像装置。
     
     
     
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