WO2016002625A1 - 撮像パネル、及びそれを備えたｘ線撮像装置 - Google Patents

撮像パネル、及びそれを備えたｘ線撮像装置 Download PDF

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一秀 冨安
森　重恭
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シャープ株式会社
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Definitions

  • the present invention relates to an imaging panel and an X-ray imaging apparatus including the imaging panel.
  • each pixel includes a thin film transistor (TFT) and a photodiode, and X-rays transmitted through a subject are converted into fluorescence and converted into electric charge by the photodiode to operate the TFT.
  • TFT thin film transistor
  • a technique for reading out the electric charge accumulated in the pixel is disclosed.
  • the threshold voltage of the TFT shifts due to a deterioration phenomenon due to light.
  • the TFT deteriorates, and it becomes impossible to read out the charge appropriately from each pixel.
  • An object of the present invention is to provide a technique for suppressing a light deterioration phenomenon of a TFT in an imaging panel including the TFT.
  • An imaging panel is an imaging panel for imaging scintillation light obtained by converting X-rays emitted from an X-ray light source with a scintillator, the substrate, a plurality of gate lines provided on the substrate, A plurality of data lines provided on the substrate and intersecting the plurality of gate lines; a conversion element provided on the substrate for receiving the scintillation light and converting it into charges; and a gate provided on the substrate.
  • the gate line, the data line, the thin film transistor including the semiconductor active layer connected to the conversion element, and the conversion provided and connected to the substrate A metal wiring for supplying a bias voltage to the element, and the metal wiring is arranged substantially in parallel with the data line so as to overlap the thin film transistor.
  • FIG. 1 is a schematic diagram illustrating an X-ray imaging apparatus according to an embodiment.
  • FIG. 2 is a schematic diagram illustrating a schematic configuration of the imaging panel illustrated in FIG. 1.
  • FIG. 3 is a plan view of pixels of the imaging panel shown in FIG. 4A is a cross-sectional view taken along the line AA of the pixel shown in FIG. 3 taken along the line AA.
  • 4B is a cross-sectional view taken along line BB of the pixel shown in FIG. 3 taken along line BB.
  • FIG. 5 is a cross-sectional view taken along line AA and BB of the pixel in the gate electrode manufacturing process.
  • FIG. 6 is a cross-sectional view taken along the line AA and the line BB in the manufacturing process of the gate insulating film of the pixel shown in FIG. 7 is a cross-sectional view taken along the line AA and the line BB in the manufacturing process of the semiconductor active layer of the pixel shown in FIG.
  • FIG. 8 is an AA cross-sectional view and a BB cross-sectional view in the manufacturing process of the source electrode and the drain electrode of the pixel shown in FIG.
  • FIG. 9 is an AA cross-sectional view and a BB cross-sectional view in the manufacturing process of the photodiode of the pixel shown in FIG. FIG.
  • FIG. 10 is an AA cross-sectional view and a BB cross-sectional view in the manufacturing process of the interlayer insulating film of the pixel shown in FIG.
  • FIGS. 11A and 11B are an AA sectional view and a BB sectional view in the manufacturing process of the photosensitive resin layer and the bias wiring of the pixel shown in FIG.
  • FIG. 12 is a cross-sectional view of a pixel of an imaging panel including a top gate type TFT in Modification 1.
  • FIG. 13 is a cross-sectional view of a pixel of an imaging panel including a bottom gate type TFT in Modification 1.
  • An imaging panel is an imaging panel that images scintillation light obtained by converting X-rays emitted from an X-ray light source with a scintillator, and includes a substrate and a plurality of gates provided on the substrate A line, a plurality of data lines provided on the substrate and intersecting the plurality of gate lines, a conversion element provided on the substrate, receiving the scintillation light and converting it into charges, and on the substrate Provided near the position where the gate line and the data line cross each other, connected to the gate line, the data line, and the conversion element, including a semiconductor active layer, and provided on the substrate and connected A metal wiring for supplying a bias voltage to the conversion element, and the metal wiring is arranged substantially in parallel with the data line so as to overlap the thin film transistor. It is (first configuration).
  • the metal wiring for supplying a bias voltage to the conversion element is arranged substantially in parallel with the data line. ing. Therefore, the thin film transistor can be prevented from being irradiated with light that has not been received by the conversion element, and a phenomenon in which the threshold voltage of the thin film transistor is shifted can be suppressed.
  • the semiconductor active layer may be made of an oxide semiconductor in the first configuration.
  • the third configuration may be that in the first configuration, the semiconductor active layer is in an amorphous or polycrystalline state containing silicon.
  • a fourth configuration is any one of the first to third configurations, wherein the thin film transistor is formed on the insulating film covering the gate electrode formed on the substrate, the gate electrode,
  • the semiconductor active layer may include a source electrode and a drain electrode connected to the semiconductor active layer, and the semiconductor active layer may be formed on the insulating film.
  • the thin film transistor includes a source electrode and a drain electrode connected to the semiconductor active layer, the semiconductor active layer, the source electrode, An insulating film covering the drain electrode and a gate electrode formed on the insulating film may be included.
  • An X-ray imaging apparatus is controlled by the conversion element by controlling the imaging panel having any one of the first to fifth configurations and the gate voltage of the thin film transistor in the imaging panel.
  • a control unit that reads out a data signal corresponding to an electric charge via the data line, an X-ray light source that emits X-rays, and a scintillator that converts the X-rays into scintillation light (sixth configuration).
  • FIG. 1 is a schematic diagram illustrating an X-ray imaging apparatus according to an embodiment.
  • the X-ray imaging apparatus 1 includes an imaging panel 10, a scintillator 10 ⁇ / b> A, a control unit 20, and an X-ray light source 30.
  • the subject S is irradiated with X-rays from the X-ray light source 30, and the X-ray transmitted through the subject S is converted into fluorescence (hereinafter referred to as scintillation light) by the scintillator 10 ⁇ / b> A at the top of the imaging panel 10.
  • the X-ray imaging apparatus 1 acquires an X-ray image by imaging scintillation light with the imaging panel 10 and the control unit 20.
  • FIG. 2 is a schematic diagram illustrating a schematic configuration of the imaging panel 10.
  • the imaging panel 10 includes a plurality of gate lines 11 and a plurality of data lines 12 that intersect with the plurality of gate lines 11.
  • the imaging panel 10 has a plurality of pixels 13 defined by gate lines 11 and data lines 12.
  • FIG. 2 shows an example having 16 (4 ⁇ 4) pixels 13, the number of pixels in the imaging panel 10 is not limited to this.
  • Each pixel 13 is provided with a thin film transistor (TFT) 14 connected to the gate line 11 and the data line 12 and a photodiode 15 connected to the TFT 14.
  • TFT thin film transistor
  • each pixel 13 is provided with a bias wiring 16 (see FIG. 3) for supplying a bias voltage to the photodiode 15 in substantially parallel to the data line 12.
  • each pixel 13 the scintillation light obtained by converting the X-ray transmitted through the subject S is converted by the photodiode 15 into an electric charge corresponding to the light amount.
  • Each gate line 11 in the imaging panel 10 is sequentially switched to a selected state by the gate line control unit 20A, and the TFT 14 connected to the selected gate line 11 is turned on.
  • the TFT 14 is turned on, a data signal corresponding to the electric charge converted by the photodiode 15 is output to the data line 12.
  • FIG. 3 is a plan view of the pixel 13 of the imaging panel 10 shown in FIG. 4A is a cross-sectional view taken along line AA of the pixel 13 shown in FIG. 3, and FIG. 4B is a cross-sectional view taken along line BB of the pixel 13 shown in FIG.
  • the pixel 13 is formed on the substrate 40.
  • the substrate 40 is an insulating substrate such as a glass substrate, a silicon substrate, a heat-resistant plastic substrate, or a resin substrate.
  • a resin substrate such as polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic, polyimide, or the like may be used as the plastic substrate or the resin substrate.
  • the TFT 14 includes a gate electrode 141, a semiconductor active layer 142 disposed on the gate electrode 141 via the gate insulating film 41, and a source electrode 143 and a drain electrode 144 connected to the semiconductor active layer 142.
  • the gate electrode 141 is formed in contact with one surface in the thickness direction of the substrate 40 (hereinafter referred to as a main surface).
  • the gate electrode 141 is made of, for example, a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof. Alternatively, these metal nitrides are used. Further, the gate electrode 141 may be formed by stacking a plurality of metal films, for example. In the present embodiment, the gate electrode 141 has a stacked structure in which a metal film made of aluminum and a metal film made of titanium are stacked in this order.
  • the gate insulating film 41 is formed on the substrate 40 and covers the gate electrode 141.
  • the gate insulating film 41 for example, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), or the like may be used.
  • the gate insulating film 41 may have a stacked structure in order to prevent diffusion of impurities and the like from the substrate 40.
  • silicon nitride (SiNx) or silicon nitride oxide (SiNxOy) (x> y) or the like is used for the lower layer side
  • silicon oxide (SiOx) or silicon oxynitride (SiOxNy) (x> y) is used for the upper layer side.
  • Etc. may be used.
  • a rare gas element such as argon may be included in the reaction gas and mixed into the insulating film.
  • the gate insulating film 41 has a silicon nitride film with a thickness of 100 nm to 400 nm formed using SiH 4 and NH 3 as a reaction gas on the lower layer side, and an oxide film with a thickness of 50 to 100 nm on the upper layer side. It has a laminated structure in which a silicon film is formed.
  • the semiconductor active layer 142 is formed in contact with the gate insulating film 41.
  • the semiconductor active layer 142 is made of an oxide semiconductor.
  • the oxide semiconductor include InGaO 3 (ZnO) 5 , magnesium zinc oxide (MgZZn 1 -xO), cadmium zinc oxide (CdxZn 1 -xO), cadmium oxide (CdO), indium (In), and gallium (Ga).
  • zinc (Zn) in a predetermined ratio may be used.
  • the semiconductor active layer 142 is made of ZnO amorphous to which one or more impurity elements of Group 1 element, Group 13 element, Group 14 element, Group 15 element, and Group 17 element are added.
  • State or a polycrystalline state may be used.
  • a microcrystalline state in which an amorphous state and a polycrystalline state are mixed, or a state in which no impurity element is added may be used.
  • the source electrode 143 and the drain electrode 144 are formed in contact with the semiconductor active layer 142 and the gate insulating film 41 as shown in FIGS. 4A and 4B. As shown in FIG. 3, the source electrode 143 is connected to the data line 12, and the drain electrode 144 is connected to the photodiode 15 via the contact hole CH1. The source electrode 143, the data line 12, and the drain electrode 144 are formed on the same layer.
  • the source electrode 143, the data line 12, and the drain electrode 144 are, for example, aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), etc. These metals or their alloys, or these metal nitrides.
  • indium tin oxide ITO
  • indium zinc oxide IZO
  • indium tin oxide containing silicon oxide ITO
  • indium oxide ITO
  • tin oxide SnO 2
  • zinc oxide ZnO
  • a light-transmitting material such as titanium nitride, and a combination of them may be used as appropriate.
  • the source electrode 143, the data line 12, and the drain electrode 144 may be formed by stacking a plurality of metal films, for example.
  • the source electrode 143, the data line 12, and the drain electrode 144 have a laminated structure in which a metal film made of titanium, a metal film made of aluminum, and a metal film made of titanium are laminated in this order. Have.
  • the interlayer insulating film 42 covers the semiconductor active layer 142, the source electrode 143, the data line 12, and the drain electrode 144.
  • the interlayer insulating film 42 may have a single layer structure made of silicon oxide (SiO 2 ) or silicon nitride (SiN), or may have a stacked structure in which silicon nitride (SiN) and silicon oxide (SiO 2 ) are stacked in this order.
  • the photodiode 15 is formed on the interlayer insulating film 42 so as to be in contact with the drain electrode 144.
  • the photodiode 15 includes an n-type amorphous silicon layer 151, an intrinsic amorphous silicon layer 152, and a p-type amorphous silicon layer 153.
  • the n-type amorphous silicon layer 151 is made of amorphous silicon doped with an n-type impurity (for example, phosphorus).
  • the n-type amorphous silicon layer 151 is formed in contact with the drain electrode 144.
  • the thickness of the n-type amorphous silicon layer 151 is, for example, 20 to 100 nm.
  • the intrinsic amorphous silicon layer 152 is made of intrinsic amorphous silicon.
  • the intrinsic amorphous silicon layer 152 is formed in contact with the n-type amorphous silicon layer 151.
  • the thickness of the intrinsic amorphous silicon layer is, for example, 200 to 2000 nm.
  • the p-type amorphous silicon layer 153 is made of amorphous silicon doped with a p-type impurity (for example, boron).
  • the p-type amorphous silicon layer 153 is formed in contact with the intrinsic amorphous silicon layer 152.
  • the thickness of the p-type amorphous silicon layer 153 is, for example, 10 to 50 nm.
  • the drain electrode 144 in the pixel 13 has an edge of the drain electrode 144 near the data line 12 that is closer to the pixel 13 than an edge near the data line 12 in the photodiode 15. It is formed to be inside. More specifically, the edge portions 144E1 and 144E2 of the drain electrode 144 in the extending direction of the gate line 11 and not connected to the semiconductor active layer 142 are the edges in the extending direction of the gate line 11 in the photodiode 15. It is formed so as to be inside the pixel 13 (X-axis positive direction) with respect to the portions 15E1 and 15E2.
  • the drain electrode 144 functions as a drain electrode of the TFT 14 and also functions as a lower electrode of the photodiode 15.
  • the drain electrode 144 also functions as a reflective film that reflects the scintillation light transmitted through the photodiode 15 toward the photodiode 15.
  • the electrode 43 is formed on the photodiode 15 and functions as an upper electrode of the photodiode 15.
  • the electrode 43 is made of, for example, indium zinc oxide (IZO).
  • the interlayer insulating film 44 is formed in contact with the interlayer insulating film 42 and the electrode 43.
  • the interlayer insulating film 44 may have a single layer structure made of silicon oxide (SiO 2 ) or silicon nitride (SiN), or may have a stacked structure in which silicon nitride (SiN) and silicon oxide (SiO 2 ) are stacked in this order. .
  • the photosensitive resin layer 45 is formed on the interlayer insulating film 44.
  • the photosensitive resin layer 45 is made of an organic resin material or an inorganic resin material.
  • the bias wiring 16 is formed on the photosensitive resin layer 45 substantially in parallel with the data line 12. Specifically, as shown in FIGS. 4A and 4B, the bias wiring 16 is formed on the photosensitive resin layer 45 so as to overlap the TFT 14. Further, as shown in FIG. 4B, the bias wiring 16 is formed so as to overlap the edge portion 15E1 of the photodiode 15 in the vicinity of the data line 12 to which the TFT 14 is connected.
  • the bias wiring 16 is connected to the voltage control unit 20D (see FIG. 1). As shown in FIG. 4B, the bias wiring 16 is connected to the electrode 43 through the contact hole CH2, and applies the bias voltage input from the voltage control unit 20D to the electrode 43.
  • the bias wiring 16 has, for example, a stacked structure in which indium zinc oxide (IZO) and molybdenum (Mo) are stacked.
  • a protective layer 50 is formed on the imaging panel 10, that is, on the photosensitive resin layer 45 so as to cover the bias wiring 16, and the scintillator 10A is formed on the protective layer 50. Is provided.
  • the control unit 20 includes a gate control unit 20A, a signal reading unit 20B, an image processing unit 20C, a voltage control unit 20D, and a timing control unit 20E.
  • a plurality of gate lines 11 are connected to the gate control unit 20A as shown in FIG.
  • the gate control unit 20 ⁇ / b> A applies a predetermined gate voltage to the TFT 14 included in the pixel 13 connected to the gate line 11 via the gate line 11.
  • a plurality of data lines 12 are connected to the signal reading unit 20B.
  • the signal reading unit 20 ⁇ / b> B reads a data signal corresponding to the electric charge converted by the photodiode 15 included in the pixel 13 through each data line 12.
  • the signal reading unit 20B generates an image signal based on the data signal and outputs it to the image processing unit 20C.
  • the image processing unit 20C generates an X-ray image based on the image signal output from the signal reading unit 20B.
  • the voltage control unit 20 ⁇ / b> D is connected to the bias wiring 16.
  • the voltage control unit 20 ⁇ / b> D applies a predetermined bias voltage to the bias wiring 16. Thereby, a bias voltage is applied to the photodiode 15 via the electrode 43 connected to the bias wiring 16.
  • the timing control unit 20E controls the operation timing of the gate control unit 20A, the signal reading unit 20B, and the voltage control unit 20D.
  • the gate control unit 20A selects one gate line 11 from the plurality of gate lines 11 based on the control signal from the timing control unit 20E.
  • the gate control unit 20A applies a predetermined gate voltage to the TFT 14 included in the pixel 13 connected to the gate line 11 via the selected gate line 11.
  • the signal reading unit 20B selects one data line 12 from the plurality of data lines 12 based on the control signal from the timing control unit 20E.
  • the signal readout unit 20B reads out a data signal corresponding to the electric charge converted by the photodiode 15 in the pixel 13 through the selected data line 12.
  • the pixel 13 from which the data signal is read is connected to the data line 12 selected by the signal reading unit 20B, and is connected to the gate line 11 selected by the gate control unit 20A.
  • the timing control unit 20E outputs a control signal to the voltage control unit 20D, for example, when X-rays are emitted from the X-ray light source 30. Based on this control signal, the voltage controller 20 ⁇ / b> D applies a predetermined bias voltage to the electrode 43.
  • X-rays are emitted from the X-ray light source 30.
  • the timing control unit 20E outputs a control signal to the voltage control unit 20D.
  • a signal indicating that X-rays are emitted from the X-ray light source 30 is output from the control device that controls the operation of the X-ray light source 30 to the timing control unit 20E.
  • the timing control unit 20E outputs a control signal to the voltage control unit 20D.
  • the voltage control unit 20D applies a predetermined voltage (bias voltage) to the bias wiring 16 based on a control signal from the timing control unit 20E.
  • the X-rays emitted from the X-ray light source 30 pass through the subject S and enter the scintillator 10A.
  • the X-rays incident on the scintillator 10A are converted into scintillation light, and the scintillation light enters the imaging panel 10.
  • the photodiode 15 When the scintillation light is incident on the photodiode 15 provided in each pixel 13 in the imaging panel 10, the photodiode 15 converts the scintillation light into an electric charge according to the amount of scintillation light.
  • a data signal corresponding to the electric charge converted by the photodiode 15 is transmitted to the data line when the TFT 14 is turned on by a gate voltage (positive voltage) output from the gate control unit 20A through the gate line 11. 12 is read by the signal reading unit 20B. An X-ray image corresponding to the read data signal is generated by the image processing unit 20C.
  • FIG. 10 Manufacturing method of imaging panel 10. Next, a method for manufacturing the imaging panel 10 will be described. 5 to 11 are an AA sectional view and a BB sectional view of the pixel 13 in each manufacturing process of the imaging panel 10. FIG.
  • a metal film in which aluminum and titanium are laminated is formed on the substrate 40 by sputtering or the like. Then, the metal film is patterned by photolithography to form the gate electrode 141 and the gate line 11.
  • the thickness of this metal film is, for example, 300 nm.
  • the thickness of the gate insulating film 41 is, for example, 20 to 150 nm.
  • an oxide semiconductor is formed on the gate insulating film 41 by, for example, sputtering, and the semiconductor active layer 142 is formed by patterning the oxide semiconductor by photolithography.
  • heat treatment may be performed in an atmosphere (for example, in the air) containing oxygen at a high temperature (for example, 350 ° C. or higher). In this case, oxygen defects in the semiconductor active layer 142 can be reduced.
  • the thickness of the semiconductor active layer 142 is, for example, 30 to 100 nm.
  • a metal film in which titanium, aluminum, and titanium are laminated in this order is formed on the gate insulating film 41 and the semiconductor active layer 142 by sputtering or the like.
  • the source electrode 143, the data line 12, and the drain electrode 144 are formed by patterning the metal film by photolithography.
  • the thicknesses of the source electrode 143, the data line 12, and the drain electrode 144 are, for example, 50 to 500 nm.
  • the etching process may be either dry etching or wet etching, but is suitable when the area of the substrate 40 is large. As a result, a bottom gate type TFT 14 is formed.
  • an interlayer insulating film 42 made of silicon oxide (SiO 2 ) or silicon nitride (SiN) is formed on the source electrode 143, the data line 12, and the drain electrode 144, for example, by plasma CVD. Then, a heat treatment at about 350 ° C. is applied to the entire surface of the substrate 40, and the interlayer insulating film 42 is patterned by a photolithography method to form the contact hole CH1.
  • an n-type amorphous silicon layer 151, an intrinsic amorphous silicon layer 152, a p-type amorphous silicon layer are formed on the interlayer insulating film 42 and the drain electrode 144 by sputtering or the like. Films are formed in the order of 153. Then, the photodiode 15 is formed by patterning by photolithography and dry etching.
  • IZO indium zinc oxide
  • an interlayer insulating film 44 is formed by depositing silicon oxide (SiO 2 ) or silicon nitride (SiN) on the interlayer insulating film 42 and the electrode 43 by plasma CVD or the like. To do. Then, patterning is performed by photolithography to form a contact hole CH2 on the electrode 43.
  • a photosensitive resin layer 45 is formed on the interlayer insulating film 44 by forming a photosensitive resin and drying it. Then, a metal film in which indium zinc oxide (IZO) and molybdenum (Mo) are stacked is formed on the photosensitive resin layer 45 by sputtering or the like, and is patterned by photolithography to form the bias wiring 16. Form.
  • IZO indium zinc oxide
  • Mo molybdenum
  • the bias wiring 16 is formed on the TFT 14 in each pixel 13, it is possible to suppress the TFT 14 from being deteriorated by scintillation light and the threshold voltage of the TFT 14 from shifting.
  • the bias wiring 16 is arranged in each pixel 13 so as to overlap the edge portion 15E1 of the photodiode 15 in the vicinity of the data line 12 to which the TFT 14 is connected. That is, the bias wiring 16 is disposed on the data line 12 side to which the TFT 14 is connected from the center in the extending direction of the gate line 11 in the photodiode 15. Therefore, the aperture ratio of the pixel 13 can be improved as compared with the case where the bias wiring 16 is arranged near the center of the extending direction of the gate line 11 in the photodiode 15.
  • the interval between the drain electrode 144 and the data line 12 becomes narrow. Since the drain electrode 144 and the data line 12 are formed in the same layer, a pattern defect occurs in the drain electrode 144 and the data line 12 when particles larger than the distance between the drain electrode 144 and the data line 12 adhere during manufacturing.
  • the edge portions 144E1 and 144E2 that are edges in the extending direction of the gate line 11 and are not connected to the semiconductor active layer 142 are formed on the photodiode 15 in the pixel 13.
  • the distance between the data line 12 and the drain electrode 144 can be increased while maintaining the aperture ratio of the pixel 13 as compared with the case where the photodiode 15 and the drain electrode 144 are formed up to a position near the data line 12. As a result, it is possible to reduce the occurrence of pattern defects caused by particles adhering between the data line 12 and the drain electrode 144 during manufacturing.
  • the TFT 14 may be a top gate TFT.
  • the bottom gate TFT shown in FIG. 13 may be used.
  • the semiconductor active layer 142 made of an oxide semiconductor is formed on the substrate 40.
  • the source electrode 143, the data line 12, and the drain electrode 144 in which titanium, aluminum, and titanium are laminated in this order are formed on the substrate 40 and the semiconductor active layer 142.
  • a gate insulating film 41 made of silicon oxide (SiOx), silicon nitride (SiNx), or the like is formed on the semiconductor active layer 142, the source electrode 143, the data line 12, and the drain electrode 144. Thereafter, a gate electrode 141 and a gate line 11 in which aluminum and titanium are stacked are formed on the gate insulating film 41.
  • an interlayer insulating film 42 is formed on the gate insulating film 41 so as to cover the gate electrode 141, and a contact hole CH 1 penetrating to the drain electrode 144 is formed.
  • the photodiode 15 may be formed on the interlayer insulating film 42 and the drain electrode 144.
  • silicon oxide is formed by, for example, plasma CVD or the like. (SiO 2 ) is deposited on the semiconductor active layer 142. Thereafter, patterning is performed by a photolithography method to form an etch stopper layer 145. Then, after forming the etch stopper layer 145, the source electrode 143, the data line 12, and the drain electrode 144 in which titanium, aluminum, and titanium are laminated in this order are formed on the semiconductor active layer 142 and the etch stopper layer 145. do it.
  • the edges 144 ⁇ / b> E ⁇ b> 1 and 144 ⁇ / b> E ⁇ b> 2 that are edges of the drain electrode 144 in the extending direction of the gate line 11 and are not connected to the semiconductor active layer 142 extend the gate line 11 in the photodiode 15.
  • the drain electrode 144 is formed so as to be inside the pixel 13 with respect to the edge portions 15E1 and 15E2 in the direction. However, the drain electrode 144 near the data line 12 and each edge portion of the photodiode 15 are substantially at the same position.
  • the drain electrode 144 may be formed so as to be.

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Abstract

　画素ごとにＴＦＴを備える撮像パネルにおいて、ＴＦＴの光の劣化現象を抑制する技術を提供する。撮像パネルは、被写体を透過したＸ線をシンチレータで変換したシンチレーション光を撮像する。撮像パネルは、複数のゲート線１１と複数のデータ線１２とを備える。撮像パネルは、シンチレーション光を電荷に変換する変換素子１５と、ゲート線１１と、データ線１２と、変換素子１５とに接続された薄膜トランジスタ１４と、変換素子１５と接続され、変換素子１５にバイアス電圧を供給する金属配線１６とを備える。金属配線１６は、薄膜トランジスタ１４の上に重なるようにデータ線１２と略平行に配置されている。

Description

撮像パネル、及びそれを備えたＸ線撮像装置
　本発明は、撮像パネル、及びそれを備えたＸ線撮像装置に関する。
　複数の画素を備える撮像パネルによって、Ｘ線画像を撮影するＸ線撮像装置が知られている。特開２００２－１２４６７６号公報には、各画素に、薄膜トランジスタ（ＴＦＴ）とフォトダイオードとを備え、被写体を透過したＸ線を蛍光に変換してフォトダイオードで電荷に変換し、ＴＦＴを動作させることによって画素に蓄積された電荷を読み出す技術が開示されている。
　非晶質シリコン等のＴＦＴは、光による劣化現象によってＴＦＴの閾値電圧がシフトする。撮像パネルの各画素において、被写体を透過したＸ線を変換した蛍光がフォトダイオードだけでなくＴＦＴにも入射すると、ＴＦＴが劣化し、各画素から適切に電荷を読み出すことができなくなる。
　本発明は、ＴＦＴを備える撮像パネルにおいて、ＴＦＴの光の劣化現象を抑制する技術を提供することを目的とする。
　本発明に係る撮像パネルは、Ｘ線光源から照射されたＸ線をシンチレータで変換したシンチレーション光を撮像する撮像パネルであって、基板と、前記基板上に設けられた複数のゲート線と、前記基板上に設けられ、前記複数のゲート線と交差する複数のデータ線と、前記基板上に設けられ、前記シンチレーション光を受光して電荷に変換する変換素子と、前記基板上に設けられ、ゲート線とデータ線とが交差する位置近傍において、当該ゲート線と、当該データ線と、前記変換素子とに接続され、半導体活性層を含む薄膜トランジスタと、前記基板上に設けられ、接続された前記変換素子にバイアス電圧を供給する金属配線と、を備え、前記金属配線は、前記薄膜トランジスタの上に重なるように前記データ線と略平行に配置されている。
　本発明の構成によれば、撮像パネルにおけるＴＦＴの光の劣化現象を抑制することができる。
図１は、実施形態におけるＸ線撮像装置を示す模式図である。 図２は、図１に示す撮像パネルの概略構成を示す模式図である。 図３は、図２に示す撮像パネルの画素の平面図である。 図４Ａは、図３に示す画素をＡ－Ａ線で切断したＡ－Ａ断面図である。 図４Ｂは、図３に示す画素をＢ－Ｂ線で切断したＢ－Ｂ断面図である。 図５は、ゲート電極の製造工程における画素のＡ－Ａ断面図とＢ－Ｂ断面図である。 図６は、図３に示す画素のゲート絶縁膜の製造工程におけるＡ－Ａ断面図とＢ－Ｂ断面図である。 図７は、図３に示す画素の半導体活性層の製造工程におけるＡ－Ａ断面図とＢ－Ｂ断面図である。 図８は、図３に示す画素のソース電極及びドレイン電極の製造工程におけるＡ－Ａ断面図とＢ－Ｂ断面図である。 図９は、図３に示す画素のフォトダイオードの製造工程におけるＡ－Ａ断面図とＢ－Ｂ断面図である。 図１０は、図３に示す画素の層間絶縁膜の製造工程におけるＡ－Ａ断面図とＢ－Ｂ断面図である。 図１１は、図３に示す画素の感光性樹脂層及びバイアス配線の製造工程におけるＡ－Ａ断面図とＢ－Ｂ断面図である。 図１２は、変形例１における、トップゲート型のＴＦＴを備える撮像パネルの画素の断面図である。 図１３は、変形例１における、ボトムゲート型のＴＦＴを備える撮像パネルの画素の断面図である。
　本発明の一実施形態に係る撮像パネルは、Ｘ線光源から照射されたＸ線をシンチレータで変換したシンチレーション光を撮像する撮像パネルであって、基板と、前記基板上に設けられた複数のゲート線と、前記基板上に設けられ、前記複数のゲート線と交差する複数のデータ線と、前記基板上に設けられ、前記シンチレーション光を受光して電荷に変換する変換素子と、前記基板上に設けられ、ゲート線とデータ線とが交差する位置近傍において、当該ゲート線と、当該データ線と、前記変換素子とに接続され、半導体活性層を含む薄膜トランジスタと、前記基板上に設けられ、接続された前記変換素子にバイアス電圧を供給する金属配線と、を備え、前記金属配線は、前記薄膜トランジスタの上に重なるように前記データ線と略平行に配置されている（第１の構成）。
　第１の構成によれば、撮像パネルにおいてゲート線とデータ線とが交差する位置に設けられた各薄膜トランジスタの上に、変換素子にバイアス電圧を供給する金属配線がデータ線と略平行に配置されている。そのため、変換素子で受光されなかった光が薄膜トランジスタに照射されることを防止することができ、薄膜トランジスタの閾値電圧がシフトする現象を抑制することができる。
　第２の構成は、第１の構成において、前記半導体活性層は、酸化物半導体からなることとしてもよい。
　第３の構成は、第１の構成において、前記半導体活性層は、ケイ素を含む非晶質又は多結晶状態であることとしてもよい。
　第４の構成は、第１から第３のいずれかの構成において、前記薄膜トランジスタは、前記基板上に形成されたゲート電極と、前記ゲート電極を覆う絶縁膜と、前記絶縁膜上に形成され、前記半導体活性層に接続されたソース電極、及びドレイン電極と、を含み、前記半導体活性層は、前記絶縁膜上に形成されていることとしてもよい。
　第５の構成は、第１から第３のいずれかの構成において、前記薄膜トランジスタは、前記半導体活性層に接続されたソース電極、及びドレイン電極と、前記半導体活性層と、前記ソース電極と、前記ドレイン電極とを覆う絶縁膜と、前記絶縁膜上に形成されるゲート電極とを含むこととしてもよい。
　本発明の一実施形態に係るＸ線撮像装置は、第１から第５のいずれかの構成の撮像パネルと、前記撮像パネルにおける前記薄膜トランジスタのゲート電圧を制御して、前記変換素子によって変換された電荷に応じたデータ信号を、前記データ線を介して読み出す制御部と、Ｘ線を照射するＸ線光源と、前記Ｘ線をシンチレーション光に変換するシンチレータと、を備える（第６の構成）。
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
　（構成）
　図１は、実施形態におけるＸ線撮像装置を示す模式図である。Ｘ線撮像装置１は、撮像パネル１０と、シンチレータ１０Ａと、制御部２０と、Ｘ線光源３０とを備える。被写体Ｓに対しＸ線光源３０からＸ線が照射され、被写体Ｓを透過したＸ線が、撮像パネル１０の上部にあるシンチレータ１０Ａによって蛍光（以下、シンチレーション光）に変換される。Ｘ線撮像装置１は、シンチレーション光を撮像パネル１０及び制御部２０によって撮像することにより、Ｘ線画像を取得する。
　図２は、撮像パネル１０の概略構成を示す模式図である。図２に示すように、撮像パネル１０には、複数のゲート線１１と、複数のゲート線１１と交差する複数のデータ線１２とが形成されている。撮像パネル１０は、ゲート線１１とデータ線１２とで規定される複数の画素１３を有する。図２では、１６個（４×４）の画素１３を有する例を示しているが、撮像パネル１０における画素数はこれに限定されない。
　各画素１３には、ゲート線１１とデータ線１２とに接続された薄膜トランジスタ（ＴＦＴ）１４と、ＴＦＴ１４に接続されたフォトダイオード１５とが設けられている。また、図２において図示を省略するが、各画素１３には、フォトダイオード１５にバイアス電圧を供給するバイアス配線１６（図３参照）がデータ線１２と略平行に配置されている。
　各画素１３において、被写体Ｓを透過したＸ線を変換したシンチレーション光を、フォトダイオード１５により、その光量に応じた電荷に変換する。
　撮像パネル１０における各ゲート線１１は、ゲート線制御部２０Ａによって順次選択状態に切り替えられ、選択状態のゲート線１１に接続されたＴＦＴ１４がオン状態となる。ＴＦＴ１４がオン状態になると、フォトダイオード１５によって変換された電荷に応じたデータ信号がデータ線１２に出力される。
　次に、画素１３の具体的な構成について説明する。図３は、図２に示す撮像パネル１０の画素１３の平面図である。また、図４Ａは、図３に示す画素１３をＡ－Ａ線で切断した断面図であり、図４Ｂは、図３に示す画素１３をＢ－Ｂ線で切断した断面図である。
　図４Ａ及び図４Ｂに示すように、画素１３は、基板４０の上に形成されている。基板４０は、例えば、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板、又は樹脂基板等、絶縁性を有する基板である。特に、プラスチック基板又は樹脂基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いてもよい。
　ＴＦＴ１４は、ゲート電極１４１と、ゲート絶縁膜４１を介してゲート電極１４１の上に配置された半導体活性層１４２と、半導体活性層１４２に接続されたソース電極１４３及びドレイン電極１４４とを備える。
　ゲート電極１４１は、基板４０の厚さ方向一方の面（以下、主面）に接して形成されている。ゲート電極１４１は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属、又はこれらの合金、若しくはこれら金属窒化物からなる。また、ゲート電極１４１は、例えば、複数の金属膜を積層したものであってもよい。本実施形態では、ゲート電極１４１は、アルミニウムからなる金属膜と、チタンからなる金属膜とがこの順番で積層された積層構造を有する。
　ゲート絶縁膜４１は、図４Ａに示すように、基板４０上に形成され、ゲート電極１４１を覆う。ゲート絶縁膜４１は、例えば、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を用いてもよい。
　なお、基板４０からの不純物等の拡散を防止するため、ゲート絶縁膜４１を積層構造にしてもよい。例えば、下層側に、窒化珪素（ＳｉＮｘ）、又は窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を用い、上層側に、酸化珪素（ＳｉＯｘ）、又は酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）等を用いてもよい。さらに、低い成膜温度でゲートリーク電流の少ない緻密なゲート絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませて絶縁膜中に混入させてもよい。本実施形態では、ゲート絶縁膜４１は、下層側には、ＳｉＨ４、ＮＨ３を反応ガスとして形成される膜厚１００ｎｍ～４００ｎｍの窒化珪素膜、上層側には、膜厚５０～１００ｎｍの酸化珪素膜が形成された積層構造を有する。
　図４Ａに示すように、半導体活性層１４２は、ゲート絶縁膜４１に接して形成されている。半導体活性層１４２は、酸化物半導体からなる。酸化物半導体は、例えば、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）、酸化カドミウム（ＣｄＯ）、又は、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を所定の比率で含有するアモルファス酸化物半導体等を用いてもよい。また、半導体活性層１４２は、１族元素、１３族元素、１４族元素、１５族元素、及び１７族元素等のうちの一種又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態のものを用いてもよいし、多結晶状態のものを用いてもよい。また、非晶質状態と多結晶状態が混在する微結晶状態のもの、又は不純物元素が何も添加されていないものを用いてもよい。
　ソース電極１４３及びドレイン電極１４４は、図４Ａ及び図４Ｂに示すように、半導体活性層１４２及びゲート絶縁膜４１に接して形成されている。図３に示すように、ソース電極１４３は、データ線１２に接続されており、ドレイン電極１４４はコンタクトホールＣＨ１を介してフォトダイオード１５に接続されている。ソース電極１４３、データ線１２、ドレイン電極１４４は、同一層上に形成されている。
　ソース電極１４３、データ線１２、ドレイン電極１４４は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はこれらの合金、若しくはこれら金属窒化物からなる。また、ソース電極１４３、データ線１２、ドレイン電極１４４の材料として、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、窒化チタン等の透光性を有する材料及びそれらを適宜組み合わせたものを
用いてもよい。
　ソース電極１４３、データ線１２、及びドレイン電極１４４は、例えば、複数の金属膜を積層したものであってもよい。本実施形態では、ソース電極１４３、データ線１２、及びドレイン電極１４４は、チタンからなる金属膜と、アルミニウムからなる金属膜と、チタンからなる金属膜とが、この順番で積層された積層構造を有する。
　図４Ａ及び図４Ｂに示すように、層間絶縁膜４２は、半導体活性層１４２、ソース電極１４３、データ線１２、ドレイン電極１４４を覆っている。層間絶縁膜４２は、酸化珪素（ＳｉＯ２）又は窒化珪素（ＳｉＮ）からなる単層構造でもよいし、窒化珪素（ＳｉＮ）、酸化珪素（ＳｉＯ２）をこの順に積層した積層構造でもよい。
　図４Ａ及び図４Ｂに示すように、フォトダイオード１５は、層間絶縁膜４２の上に、ドレイン電極１４４に接して形成されている。フォトダイオード１５は、ｎ型非晶質シリコン層１５１と、真性非晶質シリコン層１５２と、ｐ型非晶質シリコン層１５３とを含む。
　ｎ型非晶質シリコン層１５１は、ｎ型不純物（例えば、リン）がドーピングされたアモルファスシリコンからなる。ｎ型非晶質シリコン層１５１は、ドレイン電極１４４に接して形成されている。ｎ型非晶質シリコン層１５１の厚みは、例えば、２０～１００ｎｍである。
　真性非晶質シリコン層１５２は、真性のアモルファスシリコンからなる。真性非晶質シリコン層１５２は、ｎ型非晶質シリコン層１５１に接して形成されている。真性非晶質シリコン層の厚みは、例えば、２００～２０００ｎｍである。
　ｐ型非晶質シリコン層１５３は、ｐ型不純物（例えば、ボロン）がドーピングされたアモルファスシリコンからなる。ｐ型非晶質シリコン層１５３は、真性非晶質シリコン層１５２に接して形成されている。ｐ型非晶質シリコン層１５３の厚みは、例えば、１０～５０ｎｍである。
　本実施形態では、図３及び図４Ｂに示すように、画素１３におけるドレイン電極１４４は、データ線１２近傍のドレイン電極１４４のエッジが、フォトダイオード１５におけるデータ線１２近傍のエッジよりも画素１３の内側となるように形成される。より具体的には、ドレイン電極１４４のゲート線１１の延伸方向のエッジであって、半導体活性層１４２に接続されていないエッジ部分１４４Ｅ１，１４４Ｅ２が、フォトダイオード１５におけるゲート線１１の延伸方向のエッジ部分１５Ｅ１，１５Ｅ２よりも画素１３の内側（Ｘ軸正方向）となるように形成される。ドレイン電極１４４は、ＴＦＴ１４のドレイン電極として機能するとともに、フォトダイオード１５の下部電極として機能する。また、ドレイン電極１４４は、フォトダイオード１５を透過したシンチレーション光をフォトダイオード１５の方へ反射させる反射膜としても機能する。
　図４Ａ及び図４Ｂに示すように、電極４３は、フォトダイオード１５の上に形成され、フォトダイオード１５の上部電極として機能する。電極４３は、例えば、インジウム亜鉛酸化物（ＩＺＯ）からなる。
　層間絶縁膜４４は、層間絶縁膜４２と電極４３に接して形成されている。層間絶縁膜４４は、酸化珪素（ＳｉＯ２）、又は窒化珪素（ＳｉＮ）からなる単層構造でもよいし、窒化珪素（ＳｉＮ）と酸化珪素（ＳｉＯ２）とをこの順に積層した積層構造でもよい。
　感光性樹脂層４５は、層間絶縁膜４４の上に形成されている。感光性樹脂層４５は、有機樹脂材料、又は無機樹脂材料からなる。
　バイアス配線１６は、図３、図４Ａ及び図４Ｂに示すように、感光性樹脂層４５の上に、データ線１２と略平行に形成されている。具体的には、バイアス配線１６は、図４Ａ及び図４Ｂに示すように、感光性樹脂層４５の上において、ＴＦＴ１４の上に重なるように形成されている。また、図４Ｂに示すように、バイアス配線１６は、ＴＦＴ１４が接続されたデータ線１２近傍のフォトダイオード１５のエッジ部分１５Ｅ１に重なるように形成されている。バイアス配線１６は、電圧制御部２０Ｄ（図１参照）に接続されている。バイアス配線１６は、図４Ｂに示すように、コンタクトホールＣＨ２を介して電極４３に接続され、電圧制御部２０Ｄから入力されるバイアス電圧を電極４３に印加する。バイアス配線１６は、例えば、インジウム亜鉛酸化物（ＩＺＯ）とモリブデン（Ｍｏ）とを積層した積層構造を有する。
　図４Ａ及び図４Ｂに示すように、撮像パネル１０の上、すなわち、感光性樹脂層４５の上には、バイアス配線１６を覆うように保護層５０が形成され、保護層５０の上にシンチレータ１０Ａが設けられている。
　図１に戻り、制御部２０の構成について説明する。制御部２０は、ゲート制御部２０Ａと、信号読出部２０Ｂと、画像処理部２０Ｃと、電圧制御部２０Ｄと、タイミング制御部２０Ｅとを備える。
　ゲート制御部２０Ａには、図２に示すように、複数のゲート線１１が接続されている。ゲート制御部２０Ａは、ゲート線１１を介して、ゲート線１１に接続された画素１３が備えるＴＦＴ１４に所定のゲート電圧を印加する。
　信号読出部２０Ｂには、図２に示すように、複数のデータ線１２が接続されている。信号読出部２０Ｂは、各データ線１２を介して、画素１３が備えるフォトダイオード１５で変換された電荷に応じたデータ信号を読み出す。信号読出部２０Ｂは、データ信号に基づく画像信号を生成し、画像処理部２０Ｃに出力する。
　画像処理部２０Ｃは、信号読出部２０Ｂから出力された画像信号に基づいて、Ｘ線画像を生成する。
　電圧制御部２０Ｄは、バイアス配線１６に接続されている。電圧制御部２０Ｄは、所定のバイアス電圧をバイアス配線１６に印加する。これにより、バイアス配線１６に接続された電極４３を介してフォトダイオード１５にバイアス電圧が印加される。
　タイミング制御部２０Ｅは、ゲート制御部２０Ａ、信号読出部２０Ｂ及び電圧制御部２０Ｄの動作タイミングを制御する。
　ゲート制御部２０Ａは、タイミング制御部２０Ｅからの制御信号に基づいて、複数のゲート線１１から１つのゲート線１１を選択する。ゲート制御部２０Ａは、選択したゲート線１１を介して、当該ゲート線１１に接続された画素１３が備えるＴＦＴ１４に所定のゲート電圧を印加する。
　信号読出部２０Ｂは、タイミング制御部２０Ｅからの制御信号に基づいて、複数のデータ線１２から１つのデータ線１２を選択する。信号読出部２０Ｂは、選択したデータ線１２を介して、画素１３におけるフォトダイオード１５により変換された電荷に応じたデータ信号を読み出す。データ信号が読み出される画素１３は、信号読出部２０Ｂによって選択されたデータ線１２に接続され、且つ、ゲート制御部２０Ａによって選択されたゲート線１１に接続されている。
　タイミング制御部２０Ｅは、例えば、Ｘ線光源３０からＸ線が照射されている場合に、電圧制御部２０Ｄに対して、制御信号を出力する。この制御信号に基づいて、電圧制御部２０Ｄは、電極４３に対して、所定のバイアス電圧を印加する。
　（Ｘ線撮像装置１の動作）
　まず、Ｘ線光源３０からＸ線が照射される。このとき、タイミング制御部２０Ｅは、制御信号を電圧制御部２０Ｄに出力する。具体的には、例えば、Ｘ線光源３０からＸ線が照射されていることを示す信号が、Ｘ線光源３０の動作を制御する制御装置からタイミング制御部２０Ｅに出力される。当該信号がタイミング制御部２０Ｅに入力された場合に、タイミング制御部２０Ｅは、制御信号を電圧制御部２０Ｄに出力する。電圧制御部２０Ｄは、タイミング制御部２０Ｅからの制御信号に基づいて、バイアス配線１６に所定の電圧（バイアス電圧）を印加する。
　Ｘ線光源３０から照射されたＸ線は、被写体Ｓを透過し、シンチレータ１０Ａに入射する。シンチレータ１０Ａに入射したＸ線はシンチレーション光に変換され、撮像パネル１０にシンチレーション光が入射する。
　撮像パネル１０における各画素１３に設けられたフォトダイオード１５にシンチレーション光が入射すると、フォトダイオード１５により、シンチレーション光の光量に応じた電荷に変換される。
　フォトダイオード１５によって変換された電荷に応じたデータ信号は、ゲート制御部２０Ａからゲート線１１を介して出力されるゲート電圧（プラスの電圧）によってＴＦＴ１４がＯＮ状態となっているときに、データ線１２を通じて信号読出部２０Ｂにより読み出される。読み出されたデータ信号に応じたＸ線画像が、画像処理部２０Ｃによって生成される。
　（撮像パネル１０の製造方法）
　次に、撮像パネル１０の製造方法について説明する。図５～図１１は、撮像パネル１０の各製造工程における画素１３のＡ－Ａ断面図とＢ－Ｂ断面図である。
　図５に示すように、基板４０の上に、スパッタリング等により、アルミニウムとチタンとを積層した金属膜を形成する。そして、フォトリソグラフィ法により、この金属膜をパターニングしてゲート電極１４１とゲート線１１とを形成する。この金属膜の厚さは、例えば、３００ｎｍである。
　次に、図６に示すように、基板４０の上に、プラズマＣＶＤ法、又はスパッタリング等により、ゲート電極１４１を覆うように、酸化珪素（ＳｉＯｘ）又は窒化珪素（ＳｉＮｘ）等からなるゲート絶縁膜４１を形成する。ゲート絶縁膜４１の厚さは、例えば、２０～１５０ｎｍである。
　続いて、図７に示すように、ゲート絶縁膜４１の上に、例えば、スパッタリング等で酸化物半導体を成膜し、フォトリソグラフィ法により、酸化物半導体をパターニングすることで半導体活性層１４２を形成する。半導体活性層１４２を形成した後、高温（例えば、３５０℃以上）の酸素を含む雰囲気中（例えば、大気中）で熱処理してもよい。この場合、半導体活性層１４２における酸素欠陥を減少させることができる。半導体活性層１４２の厚さは、例えば、３０～１００ｎｍである。
　次に、図８に示すように、ゲート絶縁膜４１の上、及び半導体活性層１４２の上に、スパッタリング等により、チタンと、アルミニウムと、チタンとをこの順に積層した金属膜を形成する。そして、フォトリソグラフィ法により、この金属膜をパターニングすることにより、ソース電極１４３、データ線１２、ドレイン電極１４４を形成する。ソース電極１４３、データ線１２、ドレイン電極１４４の厚さは、例えば、５０～５００ｎｍである。なお、エッチング加工は、ドライエッチング又はウエットエッチングのどちらを採用してもよいが、基板４０の面積が大きい場合にはドライエッチングが適している。これにより、ボトムゲート型のＴＦＴ１４が形成される。
　続いて、ソース電極１４３、データ線１２、ドレイン電極１４４の上に、例えば、プラズマＣＶＤにより、酸化珪素（ＳｉＯ２）又は窒化珪素（ＳｉＮ）からなる層間絶縁膜４２を形成する。そして、基板４０の全面に３５０℃程度の熱処理を加え、フォトリソグラフィ法により層間絶縁膜４２をパターンニングしてコンタクトホールＣＨ１を形成する。
　次に、図９に示すように、層間絶縁膜４２及びドレイン電極１４４の上に、スパッタリング等により、ｎ型非晶質シリコン層１５１、真性非晶質シリコン層１５２、ｐ型非晶質シリコン層１５３の順に成膜する。そして、フォトリソグラフィ法によりパターンニングし、ドライエッチングすることによりフォトダイオード１５を形成する。
　続いて、層間絶縁膜４２及びフォトダイオード１５の上に、スパッタリング等により、インジウム亜鉛酸化物（ＩＺＯ）を成膜し、フォトリソグラフィ法によりパターンニングして電極４３を形成する。
　次に、図１０に示すように、層間絶縁膜４２及び電極４３の上に、プラズマＣＶＤ法等により、酸化珪素（ＳｉＯ２）又は窒化珪素（ＳｉＮ）を成膜して層間絶縁膜４４を形成する。そして、フォトリソグラフィ法によりパターンニングして、電極４３の上にコンタクトホールＣＨ２を形成する。
　続いて、図１１に示すように、層間絶縁膜４４の上に、感光性樹脂を成膜して乾燥することにより感光性樹脂層４５を形成する。そして、感光性樹脂層４５の上に、スパッタリング等により、インジウム亜鉛酸化物（ＩＺＯ）とモリブデン（Ｍｏ）とを積層した金属膜を成膜し、フォトリソグラフィ法によりパターンニングしてバイアス配線１６を形成する。
　上述した実施形態では、各画素１３におけるＴＦＴ１４の上にバイアス配線１６が形成されているため、シンチレーション光によってＴＦＴ１４が劣化し、ＴＦＴ１４の閾値電圧がシフトすることを抑制することができる。
　また、バイアス配線１６は、各画素１３において、ＴＦＴ１４が接続されているデータ線１２近傍のフォトダイオード１５のエッジ部分１５Ｅ１に重なるように配置されている。つまり、バイアス配線１６は、フォトダイオード１５においてゲート線１１の延伸方向の中央より、ＴＦＴ１４が接続されているデータ線１２の側に配置されている。そのため、フォトダイオード１５においてゲート線１１の延伸方向の中央付近にバイアス配線１６が配置されている場合と比べ、画素１３の開口率を向上させることができる。
　開口率を向上させるために、データ線１２近傍の位置までフォトダイオード１５とドレイン電極１４４を形成すると、ドレイン電極１４４とデータ線１２との間隔が狭くなる。ドレイン電極１４４とデータ線１２とは同一層に形成されるため、製造時において、ドレイン電極１４４とデータ線１２の間隔より大きいパーティクルが付着すると、ドレイン電極１４４とデータ線１２にパターン欠陥が生じる。上述した実施形態では、画素１３におけるドレイン電極１４４において、ゲート線１１の延伸方向のエッジであって、半導体活性層１４２と接続されていないエッジ部分１４４Ｅ１，１４４Ｅ２は、当該画素１３におけるフォトダイオード１５のゲート線１１の延伸方向のエッジ部分１５Ｅ１，１５Ｅ２よりも当該画素１３の内側である。そのため、データ線１２近傍の位置までフォトダイオード１５とドレイン電極１４４を形成する場合と比べ、画素１３の開口率を維持しつつ、データ線１２とドレイン電極１４４の間隔を大きくすることができる。その結果、製造時において、データ線１２とドレイン電極１４４の間にパーティクルが付着することによるパターン欠陥の発生を低減することができる。
　＜変形例＞
　以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
以下、本発明の変形例について説明する。
　（１）上述した実施形態では、撮像パネル１０において、ボトムゲート型のＴＦＴ１４を備える例を説明したが、例えば、図１２に示すように、ＴＦＴ１４は、トップゲート型のＴＦＴであってもよいし、図１３に示すボトムゲート型のＴＦＴであってもよい。
　図１２に示すトップゲート型のＴＦＴ１４を備える撮像パネルの製造方法について、上述した実施形態と異なる部分を説明する。まず、基板４０の上に、酸化物半導体からなる半導体活性層１４２を形成する。そして、基板４０と半導体活性層１４２の上に、チタンと、アルミニウムと、チタンとをこの順に積層したソース電極１４３、データ線１２、ドレイン電極１４４を形成する。
　続いて、半導体活性層１４２、ソース電極１４３、データ線１２、ドレイン電極１４４の上に、酸化珪素（ＳｉＯｘ）又は窒化珪素（ＳｉＮｘ）等からなるゲート絶縁膜４１を形成する。その後、ゲート絶縁膜４１の上に、アルミニウムとチタンとを積層したゲート電極１４１とゲート線１１とを形成する。
　ゲート電極１４１の形成後は、ゲート電極１４１を覆うように、ゲート絶縁膜４１の上に層間絶縁膜４２を形成し、ドレイン電極１４４まで貫通するコンタクトホールＣＨ１を形成する。そして、上述の実施形態と同様、層間絶縁膜４２及びドレイン電極１４４の上に、フォトダイオード１５を形成すればよい。
　また、図１３に示すようにエッチストッパ層１４５が設けられたＴＦＴ１４を備える撮像パネルの場合には、上述した実施形態において、半導体活性層１４２を形成した後、例えば、プラズマＣＶＤ等により、酸化珪素（ＳｉＯ２）を半導体活性層１４２の上に成膜する。その後、フォトリソグラフィ法によりパターンニングしてエッチストッパ層１４５を形成する。そして、エッチストッパ層１４５を形成した後、半導体活性層１４２とエッチストッパ層１４５の上に、チタンと、アルミニウムと、チタンとをこの順に積層したソース電極１４３、データ線１２、ドレイン電極１４４を形成すればよい。
　（２）上述した実施形態では、ドレイン電極１４４におけるゲート線１１の延伸方向のエッジであって、半導体活性層１４２に接続されていないエッジ部分１４４Ｅ１、１４４Ｅ２が、フォトダイオード１５におけるゲート線１１の延伸方向のエッジ部分１５Ｅ１、１５Ｅ２よりも画素１３の内側となるようにドレイン電極１４４を形成する例を説明したが、データ線１２近傍のドレイン電極１４４とフォトダイオード１５の各エッジ部分が略同じ位置となるようにドレイン電極１４４が形成されていてもよい。

Claims (6)

  1. 　Ｘ線光源から照射されたＸ線をシンチレータで変換したシンチレーション光を撮像する撮像パネルであって、
    　基板と、
    　前記基板上に設けられた複数のゲート線と、
    　前記基板上に設けられ、前記複数のゲート線と交差する複数のデータ線と、
    　前記基板上に設けられ、前記シンチレーション光を受光して電荷に変換する変換素子と、
    　前記基板上に設けられ、ゲート線とデータ線とが交差する位置近傍において、当該ゲート線と、当該データ線と、前記変換素子とに接続され、半導体活性層を含む薄膜トランジスタと、
    　前記基板上に設けられ、接続された前記変換素子にバイアス電圧を供給する金属配線と、を備え、
    　前記金属配線は、前記薄膜トランジスタの上に重なるように前記データ線と略平行に配置されている、撮像パネル。
  2. 　前記半導体活性層は、酸化物半導体からなる、請求項１に記載の撮像パネル。
  3. 　前記半導体活性層は、ケイ素を含む非晶質又は多結晶状態である、請求項１に記載の撮像パネル。
  4. 　前記薄膜トランジスタは、
    　前記基板上に形成されたゲート電極と、
    　前記ゲート電極を覆う絶縁膜と、
    　前記絶縁膜上に形成され、前記半導体活性層に接続されたソース電極、及びドレイン電極と、を含み、
    　前記半導体活性層は、前記絶縁膜上に形成されている、請求項１から３のいずれか一項に記載の撮像パネル。
  5. 　前記薄膜トランジスタは、
    　前記半導体活性層に接続されたソース電極、及びドレイン電極と、
    　前記半導体活性層と、前記ソース電極と、前記ドレイン電極とを覆う絶縁膜と、
    　前記絶縁膜上に形成されるゲート電極と、を含む、請求項１から３のいずれか一項に記載の撮像パネル。
  6. 　請求項１から５のいずれか一項に記載の撮像パネルと、
    　前記撮像パネルにおける前記薄膜トランジスタのゲート電圧を制御して、前記変換素子によって変換された電荷に応じたデータ信号を、前記データ線を介して読み出す制御部と、
    　Ｘ線を照射するＸ線光源と、
    　前記Ｘ線をシンチレーション光に変換するシンチレータと、
    　を備えるＸ線撮像装置。
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