KR101384247B1 - 광전변환소자 및 광전변환소자의 제작 방법 - Google Patents

광전변환소자 및 광전변환소자의 제작 방법 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

광전변환층의 에칭을 단계적으로 행함으로써, 측면이 서로 다른 테이퍼 각을 갖는 광전변환소자를 제공하는데 목적이 있다. pin형태의 포토다이오드는, pn형태 포토다이오드와 비교해서 응답 속도가 고속이지만, 암전류가 크다고 하는 결점이 있다. 이 때, 그 암전류의 한가지 원인은, 에칭에서 발생한 에칭 잔여물이 광전변환층의 측면에 퇴적되는 것이라고 생각된다. 종래는 단부의 측면이 균일한 면의 2개의 서로 다른 테이퍼 형상인 구성을 형성함으로써 광전변환소자의 리크 전류를 저감하여, 광전변환층의 p층의 측면과 n층의 측면이 동일면에 존재하지 않는다.
광전변환소자, 에칭, 리크 전류, 드라이에칭, 반도체장치.

Description

광전변환소자 및 광전변환소자의 제작 방법{Photoelectric conversion element and manufacturing method of photoelectric conversion element}
본 발명은, 수광한 광을 전기신호로 변환해서 출력하는 광전변환장치에 관한 것이다. 특히, 본 발명은, 박막 반도체소자를 갖는 광전변환장치 및 그 제작 방법에 관한 것이다. 또한, 본 발명은, 광전변환소자를 구비한 반도체장치 및 전자기기에 관한 것이다.
이때, 본 명세서에 있어서, 광전변환소자란, 하나의 개개의 광전변환층을 갖는 박막의 적층체를 말하고, 광전변환장치란 하나 또는 복수의 광전변환소자의 집합체 또는 기타의 소자와 광전변환소자를 조합해서 구성한 반도체장치를 말한다.
광전변환장치는 전자파의 검출에 사용되고, 자외선으로부터 적외선에 걸쳐서 감도를 갖는 광전변환장치는 총괄해서 광센서라고 불린다. 광센서 중에서, 파장400nm∼700nm의 가시광선영역에 감도를 갖는 것은 가시광 센서라고 불리고, 환경에 의존하는 조도의 조정, 또는 온-오프 제어가 필요한 기기에 수많이 이용되고 있다(특허문헌1: 일본공개특허출원번호 2005-129909 참조).
표시장치는 주위의 밝기를 검출하여, 그 표시장치의 표시 휘도를 조정한다. 이것은, 주위의 밝기를 검출하고, 적절한 표시 휘도를 얻어서 소비 전력을 저감시키고, 시인성을 향상시키는 것이 가능하기 때문이다. 예를 들면, 휴대전화의 표시부와 퍼스널컴퓨터의 표시부에 그러한 휘도조정용의 광센서가 이용되고 있다. 휴대전화에서는, 표시부뿐만 아니라, 키 버튼 조명의 소비 전력도 저감하면 좋다.
또한, 주위의 밝기뿐만 아니라, 표시장치의 휘도를 광센서에 의해 검출함으로써 표시부의 휘도의 조정도 가능하게 된다. 구체적으로는, 액정표시장치의 백라이트의 휘도를 광센서에 의해 검출하고, 표시 화면의 휘도를 조정한다.
또한, 프로젝터를 사용한 표시장치에 있어서는, 광센서를 사용하여, 컨버전스 조정을 행하고 있다. 컨버전스 조정이란, R G B의 각 색의 영상이 차이를 보이지 않도록, 영상을 조정하는 것이다. 광센서를 사용해서, 각 색의 영상의 위치를 검출하고, 옳은 위치에 영상을 배치하고 있다.
광전변환소자(포토다이오드)는 크게 4개의 종류: pn형태, pin형태, 쇼트키형 및 애벌랜쉬형으로 나눌 수 있다. pn 형태 포토다이오드는 p형태 반도체와 n형태 반도체를 접합한 광전변환소자다. pin 형태 포토다이오드는 pn형태의 p형태 반도체와 n형태 반도체의 사이에 진성 반도체(i형태 반도체)를 끼운 구성의 광전변환소자다. pn 형태 포토다이오드는, 암전류가 작고 응답 속도가 저속이다. pin 형태 포토다이오드는 응답 속도가 고속이고, 암전류가 크다.
또한, p형태 반도체란, 전자가 결핍하기 때문에 전하를 수송하는 캐리어로서 주로 정공이 사용되는 반도체이다. n형태 반도체란, 전자가 과잉으로 존재하기 때문에 전하를 수송하는 캐리어로서 주로 전자가 사용되는 반도체이다. 진성반도체 란, 고순도의 반도체재료로 구성된 반도체다. 쇼트키형 포토다이오드는, p형태 반도체층 대신에, 금의 박막층과 n형태 층의 접합을 사용하는 광전변환소자이다. 애벌랜쉬형 포토다이오드란, 인가된 역바이어스의 전압에 의해 광전류가 배가 되는 고속 또한 고감도의 광전변환소자다. 이때, p형태 반도체층을 p층, i형태 반도체층을 i층, n형태 반도체층을 n층이라고 한다.
(발명의 개시)
종래의 pin형태 포토다이오드의 일례를 도 4b에 나타낸다. 도 4b에는, 기판(100) 위에 하지층(115)을 갖고, 하지층(115) 위에 제1의 도전층(112)을 갖고, 제1의 도전층(112) 위에 반도체층(103D)을 갖고, 그 반도체층(103D)은 제1의 반도체층(103A), 제2의 반도체층(103B) 및 제3의 반도체층(103C)으로 구성되고, 제1의 도전층(112)과 제1의 반도체층(103A)이 서로 접속되고, 제3의 반도체층(103C) 위에 개구부를 갖는 절연층(107)을 갖고, 절연층(107) 위에 제2의 도전층(117)을 갖고, 제2의 도전층(117)은 절연층(107)의 개구부에 있어서 제3의 반도체층(103C)과 접속되고, 이것들의 적층구조를 덮도록 개구부를 갖는 절연층(109)을 갖고, 절연층(109) 위에 제3의 도전층(111)을 갖고, 제3의 도전층(111)은 절연층(109)의 개구부를 거쳐서 제1의 도전층(112) 및 제2의 도전층(117)과 접속되어 있다. 그리고, 제1의 반도체층(103A), 제2의 반도체층(103B) 및 제3의 반도체층(103C)의 단부의 측면은, 동일평면 위에 존재하고 있다. 제1의 반도체층(103A)은 일 도전형의 불순물원소가 첨가되어 있고, 제3의 반도체층(103C)은 제1의 반도체층(103A)과는 반대의 도전형의 불순물원소가 첨가되어 있다. 제2의 반도체층(103B)은 진성반도체다.
도 4b에 나타내는 광전변환소자에서는, 리크 전류가 생기기 쉽다. 도 4a에 관해서도 같다. 이 리크 전류의 발생의 한가지 원인으로서, 광전변환층인 반도체층(연속적으로 배치된 p층, i층, n층으로 이루어진 반도체층)의 단부의 측면에 퇴적하는 에칭 잔여물이 고려된다. 에칭 잔여물은 에칭 공정에서 발생한다. 에칭 공정에서 발생한 에칭 잔여물이 반도체층(103D)의 단부인, 피에칭면(도 4a 및 4b에서 점선 114A∼114D로 둘러싸인 영역)에 퇴적된다. 이 에칭 잔여물을 거쳐서 도통함으로써 리크 전류가 발생한다고 생각된다.
본 발명의 목적은, pin형태의 광전변환소자에 있어서, 피에칭면에 발생하는 리크 전류를 저감하여, 고수율로 신뢰성이 높은 광전변환장치를 제작하는데 있다.
본 발명의 광전변환소자는, 제3의 반도체층(103C)의 단부의 측면만, 또는 제3의 반도체층(103C)의 단부의 측면과 제2의 반도체층(103B)의 측면의 일부가 에칭에 의해 제거된다. 그 때문에, 반도체층(103D)의 단부의 측면은, 서로 다른 테이퍼 각을 갖는 2개의 면을 가진다.
본 발명의 광전변환소자는, 도 1에 나타나 있는 바와 같이, 도전층 위에 일 도전형의 불순물원소를 갖는 제1의 반도체층과, 상기 제1의 반도체층 위에 형성된 제2의 반도체층과, 상기 제2의 반도체층 위에 상기 제1의 반도체층과는 반대의 도전형의 불순물원소를 갖는 제3의 반도체층이 적층된 층을 구비한 광전변환층을 갖고, 상기 광전변환층의 측면은 제1의 테이퍼 각을 갖는 면과, 제2의 테이퍼 각을 갖는 면을 구비하고, 상기 제1의 테이퍼 각을 갖는 면은, 상기 제1의 반도체층의 측면과, 상기 제2의 반도체층의 측면의 일부를 구비하고, 상기 제2의 테이퍼 각을 갖는 면은 상기 제2의 반도체층의 측면의 또 다른 부분과, 상기 제3의 반도체층의 측면을 구비하고,상기 제1의 테이퍼 각을 갖는 면과 상기 제2의 테이퍼 각을 갖는 면은 서로 다른 테이퍼 각을 갖는다. 또한, 상기 제1의 테이퍼 각을 갖는 면의 테이퍼 각은 상기 제2의 테이퍼 각을 갖는 면의 테이퍼 각보다도 큰 것이 바람직하다.
또한, 상기 제2의 테이퍼 각을 갖는 면은, 상기 제3의 반도체층의 단부의 측면만으로 구성되어도 된다.
상기 제1 내지 제3의 반도체층은 실리콘을 주성분으로 하는 것이 바람직하다. 또한, 본 발명의 광전변환소자가 갖는 제1의 반도체층은 p형태 반도체층이며, 상기 제3의 반도체층은 n형태 반도체층이며, 광전변환소자는 유리 기판 등의 투광성을 갖는 기판 위에 형성되는 것이 바람직하다.
본 발명의 광전변환소자가 광전변환층 아래에 설치하는 도전층은 테이퍼 형상인 것이 바람직하다. 더 바람직하게는, 도전층의 단부를 덮도록 보호층이 설치되고, 그 보호층 위에 상기 반도체층이 설치된다. 상기 보호층이 컬러 필터층을 갖고 있어도 된다. 이 경우에는, 컬러 필터층과 광전변환층의 사이에는 오버코트층이 설치되는 것이 바람직하다.
본 발명의 광전변환소자는, 하지층 위에 형성되고, 그 하지층은 폴리이미드, 아크릴 수지, 에폭시 수지 및 그의 조합으로 이루어진 군으로부터 선택된 재료로 이루어진 것이 바람직하다. 광전변환소자와 중첩하지 않는 하지층에서의 영역이 요철을 갖고, 요철의 영역 위에는 상기 하지층과 동일한 재료로 이루어진 층이 설치 되는 것이 더욱 바람직하다.
본 발명의 광전변환소자에 구비된 광전변환층 아래에 설치하는 도전층은, 투광성을 갖는 도전성 재료 또는 티타늄으로 형성된 것이 바람직하다.
본 발명의 반도체장치는, 상기한 특징을 갖는 광전변환소자와 박막트랜지스터를 가진다. 바람직하게는, 본 발명의 반도체장치는, 광전변환소자에 접속되는 출력을 증폭하는 전류증폭회로를 갖고, 그 전류증폭회로는 복수의 트랜지스터로 이루어진 전류 미러 회로다.
본 발명의 반도체 장치에서는, 광전변환소자의 단부와 중첩하는 영역, 및 박막트랜지스터에 구비된 반도체층의 채널 형성 영역과 중첩하는 기판측의 영역에, 차광층이 설치되는 것이 바람직하다.
본 발명의 광전변환소자의 제작 방법은, 기판 위에 도전층을 형성하는 것과, 상기 도전층 위에 보호층을 형성하는 것과, 상기 도전층 위에 일 도전형의 불순물원소를 갖는 제1의 반도체층을 형성하는 것과, 상기 제1의 반도체층 위에 제2의 반도체층을 형성하는 것과, 상기 제2의 반도체층 위에, 상기 제1의 반도체층과는 반대의 도전형의 불순물원소를 갖는 제3의 반도체층을 형성하는 것과, 상기 제1 내지 제3의 반도체층 위에 테이퍼 형상을 갖는 레지스트를 선택적으로 형성하는 것과, 상기 레지스트를 사용하여, 상기 제3의 반도체층의 일부와 상기 제2의 반도체층의 일부를 제거하기 위해 제1의 드라이에칭을 행하는 것과, 상기 제1의 드라이에칭에서 사용한 가스보다도 상기 제2의 반도체층의 에칭 레이트가 낮고, 또한 02을 포함 한 가스에 의해, 상기 제3의 반도체층의 일부와 상기 제2의 반도체층의 일부를 제거하기 위해서 제2의 드라이에칭을 행하면서, 상기 제2의 드라이에칭으로 인해 상기 제3의 반도체층 위에 산화물층을 형성하는 것과, 상기 제2의 반도체층의 에칭 레이트보다도 상기 산화물층의 에칭 레이트가 높은 가스에 의해, 상기 산화물층을 제거하기 위해 제3의 드라이에칭을 행하는 것을 포함한다. 필요하지 않은 경우에, 보호층은 형성하지 않아도 좋다. 상기 제1 내지 제3의 반도체층은 실리콘을 주성분으로 하는 것이 바람직하다. 또한, 더 바람직하게는, 제1의 드라이에칭에는 CF4과 C12의 혼합 가스를 사용하고, 제2의 드라이에칭에는 CF4과 02의 혼합 가스를 사용하고, 제3의 드라이에칭에는 CHF3과 He의 혼합 가스를 사용한다.
또한, 본 명세서에 있어서, 테이퍼 각이란, 테이퍼 형상을 갖는 층에 있어서, 해당 층의 측면과 저면이 이루는 경사각(내각)을 말한다. 측면이 둥근 경우, 측면과 저면의 교점에 있어서의 접선과 저면이 이루는 각도를 말한다. 또한, 레지스트의 하드 베이킹은, 소정의 온도에서 실행되는 열처리다. 하드 베이킹을 함으로써, 레지스트의 사이즈가 축소하고, 그 테이퍼 각을 작게 할 수 있다.
또한, 본 명세서에 있어서, 에칭 레이트란, 단위시간당 에칭되는 에칭량을 말한다.
본 명세서에 있어서, 오버 에칭이란, 소정의 두께의 피에칭층을 제거할 때, 에칭이 완료하는 평균시간에 소정의 시간을 추가해서 행하는 에칭을 말한다. 추가하는 소정의 시간은, 기판면내 분포를 고려해서 결정한다. 오버에칭을 함으로써, 에칭되는 층이 남는 것을 막는다.
본 명세서에 있어서, 접속은, 전기적 접속과 동의어다. 따라서, 본 명세서에서 개시하는 구성에서는, 소정의 접속 관계로, 전기적인 접속을 가능하게 하는 것 외의 소자(이를테면, 스위치, 트랜지스터, 용량소자, 인덕터, 저항소자, 또는 다이오드)가 구비되어도 된다.
본 명세서에 있어서, i형태 반도체층(진성 반도체층)이 실리콘 막일 경우의 i형태 반도체층(진성 반도체층)은, 반도체층에 포함되는 p형태또는 n형태 도전성을 부여하는 불순물의 농도가 1×1020cm-3이하이며, 산소 및 질소의 농도가 5×1019cm-3이하인 반도체층을 말한다. 이때, 광 전도도는 암 전도도에 대하여 1000배이상인 것이 바람직하다. 또한, i형태 반도체층에는, 붕소(B)가 10∼1000ppm 첨가되어도 된다.
본 발명에 의해, 광전변환장치의 리크 전류를 저감할 수 있다.
또한, 본 발명에서는, 하지층에 요철을 형성하도록 에칭을 행하는 경우, 수지막 등의 밀착성이 향상한다.
따라서, 본 발명에 의해, 신뢰성이 높은 pin형태 광전변환소자를 고수율로 제작할 수 있다. 또한, 신뢰성이 높은 pin형태 광전변환소자를 구비한 전자기기를 고수율로 제작할 수 있다.
도 1은 본 발명의 광전변환소자의 단면도,
도 2a 내지 2c는 본 발명의 광전변환소자의 단면도,
도 3a 및 3b는 본 발명의 광전변환소자의 단면도,
도 4a 및 4b는 종래의 광전변환소자의 단면도,
도 5a 내지 5c는 본 발명의 광전변환소자의 제작 공정을 나타내는 단면도,
도 6a 내지 6c는 본 발명의 광전변환소자의 제작 공정을 나타내는 단면도,
도 7a 및 7b는 본 발명의 광전변환소자의 제작 공정을 나타내는 단면도,
도 8은 본 발명의 광전변환장치의 단면도,
도 9는 본 발명의 광전변환장치의 단면도,
도 10은 본 발명의 광전변환장치의 단면도,
도 11은 본 발명의 광전변환장치의 단면도,
도 12는 본 발명의 광전변환장치의 단면도,
도 13은 본 발명의 광전변환장치의 단면도,
도 14는 본 발명의 광전변환장치를 구비한 전자기기를 나타내고,
도 15a 및 15b는 본 발명의 광전변환장치를 구비한 전자기기를 나타내고,
도 16a 및 16b는 본 발명의 광전변환장치를 구비한 전자기기를 나타내고,
도 17은 본 발명의 광전변환장치를 구비한 전자기기를 나타내고,
도 18a 및 18b는 본 발명의 광전변환장치를 구비한 전자기기를 나타내고,
도 19a 및 19b는 본 발명의 광전변환장치의 회로를 각각 나타낸 도면,
도 20a 및 20b는 본 발명의 광전변환소자의 형상을 SEM화상으로 각각 나타낸 도면,
도 21a 내지 21c는 본 발명의 광전변환소자의 형상을 TEM화상으로 각각 나타낸 도면,
도 22a 내지 22d는 본 발명의 광전변환소자의 형상을 SEM화상으로 각각 나타낸 도면이다.
(발명을 실시하기 위한 최선의 형태)
이하, 본 발명의 실시 형태 및 실시예들에 대해서 도면을 참조하면서 설명한다. 그렇지만, 본 발명은 많은 다른 형태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은, 실시 형태 및 실시예들의 기재 내용에 한정해서 해석되는 것이 아니다.
[실시 형태1]
본 실시 형태에서는, 본 발명을 적용한 광전변환소자 및 상기 광전변환소자의 제작 공정에 대해서, 도 1 내지 도 2c 및 도 5a 내지 도 7b를 참조해서 설명한다. 도 1 내지 도 2c는 본 발명의 광전변환소자의 단면도를 나타낸다. 도 5a 내지 도 7b는 본 발명의 광전변환소자의 제작 공정을 설명하기 위한 단면도를 나타낸다.
도 1은 본 발명의 광전변환소자를 나타낸다. 도 1에 나타내는 광전변환소자는, 기판(100) 위에 하지층(115)을 갖고, 하지층(115) 위에 제1의 도전층(101)과, 그 제1의 도전층(101)의 단부를 덮는 보호층(102)을 갖고, 제1의 도전층(101) 및 보호층(102) 위에 반도체층(103D)을 갖고, 반도체층(103D) 위에, 개구부를 갖는 절연층(109)을 갖고, 절연층(109) 위에 제3의 도전층(111)을 가진다. 반도체층(103D)은, 제1의 반도체층(103A), 제2의 반도체층(103B) 및 제3의 반도체층(103C)의 적층된 층을 구비하고, 그 제1의 반도체층(103A)은 제1의 도전층(101)과 전기적으로 접속되고, 제3의 반도체층(103C)은 제3의 도전층(111)과 전기적으로 접속되고 있다. 제1의 반도체층(103A)은 일 도전형의 불순물원소를 갖고, 제3의 반도체층(103C)은, 제1의 반도체층(103A)과는 반대의 도전형의 불순물원소를 가진다. 반도체층(103D)의 단부의 측면은, 제1의 반도체층(103A)으로부터 제2의 반도체층(103B)까지 일정한 테이퍼 각(도 1의 각도α)으로 면이 연속하는 제1의 테이퍼 각을 갖는 면과, 제2의 반도체층(103B)으로부터 제3의 반도체층(103C)까지 일정한 테이퍼 각(도 1의 각도β)으로 면이 연속하는 제2의 테이퍼 각을 갖는 면을 갖는다. 제1의 테이퍼 각을 갖는 면과 제2의 테이퍼 각을 갖는 면은 서로 다른 테이퍼 각을 가진다. 제1의 테이퍼 각을 갖는 면의 테이퍼 각은 제2의 테이퍼 각을 갖는 면의 테이퍼 각보다도 크다.
다음에, 본 발명의 광전변환소자의 제작 방법에 대해서, 도 5a 내지 도 7b를 참조해서 설명한다. 본 실시 형태에서는, 기판(100) 위에 광전변환소자를 형성한다.
기판(100)으로서는, 절연성을 갖는 유리 기판 등을 사용한다. 기판(100)은, 플렉시블 기판이어도 된다. 플렉시블 기판으로서는, 플라스틱 등을 사용할 수 있다. 기판(100)이 유리 기판일 경우에는, 면적이나 형상에 특별히 제한은 없다. 그 때문에, 기판(100)으로서, 예를 들면, 일 변이 1미터이상이며, 사각형의 유리 기판을 사용할 수 있고, 원형의 단결정 실리콘 기판을 사용할 경우보다도 생산성을 향상시킬 수 있다. 또한, 기판(100)이 플라스틱 기판일 경우에는, 그 플라스틱 기판이 박형, 경량 및 구부릴 수 있기 때문에, 여러 가지로 디자인할 수 있는 반도체장치를 제작할 수 있고, 그 반도체장치를 여러 가지 형상으로 쉽게 형성할 수 있다. 플라스틱 기판을 사용함으로써, 내충격성이 우수한 광전변환장치를 제작하는 것이 가능하게 된다. 추가로, 광전변환장치를 여러 가지 물품에 붙이거나, 매립하거나 하는 것이 용이해져, 다종 다양한 분야에의 응용이 가능하게 된다. 또한, 기판(100)이 플라스틱 기판일 경우에는, 제작 공정의 처리 온도를 견디어낼 수 있는, 내열성을 갖는 플라스틱을 사용할 필요가 있다. 그 때문에, 적합하게는, 유리 기판 위에 박막트랜지스터(이하, TFT라고 한다.)를 설치한 후, 해당 TFT를 박리하고, 박리한 TFT를 플라스틱 기판 위에 전송하는 것에의해 설치한다. 플렉시블 기판으로서, 구체적으로는 폴리에틸렌나프타레이트(PEN)의 필름을 사용할 수 있다. 폴리에틸렌나프타레이트의 이외에도, 폴리에틸렌테레프탈레이트(PET), 폴리부틸렌나프타레이트(PBN), 폴리이미드(PI), 폴리아미드(PA)등의 필름을 사용해도 된다.
본 실시 형태에서 사용하는 기판(100) 위에는 하지층(115)이 형성되어 있다. 하지층(115)은 폴리이미드, 아크릴, 에폭시 수지 등의 유기수지로 형성된다. 하지층(115)은, 후 공정에서 형성되는 적층막의 각 층보다도 두꺼운 막을 형성하는 것이 바람직하다. 적합하게는, 하지층(115)은, 수지 페이스트와 같은 액체를 사용하여, 스핀 코트법이나 액적토출법에 의해 형성된다.
그 후, 하지층(115) 위에 제1의 도전층(101)을 형성한다(도 5a). 제1의 도전층(101)은 단층이어도 적층이어도 좋다. 제1의 도전층(101)을 단층으로 형성할 경우에는, 티타늄(Ti), 텅스텐(W), 탄타르(Ta), 몰리브덴(Mo), 네오디뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru),로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 알루미늄(Al), 금(Au), 은(Ag), 동(Cu)으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 혹은 화합물재료로 이루어진 막, 또는, 이것들의 질화물(예를 들면, 질화 티타늄, 질화 텅스텐, 질화 탄타르, 질화 몰리브덴)으로 이루어진 막을 사용할 수 있다. 제1의 도전층(101)을 적층으로 형성할 경우에는, 이것들의 원소를 조합해서 사용하면 좋다. CVD법이나 스퍼터링법, 액적토출법 등을 사용하여 제1의 도전층(101)을 형성한다. 본 실시 형태에서는 Ti를 단층으로 형성한다.
다음에, 제1의 도전층(101)에 대하여 에칭 등을 함으로써, 원하는 패턴을 갖는 제1의 도전층(101)을 형성한다. 제1의 도전층(101)의 에칭에는 염소계 가스를 사용하면 좋다. 본 실시 형태에서는, BC13과 C12의 혼합 가스를 사용해서 드라이에칭을 행한다. 가스의 유량비를 60:20(sccm)로 하고 쳄버내의 압력을 1.9Pa, 온도를 70℃로 해서, 코일형의 전극에 450W의 RF(13.56MHz)전력을 투입해서 플라즈마를 생성하고, 기판측에 100W의 RF(13.56MHz)전력을 투입하고, 실질적으로 부의 바이어스 파워를 더함으로써 자기 바이어스 전압을 생성한다. 여기에서, 테이퍼 형상의 테이퍼 각은 30°정도가 되도록 형성한다. 이때, 레지스트에 하드 베이킹을 실행함으로 써 테이퍼 각을 작게 할 수 있다. 또한, 에칭 방법에 대해서 특별히 한정은 없고, 유도 결합형 플라즈마(ICP)방식의 것 외, 용량결합형 플라즈마(CCP)방식, 전자 사이클로트론 공명 플라즈마(ECR)방식, 또는 반응성 이온에칭(RIE)방식 등을 사용할 수 있다.
이때, 상기의 에칭 조건은, 일례이며, 이것에 한정되는 것이 아니다. 제1의 도전층(101)을 에칭할 수 있는 한, 그 가스종류, 가스의 유량비, 쳄버내의 압력 혹은 온도, 또는 투입하는 전력 등에 관해서는 특별하게 한정되지 않는다.
다음에, 보호층(102)을 형성한다(도 5b). 보호층(102)은 패턴형성된 제1의 도전층(101)의 단부를 덮고, 광전변환층으로서 기능하는 반도체층(103D)을 전극으로서 기능하는 제1의 도전층(101)의 단부에 있어서 양호하게 피복하게 하여, 전극(제1의 도전층(101))의 단부에 있어서의 전계의 집중을 방지한다. 보호층(102)은 절연성 재료나, 도전성 재료로 형성되어도 된다. 보호층(102)의 도전성이 높을 경우에는, 정전기에 대한 내성이 저하하기 때문에, 보호층(102)의 저항은 높은 것이 바람직하다. 또한, 폴리이미드 등의 유기수지를 사용했을 경우에는, 감광성 재료를 사용하고, 도포, 노광, 현상, 소성만으로 용이하게 형성할 수 있고, 테이퍼 각이 작아지기 때문에, 후의 공정으로 형성되는 막의 피복성을 향상시킬 수 있다. 이때, 광이 기판(100)측으로부터 입사할 경우에는, 보호층(102)은 광의 투과율이 높은 재료에 의해 형성하는 것이 바람직하다. 본 실시 형태에서는, 보호층(102)으로서 폴리이미드를 사용한다.
다음에, 제1의 도전층(101) 위에 제1의 반도체층(103A), 제2의 반도체 층(103B), 제3의 반도체층(103C)을 순차 적층하여, 반도체층(103D)을 형성한다(도 5c).
제1의 반도체층(103A)은, p형태 반도체층이며, p형태 도전성을 부여하는 불순물원소를 포함한 아모르포스 실리콘 막에 의해 형성된다. 제1의 반도체층(103A)의 형성에는, 13족의 불순물원소(예를 들면, 붕소(B))를 포함한 반도체재료 가스를 사용하고, 플라즈마CVD법에 의해 형성한다. 반도체재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2C12, SiHC13, SiC14, SiF4등을 사용해도 된다. 또한, 불순물원소를 포함하지 않는 아모르포스 실리콘 막을 형성한 후에, 확산법이나 이온주입법을 사용해서 상기 아모르포스 실리콘 막에 불순물원소를 도입해도 좋다. 이온주입법 등에 의해 불순물원소를 도입한 후에 가열 등을 행함으로써 불순물원소를 확산시키면 좋다. 이 경우에, 아모르포스 실리콘 막을 형성하는 방법으로서는, LPCVD법, 기상성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제1의 반도체층(103A)의 두께는 10 내지 50nm가 되도록 형성하는 것이 바람직하다.
제2의 반도체층(103B)은, i형태 반도체층(진성 반도체층)이며, 아모르포스 실리콘 막에 의해 형성된다. 제2의 반도체층(103B)의 형성에는, 반도체재료 가스를 사용하고, 아모르포스 실리콘 막을 플라즈마CVD법에 의해 형성한다. 반도체재료 가스로서는, 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2C12, SiHC13, SiC14, SiF4 등을 사용해도 된다. 제2의 반도체층(103B)의 형성은, LPCVD법, 기상성장법, 스퍼터링법 등에 의해 행해도 된다. 제2의 반도체층(103B)의 두께는 200 내지 1000nm가 되도록 형성하는 것이 바람직하다.
제3의 반도체층(103C)은, n형태 반도체층이며, n형태 도전성을 부여하는 불순물원소를 포함한 아모르포스 실리콘 막에 의해 형성된다. 제3의 반도체층(103C)의 형성에는, 15족의 불순물원소(예를 들면, 인(P))을 포함한 반도체재료 가스를 사용하고, 플라즈마CVD법에 의해 형성한다. 반도체재료 가스로서는, 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2C12, SiHC13, SiC14, SiF4등을 사용해도 된다. 또한 불순물원소를 포함하지 않은 아모르포스 실리콘 막을 형성한 후에, 확산법이나 이온주입법을 사용해서 상기 아모르포스 실리콘 막에 불순물원소를 도입해도 좋다. 이온주입법 등에 의해 불순물원소를 도입한 후에 가열 등을 행함으로써 불순물원소를 확산시키면 좋다. 이 경우에, 아모르포스 실리콘 막을 형성하는 방법으로서는, LPCVD법, 기상성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제3의 반도체층(103C)의 두께는 20 내지 200nm가 되도록 형성하는 것이 바람직하다.
이때, p형태 반도체층, i형태 반도체층, n형태 반도체층은, 상기와는 역순서로 적층되어 있어도 된다. 즉, 제1의 반도체층(103A)가 n형태 반도체로 형성되고, 제2의 반도체층(103B)이 i형태 반도체로 형성되고, 제3의 반도체층(103C)이 p형태 반도체로 형성되어도 된다. 이 경우에는, 광은 기판과는 반대의 방향에서, 즉, 박막이 적층되어 있는 측으로부터 입사하는 것이 바람직하다. 일반적으로, pin형태 포토다이오드에 있어서는, 광이 p형태 반도체층 측에서 입사하는 구조인 것이 바람직하다.
또한, 제1의 반도체층(103A), 제2의 반도체층(103B), 및 제3의 반도체층(103C)은, 아모르포스 반도체를 사용해서 반드시 형성하는 것이 아니고, 다결정반도체를 사용해서 형성해도 좋거나, 세미아모르포스 반도체(이하, SAS라고 한다.)를 사용해서 형성해도 좋다.
이때, SAS란, 비정질 구조와 결정구조를 갖는 반도체(단결정 및 다결정을 포함한다)의 중간적인 구조의 반도체다. SAS는, 자유에너지적으로 안정한 제3의 상태를 갖는 반도체이며, 단거리 질서를 갖고, 격자변형을 갖는 결정질이며, 그 입경을 0.5∼20nm로서 비단결정 반도체막중에 확산될 수 있다. SAS는, 라만(Raman) 스펙트럼이 520cm-1보다도 저파수측으로 쉬프트하고 있고, 또한 X선 회절에서는 Si결정격자에 의해 생긴 (111) 및 (220)의 회절 피크가 관측된다. 또한, 댕글링 본드를 종단시키기 위해서, 상기 SAS는, 수소 또는 할로겐을 적어도 1원자％ 포함한다. 본 명세서에서는, 편의상, 이러한 반도체를 SAS라고 한다. 더욱이, 헬륨, 아르곤, 크립톤, 네온 등의 희가스 원소를 포함하여서 격자변형을 더욱 촉진시킴으로써, 안정성이 개선되고, 양호한 특성을 갖는 세미아모르포스 반도체를 얻을 수 있다. 이때, 미결정반도체도 SAS에 포함된다. SAS는 실리콘을 포함한 기체를 글로우 방전 분해하는 것에 의해 얻을 수 있다. 대표적인 실리콘을 포함한 기체로서는, 실란(SiH4)이며, 그 밖에도 Si2H6, SiH2C12, SiHC13, SiC14, SiF4 등을 사용하여도 된다. 또 수소나, 수소에 헬륨, 아르곤, 크립톤 또는 네온으로부터 선택된 적어도 일종의 희가스 원소를 포함한 가스에 의해, 이것들의 실리콘을 포함한 기체를 희석해서 사용하는 경우, SAS의 형성을 용이하게 할 수 있다. 실리콘을 포함한 기체는, 희석율이 2배∼1000배로 희석되는 것이 바람직하다. 또한, 실리콘을 포함한 기체중에, CH4, C2H6 등의 탄화물기체, GeH4, GeF4 등의 게르마늄화 기체, F2등을 혼입시킴으로써, 에너지 대역폭을 1.5∼2.4eV, 또는 0.9∼1.1eV로 조절할 수 있다.
다음에, 제3의 반도체층(103C) 위에 레지스트(104)를 원하는 패턴이 되도록 형성한다(도 5c). 현재의 양산 라인에서 사용되는 레지스트로서, 노볼락 수지를 주성분으로 하는 것을 들 수 있다. 노볼락 수지를 주성분으로 하는 레지스트는, 드라이에칭 내성이 높기 때문에, 바람직하다. 또한, 폴리에틸렌계 수지를 주성분으로 하는 레지스트도 드라이에칭에 대한 내성이 뛰어나기 때문에, 폴리에틸렌계 수지를 주성분으로 하는 레지스트를 사용해도 된다.
계속해서, 레지스트(104)를 마스크로서 반도체층(103D)의 원하는 부분을 드라이에칭에 의해 제거한다. 패턴의 형성은, 3단계의 에칭에 의해 행하고, 이것들을 제1 내지 제3의 에칭이라고 한다.
제1의 에칭에는 아모르포스 실리콘에 대한 에칭 레이트가 큰 CF4과 C12의 혼합 가스를 사용하는 것이 바람직하다. 여기에서는, 일례로서, 가스의 유량비를 40:40(sccm)로 하고, 쳄버내의 압력을 2.OPa, 온도를 70℃로 하고, 코일형의 전극에 450W의 RF(13.56MHz)전력을 투입해서 플라즈마를 생성하고, 기판측에 100W의 RF(13.56MHz)전력을 투입함으로써, 실질적으로 부의 바이어스 파워를 더하고, 자기 바이어스 전압을 생성해서 에칭을 행한다. 이러한 조건을 사용함으로써, 후막형성 된 반도체층(103D)의 에칭을 단시간에 행할 수 있다. 또한, 전술한 바와 같이 반도체층(103D)이 두껍기 때문에, 에칭 시간을 조정하여, 제2의 반도체층(103B)의 일부와 제1의 반도체층(103A)을 남기도록 에칭을 행하는 것이 가능하다(도 6a). 또는, 제1의 반도체층(103A)의 일부만을 남기도록 에칭을 행해도 된다.
이때, 상기의 에칭 조건은, 일례이며, 이것에 한정되는 것이 아니다. 반도체층(103D)을 에칭할 수 있는 한, 그 가스종류, 가스의 유량비, 쳄버내의 압력 혹은 온도, 또는 투입하는 전력 등에 관해서는 특별하게 한정되지 않는다.
다음에, 제1의 에칭 공정 후에 남아있는 반도체층(103D) 내의 점선으로 둘러싸여진 영역(105)을 에칭하여 제거하기 위해서 제2의 에칭을 행한다. 제2의 에칭은, 02을 포함한 가스에 의해 행하는 것이 바람직하고, 더 바람직하게는 CF4과 02의 혼합 가스를 사용한다. 제1의 도전층(101)에 Ti를 사용할 경우에는, 일례로서, 가스의 유량비를 45:55(sccm)로 하고, 쳄버내의 압력을 2.5Pa, 온도를 70℃로 해서, 코일형의 전극에 500W의 RF(13.56MHz)전력을 투입해서 플라즈마를 생성하고, 기판측에 200W의 RF(13.56MHz)전력을 투입하고, 실질적으로 부의 바이어스 파워를 더하고, 자기 바이어스 전압을 생성해서 에칭을 행한다. 그래서, 제1의 도전층(101)을 제거하지 않고, 반도체층(103D)내의 점선으로 둘러싸여진 영역(105)만을 에칭하여 제거할 수 있다.
02을 포함한 혼합 가스를 사용한 드라이에칭에서는, 레지스트가 등방적으로 에칭되어서 후퇴하고, 피복되는 영역이 작아진다. 또한, 제3의 반도체층(103C)의 표면의 마스크로부터 노출된 영역이 산화되므로, 산화 규소층(106)이 형성된다(도 6b). 이 때, 하층에 존재하는 제1의 도전층(101)은 에칭되지 않는다.
제2의 에칭에서는, 오버 에칭을 실행하는 것이 바람직하다. 하지층(115)의 표면을 점선으로 둘러싸여진 영역(116)에 나타나 있는 바와 같이 요철을 형성할 때까지 에칭을 행하는 것이 바람직하다. 하지층(115)의 표면을 요철로 하는 경우, 후의 공정으로 하지층(115) 위에 형성된 절연막의 밀착성이 향상한다.
다음에, 산화 규소층(106)을 선택적으로 제거하기 위해서 제3의 에칭을 행한다. 제3의 에칭에는, CHF3과 He의 혼합 가스를 사용한 드라이에칭을 행하는 것이 바람직하다. 예를 들면, 가스의 유량비를 7.5:142.5(sccm)로 하고 쳄버내의 압력을 5.5Pa, 온도를 70℃로 하고, 코일형의 전극에 475W의 RF(13.56MHz)전력을 투입해서 플라즈마를 생성하고, 기판측에 300W의 RF(13.56MHz)전력을 투입함으로써 실질적으로 부의 바이어스 파워를 더하여, 자기 바이어스 전압을 생성해서 에칭을 행하면 좋다. 이러한 조건으로 에칭을 함으로써, 실리콘의 에칭 레이트를 억제하면서 산화 규소의 에칭 레이트를 높게 할 수 있고, 이에 따라서, 제2의 반도체층(103B)을 남기고, 산화 규소층(106)을 제거할 수 있다. 이때, 여기에서 에칭 제거되는 영역은 반드시 산화 규소층(106)뿐만 아니라, 제2의 반도체층(103B)의 일부가 제거되어도 된다.
이때, 상기의 에칭 조건은, 일례이며, 이것에 한정되는 것이 아니다. 제3의 반도체층(103C)의 레지스트(104)로부터 노출된 영역과 제2의 반도체층(103B)의 일 부, 또는 제3의 반도체층(103C)의 레지스트(104)로부터 노출된 영역만을 에칭할 수 있는한, 그 가스종류, 가스의 유량비, 쳄버내의 압력 혹은 온도, 또는 투입하는 전력 등에 관해서는 특별히 한정되지 않는다.
이상에서 설명한 바와 같이, 제3의 반도체층(103C)의 레지스트(104)로부터 노출된 영역과 제2의 반도체층(103B)의 일부, 또는 제3의 반도체층(103C)의 레지스트(104)로부터 노출된 영역만을 제거하는 경우, 반도체층(103D)이 테이퍼 각이 서로 다른 2개의 테이퍼 각을 갖는 면을 갖도록 형성할 수 있다. 이때, 단부의 측면의 서로 다른 테이퍼 각을 갖는 2개의 면 중 한쪽은, n층(103C)을 포함하지 않는다.
다음에, 02플라즈마에 의해 라이트(Light) 애싱을 행한 후, 레지스트를 소정의 약액으로 박리해서 제거한다.
다음에, 절연층(107)을 형성한다. 절연층(107)은 절연성 재료로 형성되어도 되고, 특정한 재료와 그 형성 방법에 특별히 한정되지 않는다. 예를 들면, CVD법 등에 의해 절연층(107)을 형성하면 좋다. 형성에 사용하는 재료로서는 산화 규소계 재료, 질화규소계 재료, 실록산 수지 등을 들 수 있다. 또한, 산화 규소계 재료란, 산소와 규소를 주성분으로 하는 산화 규소, 산화 규소가 질소를 포함하고, 또한 산소의 함유량이 질소의 함유량보다도 많은 산화 질화규소를 말한다. 질화규소계 재료란, 질소와 규소를 주성분으로 하는 질화규소, 질화규소가 산소를 포함하고, 질소의 함유량이 산소의 함유량보다도 많은 질화산화 규소를 한다. 실록산 수지란, Si-0-Si결합을 포함한 수지다. 실록산은, 실리콘(Si)과 산소(0)와의 결합을 포함하는 골격구조를 갖는다. 바람직하게는, 감광성 폴리이미드 등의 감광성 수지를 사용한다. 이때, 광이 기판(100)과 역방향으로부터 입사하는 경우에는, 광의 투과율이 높은 절연막을 사용하는 것이 바람직하다. 본 실시 형태에서는, 절연층(107)에는 감광성 폴리이미드를 사용하고, 노광에 의해 패터닝된다. 절연층(107)은 전체면에 형성해도 좋지만, 바람직하게는 하지층(115)의 요철이 형성된 영역을 피해서 형성하여도 좋다(도 6c). 절연층(107)은, 나중에 형성되는 제2의 도전층(108)이 제3의 반도체층(103C)과 접속되는 부분에 개구부를 갖도록 형성한다.
다음에, 제2의 도전층(108)을 형성한다. 제2의 도전층(108)은 단층이어도 되고 적층이어도 된다. 제2의 도전층(108)의 재료에는, 제1의 도전층(101)과 같은 재료를 사용하면 좋다. 즉, 제2의 도전층(108)을 단층으로 할 경우에는, 티타늄(Ti), 텅스텐(W), 탄타르(Ta), 몰리브덴(Mo), 네오디뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 알루미늄(Al), 금(Au), 은(Ag), 동(C u) 또는 니켈(Ni)로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 혹은 화합물재료, 또는, 이것들의 질화물(예를 들면, 질화 티타늄, 질화 텅스텐, 질화 탄타르, 질화 몰리브덴)로 이루어진 막을 사용할 수 있다. 제2의 도전층(108)을 적층으로 형성할 경우에는, 이것들의 원소를 조합해서 사용하면 좋다. 제2의 도전층(108)의 형성에는 CVD법, 스퍼터링법, 또는 액적토출법 등을 사용하면 좋다. 여기에서는, Ti를 사용해서 단층으로 형성한다. 제2의 도전층(108)을 형성한 후, 제1의 도전층(101)과 마찬가지로, 필요에 따라서 에칭 등을 행함으로써, 원하는 패턴을 갖는 도전층이 되도록 형성한다.
다음에, 절연층(109)을 형성한다. 절연층(109)의 재료에는 특별히 한정은 없고, 질화규소계 재료, 산화 규소계 재료, BSG(Boron Silicate Glass), PSG(Phosphorus Silicate Glass), BPSG(Boron Phousphorus Silicate Glass), 또는 수지재료 등을 사용할 수 있다. 적합하게는, 유기수지재료(폴리아미드 또는 아크릴)이나 실록산 수지를 사용한다. 절연층(109)의 형성에는 액적토출법(방식에 따라서는 잉크젯법이라고도 불리고, 또한 토출에는 분출도 포함한다. 이하, 마찬가지로 적용한다.), 스크린인쇄법, 스핀 코트법 등을 사용할 수 있다. 이와는 달리, CVD법 등을 사용해도 된다. 여기에서는, 에폭시 수지를 스크린인쇄법에 의해 형성한다. 하지층(115)의 표면에는 요철이 형성되어 있기 때문에, 절연층(109)은 하지층(115)에 밀착하여, 하지층(115)을 양호하게 피복할 수 있다. 특히, 절연층(109)과 하지층(115)을 동종의 재료로 형성하면, 밀착성이 향상하기 때문에 특히 바람직하다.
그 후, 절연층(109)에, 개구부 110A 및 개구부 110B를 형성한다(도 7a). 절연층(109)의 형성에 스크린인쇄법이나 액적토출법 등을 사용함으로써 절연층(109)을 이미 원하는 패턴으로 형성하고 있는 경우에는, 이 공정은 반드시 행할 필요는 없다. 절연층(109)을 전체면에 형성한 후에 소정의 위치를 제거함으로써 패턴을 형성하는 방법을 채용할 경우이여도, 감광성 재료를 사용함으로써 도포, 노광, 현상 및 소성만으로 패턴을 형성할 수 있다. 또한, 제2의 테이퍼 각이 작아지므로, 후의 공정에 있어서 형성된 층을 양호하게 피복할 수 있다. 개구부 110A는 제1의 도전층(101)에 도달하도록 형성하고, 개구부 110B는 제2의 도전층(108)에 도달하도록 형성한다.
다음에, 개구부 110A 및 개구부 110B에, 제3의 도전층(111)을 형성한다(도 7b). 제3의 도전층(111)은, 도전성 페이스트에 의해, 스크린인쇄법 또는 액적토출법 등을 사용해서 형성할 수 있다. 본 실시 형태에서는 스크린인쇄법을 사용한다. 도전성 페이스트로서는, 은(Ag), 금(Au), 동(Cu), 니켈(Ni) 등의 금속재료를 포함한 도전성 페이스트 또는 도전성 카본 페이스트를 사용할 수 있다. 제3의 도전층(111)은 제1의 도전층(101) 및 제2의 도전층(108)과 접속되도록 형성한다.
상기한 바와 같이, 본 발명에 의해 제작한 광전변환소자를 도 2a 내지 2c에 나타낸다. 도 2a에서는, 보호층(102)은 제1의 도전층(101)의 단부에만 형성되어 있다. 도 2b에서는, 보호층(102)은 도 2a에 있어서 제1의 반도체층(103A)이 기판에 접하고 있던 영역, 및 제1의 도전층(101)의 단부를 덮도록 형성되고, 기판(100)과 반도체층(103A)이 접촉하지 않는 구조로 되어 있다. 도 2c에서는, 보호층(102)은 두께가 같도록 형성되어 있다. 도 2c에 나타낸 보호층(102)은, 절연성의 무기재료 등에 의해, CVD법 등을 사용해서 형성된다. 제3의 반도체층(103C)의 레지스트(104)로부터 노출된 영역과 제2의 반도체층(103B)의 단부의 측면의 일부, 또는 제3의 반도체층(103C)의 레지스트(104)로부터 노출된 영역만을 제거함에 의해, 테이퍼 각이 서로 다른 2개의 테이퍼 형상부를 형성할 수 있다. 제1의 반도체층(103A)으로부터 제3의 반도체층(103C)까지의 단부의 측면에 있어서의 거리를 보다 크게 할 수 있어서, 에칭 잔여물을 통해 도통할 가능성을 저감할 수 있다.
본 발명에 의해, 리크 전류가 작고, 층간에 형성한 수지막 등의 밀착성이 높 은 광전변환소자를 얻을 수 있다. 따라서, 신뢰성이 높은 pin형태 광전변환소자를 제작할 수 있다. 또한, 신뢰성이 높은 pin형태 광전변환소자를 구비한 전자기기를 제작할 수 있다.
이때, 본 실시 형태는, 다른 실시 형태, 및 실시 예1 내지 3과 자유롭게 조합할 수 있다.
[실시 형태2]
본 실시 형태에서는, 실시 형태1과는 다른 구조의 광전변환소자에 대해서 도 3a 내지 도 4b를 참조해서 설명한다. 도 3a 및 3b는 본 발명의 광전변환소자의 단면을 나타낸다. 도 4a 및 4b는 종래의 광전변환소자의 단면을 나타낸다.
도 3a는 본 발명에 따라 제작한 광전변환소자의 일 예를 게시한다. 실시 형태1에 나타내는 광전변환소자와 다른 점은, 투광성을 갖는 도전성 재료에 의해 제1의 도전층(112)을 형성하고 있는 것이다. 이때, 본 실시 형태에서는, 제2의 도전층(117)에는 투광성을 갖는 도전성 재료를 사용하지 않고 있지만, 제2의 도전층(117)은 투광성을 갖는 도전성 재료를 사용해서 형성해도 좋다.
투광성을 갖는 도전성 재료로서, ITO(인듐 주석 산화물), IZO(산화아연(ZnO)을 포함한 인듐 산화물), ZnO(산화아연)을 사용할 수 있다. 바람직하게는, ITO에 산화 규소가 2∼10중량％ 포함한 타겟을 사용해서 스퍼터링법에 의해 형성한 ITSO(산화 규소(SiO2)을 포함한 인듐 주석산화물)을 사용한다. 이때, IZO는, 산화 규소를 포함하고, 산화인듐에 ZnO가 2∼20중량％ 포함된 타겟을 사용해서 스퍼터링 법에 의해 형성한 산화물 도전성 재료다.또한, ZnO에 갈륨(Ga)을 도프한 도전성 재료, SnO2(산화 주석), Ga203을 도프한 ZnO, A1203을 도프한 ZnO, SiO2을 도프한 ZnO를 사용해도 된다.
투광성을 갖는 도전성 재료를 사용해서 제1의 도전층(112)을 형성하는 경우, 기판측에서 광이 입사하는 광전변환장치를 형성하기 위해서 도 3a에 나타낸 구조를 채용할 수 있다. 이 경우, 제2의 도전층(117)에는 투광성을 갖는 도전성 재료를 반드시 사용하지 않는다.
종래의 도 4b에 나타낸 구조에서는, 도 4a와 비교해서 내부 저항이 낮기 때문에, 정전기에 기인하는 파괴가 생기기 쉽다고 하는 결점이 있었다. 또한, 도 4b에 나타내는 구조에서는, 반도체층의 단부인, 점선으로 둘러싸여진 영역 114C 및 영역 114D에, 에칭 공정에서 발생한 에칭 잔여물이 퇴적하기 쉽기 때문에, 리크 전류가 발생하기 쉽다고 하는 문제가 있었다.
도 3b는, 제1의 도전층(101)의 테이퍼 각을 본 발명의 다른 구성보다도 작게 했을 경우의 단면도를 나타낸다. 이렇게 제1의 도전층(101)의 테이퍼 각을 작게 함으로써, 제1의 도전층(101) 위에 형성되는 막이 양호하게 피복된다. 이에 따라, 제1의 도전층(101)과 반도체층(103D)이 양호하게 피복하지 않기 때문에 발생할 수 있는 크랙 등을 방지하고, 리크 전류를 저감할 수 있다. 도 3b에 나타나 있는 바와 같이, 제1의 도전층의 단부의 측면의 테이퍼 각이 작은 광전변환소자에 본 발명을 적용하는 경우, 제1의 도전층 위에 보호층이 설치되지 않아도, 신뢰성이 높은 pin 형태 광전변환소자를 제작할 수 있다.
도 3b에 나타나 있는 바와 같이, 테이퍼 각을 작게 하기 위해서는, 에칭 조건을 조정하면 좋다. 일례로서, 가스의 유량비를 70:10(sccm)로 하고, 쳄버의 압력을 1.35Pa로 하여 에칭을 행한다. 코일형의 전극에 600W의 RF(13.56MHz)전력을 투입해서 플라즈마를 생성하고, 기판측에 200W의 RF(13.56MHz)전력을 투입함으로써 실질적으로 부의 바이어스 파워를 더하여, 자기 바이어스 전압을 생성한다. 그래서, 제1의 도전층(101)의 테이퍼 각이 30°정도가 되고, 이것이 바람직하다. 여기에서도, 레지스트에는 하드 베이킹을 실행한다.
본 발명을 적용하여, 제3의 반도체층(103C)의 단부의 측면의 마스크로부터 노출된 영역과 제2의 반도체층(103B)의 단부의 측면의 일부, 또는 제3 반도체층(103C)의 단부의 측면의 마스크로부터 노출된 영역만을 제거 함에 의해, 반도체층(103D)의 단부의 측면을, 테이퍼 각이 서로 다른 2개의 테이퍼 형상부를 갖고, 한쪽의 테이퍼 형상부에 n층이 포함되지 않도록 형성함으로써 상기의 문제점을 해결할 수 있다.
본 발명을 적용해서 반도체층 단부의 측면에 테이퍼 각이 서로 다른 2개의 테이퍼 형상부를 형성하는 경우, 제1의 반도체층으로부터 제3의 반도체층까지의 단부의 측면에 있어서의 거리를 보다 크게 할 수 있다. 이에 따라, 에칭 잔여물을 통한 도통에 의한 리크 전류를 저감할 수 있다. 또한, 상기 단부의 측면에, 테이퍼 각이 서로 다른 2개의 테이퍼 형상부를 갖고, 또한 한쪽의 테이퍼 형상부에 n층이 포함하지 않도록 가공하는 데에 있어서, 제3의 반도체층의 마스크로부터 노출된 영 역과 제2의 반도체층의 단부의 측면의 일부, 또는 제3의 반도체층의 마스크로부터 노출된 영역만을 제거하는 에칭 공정에서 오버 에칭을 실행하고, 또한, 하지층에 요철을 형성하도록 에칭을 행한다. 그래서, 상기 하지층 위에 형성되어, 이 요철의 깊이 이상의 두께를 갖도록 형성되는 수지막 등의 밀착성을 향상시킬 수 있다.
또한, 본 실시 형태에서 설명한 바와 같이, 제1의 도전층의 단부의 측면이 갖는 테이퍼 각을 작게 함으로써, 제1의 도전층의 단부를 덮는 보호층을 설치하지 않는 구조로 하는 것이 가능하게 되어, 제작 공정이 간략해진다. 또한, 본 발명으로 리크 전류가 저감되므로, 제1의 반도체층의 저면의 전체면 아래에 제1의 도전층이 설치된 구조를 이용할 수 있다.
본 발명에 의해, 리크 전류가 작고, 층간에 형성한 수지막 등의 밀착성이 높은 광전변환소자를 얻을 수 있다. 따라서, 신뢰성이 높은 pin형태 광전변환소자를 제작할 수 있다. 또 신뢰성이 높은 pin형태 광전변환소자를 구비한 전자기기를 제작할 수 있다.
이때, 본 실시 형태는, 다른 실시 형태, 및 실시 예1 내지 3과 자유롭게 조합할 수 있다.
[실시 형태3]
본 실시 형태에서는 본 발명을 적용한 컬러 센서에 대해서, 도 8 내지 도 13, 도 19a, 및 도 19b를 참조해서 설명한다. 이때, 구조는 도 8 내지 도 13에 나타낸 구조에 한정되지 않는다. 예를 들면, 도 8 내지 도 13에서는, 도전층 및 절연층을 단층으로 형성하고 있지만, 이것에 한정되는 것이 아니다. 본 실시 형태에서 의 도전층 및 절연층은, 적층이어도 된다. 또한, 차광층 및 오버코트층도 단층이어도 좋고, 적층이어도 좋다.
이때, 차광층은, 가시광을 차단하는 기능을 갖고 있으면, 특정한 재료에 한정되지 않는다. 예를 들면, 카본계 재료 또는 안료를 확산시키는 차광성을 갖는 절연막이어도 된다. 이와는 달리, 차광층은, 금속층이어도 되고, 예를 들면 크롬(Cr), 산화크롬, 및 질화 크롬이 적층된 막으로 형성되어도 된다.
도 8은 기판(200) 위에 형성된 TFT 201A 및 TFT 201B를 갖고, 층간절연층(203) 위에 형성된 광전변환소자부 202A 및 광전변환소자부 202B를 갖고, 광전변환소자부 202A 및 광전변환소자부 202B내에 컬러 필터층 204A 및 컬러 필터층 204B를 갖고, 광전변환소자부 202A 및 광전변환소자부 202B에 있어서의 제1의 도전층 205A 및 제1의 도전층 205B와 동종의 재료로 이루어지는 차광층 205C 및 차광층 205D를 갖는 광전변환장치의 단면도를 나타낸다. 제1의 도전층 205A, 차광층 205C, 제1의 도전층 205B,및 차광층205D가 차광하므로, 광전변환소자부 202A 및 광전변환소자부 202B의 단부로부터 각각의 광전변환층에 입사하는 광을 차단할 수 있고, 광전변환층에는 컬러 필터층 204A 및 컬러 필터층 204B를 통과한 광만이 입사한다. 이에 따라서, 광전변환소자부 202A 및 202B는 컬러 센서로서 작동할 수 있다. 컬러 필터층 204A와 204B는, 다른 색으로 할 수 있다. 또한, 컬러 필터층 204A와 오버코트층 206A, 및 컬러 필터층 204B와 오버코트층 206B가 실시 형태1에서 서술한 보호층(102)과 마찬가지로 작동한다. 오버코트층 206A 및 206B는 컬러 필터층 204A 및 204B에서의 불순물원소들이 광전변환층들에 확산되지 않도록, 광전변환층을 보호한 다. 또한, 절연층(209)상의 도전층(210)은 접점전극(212)과 접속되어 있다. 접점전극(212)의 노출부 이외는 수지(211)로 덮어져 있다. 이때, 도전층(210)과, 광전변환소자부 202A 및 광전변환소자부 202B는 다른 도전층을 거쳐서 접속되어도 된다. 도전층 210과, 도전층 2019가 다른 도전층을 거쳐서 접속되어도 된다.
도 9는 기판(200) 위에 형성된 TFT 201A 및 TFT 201B을 갖고, 층간절연층(203) 위에 형성된 광전변환소자부202A 및 광전변환소자부 202B를 갖고, 광전변환소자부 202A 및 광전변환소자부 202B에 컬러 필터층 204A 및 컬러 필터층 204B를 갖고, 광전변환소자부 202A 및 광전변환소자부 202B가 설치된 층간절연층(203)보다 아래에 차광층 207A, 차광층 207B, 차광층 207 C, 및 차광층 205D를 갖는 광전변환장치의 단면도를 나타낸다. 차광층 207A 내지 205D가 차광하므로, 광전변환소자부 202A 및 202B의 단부로부터 각각의 광전변환층에 입사하는 광을 차단할 수 있고, 광전변환층들에는 컬러 필터층 204A 또는 컬러 필터층 204B를 통과한 광만이 입사한다. 이 때문에, 광전변환소자부 202A 및 202B는 컬러 센서로서 작동할 수 있다. 컬러 필터층 204A와 204B는, 서로 다른 색으로 할 수 있다. 또한, 컬러 필터층 204A와 오버코트층 206A, 및 컬러 필터층 204B와 오버코트층 206B가 실시 형태1에서 서술한 보호층(102)과 마찬가지로 작동한다. 오버코트층 206A 및 206B는, 컬러 필터층 204A 및 컬러 필터층 204B의 불순물원소들이 각각의 광전변환층에 확산하지 않도록, 광전변환층을 보호한다. 또한, 절연층(209)상의 도전층(210)이 접점전극(212)과 접속되어 있다. 접점전극(212)의 노출부이외는 수지(211)로 덮어져 있다. 이때, 도전층(210)과, 광전변환소자부 202A 및 광전변환소자부 202B는 서로 다 른 도전층을 거쳐서 접속되어도 된다. 도전층 210과, 도전층 2019이 다른 도전층을 거쳐서 접속되어도 된다. 이때, 차광층 207A 내지 207D는, TFT 201A 및 TFT 201B에서의 도전층 등과 동종의 재료에 의해, 동일 공정으로 형성해도 좋다.
도 10은 기판(200) 위에 형성된 TFT 201A 및 TFT 201B을 갖고, 층간절연층(203) 위에 형성된 광전변환소자부 202A 및 202B을 갖고, 광전변환소자부 202A 및 202B내에 컬러 필터층 204A 및 204B를 갖고, TFT 201A 및 TFT 201B 아래에 차광층 208을 갖고, 광전변환소자부 202A 및 202B가 설치된 층간절연층(203)보다 아래에 차광층 207A 내지 207D를 갖는 광전변환장치의 단면도를 나타낸다. 차광층 207A 내지 207D가 차광하므로, 광전변환소자부 202A 및 광전변환소자부 202B의 단부로부터 광전변환층들에 입사하는 광을 차단할 수 있고, 광전변환층에는 컬러 필터층 204A 또는 컬러 필터층 204B를 통과한 광만이 입사한다. 이 때문에, 광전변환소자부 202A 및 202B는 컬러 센서로서 작동할 수 있다. 컬러 필터층 204A와 컬러 필터층 204B은 다른 색으로 할 수 있다. 또한, 컬러 필터층 204A와 오버코트층 206A, 및 컬러 필터층 204B와 오버코트층 206B가 실시 형태1에서 서술한 보호층(102)과 마찬가지로 작동한다. 오버코트층 206A 및 206B는 컬러 필터층 204A 및 204B에서의 불순물원소들이 광전변환층에 확산하지 않도록, 광전변환층을 보호한다. 또한, 절연층(209)상의 도전층(210)이 접점전극(212)과 접속되어 있다. 접점전극(212)의 노출부이외는 수지(211)로 덮어져 있다. TFT 201A 및 TFT 201B가 차광층 208을 가지기 때문에, 신뢰성이 높은 TFT를 얻을 수 있다. 이때, 도전층(210)과, 광전변환소자부 202A 및 광전변환소자부 202B는 다른 도전층을 거쳐서 접속되어도 된다. 도전 층 210과, 도전층 2019이 다른 도전층을 거쳐서 접속되어도 된다. 이때, 차광층 207A 내지 207D는 TFT 201A 및 TFT 201B에서의 도전층 등과 동종의 재료에 의해, 동일 공정으로 형성해도 좋다.
도 11은, 기판(200) 위에 형성된 TFT 201A 및 TFT 201B를 갖고, 층간절연층(203) 위에 형성된 광전변환소자부 202A 및 광전변환소자부 202B을 갖고, 광전변환소자부 202A 및 광전변환소자부 202B 내에 컬러 필터층 204A 및 컬러 필터층 204B을 갖고, TFT 201A 및 TFT 201B 아래에 차광층 208E를 갖고, 광전변환소자부 202A 및 광전변환소자부 202B가 설치된 층간절연층(203) 아래에 차광층 208A, 차광층 208B, 차광층 208C, 및 차광층 208D를 갖는 광전변환장치의 단면도를 나타낸다. 차광층 208A 내지 208D가 차광하므로, 광전변환소자부 202A 및 광전변환소자부 202B의 단부로부터 광전변환층들에 입사하는 광을 차단할 수 있고, 광전변환층에는 컬러 필터층 204A 또는 컬러 필터층 204B를 통과한 광만이 입사한다. 이 때문에, 광전변환소자부 202A 및 202B는 컬러 센서로서 작동할 수 있다. 컬러 필터층 204A와 컬러 필터층 204B는, 다른 색으로 할 수 있다. 또한, 컬러 필터층 204A와 오버코트층 206A, 및 컬러 필터층 204B와 오버코트층 206B가 실시 형태1에서 서술한 보호층(102)과 마찬가지로 작동한다. 오버코트층 206A 및 오버코트층 206B는 컬러 필터층 204A 및 컬러 필터층 204B에서의 불순물원소들이 광전변환층에 확산하지 않도록, 광전변환층을 보호한다. 또한, 절연층(209)상의 도전층(210)이 접점전극(212)과 접속되어 있다. 접점전극(212)의 노출부이외는 수지(211)로 덮어져 있다. TFT 201A 및 TFT 201B이 차광층 208E를 갖기 때문에, 신뢰성이 높은 TFT를 얻을 수 있 다. 차광층 208E는 차광층 208A 내지 208D와 동종의 재료에 의해, 동일 공정으로 형성되는 것이 바람직하다. 이때, 도전층(210)과, 광전변환소자부 202A 및 광전변환소자부 202B는 다른 도전층을 거쳐서 접속되어도 된다. 도전층 210과, 도전층 2019이 다른 도전층을 거쳐서 접속되어도 된다.
도 12는 기판(200) 위에 형성된 TFT 201A 및 TFT 201B을 갖고, 층간절연층(203) 위에 형성된 광전변환소자부 202A 및 광전변환소자부 202B를 갖고, 층간절연층(203) 아래에 컬러 필터층(204)을 갖고, 광전변환소자부 202A 및 광전변환소자부 202B이 설치된 층간절연층(203) 및 컬러 필터층 204보다 아래에 차광층 207A 및 차광층 207B을 갖는 광전변환장치의 단면도를 나타낸다. 제1의 도전층 205A, 205B와 차광층 207A, 207B가 차광하므로, 광전변환소자부 202A 및 광전변환소자부 202B의 단부로부터 광전변환층들에 입사하는 광을 차단할 수 있다. 이 때문에, 광전변환소자부 202A 및 202B는 컬러 센서로서 작동할 수 있다. 층간절연층(203)은, 컬러 필터층(204)에서의 불순물원소들이 광전변환소자부 202A 및 202B내의 광전변환층에 확산하지 않도록, 광전변환층을 보호한다. 또한, 절연층(209)상의 도전층(210)이 접점전극(212)과 접속되어 있다. 접점전극(212)의 노출부이외는 수지(211)로 덮어져 있다. 도 12에는 도시되어 있지 않지만, 도 10 및 도 11과 같이, TFT 201A 및 TFT 201B이 차광층을 갖고 있어도 된다. 이때, 도 12에서는 컬러 필터층(204)은 단일색이기 때문에, 필요하지 않은 경우에는 차광층 207A는 형성할 필요는 없다. 이때, 도전층(210)과, 광전변환소자부 202A 및 광전변환소자부 202B는 다른 도전층을 거쳐서 접속되어도 된다. 도전층 210과, 도전층 2019이 다른 도전층을 거쳐서 접속 되어도 된다.
도 13은, 기판(200) 위에 형성된 TFT 201A 및 TFT 201B을 갖고, 층간절연층(203) 위에 형성된 광전변환소자부 202A 및 광전변환소자부 202B을 갖고, 층간절연층(203) 아래에 컬러 필터층 204A 및 컬러 필터층 204B을 갖고, 광전변환소자부 202A 및 광전변환소자부 202B가 설치된 층간절연층(203) 및 컬러 필터층 204A 및 컬러 필터층 204B보다 아래에 차광층 207A, 차광층 207C, 차광층 207B, 및 차광층 207D를 갖는 광전변환장치의 단면도를 나타낸다. 광전변환소자부 202A 및 광전변환소자부 202B는, 제1의 도전층 205A 및 제1의 도전층 205B를 가진다. 차광층 207A 내지 207D가 차광하므로, 광전변환소자부 202A 및 광전변환소자부 202B의 단부로부터 광전변환층에 입사하는 광을 차단할 수 있고, 광전변환층에는 컬러 필터층 204A 또는 컬러 필터층 204B을 통과한 광만이 입사한다. 이 때문에, 광전변환소자부 202A 및 202B는 컬러 센서로서 작동할 수 있다. 컬러 필터층 204A와 컬러 필터층 204B는, 다른 색으로 할 수 있다. 층간절연층(203)은, 컬러 필터층 204A 및 204B에서의 불순물원소들이 광전변환소자부 202A 및 202B내의 광전변환층에 확산하지 않도록, 그 광전변환층을 보호한다. 또한, 절연층(209)상의 도전층(210)이 접점전극(212)과 접속되어 있다. 도 13에는 도시되지 않았지만, 도 10 및 도 11과 같이, TFT 201A 및 TFT 201B가 차광층을 갖고 있어도 된다. 이때, 도전층(210)과, 광전변환소자부 202A 및 광전변환소자부 202B는 다른 도전층을 거쳐서 접속되어도 된다. 도전층 210과, 도전층 2019이 다른 도전층을 거쳐서 접속되어도 된다. 이때, 차광층 207A 내지 205D는 TFT 201A 및 TFT 201B이 갖는 도전층 등과 동종의 재료에 의 해, 동일 공정으로 형성해도 좋다.
여기에서, 본 실시 형태의 TFT 201A 및 TFT 201B의 제작 공정의 일례에 대해서, 도 8을 참조해서 설명한다.
우선, 기판(200) 위에, 절연층(2011)을 형성한다. 다음에, 절연층(2011) 위에 복수의 트랜지스터를 포함한 층을 형성한다. 계속해서, 복수의 트랜지스터를 포함한 층 위에, 절연층(2018)과 층간절연층(203)을 형성한다. 다음에, 복수의 트랜지스터내의 절연층 2015, 절연층 2018, 및 층간절연층(203)에 형성된 개구부를 거쳐서, 각 트랜지스터의 소스 영역 또는 드레인 영역에 접속된 도전층(2019)을 형성한다.
절연층(2011)은, 기판(200)으로부터의 불순물의 침입을 방지한다. 절연층(2011)은, 스퍼터링법이나 플라즈마CVD법 등에 의해, 산화 규소계 막 또는 질화규소계 막을, 단층 또는 적층으로 형성한다. 이때, 절연층(2011)은, 필요하지 않은 경우에는, 형성할 필요가 없다.
각 트랜지스터는, 반도체층(2012), 절연층(2015), 및 게이트 전극인 도전층(2016)을 가진다. 여기에서는, 반도체층(2012)에 규소를 사용한다. 반도체층(2012)은, 실란(SiH4) 등의 반도체재료 가스에 의해, LPCVD법, 플라즈마CVD법, 기상성장법이나 스퍼터링법을 사용해서 비정질반도체로 형성할 수 있다. 이와는 달리, 레이저 결정화법, 열결정화법, 또는 니켈 등의 결정화를 촉진하는 원소를 사용한 열결정화법 등으로 결정화된 다결정반도체를 사용해도 된다. 또한, 이와는 달 리, SAS등을 사용해도 된다. 여기에서는, 다결정규소를 사용한다.
반도체층(2012)은, 소스 영역 또는 드레인 영역으로서 기능하는 불순물영역(2013) 및 채널 형성 영역(2014)을 가진다. 불순물영역(2013)에는, N형태 도전성을 부여하는 불순물원소(15족에 속하는 원소, 예를 들면 인, 비소) 또는, P형태 도전성을 부여하는 불순물원소(예를 들면, 붕소 또는 알루미늄)이 첨가되어 있다. 불순물의 도입에는, 확산원을 사용하는 방법이나 이온주입법 등을 사용하면 좋다. 소스 영역 또는 드레인 영역과 채널 형성 영역과의 사이에 LDD(Lightly Doped Drain)영역을 설치하는 것이 바람직하지만, 불필요한 경우에는 LDD영역은 설치할 필요가 없다.
이때, LDD영역은, 반도체층이 다결정규소인 TFT에 있어서, 신뢰성의 향상을 위해 형성된 영역이다. 반도체층이 다결정규소인 TFT에서는, 오프 전류를 억제하는 것이 필요하다. 특히, 화소회로 등의 아날로그 스위치로서 사용할 경우에는, 충분하게 낮은 오프 전류가 요구된다. 그러나, 드레인 접합부의 역바이어스 강전계에 의해, 오프시에도 결함에 의한 리크 전류가 존재한다. LDD 영역이 설치되면, 드레인 단부의 근방에서의 전계가 완화되어서, 오프 전류를 저감시킬 수 있다. 또한, 드레인 접합부의 역바이어스 던전계를 채널 영역과 LDD영역의 접합부, LDD영역과 드레인 영역의 접합부에 확산할 수 있고, 전계가 완화되어 리크 전류가 저감된다.
본 실시 형태에서는, 사이드 월로서 기능하는 절연층(2017)을 설치함으로써, LDD영역을 형성할 수 있다.
절연층(2015)은 게이트 절연층으로서 기능한다. 절연층 2015는, 절연층 2011 과 마찬가지로, 스퍼터링법 또는 플라즈마CVD법 등에 의해, 산화 규소계 재료 또는 질화규소계 재료를 단층 또는 적층해서 형성하면 좋다.
절연층(2018) 및 층간절연층(203)은 SOG(스핀 온 글래스)법, 액적토출법, 또는 스크린인쇄법 등을 사용하여, 무기재료 또는 유기재료에 의해, 단층 또는 적층으로 형성한다. 예를 들면, 절연층(2018)은 산화 질화규소에 의해 형성하고, 층간절연층(203)은 질화산화 규소에 의해 형성하면 좋다. 또한, 절연층 2011 및 절연층 2015와 마찬가지로, 스퍼터링법 또는 플라즈마CVD법 등에 의해 절연층(2018) 및 층간절연층(203)을 형성해도 좋다.
도전층(2019)은, CVD법이나 스퍼터링법, 액적토출법 등을 사용하여 도전성 물질로 형성된다. 도전층(2019)은 단층으로 형성해도 좋고, 적층으로 형성해도 좋다. 또한, 광전변환소자부의 제1의 도전층 205A도 동일한 공정으로 형성하면 좋다.
접점전극(212)의 형상은 도 8 내지 도 13에 나타낸 형상에 한정되지 않지만, 도시된 형상이 바람직하다. 즉, 접점전극(212)은 단부로부터 중앙부에 걸쳐서 접점전극(212)의 두께가 증가하는 작은 테이퍼 각을 갖는 면을 갖고, 그 접점전극(212)은 중앙부에 상기 테이퍼 각을 갖는 면에서 연속한 돌기부를 가진다. 이러한 형상으로 함으로써, 접점전극(212)이 접속되는 외부회로와 광전변환소자를 구비한 반도체장치의 접속을 종래의 것과 비교하여, 확실하게 행할 수 있고, 수율을 향상한다.
이때, 상기에서 설명한 TFT 201A 및 TFT 201B는, 도시한 구조에 한정되지 않고, 여러 가지 구조를 사용할 수 있다. 예를 들면, 도시한 TFT는 비록 톱 게이트형이지만, 백(back) 채널 에치형이어도 좋고, 채널 보호형이어도 된다.
또한, 도면으로부터 분명하게 나타나 있는 바와 같이, 본 실시 형태에서 나타낸 반도체장치는, TFT와 광전변환소자가 동일 기판 위에 형성되어 있는 것이 바람직하다. 도 19a 및 19b는, 그 구성의 일례를 나타낸 회로도이다. 도 19a 및 19b 각각에 나타낸 반도체장치는, 광전변환소자, 및 TFT로 구성되는 전류증폭회로를 가진다. 도 19a는 n형태 TFT를 사용한 예를 게시하고, 도 19b는 p형태 TFT를 사용한 예를 게시한다. 이하의 설명에서는, 도 19a를 참조하지만, 그것은 p형태 TFT를 사용할 경우에도 적용된다.
도 19a의 반도체장치(181A)는, 광전변환소자(183A)의 출력을 증폭하는 전류증폭회로(182A)를 구비하고 있다. 전류증폭회로(182A)에는 여러 가지 회로 구성을 적용할 수 있다. 여기에서는, n형태 TFT 184A와 n형태 TFT 185A에 의해 전류증폭회로(182A)가 전류 미러 회로를 구성하고 있다. n형태 TFT 184A 및 n형태 TFT 185A의 소스 전극 또는 드레인 전극의 한쪽은 외부전원단자(187A)에 접속되어 있고, 정전압(예를 들면, 접지 전압)으로 유지되어 있다. n형태 TFT 185A의 소스 전극 또는 드레인 전극의 다른 쪽은 출력 단자(186A)에 접속되어 있다. n형태 TFT 184A의 소스 전극 또는 드레인 전극의 다른 쪽은 n형태 TFT 184A 및 n형태 TFT 185A의 게이트 전극에 접속되어 있다. 광전변환소자(183A)에 pin형태 포토다이오드를 사용할 경우에는, 양극(p형태 반도체측)은 n형태 TFT 184A의 소스 전극 또는 드레인 전극의 다른 쪽과 접속되고, 음극(n형태 반도체측)은 출력 단자(186A)에 접속되어 있다.
광전변환소자(183A)에 광이 조사되면, 양극(p형태 반도체측)으로부터 음극(n 형태 반도체측)에 광전류가 흐른다. 이것에 의해, 전류증폭회로(182A)의 n형태 TFT 184A에 전류가 흘러, 그 전류를 흘려보내기 위해서 필요한 전압이 게이트 전극에서 생성된다. n형태 TFT 185A의 게이트 길이 L, 및 채널 폭W가 n형태 TFT 184A와 같이, 포화 영역에서 동작하는 것이라면, n형태 TFT 184A와 n형태 TFT 185 A의 게이트 전압이 동일하기 때문에, 같은 양의 전류가 흐른다. 출력 전류를 증폭하고 싶은 경우에는, n형태 TFT 185A로서, n개의 TFT를 병렬 접속한 것을 사용하면 좋다. 그 경우, 병렬 접속한 TFT의 수(n)에 비례해서 전류가 증폭된다.
도 19b에 나타내는 반도체장치(181B)는, 광전변환소자(183B)의 출력을 증폭하는 전류증폭회로(182B)를 구비하고 있다. 전류증폭회로(182B)에 각 종의 회로 구성을 적용할 수 있다. 여기에서는, p형태 TFT 184B와 p형태 TFT 185B에 의해 전류증폭회로(182B)가 전류 미러 회로를 구성하고 있다. p 형태 TFT 184B 및 p형태 TFT 185B 각각의 소스 전극 또는 드레인 전극의 한쪽은 외부전원단자(187B)에 접속되어 있고, 정전압(예를 들면, 접지 전압)에 유지되어 있다. p형태 TFT 185B의 소스 전극 또는 드레인 전극의 다른 쪽은 출력 단자(186B)에 접속되어 있다. p형태 TFT 184B의 소스 전극 또는 드레인 전극의 다른 쪽은 p형태 TFT 184B 및 p형태 TFT 185B의 게이트 전극에 접속되어 있다. 광전변환소자(183B)에 pin형태 포토다이오드를 사용할 경우에는, 양극(p형태 반도체측)은 p형태 TFT 184B의 소스 전극 또는 드레인 전극의 다른 쪽과 접속되고, 음극(n형태 반도체측)은 출력 단자(186B)에 접속되어 있다.
광전변환소자(183B)에 광이 조사되면, 양극(p형태 반도체측)으로부터 음극(n 형태 반도체측)에 광전류가 흐른다. 이것에 의해, 전류증폭회로(182B)의 p형태 TFT 184B에 전류가 흘러, 그 전류를 흘려보내기 위해서 필요한 전압이 게이트 전극에서 생성된다. p형태 TFT 185B의 게이트 길이L, 및 채널 폭W가 p형태 TFT 184B와 같고, 포화 영역에서 동작하는 것이라면, p형태 TFT 184B와 p형태 TFT 185B의 게이트 전압이 마찬가지기 때문에, 같은 전류량이 흐른다. 출력 전류를 증폭하고 싶은 경우에는, p형태 TFT 185B으로서, n개의 TFT를 병렬 접속한 것을 사용하면 좋다. 그 경우, 병렬접속한 TFT의 수(n)에 비례해서 전류가 증폭된다.
이상과 같이, 본 발명에 의해, 리크 전류가 작고, 층간 절연막으로서 형성한 수지막 등의 밀착성이 높은 반도체소자를 얻을 수 있다. 이에 따라서, 신뢰성이 높은 pin형태 광전변환소자를 제작할 수 있다. 따라서, 신뢰성이 높은 pin형태 광전변환소자를 구비한 반도체장치를 제작할 수 있다.
이때, 본 실시 형태는, 다른 실시 형태, 및 실시 예1 내지 3과 자유롭게 조합할 수 있다.
[실시 예1]
본 발명을 적용하고, 반도체층 단부의 측면이 테이퍼 각이 다른 2개의 면을 갖고, 또한 제1의 반도체층의 단부의 측면과 제3의 반도체층의 단부의 측면이 동일 평면 위에 존재하지 않도록 한 시료를, 주사형 전자현미경(이하, SEM이라고 한다.) 및 투과형 전자현미경(이하, TEM이라고 한다.) 에 의하여 관찰했다. 도 20a 및 20b에 나타내는 주사형 전자현미경상(이하, SEM상이라고 한다.) 및 도 21a 내지 21c에 나타내는 투과형 전자현미경상(이하, TEM상이라고 한다.)을 참조하여, 이하에 설명 한다. 이때, TEM상의 취득에는 STEM(Scanning Transmission Electron Microscope)을 사용했다.
본 실시 형태의 시료는, 기판 위에 산화 규소막이 형성되고, 산화 규소막 위에 감광성 폴리이미드가 형성되고, 감광성 폴리이미드 위에 감광성 아크릴이 형성되고, 감광성 아크릴 위에 p형태 반도체층, i형태 반도체층,및 n형태 반도체층이 순차 적층해서 형성되어 있다. i형태 반도체층에는 아모르포스 실리콘을, p형태 반도체층 및 n형태 반도체층에는 SAS를 사용했다.
기판에는 유리를 사용했다. 우선, 유리 기판 위에 산화 규소막을 CVD법에 의해 두께가 약 200nm가 되도록 형성했다. 이때, 여기에서 형성된 막은, 반드시 산화 규소막이 아니고, 산화 규소막 이외의 산화 규소계 막, 또는 질화규소계 막이어도 된다.
그리고, 산화 규소계 막 위에 감광성 폴리이미드와 감광성 아크릴을 스핀 코트법에 의해 순차로 적층한다.
다음에, 감광성 아크릴 위에 p층을 형성했다. p 층의 형성은, 붕소(B)를 포함한 실란(SiH4)을 사용해서 플라즈마CVD법에 의해 행했다.
다음에, p층 위에 i층을 형성했다. i층의 형성은, 실란(SiH4)을 사용해서 플라즈마CVD법에 의해 행했다.
다음에, i층 위에 n층을 형성했다. n층의 형성은, 인(P)을 포함한 실란(SiH4)을 사용해서 플라즈마CVD법에 의해 행했다. 그 후에 레지스트를 형성했다.
다음에, 형성한 적층구조에 대하여, 3단계의 드라이에칭(제1 내지 제3의 에칭)을 행했다.
제1의 에칭은 CF4과 C12의 혼합 가스에 의해 행했다. 여기에서는, 가스의 유량비를 40:40(sccm)로 하고, 쳄버내의 압력을 2.OPa, 온도를 70℃로 하고, 코일형의 전극에 450W의 RF(13.56MHz)전력을 투입해서 플라즈마를 생성하고, 기판측에 100W의 RF(13.56MHz)전력을 투입하고, 실질적으로 부의 바이어스 파워를 더함으로써, 자기 바이어스 전압을 생성해서 에칭을 행했다.
제2의 칭은 CF4과 02의 혼합 가스에 의해 행했다. 가스의 유량비를 45:55(sccm)로 하고 쳄버내의 압력을 2.5Pa, 온도를 70℃로 해서, 코일형의 전극에 500W의 RF(13.56MHz)전력을 투입해서 플라즈마를 생성하고, 기판측에 200W의 RF(13.56MHz)전력을 투입하고, 실질적으로 부의 바이어스 파워를 더함으로써, 자기 바이어스 전압을 생성해서 에칭을 행했다.
제3의 에칭은 CHF3과 He의 혼합 가스에 의해 행했다. 가스의 유량비를 7.5:142.5(sccm)로 하고 쳄버내의 압력을 5.5Pa, 온도를 70℃로 해서, 코일형의 전극에 475W의 RF(13.56MHz)전력을 투입해서 플라즈마를 생성하고, 기판측에 300W의 RF(13.56MHz)전력을 투입하고, 실질적으로 부의 바이어스 파워를 더함으로써, 자기 바이어스 전압을 생성해서 에칭을 행했다.
이상의 공정에 의해, 반도체층 단부의 측면이, 테이퍼 각이 다른 2개의 면을 갖고, p층의 단부의 측면과 n층의 단부의 측면이 동일 평면 위에 존재하지 않는 형 상의 pin층을 얻을 수 있었다. 후 처리로서, 애싱을 행한 후에 소정의 약액을 사용해서 레지스트를 박리해서 제거했다. 여기에서, 소정의 약액에는, 사용한 레지스트에 알맞는 약액을 사용하면 좋다.
도 20a는 이상과 같이 해서 형성한 적층구조의 단면에 관한 SEM상을 나타낸다. 도 20b는 제3의 에칭을 행하지 않았을 경우의 적층구조의 단면에 관한 SEM상을 나타낸다. 도 21a 내지 21c는 본 발명의 적층구조의 단면 TEM상을 나타내고, 도 20a에 대응한다. 이때, 상기 SEM상은 레지스트를 제거하기 전에 관찰을 행했다. 도 20a에는, p층(2000), i층(2001), 및 n층(2002)이 도시되어 있다. 도 20b에는 p층(2003), i층(2004), 및 n층(2005)이 도시되어 있다.
우선, 도 20a와 도 20b를 비교한다. 도 20b에서는, 제3의 에칭을 행하지 않으므로, p층(2003)의 단부의 측면을 포함한 테이퍼 각을 갖는 면은, n층(2005)의 단부의 측면을 포함한 테이퍼 각을 갖는 면과 동일면에 존재한다. 한편, 본 발명을 적용해서 제3의 에칭을 행한 도 20a에서는, p층(2000)의 단부의 측면을 포함한 테이퍼 각을 갖는 면은, n층(2002)의 단부의 측면을 포함한 테이퍼 각을 갖는 면과는 다른 면에 존재한다.
도 21a 내지 21c는 레지스트를 제거한 후의 적층구조의 단면에 관한 TEM상을 나타낸다. 감광성 아크릴(2100) 위에 p층(2101)이 설치되고, p층(2101) 위에 i층(2102)이 설치되고, i층(2102) 위에 n층(2103)이 설치된다. p층(2101), i층(2102), 및 n층(2103)이 적층된 반도체층의 단부의 측면은 테이퍼 각이 다른 2개의 면을 가진다.
본 발명을 적용함으로써, 반도체층 단부의 측면이 테이퍼 각이 다른 2개의 면을 갖고, 또한 p층의 단부의 측면과 n층의 단부의 측면이 동일평면에 존재하지 않는 적층구조를 얻을 수 있다. 광전변환소자를 도 20a 및 도 21a 내지 21c에 나타내는 구조로 함으로써 리크 전류가 저감된, 신뢰성이 높은 pin형태 광전변환소자를 제작할 수 있다.
이때, 본 실시예는, 실시 형태1 내지 3, 및 다른 실시 예와 자유롭게 조합할 수 있다.
[실시 예2]
본 발명의 광전변환소자에서는, 제작 공정중의 에칭에 의해, 베이스에 요철을 형성할 수 있다. 베이스에 요철을 형성함으로써, 위에 형성되는 수지막 등의 밀착성을 향상시킬 수 있다.
본 실시예에서 사용한 시료는, 기판 위에 산화 규소막이 형성되고, 산화 규소막 위에 감광성 폴리이미드가 형성되고, 감광성 폴리이미드 위에 감광성 아크릴이 형성되고, 감광성 아크릴 위에 p형태 반도체층, i형태 반도체층, 및 n형태 반도체층이 순차 적층되어서 형성되어 있다. 반도체층에는 모두 아모르포스 실리콘을 사용했다.
기판에는 유리를 사용했다. 우선, 유리 기판 위에 산화 규소막을 CVD법에 의해 두께가 약 200nm가 되도록 형성했다. 이때, 여기서 형성된 막은, 반드시 산화 규소막은 아니고, 산화 규소막 이외의 산화 규소계 막, 또는 질화규소계 막이어도 된다.
다음에, 산화 규소막 위에 감광성 폴리이미드와 감광성 아크릴을 스핀 코트법에 의해 순차로 적층했다.
다음에, 감광성 아크릴 위에 p층을 형성했다. p층의 형성은, 붕소(B)를 포함한 실란(SiH4)을 사용해서 플라즈마CVD법에 의해 행했다.
다음에, p층 위에 i층을 형성했다. i층의 형성은, 실란(SiH4)을 사용해서 플라즈마CVD법에 의해 행했다.
다음에, i층 위에 n층을 형성했다. n층의 형성은, 인(P)을 포함한 실란(SiH4)을 사용해서 플라즈마CVD법에 의해 행했다. 그 후에 레지스트를 형성했다.
다음에, 형성한 적층구조에 대하여, 3단계의 드라이에칭(제1 내지 제3의 에칭)을 행했다.
제1의 에칭은 CF4과 C12의 혼합 가스에 의해 행했다. 여기에서는, 가스의 유량비를 40:40(sccm)로 하고 쳄버내의 압력을 2.OPa, 온도를 70℃로 해서 코일형의 전극에 450W의 RF(13.56MHz)전력을 투입해서 플라즈마를 생성하고, 기판측에 100W의 RF(13.56MHz)전력을 투입하고, 실질적으로 부의 바이어스 파워를 더함으로써, 자기 바이어스 전압을 생성해서 에칭을 행했다.
제2의 에칭은 CF4과 02의 혼합 가스에 의해 행했다. 가스의 유량비를 45:55(sccm)로 하고 쳄버내의 압력을 2.5Pa, 온도를 70℃로 해서, 코일형의 전극에 500W의 RF(13.56MHz)전력을 투입해서 플라즈마를 생성하고, 기판측에 200W의 RF(13.56MHz)전력을 투입하고, 실질적으로 부의 바이어스 파워를 더함으로써, 자기 바이어스 전압을 생성해서 본 에칭 및 오버 에칭을 행했다. 이때, 제2의 에칭은 오버에칭을 포함하도록 조정된다.
제3의 에칭은 CHF3과 He의 혼합 가스에 의해 행했다. 가스의 유량비를 7.5:142.5(sccm)로 하고 쳄버내의 압력을 5.5Pa, 온도를 70℃로 해서, 코일형의 전극에 475W의 RF(13.56MHz)전력을 투입해서 플라즈마를 생성하고, 기판측에 300W의 RF(13.56MHz)전력을 투입하고, 실질적으로 부의 바이어스 파워를 더함으로써 자기 바이어스 전압을 생성해서 에칭을 행했다.
이상의 공정에 의해, 반도체층 단부의 측면이 테이퍼 각이 다른 2개의 면을 갖고, 또한 p층의 단부의 측면과 n층의 단부의 측면이 동일평면에 존재하지 않는 형상의 pin층을 얻었다. 이 얻어진 pin층을 SEM에 의해 관찰했다. 도 22a 내지 22d는 본 발명의 적층구조의 단면에 관한 SEM상을 나타낸다. 도 22a 및 도 22b는 기판의 끝의 근방에서 취득한 SEM상이다. 도 22c 및 도 22d는 기판의 중앙부에서 취득한 SEM상이다. 도 22b에는 하지층(2200A), 반도체층(2201A), 및 레지스트(2202A)가 도시되어 있다. 도 22d에는, 하지층(2200B), 반도체층(2201B), 및 레지스트(2202B)가 도시되어 있다. 하지층 2200A 및 하지층 2200B는, 요철을 갖는 영역 2203A와 영역 2203B를 가진다. 도 22a 내지 22d에 분명하게 나타나 있는 바와 같이, 기판의 끝의 근방에서와 기판의 중앙부에서, 하지층에는 요철이 형성되어 있다.
본 발명을 적용함으로써, 하지층에 요철이 형성된다. 그 때문에, 후의 공정 으로 형성되는 수지막 등의 밀착성이 향상한다. 밀착성이 향상함으로써, 신뢰성이 높은 pin형태 광전변환소자를 고수율로 제작할 수 있다.
이때, 본 실시예는, 실시 형태1 내지 3, 및 다른 실시 예와 자유롭게 조합할 수 있다.
[실시 예3]
본 실시예에서는, 본 발명의 광전변환장치를 여러 가지 전자기기에 응용한 예에 대해서 도 14 내지 도 18b를 참조해서 설명한다. 본 발명의 광전변환장치를 구비한 전자기기로서는, 컴퓨터, 디스플레이, 휴대전화기, 또는 텔레비전 등을 들 수 있다.
도 14는 휴대전화기이며, 상기 휴대전화기는, 본체(A)(701), 본체(B)(702), 섀시(703), 조작 키(704), 음성출력부(705), 음성입력부(706), 회로기판(707), 표시 패널(A)(708), 표시 패널(B)(709), 경첩(710), 투광성재료부(711)를 갖는다. 광전변환장치를 포함한 반도체장치(712)는, 섀시(703)의 내측에 설치된다.
반도체장치(712)는 투광성재료부(711)을 투과한 광을 검지하고, 검지한 외부광의 조도에 맞춰서 표시 패널(A)(708) 및 표시 패널(B)(709)의 휘도의 제어, 및 반도체장치(712)에서 얻어진 조도에 맞춰서 조작 키(704)의 조명의 제어 등을 행한다. 외부광의 조도에 맞춰서 표시 패널의 휘도를 조정함으로써 휴대전화기의 소비 전력을 저감할 수 있고, 휴대전화기의 특성을 향상시킬 수 있다.
도 15a 및 도 15b에는, 휴대전화기의 다른 예를 나타낸다. 도 15a 및 도 15b에 나타내는 휴대전화기의 본체(721)는, 섀시(722), 표시 패널(723), 조작 키(724), 음성출력부(725), 음성입력부(726), 광전변환장치를 포함한 반도체장치(727)를 가진다. 또한, 도 15b에 나타내는 휴대전화기는 광전변환장치를 포함한 반도체장치(728)를 더 갖는다.
도 15a에 나타내는 휴대전화기에서는, 본체(721)에 설치된 광전변환장치를 포함한 반도체장치(727)에 의해 외부의 광을 검지하고, 표시 패널(723) 및 조작 키(724)의 휘도를 제어할 수 있다.
도 15b에 나타낸 휴대전화기는, 도 9a의 구성에 더해서, 본체(721)의 내부에 광전변환장치를 갖는 반도체장치(728)를 구비한다. 광전변환장치를 갖는 반도체장치(728)에 의해, 표시 패널(723)에 설치되는 백라이트의 휘도를 검출할 수 있다.
도 14 및 도 15a, 15b에서는, 광전류를 증폭해서 전압출력으로서 추출하는 회로를 구비한 광전변환장치가 사용된다. 이에 따라서, 회로기판에 장착된 부품 수를 삭감할 수 있고, 휴대전화기 본체의 소형화를 꾀할 수 있다.
도 16a는 컴퓨터이며, 상기 컴퓨터는, 본체(731), 섀시(732), 표시부(733), 키보드(734), 외부접속 포트(735), 및 포인팅 디바이스(736) 등을 가진다.
도 16b는 텔레비전 수상기 등이 해당하는 표시장치이다. 본 표시장치는, 섀시(741), 지지대(742), 표시부(743) 등을 갖는다.
도 17은 액정 패널을 표시부로서 사용하는 경우에, 도 16a의 컴퓨터에 구비된 표시부(733)와 도 16b에 도시된 표시장치에 구비된 표시부(743)의 상세 구성을 나타낸다.
도 17에 나타내는 액정 패널(762)은, 섀시(761)에 내장된다. 액정 패널(762) 은, 기판 751a, 기판 751b, 상기 기판 751a와 상기 기판 751b 사이에 삽입된 액정층(752), 편광판 755a, 편광판 755b, 백라이트(753) 등을 구비한다. 상기 섀시(761)는, 광전변환장치를 구비한 반도체장치(754)를 구비한다.
본 발명을 사용하여 제작된 반도체장치(754)는, RGB의 LED를 구비한 백라이트(753)로부터 RGB의 각 색의 광량을 검지하고, 그 정보는 액정 패널(762)의 휘도를 조절하도록 다시 보내어진다. 구체적으로는, RGB의 LED의 온도 의존성이 서로 다르므로, RGB의 LED를 구비한 백라이트로부터의 광량은, LED에서의 변동을 보정할 수 있도록 검지된다. 또한, LED의 열화의 보정에 의해, 화이트 밸런스를 조절한다.
도 18a 및 도 18b는, 본 발명의 광전변환장치 또는 광전변환장치를 갖는 반도체장치를 카메라(예를 들면, 디지탈 카메라)에 내장한 예들을 나타낸다. 도 18a는, 디지탈 카메라의 전방면방향에서 본 사시도이다. 도 18b는 디지탈 카메라의 후면방향에서 본 사시도이다. 도 18a 및 18b에 나타낸 디지탈 카메라는, 셔터 릴리스 버튼(801), 메인 스위치(802), 뷰 파인더(803), 플래쉬부(804), 렌즈(805), 경통(806), 섀시(807), 접안창 파인더(811), 모니터(812) 및 조작 버튼(813)을 구비한다. 릴리스 버튼(801)이 반 정도의 위치까지 눌려지면, 초점조정기구와 노출조정기구가 작동된다. 릴리스 버튼(801)이 최하부까지 눌려지면, 셔터가 열린다. 디지털 카메라의 전원은, 메인 스위치(802)가 눌리거나 회전되는 경우 온 도는 오프된다.
뷰 파인더(803)는, 디지탈 카메라의 전방면의 렌즈(805)의 상부에 배치되어 있어, 도 18b에 나타내는 접안창 파인더(811)로부터 촬영하는 범위와 핀트의 위치 를 보기 위한 장치다. 플래쉬부(804)는, 디지탈 카메라의 전방면 상부에 배치된다. 피사체 휘도가 낮을 때에, 릴리스 버튼이 눌리고 셔터가 열림과 동시에 보조광을 조사한다. 렌즈(805)는, 디지탈 카메라의 정면에 배치되어 있다. 렌즈는, 포커싱 렌즈, 쥼렌즈 등으로 이루어진다. 렌즈는, 도면에 나타나 있지 않은 셔터 및 애퍼추어와 함께 촬영 광학계를 구성한다. 또한, 렌즈의 후방에는, CCD(전하결합소자) 등의 촬영소자가 설치된다.
경통(806)은, 렌즈부를 이동하여 포커싱 렌즈 또는 쥼렌즈 등의 포커스를 조절한다. 촬영시는, 경통을 풀어 내어 렌즈(805)를 전방으로 이동시킨다. 또한, 렌즈(805)는, 디지털 카메라가 이송되는 경우 작아지도록 접어진다. 이때, 본 실시예에서는, 경통을 풀어 내어서 피사체를 줌 촬영할 수 있는 구조를 이용하였지만, 그 구조는 여기에 한정되는 것이 아니다. 섀시(807)내에서의 촬영 광학계의 구성에 의해 경통을 풀어 내지 않고서 줌 촬영이 가능한 디지탈 카메라에 본 발명의 광전변환 장치를 구비하여도 된다.
접안창 파인더(811)는, 디지탈 카메라의 후면 상부에 설치되어 있고, 촬영하는 범위와 핀트의 위치를 확인할 때에 접안하기 위해서 설치된 창문이다. 조작 버튼(813)은, 디지탈 카메라의 후면에 설치되고, 각종의 기능 버튼이며, 이를테면, 셋업 버튼, 메뉴 버튼, 디스플레이 버튼, 기능 버튼,및 선택 버튼을 가진다.
도 14 내지 도 18b에 나타내는 장치에 구비된 광전변환장치에 본 발명을 적용하는 경우, 신뢰성이 높은 전자기기를 제작할 수 있다. 또한, 본 발명은 이것에 한정되지 않고, 광을 검출할 필요가 있는 어떠한 피사체에도 적용하는 것이 가능하 다.
이때, 본 실시예는, 실시 형태 1 내지 3, 및 다른 실시예와 자유롭게 조합할 수 있다.
본 출원은 2006년 4월 28일에 일본특허청에 출원된 일본특허출원번호 2006-125830에 근거함에 따라서, 그 전체 내용이 증명서로 포함된다.
[부호의 설명]
100: 기판, 101: 제1의 도전층, 102: 보호층, 104: 레지스트, 105: 영역, 106: 산화 규소층, 107: 절연층, 108: 제2의 도전층, 109: 절연층, 111: 제3의 도전층, 112: 제1의 도전층, 115: 하지층, 116: 영역, 117: 제2의 도전층, 200: 기판, 203: 층간절연층, 204: 컬러 필터층, 208: 차광층, 209: 절연층, 210: 도전층, 211: 수지, 212: 접점 전극, 701: 본체(A), 702: 본체(B), 703: 섀시, 704: 조작 키, 705: 음성 출력부, 706: 음성 입력부, 707: 회로 기판, 708: 표시 패널(A), 709: 표시 패널(B), 710: 경첩, 711: 투광성 재료부, 712: 반도체 장치, 721: 본체, 722: 섀시, 723: 표시 패널, 724: 조작 키, 725: 음성 출력부, 726: 음성 입력부, 727: 반도체 장치, 728: 반도체 장치, 731: 본체, 732: 섀시, 733: 표시부, 734: 키보드, 735: 외부접속 포트, 736: 포인팅 디바이스, 741: 섀시, 742: 지지대, 743: 표시부, 752: 액정층, 753: 백라이트, 754: 반도체 장치, 761: 섀시, 762: 액정 패널, 801: 릴리스 버튼, 802: 메인 스위치, 803: 뷰파인더, 804: 플래쉬부, 805: 렌즈, 806: 경통, 807: 섀시, 811: 접안창 파인더, 812: 모니터, 813: 조작 버튼, 103A: 반도체층, 103B: 반도체층, 103C: 반도체층, 103D: 반도체층, 110A: 개구부, 110B: 개구부, 114A: 영역, 114C: 영역, 114D: 영역, 181A: 반도체장치, 182A: 전류증폭회로, 183A: 광전변환소자, 184A: n형태 TFT, 185A: n형태 TFT, 186A: 출력 단자, 187A: 외부전원 단자, 181B: 반도체장치, 182B: 전류증폭회로, 183B: 광전변환소자, 184B: p형태 TFT, 185B: p형태 TFT, 186B: 출력 단자, 187B: 외부전원 단자,2000: p층, 2001: i층, 2002: n층, 2003: p층, 2004: i층, 2005: n층, 2011: 절연층, 2012: 반도체층, 2013: 불순물 영역, 2014: 채널형성영역, 2015: 절연층, 2016: 도전층, 2017: 절연층, 2018: 절연층, 2019: 도전층, 201A: TFT, 201B: TFT, 202A: 광전변환부, 202B: 광전변환부, 204A: 칼라 필터층, 204B: 칼라 필터층, 205A: 제1의 도전층, 205B: 제1의 도전층, 205C: 차광층, 205D: 차광층, 206A: 오버코트층, 206B: 오버코트층, 207A: 차광층, 207B: 차광층, 207C: 차광층, 207D: 차광층, 208A: 차광층, 208B: 차광층, 208C: 차광층, 208D: 차광층, 208E: 차광층, 2100: 감광성 아크릴, 2101: p층, 2102: i층, 2103: n층, 751a: 기판, 751b: 기판, 755a: 편광판, 755b: 편광판, 2200A: 하지층, 2200B: 하지층, 2201A: 반도체층, 2201B: 반도체층, 2202A: 레지스트, 2202B: 레지스트, 2203A: 영역, 2203B: 영역.

Claims (36)

  1. 도전층과;
    상기 도전층 위의 제1의 반도체층, 상기 제1의 반도체층 위의 제2의 반도체층, 및 상기 제2의 반도체층 위의 제3의 반도체층이 적층된 층을 포함한 광전변환층을 구비하는 광전변환소자로서,
    상기 제1의 반도체층은, 일 도전형의 불순물원소를 갖고,
    상기 제3의 반도체층은 상기 제1의 반도체층과는 반대의 도전형의 불순물원소를 갖고,
    상기 광전변환층의 측면은 제1의 테이퍼 각을 갖는 면과, 제2의 테이퍼 각을 갖는 면을 구비하고,
    상기 제1의 테이퍼 각을 갖는 상기 면은, 상기 제1의 반도체층의 측면과, 상기 제2의 반도체층의 측면의 일부를 구비하고,
    상기 제2의 테이퍼 각을 갖는 상기 면은, 상기 제2의 반도체층의 상기 측면의 또 다른 부분과, 상기 제3의 반도체층의 측면을 구비하고,
    상기 제1의 테이퍼 각을 갖는 상기 면과 상기 제2의 테이퍼 각을 갖는 상기 면은 서로 다른 테이퍼 각을 갖는, 광전변환소자.
  2. 도전층과;
    상기 도전층 위의 제1의 반도체층, 상기 제1의 반도체층 위의 제2의 반도체층, 및 상기 제2의 반도체층 위의 제3의 반도체층이 적층된 층을 포함한 광전변환층을 구비하는 광전변환소자로서,
    상기 제1의 반도체층은, 일 도전형의 불순물원소를 갖고,
    상기 제3의 반도체층은 상기 제1의 반도체층과는 반대의 도전형의 불순물원소를 갖고,
    상기 광전변환층의 측면은 제1의 테이퍼 각을 갖는 면과, 제2의 테이퍼 각을 갖는 면을 구비하고,
    상기 제1의 테이퍼 각을 갖는 상기 면은, 상기 제1의 반도체층의 측면과, 상기 제2의 반도체층의 측면의 일부를 구비하고,
    상기 제2의 테이퍼 각을 갖는 상기 면은, 상기 제2의 반도체층의 상기 측면의 또 다른 부분과, 상기 제3의 반도체층의 측면을 구비하고,
    상기 제1의 테이퍼 각을 갖는 상기 면의 테이퍼 각은, 상기 제2의 테이퍼 각을 갖는 상기 면의 테이퍼 각보다도 큰, 광전변환소자.
  3. 도전층과;
    상기 도전층 위의 제1의 반도체층, 상기 제1의 반도체층 위의 제2의 반도체층, 및 상기 제2의 반도체층 위의 제3의 반도체층이 적층된 층을 포함한 광전변환층을 구비하는 광전변환소자로서,
    상기 제1의 반도체층은, 일 도전형의 불순물원소를 갖고,
    상기 제3의 반도체층은 상기 제1의 반도체층과는 반대의 도전형의 불순물원소를 갖고,
    상기 광전변환층의 측면은 제1의 테이퍼 각을 갖는 면과, 제2의 테이퍼 각을 갖는 면을 구비하고,
    상기 제1의 테이퍼 각을 갖는 상기 면은, 상기 제1의 반도체층의 측면과, 상기 제2의 반도체층의 측면의 일부를 구비하고,
    상기 제2의 테이퍼 각을 갖는 상기 면은, 상기 제2의 반도체층의 상기 측면의 또 다른 부분과, 상기 제3의 반도체층의 측면을 구비하고,
    상기 제1의 테이퍼 각을 갖는 상기 면과 상기 제2의 테이퍼 각을 갖는 상기 면은 서로 다른 테이퍼 각을 갖고,
    상기 제1의 반도체층의 일부는 상기 도전층 위에 있고, 상기 제1의 반도체층의 다른 부분은 상기 도전층이 형성되는 면과 동일면 위에 있는, 광전변환소자.
  4. 도전층과;
    상기 도전층 위의 제1의 반도체층, 상기 제1의 반도체층 위의 제2의 반도체층, 및 상기 제2의 반도체층 위의 제3의 반도체층이 적층된 층을 포함한 광전변환층을 구비하는 광전변환소자로서,
    상기 제1의 반도체층은, 일 도전형의 불순물원소를 갖고,
    상기 제3의 반도체층은 상기 제1의 반도체층과는 반대의 도전형의 불순물원소를 갖고,
    상기 광전변환층의 측면은 제1의 테이퍼 각을 갖는 면과, 제2의 테이퍼 각을 갖는 면을 구비하고,
    상기 제1의 테이퍼 각을 갖는 상기 면은, 상기 제1의 반도체층의 측면과, 상기 제2의 반도체층의 측면의 일부를 구비하고,
    상기 제2의 테이퍼 각을 갖는 상기 면은, 상기 제2의 반도체층의 상기 측면의 또 다른 부분과, 상기 제3의 반도체층의 측면을 구비하고,
    상기 제1의 테이퍼 각을 갖는 상기 면의 테이퍼 각은, 상기 제2의 테이퍼 각을 갖는 상기 면의 테이퍼 각보다도 크고,
    상기 제1의 반도체층의 일부는 상기 도전층 위에 있고, 상기 제1의 반도체층의 다른 부분은 상기 도전층이 형성되는 면과 동일면 위에 있는, 광전변환소자.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제1 내지 상기 제3의 반도체층은 실리콘을 포함하는, 광전변환소자.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제1의 반도체층은 p형태 반도체층이며,
    상기 제2의 반도체층은 진성 반도체층이며,
    상기 제3의 반도체층은 n형태 반도체층이며,
    상기 도전층은 투광성 기판 위에 형성된, 광전변환소자.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 도전층은 테이퍼 형상을 갖는, 광전변환소자.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제1의 반도체층은 보호층 위에 형성되어 있고,
    상기 보호층은 상기 도전층의 단부를 덮는, 광전변환소자.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제1의 반도체층은 보호층 위에 형성되어 있고,
    상기 보호층은 상기 도전층의 단부를 덮고,
    상기 보호층은 컬러 필터층을 갖고,
    상기 컬러 필터층과 상기 광전변환층의 사이에 오버코트층을 갖는, 광전변환소자.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 광전변환소자는 하지층 위에 형성되고,
    상기 하지층은, 폴리이미드, 아크릴 수지, 에폭시 수지 및 그의 조합으로 이루어진 군으로부터 선택된 재료를 포함하는, 광전변환소자.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 광전변환소자는 하지층 위에 형성되고,
    상기 하지층은, 폴리이미드, 아크릴 수지, 에폭시 수지 및 그의 조합으로 이루어진 군으로부터 선택된 재료를 포함하고,
    상기 하지층에 있어서의, 상기 광전변환소자와 중첩하지 않는 영역은 요철을 갖는, 광전변환소자.
  12. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 광전변환소자는 하지층 위에 형성되고,
    상기 하지층은, 폴리이미드, 아크릴 수지, 에폭시 수지 및 그의 조합으로 이루어진 군으로부터 선택된 재료를 포함하고,
    상기 하지층에 있어서의, 상기 광전변환소자와 중첩하지 않는 영역은 요철을 갖고,
    상기 하지층의 요철의 영역 위에는 상기 하지층과 동일한 재료로 형성된 층이 설치되는, 광전변환소자.
  13. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 도전층은, 투광성 도전재료를 포함하는, 광전변환소자.
  14. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 도전층은 티타늄을 포함하는, 광전변환소자.
  15. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 광전변환소자의 단부와 중첩하는 영역에는 차광층이 설치된, 광전변환소자.
  16. 기판 위에 도전층을 형성하는 것과,
    상기 도전층 위에 일 도전형의 불순물원소를 갖는 제1의 반도체층을 형성하는 것과,
    상기 제1의 반도체층 위에 제2의 반도체층을 형성하는 것과,
    상기 제2의 반도체층 위에, 상기 제1의 반도체층과는 반대의 도전형의 불순물원소를 갖는 제3의 반도체층을 형성하는 것과,
    상기 제1 내지 상기 제3의 반도체층 위에 테이퍼 형상을 갖는 레지스트를 선택적으로 형성하는 것과,
    상기 레지스트를 사용하여, 상기 제3의 반도체층의 일부와 상기 제2의 반도체층의 일부를 제거하기 위해 제1의 드라이에칭을 행하는 것과,
    상기 제1의 드라이에칭에서 사용한 가스보다도 상기 제2의 반도체층의 에칭 레이트가 낮고, 또한 02을 포함한 가스에 의해, 상기 제3의 반도체층의 일부와 상기 제2의 반도체층의 일부를 제거하기 위해서 제2의 드라이에칭을 행하면서, 상기 제2의 드라이에칭으로 인해 상기 제3의 반도체층 위에 산화물층을 형성하는 것과,
    가스를 사용하여 상기 산화물층을 제거하기 위해 제3의 드라이 에칭을 행하는 것을 포함하고,
    상기 제 3의 드라이 에칭을 위해 사용한 가스에서의 상기 산화물층의 에칭 레이트는 상기 3의 드라이에칭을 위해 사용한 가스에서의 상기 제 2의 반도체층의 에칭 레이트보다 높은, 광전변환소자의 제작 방법.
  17. 기판 위에 도전층을 형성하는 것과,
    상기 도전층 위에 보호층을 형성하는 것과,
    상기 도전층 위에 일 도전형의 불순물원소를 갖는 제1의 반도체층을 형성하는 것과,
    상기 제1의 반도체층 위에 제2의 반도체층을 형성하는 것과,
    상기 제2의 반도체층 위에, 상기 제1의 반도체층과는 반대의 도전형의 불순물원소를 갖는 제3의 반도체층을 형성하는 것과,
    상기 제1 내지 상기 제3의 반도체층 위에 테이퍼 형상을 갖는 레지스트를 선택적으로 형성하는 것과,
    상기 레지스트를 사용하여, 상기 제3의 반도체층의 일부와 상기 제2의 반도체층의 일부를 제거하기 위해 제1의 드라이에칭을 행하는 것과,
    상기 제1의 드라이에칭에서 사용한 가스보다도 상기 제2의 반도체층의 에칭 레이트가 낮고, 또한 02을 포함한 가스에 의해, 상기 제3의 반도체층의 일부와 상기 제2의 반도체층의 일부를 제거하기 위해서 제2의 드라이에칭을 행하면서, 상기 제2의 드라이에칭으로 인해 상기 제3의 반도체층 위에 산화물층을 형성하는 것과,
    가스를 사용하여 상기 산화물층을 제거하기 위해 제3의 드라이 에칭을 행하는 것을 포함하고,
    상기 제 3의 드라이 에칭을 위해 사용한 가스에서의 상기 산화물층의 에칭 레이트는 상기 3의 드라이에칭을 위해 사용한 가스에서의 상기 제 2의 반도체층의 에칭 레이트보다 높은, 광전변환소자의 제작 방법.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 제1 내지 상기 제3의 반도체층은 실리콘을 포함하는, 광전변환소자의 제작 방법.
  19. 제 16 항 또는 제 17 항에 있어서,
    상기 제1의 드라이에칭에는 CF4과 Cl2의 혼합 가스를 사용하는, 광전변환소자의 제작 방법.
  20. 제 16 항 또는 제 17 항에 있어서,
    상기 O2를 갖는 가스는 CF4를 갖는 혼합가스인, 광전변환소자의 제작 방법.
  21. 제 16 항 또는 제 17 항에 있어서,
    상기 제3의 드라이에칭에는 CHF3과 He의 혼합 가스를 사용하는, 광전변환소자의 제작 방법.
  22. 제 16 항 또는 제 17 항에 있어서,
    상기 기판은 유리 기판인, 광전변환소자의 제작 방법.
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