KR101232663B1 - 광전 변환 장치, 그 제조 방법 및 반도체 장치 - Google Patents
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Abstract
본 발명은 누설 전류가 억제되는 광전 변환 장치를 제공한다. 본 발명의 광전 변환 장치는 기판 상의 제 1 전극; 제 1 전극 상에, 일도전형을 갖는 제 1 도전층, 제 2 반도체층 및 일도전형과는 반대의 도전형을 갖는 제 3 반도체층을 포함하는 광전 변환층을 포함하고, 제 1 전극의 단부는 제 1 반도체층으로 덮여지고; 절연막 상에서, 그 사이에 절연막을 두고 제 3 반도체 막에 전기적으로 연결되어 있는 제 2 전극이 제 3 반도체 막 상에 형성되며, 제 2 반도체층의 일부 및 제 3 반도체층의 일부는 절연막으로 덮여지지 않은 광전 변환층의 영역에서 제거된다.
누설 전류, 광전 변환 장치, 광전 변환층
Description
도 1은 본 발명의 광전 변환 장치의 단면도.
도 2는 종래의 광전 변환 장치의 단면도.
도 3a 및 도 3b는 본 발명의 광전 변환 장치의 단면도.
도 4a 내지 도 4c는 본 발명의 광전 변환 장치의 제조 단계들을 도시하는 도면.
도 5a 및 도 5b는 본 발명의 광전 변환 장치의 제조 단계들을 도시하는 도면.
도 6a 및 도 6b는 본 발명의 광전 변환 장치의 제조 단계들을 도시하는 도면.
도 7a 및 도 7b는 본 발명의 광전 변환 장치의 단면도.
도 8a 및 도 8b는 본 발명의 광전 변환 장치의 단면도.
도 9a 및 도 9b는 본 발명의 광전 변환 장치가 장착되는 장치의 단면도.
도 10a 및 도 10b는 본 발명의 광전 변환 장치를 포함하는 장치들의 등가 회로도.
도 11은 본 발명의 광전 변환 장치를 포함하는 장치의 등가 회로도.
도 12a 내지 도 12d는 본 발명의 광전 변환 장치가 장착되어 있는 장치의 제조 단계들을 도시하는 도면.
도 13a 내지 도 13d는 본 발명의 광전 변환 장치가 장착되어 있는 장치의 제조 단계들을 도시하는 도면.
도 15a 내지 도 15c는 본 발명의 광전 변환 장치가 장착되어 있는 장치의 상면도 및 측면도.
도 16a 및 도 16b는 본 발명의 광전 변환 장치의 단면도.
도 17은 본 발명의 광전 변환 장치를 포함하는 전자 장치의 실시예를 도시하는 도면.
도 18a 및 도 18b는 본 발명의 광전 변환 장치를 포함하는 전자 장치의 실시예를 도시하는 도면.
도 19a 및 도 19b는 본 발명의 광전 변환 장치를 포함하는 전자 장치의 실시예를 각각 도시하는 도면.
도 20은 본 발명의 광전 변환 장치를 포함하는 전자 장치의 실시예를 도시하는 도면.
도 21a 및 도 21b는 본 발명의 광전 변환 장치를 포함하는 전자 장치의 실시예를 도시하는 도면.
도 22a 내지 도 22c는 전자 현미경으로 얻어진 종래의 구조의 사진.
도 23a 및 도 23b는 본 발명의 광전 변환 장치와 종래의 광전 변환 장치 사이의 비교를 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명*
101: 기판 107: 절연막
106: 전극 112, 113: 추출 전극
165, 166: 홈들 171: 광전 변환층
1. 발명의 분야
본 발명은 광전 변환 장치에 관한 것으로, 구체적으로, 박막 반도체 소자를 사용하여 형성된 광전 변환 장치 및 그 제조 방법에 관한 것이다. 또한, 본 발명은 광전 변환 장치를 사용하는 전자 장치들에 관한 것이다.
2. 관련 기술의 설명
전자기파를 검출하기 위해 일반적으로 사용되는 다수의 광전 변환 장치들이 알려져 있으며, 예로서, 자외선들 내지 적외선들내의 감도를 갖는 광전 변환 장치는 일반적으로 포토-센서라 지칭된다. 400nm 내지 700nm의 파장을 갖는 가시 방사선 영역에서 감도를 갖는 포토-센서는 특히, 가시광 센서라 지칭되며, 다수의 가시광 센서들은 인간 생활 환경에 따른 조명 조절 또는 온/오프 제어가 필요한 장치들을 위해 사용된다.
특히, 디스플레이 장치에서, 디스플레이 장치의 주변의 밝기가 디스플레이 조명을 조절하기 위해 검출된다. 불필요한 전력을 감소시킬 수 있고, 주변 밝기를 검출하고, 적절한 디스플레이 휘도를 획득함으로써 가시성이 향상될 수 있기 때문에, 검출이 수행된다. 구체적으로, 휘도를 조절하기 위한 이런 포토-센서는 셀룰러 전화 또는 퍼스널 컴퓨터를 위해 사용된다(예로서, 참조문헌 1 : 일본 특허 공개 공보 제 2003-60744호).
부가적으로, 주변 밝기와 마찬가지로, 디스플레이 장치, 특히, 액정 디스플레이 장치의 백라이트의 휘도도 디스플레이 스크린의 휘도를 조절하기 위해 포토-센서에 의해 검출된다(예로서, 참조문헌 2 : 일본 특허 제 3171808호 및 참조문헌 3 : 일본 특허 제 3193315호).
또한, 프로젝터를 사용하는 디스플레이 장치에서, 포토-센서에 의해 수렴 조절이 수행된다. 수렴 조절은 RGB의 각 컬러의 이미지가 불일치를 생성하지 않도록 이미지를 조절하는 것이다. 포토-센서를 사용함으로써, 각 컬러의 이미지의 위치가 검출되고, 이미지가 정확한 위치에 배열된다(예로서, 참조문헌 4 : 일본 특허 공개 공보 제 2003-47017호).
도 2는 종래에 사용되어온 광전 변환 장치의 구조를 도시한다. 도 2에서, 전극(1002)이 기판(1001) 상에 형성되고, p-형 반도체층(1003), 진성 반도체층(1004)(i-형 반도체 막이라고도 지칭됨) 및 광전 변환층으로서 기능하는 n-형 반도체층(1005)이 전극(1002) 상에 형성된다. 또한, 전극(1006)이 n-형 반도체층(1005) 상에 형성된다. 그후, 절연막(1007)이 전극들(1002 및 1006)을 덮도록 형성된다. 또한, 전극(1002)에 연결된 제 1 추출 전극(1012) 및 전극(1006)에 연결된 제 2 추출 전극(1013)이 절연막(1007) 상에 형성된다.
그러나, 도 2에 도시된 구조를 갖는 광전 변환 장치에서, 장시간 동안 광전 변환 장치가 동작하는 일부 경우들에서, 누설 전류가 발생한다는 것이 알려져 있다. 누설 전류의 발생은 광전 변환층내에, 특히, i-형 반도체층(1004)의 코너부(단차부)에 균열(1021)이 형성되고, 이 부분이 누설 경로가 되기 때문에 유발된다.
도 22a 내지 도 22c는 전자 현미경에 의해 촬상된 종래의 구조의 사진들을 도시한다. 도 22a 내지 도 22c에 도시된 바와 같이, i-형 반도체층의 코너부(단차부)에 균열이 생성된다는 것을 알 수 있다. 전기장이 이 균열상에 집중될 때, 누설 전류의 발생 같은 결함들이 유발된다.
본 발명의 목적은, 광전 변환층의 코너부에 전기장이 집중하는 것을 방지하고, 누설 전류의 발생이 억제되는 광전 변환 장치를 제조하는 것을 목적으로 한다.
본 발명의 광전 변환 장치에서, 광전 변환층의 중간층 및 상부층의 일부를 제거함으로써, 코너부상에 전기장이 집중하는 것을 방지하고, 누설 전류를 억제할 수 있다.
본 발명의 일 양태는 기판위의 제 1 전극, 제 1 전극 위의, 일도전형을 갖는 제 1 반도체층, 제 2 반도체층 및 상기 일도전형에 대향한 도전형을 갖는 제 3 도전층을 포함하는 광전 변환층을 포함하고, 제 1 전극의 단부의 일부가 제 1 반도체층으로 덮여지는 광전변환 장치가다.
본 발명에서, 제 1 반도체층은 제 1 전극의 단부를 덮으며, 절연막과, 절연막 상에서, 그 사이에 절연막을 두고 제 3 반도체층에 전기적으로 연결되어 있는 제 2 전극이 제 3 반도체층 상에 제공되며, 제 2 반도체층 및 제 3 반도체층의 일부는 절연막으로 덮여지지 않은 광전 변환층의 영역에서 제거된다.
본 발명의 일 양태는 기판 상의 제 1 전극, 제 1 전극 상의 일도전형을 갖는 제 1 반도체층, 제 1 반도체층위의 제 2 반도체층을 포함하는 제 1 구조와, 기판 상의 제 1 반도체층, 제 1 반도체층 상의 제 2 반도체층, 제 2 반도체층위의 제 1 반도체층의 일도전형과는 반대의 도전형을 갖는 제 3 반도체층, 제 3 반도체층 상의 제 2 전극을 포함하는 제 2 구조를 포함하며, 제 1 전극 및 제 1 반도체층의 접촉부는 제 3 반도체층 및 제 2 전극의 접촉부로부터 이격되는 광전 변환 장치가다.
본 발명의 일 양태는 기판 상에 제 1 전극을 형성하는 단계, 제 1 전극 상에, 일도전형을 갖는 제 1 반도체 막, 제 2 반도체 막 및 일도전형가 반대인 도전형을 갖는 제 3 반도체 막을 형성하는 단계를 포함하고, 제 1 전극의 단부가 제 1 반도체층으로 덮여지는 광전 변환 장치 제조 방법이다.
본 발명의 일 양태는, 기판 상에 제 1 전극을 형성하는 단계, 일도전형을 갖는 제 1 반도체 막, 제 2 반도체 막, 제 1 도전형과 반대의 도전형을 갖는 제 3 반도체 막을 제 1 전극 상에 형성하는 단계, 제 3 반도체 막 상에 제 2 전극을 형성하는 단계를 포함하고, 기판, 제 1 반도체 막, 제 2 반도체 막, 제 3 반도체 막 및 제 2 전극은 기판 상의 제 1 전극, 제 1 전극 상의 일도전형을 갖는 제 1 반도체층, 제 1 반도체층 상의 제 2 반도체층을 갖는 제 1 구조와, 기판위의 제 1 반도체층, 제 1 반도체층 상의 제 2 반도체층, 제 2 반도체층 상의 제 1 반도체층의 일도전형과는 반대의 도전형을 갖는 제 3 반도체층, 제 3 반도체층 상의 제 2 전극을 포함하는 제 2 구조를 포함하고, 제 1 반도체층과 제 1 전극의 접촉부는 제 2 전극과 제 3 반도체층의 접촉부와 중첩되지 않는 광전 변환 장치 제조 방법이다.
본 발명의 일 양태는 기판 상에 제 1 전극을 형성하는 단계, 일도전형을 갖는 제 1 반도체 막, 제 2 반도체 막, 상기 일도전형과는 반대의 도전형을 갖는 제 3 반도체 막을 제 1 전극 상에 형성하는 단계, 제 3 반도체 막 상에 제 1 도전막을 형성하는 단계, 제 1 반도체 막, 제 2 반도체 막, 제 3 반도체 막 및 제 1 도전막의 일부를 제거하고 제 1 전극의 일부를 노출시킴으로써, 제 1 섬 모양 반도체 막, 제 2 섬 모양 반도체 막, 제 3 섬 모양 반도체 막 및 제 1 섬 모양 도전막을 형성하는 단계, 제 1 섬 모양 도전막을 사용하여 제 2 도전막을 형성하는 단계, 제 2 섬 모양 반도체 막을 마스크로서 사용하여, 제 3 반도체 막 및 제 2 섬 모양 반도체 막의 일부를 제거하는 단계로서, 여기서, 제 1 섬 모양 반도체 막은 광전 변환층의 제 1 반도체층으로서 기능하고, 일부가 제거된 제 2 섬 모양 반도체 막은 광전 변환층의 제 2 반도체층으로서 기능하며, 일부가 제거된 제 3 섬 모양 반도체 막은 광전 변환층의 제 3 반도체층으로서 기능하는 제거 단계, 노출된 제 1 전극, 광전 변환층의 제 1 반도체층, 광전 변환층의 제 2 반도체층, 광전 변환층의 제 3 반도체층을 덮도록 절연막을 형성하는 단계로서, 여기서, 제 1 홈 및 제 2 홈이 노출된 제 1 전극 및 절연막내이 제 2 도전막에 도달하는 절연막 형성 단계, 및 제 1 홈 및 제 2 홈을 통해, 각각 제 1 전극 및 제 2 전극에 전기적으로 연결되어 있는 제 2 전극 및 제 3 전극을 절연막 상에 형성하는 단계를 포함하는 광전 변환 장치 제조 방법이다.
본 발명의 일 양태는 광전 변환 소자 및 광전 변환 소자의 출력값을 증폭하는 증폭기 회로를 기판 상에 포함하고, 광전 변환 소자는 제 1 전극, 제 1 전극 위의, 일도전형을 갖는 제 1 반도체층, 제 2 반도체층 및 일도전형과는 반대의 도전형을 갖는 제 3 도전층을 포함하고, 제 1 반도체층은 제 1 전극의 단부를 덮으며, 제 3 반도체층 상의 절연막, 절연막 상에서, 사이에 절연막을 두고 제 3 반도체층에 전기적으로 연결되어 있는 제 2 전극을 포함하며, 제 2 반도체층 및 제 3 반도체층의 일부는 절연막으로 덮여지지 않은 광전 변환층의 영역에서 제거되며, 증폭기 회로는 복수의 박막 트랜지스터들을 포함하고, 복수의 박막 트랜지스터들 각각은 소스 영역, 드레인 영역 및 채널 형성 영역을 포함하는 섬 모양 반도체 영역을 포함하며, 게이트 절연막, 게이트 전극, 소스 영역에 전기적으로 연결된 소스 전극 및 드레인 영역에 전기적으로 연결된 드레인 전극을 포함하는 반도체 장치가다.
본 발명에서, 기판은 가요성 기판이다.
본 발명에서, 기판은 폴리에틸렌나프탈레이트(PEN) 막, 폴리에틸렌테레프탈레이트(PET) 막, 폴리부틸렌나프탈레이트(PBN) 막, 폴리이미드(PI) 막 또는 폴리아미드(PA) 막 중 하나인 광전 변환 장치 제조 방법.
본 발명에서, 기판은 유리 기판이다.
본 발명에서, 기판과 제 1 반도체층 사이에 컬러 필터가 제공된다.
본 발명에서, 소스 전극 및 드레인 전극 각각은 적층막들의 구조를 갖는다.
본 발명에서, 적층막의 구조는 티탄(Ti) 막, 미량의 실리콘(Si)을 포함하는 알루미늄(Al) 막 및 티탄(Ti) 막이 적층되어 있는 구조이다.
본 발명에서, 소스 전극 및 드레인 전극 각각은 단층막을 갖는다.
본 발명에서, 단층막은 티탄(Ti), 텅스텐(W), 탄탈(Ta), 몰리브덴(No), 네오디뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt) 중 하나의 원소, 또는, 상기 원소를 그 주성분으로서 포함하는 합금 재료 또는 합성 재료로 이루어지거나, 질화 티탄, 질화 텅스텐, 질화 탄탈 또는 질화 몰리브덴 같은 그 니트라이드로 이루어진 단층막이다.
본 발명의 광전 변환 장치는 누설 전류를 억제할 수 있다. 본 발명에 따라서, 보다 적은 전력을 소비하는 매우 신뢰성있는 광전 변환 장치가 얻어질 수 있다. 또한, 이런 광전 변환 장치를 포함하는 전자 장치들은 높은 신뢰성을 가질 수 있다.
실시 형태
본 발명의 광전 변환 장치는 도 1, 도 4a 내지 도 4c, 도 5a 및 도 5b 및 도 6a 및 도 6b를 참조로 설명될 것이다. 본 발명은 하기의 설명에 한정되지 않으며, 본 기술의 숙련자들은 여기에 설명된 모드들 및 세부사항들이 본 발명의 개념 및 범주로부터 벗어나지 않고, 다양한 방식들로 변경될 수 있다는 것을 쉽게 이해할 것이다. 본 발명은 하기에 주어질 실시 형태들의 설명에 한정되는 것으로 해석되지 않아야 한다는 것을 주의하여야 한다.
본 발명의 광전 변환 장치의 제조 단계들이 하기에 예시되어 있다. 제 1 도전막(151)이 먼저 기판(101) 상에 형성된다(도 4a).
가요성 기판이 기판(101)으로서 사용되며, 구체적으로, 폴리에틸렌나프탈레이트(PEN)의 막이 사용된다. 폴리에틸렌나프탈레이트에 부가하여, 폴리에틸렌테레프탈레이트(PET), 폴리부틸렌나프탈레이트(PBN), 폴리이미드(PI), 폴리아미드(PA) 등의 막이 사용될 수 있다. 또한, 유리 기판도 기판(101)으로서 사용될 수 있다.
제 1 도전막(151)으로서, 티탄(Ti), 텅스텐(W), 탄탈(Ta), 몰리브덴(No), 네오디뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 알루미늄(Al), 금(Au), 은(Ag) 또는 구리(Cu)로부터 선택된 원소 또는 그 주성분으로서 이 원소를 함유하는 합금 재료나 합성 재료로 이루어진 단층막이나, 질화 티탄, 질화 텅스텐, 질화 탄탈 또는 질화 몰리브덴 같은 그 니트라이드로 이루어진 단층막이 사용될 수 있다.
투명 도전 재료도 제 1 도전막(151)을 위해 사용될 수 있다. 이런 투명 도전 재료들로서, 실리콘(Si)을 함유하는 인듐 산화물-주석 산화물 합금(Si 함유 인듐 주석 산화물이라고도 지칭됨)이 사용될 수 있다. Si를 함유하는 인듐 산화물-주석 산화물 합금 이외에, 아연 산화물(ZnO), 주석 산화물(SnO2), 인듐 산화물 또는 인듐 산화물이 2 내지 20wt%의 아연 산화물(ZnO)과 혼합되어 있는 타겟을 사용함으로써 형성된 인듐 산화물-아연 산화물 합금도 사용될 수 있다. 또한, Ga2O3으로 도핑된 ZnO(GZO), Al2O3으로 도핑된 ZnO(AZO) 또는 SiO2로 도핑된 ZnO(SZO)가 사용될 수 있다. GZO, AZO 및 SZO는 이들이 실리콘을 산화시키지 않기 때문에 유용하다.
다음에, 제 1 도전막(151)을 사용하여 전극(102)이 형성된다(도 4b).
전극(102)이 형성된 이후, p-형 반도체 막(152)이 형성된다. 본 실시형태에서, p-형 비정질 반도체 막이 예로서, p-형 반도체 막(152)으로서 형성된다. p-형 비정질 반도체 막으로서, 붕소(B) 같은 13족에 속하는 불순물 원소를 포함하는 비정질 실리콘막이 플라즈마 CVD법에 의해 형성된다.
p-형 반도체 막(152)이 형성된 이후, 도전형을 부여하는 불순물 원소를 포함하지 않는 반도체 막(153)(진성 반도체 막 또는 i-형 반도체 막이라고도 지칭됨) 및 n-형 반도체 막(154)이 순차적으로 형성된다. 본 실시형태에서, 10 내지 50nm 두께의 p-형 반도체 막(152), 200 내지 1000nm의 i-형 반도체 막(153) 및 20 내지 200nm 두께의 n-형 반도체 막이 형성된다.
i-형 반도체 막(153)으로서, 비정질 실리콘막이 예로서, CVD법에 의해 형성될 수 있다. n-형 반도체 막(154)으로서, 인(P) 같은 15족에 속하는 불순물 원소를 포함하는 비정질 실리콘 막이 형성될 수 있거나, 비정질 실리콘 막이 형성된 이후, 15족에 속하는 불순물 원소가 도입될 수 있다.
p-형 반도체 막(152), i-형 반도체 막(153) 및 n-형 반도체 막(154)은 반대의 순서로 형성, 달리 말해서, n-형 반도체 막, i-형 반도체 막 및 p-형 반도체 막이 순차 형성될 수 있다는 것을 주의하여야 한다.
p-형 반도체 막(152), i-형 반도체 막(153) 및 n-형 반도체 막(154)으로서, 비정질 반도체 막 대신, 준비정질 반도체 막이 사용될 수 있다.
준비정질 반도체 막은 결정 구조(단결정 및 다결정을 포함)를 갖는 반도체와 비정질 반도체 사이의 중간 구조를 갖는 반도체를 포함한다. 준비정질 반도체는 자유 에너지에 관하여 안정한 제 3 상태를 가지며, 이는 단범위 순서 및 격자 왜곡을 포함하는 결정질 물질이며, 비단결정 반도체 막내에 분산될 수 있는 0.5 내지 20nm의 결정립 크기를 갖는다. 준비정질 반도체 막에 대하여, 라만(Raman) 스펙트럼은 520cm-1 보다 낮은 파 번호로 이동되며, Si의 결정 격자에 의해 유발된다고 말해질 수 있는 (111) 및 (220)의 회절 피크들이 X-레이 회절에서 관찰된다. 부가적으로, 적어도 1원자% 또는 그 이상의 수소 또는 할로겐이 미결합 본드들(dangling bonds)을 종결시키기 위해 포함된다. 본 명세서에서, 상술된 반도체 막은 편의상 준비정질 반도체(SAS) 막이라 지칭된다. 또한, 안정성이 향상되고, 바람직한 준비정질 반도체 막이 얻어지도록 격자 왜곡을 추가로 촉진시키기 위해 헬륨, 아르곤, 크립톤 또는 네온 같은 희유 가스 원소가 포함될 수 있다. 또한, 준비정질 반도체 막은 마이크로-결정질 반도체 막(마이크로결정 반도체 막)을 포함할 수 있다는 것을 주의하여야 한다.
SAS 막은 실리콘을 함유한 가스의 글로우 방전 분해에 의해 얻어질 수 있다. SiH4가 통상적으로, 실리콘 함유 가스로서 사용되며, 또한, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등도 사용될 수 있다. SAS 막을 쉽게 형성하도록 실리콘 함유 가스는 수소 또는 헬륨, 아르곤, 크립톤 및 네온 같은 하나 이상의 희유 가스 원소들이 수소에 추가되어 있는 가스로 희석될 수 있다. 실리콘 함유 가스는 2 내지 1000 범위의 희석율로 희석되는 것이 바람직하다. 또한, CH4 또는 C2H6 같은 카바이드, GeH4, 또는 GeF4 같은 게르마닉 가스, F2 등이 에너지 대역 폭을 1.5 내지 2.4eV나 0.9 내지 1.1 eV로 조절하기 위해 실리콘 함유 가스내에 혼합될 수 있다.
다음에, 제 2 도전막(155)이 스퍼터링법 등에 의해 n-형 반도체 막(154) 상에 형성된다(도 4c). 제 2 도전막(155)은 제 1 도전막(151)과 동일한 재료를 사용하여 형성될 수 있다.
그후, p-형 반도체 막(152), i-형 반도체 막(153), n-형 반도체 막(154) 및 제 2 도전막(155)이 마스크를 사용하여 각각 섬 모양 반도체 막으로 성형, 즉, p-형 반도체층(103), i-형 반도체층(161), n-형 반도체층(162) 및 섬 모양 도전막인 제 3 도전막(156)으로 성형된다(도 5a).
그후, 전극(106)이 또한 제 3 도전막(156)을 사용하여 형성된다(도 5b).
i-형 반도체층(161) 및 n-형 반도체층(162)의 일부는 I형 반도체층(104) 및 n-형 반도체층(105)을 형성하기 위해 전극(106)을 마스크로서 사용하여 에칭된다(도 6a). 이때, 에칭을 위한 시간은 p-형 반도체층(103)을 에칭하지 않도록 조절된다. 반도체 막들을 형성할 때, i-형 반도체 막(153)은 두껍게 형성되고, 따라서, 에칭은 i-형 반도체층(161)의 중간에서 중지된다. 달리 말하면, i-형 반도체층(161)은 에칭시, p-형 반도체층(1103)을 위한 마스크로서 기능하기 때문에, n-형 반도체층(162)은 p-형 반도체층(103)을 에칭하지 않고 에칭될 수 있다. 이 에칭 단계에 의해, 전극(106)으로 덮여져 있지 않은 i-형 반도체층(161) 및 n-형 반도체층(162)의 일부가 제거된다. 상술한 바와 같이, p-형 반도체층(103), i-형 반도체층(104) 및 n-형 반도체층(105)을 포함하는 광전 변환층(171)이 형성된다.
다음에, 홈들(165 및 166)을 갖는 절연막(107)이 스크린 인쇄법 등에 의해, 전극(106), 광전 변환층(171) 및 전극(102) 상에 형성된다. 대안적으로, 절연막이 전체적으로 형성된 이후, 홈들(165 및 166)이 레이저 각인법(laser scribing method) 등에 의해 형성될 수 있다(도 6b).
추출 전극들(112 및 113)은 홈들(165 및 166)내에 형성된다(도 1). 추출 전극들(112 및 113)은 스크린 인쇄법에 의해 도전형 페이스트를 사용하여 형성된다. 도전형 페이스트로서, 은(Ag), 금(Au), 구리(Cu) 또는 니켈(Ni) 같은 금속 재료를 함유하는 도전형 페이스트 또는 도전형 카본 페이스트가 사용될 수 있다. 부가적으로, 추출 전극들(112 및 113)은 잉크젯법에 의해 형성될 수 있다.
도 1에 도시된 광전 변환 장치는 전극(102), p-형 반도체층(103) 및 i-형 반도체층(104)이 기판(101)위에 형성되어 있는 제 1 부분 및 p-형 반도체층(103), i-형 반도체층(104), n-형 반도체층(105) 및 전극(106)이 기판(101)위에 형성되어 있는 제 2 부분을 갖는 것으로 간주된다. 상술한 바와 같이, p-형 반도체 막 및 n-형 반도체 막의 적층 순서는 반전될 수 있다. 전극(102)과 p-형 반도체층(103)의 접촉부는 n-형 반도체층(105)과 전극(106)의 접촉부로부터 떨어져 있기 때문에, 광전 변환층(171), 구체적으로는 i-형 반도체층(104)의 단차부(코너부)에서 발생할 수 있는 균열의 영향을 방지하는 것이 가능하다. 따라서, 누설 전류가 억제될 수 있으며, 매우 신뢰성있는 광전 변환 장치가 얻어질 수 있다.
실시예 1
실시예 1에서, 본 발명의 광전 변환 장치는 도 23a 및 도 23b를 참조로, 종래의 광전 변환 장치와 비교된다.
본 실시예에서, 60℃의 높은 온도, 90 내지 95%의 습도 및 -5V의 바이어스 같은 조건들하에서 장치들을 평가하기 위해 THB 테스트(온도 습도 바이어스 테스트)가 수행된다.
도 23a는 도 2에 도시된 종래의 광전 변환 장치를 위한 THB 테스트의 결과들을 도시하며, 도 23b는 도 1에 도시된 본 발명의 광전 변환 장치를 위한 THB 테스트의 결과들을 도시한다. 부가적으로, 도 23a 및 도 23b에서, 수평축은 VL(V)을 나타내고, 수직축은 각 전압의 주파수를 나타낸다. 부가적으로, VL은 누설 전류가 생성되는 전압을 나타낸다.
240 시간의 테스트 시간의 결과, Vr 누설의 이동들이 도 2에 도시된 종래의 광전 변환 장치 및 도 1에 도시된 본 발명의 광전 변환 장치를 위한 결과들 양자 모두에서 관찰되었다. 그러나, 도 2에 도시된 종래의 광전 변환 장치와 도 1에 도시된 본 발명의 광전 변환 장치 사이에, Vr 누설 발생의 빈도수에 차이가 관찰되었다. 240 시간 동안의 테스트에서 -15V 이상으로의 이동이 결함인 것으로 간주할 때(도 23a 및 도 23b에 점선으로 둘러싸인 영역), 종래의 광전 변환 장치에서 24개 중 11개 결함들이 관찰되었고, 본 발명의 광전 변환 장치에서 24개 중 2개 결함들이 관찰되었다.
본 실시예에 따라, 본 발명의 광전 변환 장치는 종래의 광전 변환 장치에 비해 보다 소수의 누설 전류 발생 빈도수들을 갖는다는 결과가 얻어졌다. 달리 말하면, 본 발명에 따라서, 매우 신뢰성 있는 광전 변환 장치가 얻어질 수 있다.
실시예 2
실시예 2는 도 3a, 도 3b, 도 16a 및 도 16b를 참조로, 광전 변환층에 충첩하는 전극이 적층막들의 구조를 갖는 실시예를 설명한다. 실시 형태에서 설명된 것들과 동일한 부분들은 동일 참조 번호들로 표시되어 있다는 것을 주의하여야 한다.
본 실시예에서, 도 1의 전극(102)이 3개 층 적층 구조를 갖는 실시예가 도 3a, 도 3b, 도 16a 및 도 16b에 도시되어 있다. 도 3a에서, 배선(131)은 티탄(Ti)으로 이루어지고, 배선(132)은 알루미늄(Al)으로 이루어지며, 배선(133)은 티탄(Ti)으로 이루어진다. 배선(131)이 예로서, 투명 전극으로 형성될 때, 인듐 산화물-주석 산화물 합금(인듐 주석 산화물이라고도 지칭됨) 또는 실리콘(Si)을 함유하는 인듐 산화물-주석 산화물 합금(Si 함유 인듐 주석 산화물이라고도 지칭됨)이 사용될 수 있다. 그 이외에, 아연 산화물(ZnO), 주석 산화물(SnO2), 인듐 산화물 또는 2 내지 20wt%의 아연 산화물(ZnO)과 인듐 산화물이 혼합되어 있는 타겟을 사용하여 형성된 인듐 산화물-아연 산화물 합금도 투명 전극으로서 사용될 수 있다. 또한, Ga2O3으로 도핑된 ZnO(GZO), Al2O3으로 도핑된 ZnO(AZO) 또는 SiO2로 도핑된 ZnO(SZO)가 사용될 수 있다. GZO, AZO 및 SZO는 이들이 실리콘을 산화시키지 않기 때문에 유용하다.
도 3a의 배선 구조를 획득하기 위해, 티탄 막 및 알루미늄 막이 각각 하부 도전막 및 중간 도전막으로서 형성된다. 마스크가 중간 도전막 및 하부 도전막 상에 형성되고, 배선들(131 및 132)을 획득하기 위해 이 마스크를 사용하여 중간 도전막이 에칭된다. 그후, 티탄 막이 그 위에 상부 도전막으로서 형성되고, 배선(133)을 형성하도록 에칭된다. 배선(133)을 형성한 이후, 광전 변환층(171)이 배선(133)에 중첩하도록 형성된다.
도 3a의 구조에서, 알루미늄으로 이루어진 배선(132)의 측면이 배선(133)으로 덮여지기 때문에, 알루미늄 원자의 광전 변환층(171)내로의 확산이 방지될 수 있다.
도 3b의 구조에서, 티탄 막이 하부 도전막으로서 형성되며, 배선(134)을 형성하기 위해 에칭된다. 그후, 알루미늄으로 이루어진 중간 도전막 및 티탄으로 이루어진 상부 도전막이 배선(134) 상에 형성되고, 배선들(135 및 136)을 획득하기 위해, 동일한 마스크를 사용하여 에칭된다. 또한, 광전 변환층(171)이 배선(134)에 중첩하도록 형성된다. 부가적으로, 배선(134)이 미리 형성되어 있는 한, 배선들(135 및 136) 또는 광전 변환층(171) 중 어느 하나가 먼저 형성될 수 있다. 배선들(135 및 136)이, 광전 변환층(171) 형성 이후 형성될 때, 광전 변환층(171)이 보호되도록 광전 변환층(171)을 덮기 위해 마스크가 형성되고, 배선들(135 및 136)이 형성될 수 있다.
도 3b의 구조에서, 절연막(107)이 광전 변환층(171)과 배선(135) 사이에 형성되며, 따라서, 알루미늄 원자는 광전 변환층(171)의 반도체층내로 확산되지 않는다.
도 16a에서, 배선(141)이 티탄 막을 하부 도전막으로서 사용하여 형성되며, 알루미늄 막이 중간 도전막으로서 형성되고, 배선(142)을 형성하기 위해 에칭된다. 그후, 광전 변환층(171)을 형성한 이후, 티탄 막이 상부 도전막으로서, 배선(142)을 덮도록 형성되며, 배선(143)이 티탄 막을 사용하여 형성된다.
도 16a에서, 배선(143)이 n-형 반도체층(105)과 접촉하지 않는 한, 배선(143)은 i-형 반도체층(104)과 접촉하거나 접촉하지 않을 수 있다. 부가적으로, 배선(143)이 배선(142)의 측면을 덮기 때문에, 알루미늄 원자가 광전 변환층(171)내로 확산하는 것을 방지할 수 있다.
도 16b에, 도 3a 및 도 16a의 하부 도전막이 제거되고, 중간 도전막과 상부 도전막으로 배선이 형성되어 있는 실시예가 도시되어 있다.
도 16b에서, 배선 (144)은 알루미늄 막으로 형성되고, 배선(145)은 배선(144)의 측면을 덮도록 티탄 막으로 형성된다. 따라서, 알루미늄 원자가 광전 변환층(171)으로 확산하는 것이 방지될 수 있다.
구체적으로, 도 3a와 도 16b를 비교시, 상단층의 배선(133)은 배선들(131 및 132)의 단부과 중첩하도록 형성되며, 따라서, 도 3a에서 단차가 커진다. 그러나, 도 16b에서, 상단층의 배선(145)은 단지 배선(144)의 단부에만 중첩하며, 따라서, 단차는 보다 작아진다. 이때, 분리를 보다 많이 억제하는 효과가 얻어질 수 있다.
적층막들의 구조는 3층 구조 또는 2층 구조에 한정되지 않으며, 4개 또는 그 이상의 층들이 적층되어 있는 구조를 가질 수 있다. 부가적으로, 적층막들의 구조가 광전 변환층의 상단층(본 실시예에서는 n-형 반도체층)과 접촉할 때, n-형 반도체층은 p-형 반도체층과 단락 회로화되고, 이는 광전 변환층으로서 기능하지 않는다. 따라서, 적층막들의 구조는 광전 변환층의 상단층과 접촉하지 않도록 형성된다. 부가적으로, 알루미늄을 포함하는 배선을 형성하는 경우에, 배선은 알루미늄이 광전 변환층(171)으로 확산하지 않도록 형성된다.
배선(131 내지 136 및 141 내지 145)은 TFT의 소스 또는 드레인 배선의 연장부일 수 있다. 예로서, 후술된 실시예에서, 광전 변환층을 포함하는 광전 변환 소자로부터의 출력을 증폭하기 위한 회로가 TFT를 사용하여 형성될 때, TFT의 소스 및 드레인 배선은 배선들(131 내지 136 및 141 내지 145)로서 사용된다.
본 실시예는 실시형태 및 실시예 1의 임의의 설명에 적용될 수 있다.
실시예 3
실시예 3에서, 도 1에 도시된 것과 다른 구조를 갖는 광전 변환 장치가 도 7a 및 도 7b를 참조로 설명된다.
도 7a에 도시된 광전 변환 장치에서, 절연막(175)이 도 1에 도시된 전극(106) 대신 형성된다. 실시 형태의 도 6a에 도시된, i-형 반도체층(161) 및 n-형 반도체층(162)의 일부를 에칭하는 단계에서, 절연막(175)은 전극(106)과 유사하게 마스크로서 기능한다. 이 방식으로, p-형 반도체층(103), i-형 반도체층(104) 및 n-형 반도체층(105)을 포함하는 광전 변환층(171)을 형성하도록 절연막(175)으로 덮여지지 않은 i-형 반도체층(161) 및 n-형 반도체층의 일부가 제거된다.
다음에, 절연막(175)내에 홈이 형성되고, 전극(177)이 스크린 인쇄법에 의해 n-형 반도체층(105)과 접촉하도록 형성된다. 그후, 절연막(107)이 전체를 덮도록 형성된다. 홈을 갖는 절연막(107)은 스크린 인쇄법 등에 의해 절연막(175), 광전 변환층(171) 및 전극(102) 상에 형성되며, 추출 전극들(112 및 113)이 도전형 페이스트를 사용하여 스크린 인쇄법에 의해 형성된다. 대안적으로, 절연막이 전체적으로 형성되고, 홈이 레이저 각인법 등에 의해 형성된다. 그후, 추출 전극들(112 및 113)이 형성될 수 있다.
도 7b에 도시된 광전 변환 장치는 도 6a에 도시된 단계가 수행될 때까지 실시형태의 설명에 기초하여 형성된다. 그후, 홈을 갖는 절연막(191)이 스크린 인쇄법 등에 의해 형성되며, 전극(192)이 도전형 페이스트를 사용하여 스크린 인쇄법 등에 의해 형성된다. 대안적으로, 절연막(191)이 전체적으로 형성되고, 레이저 각인법 등에 의해 홈이 형성되며, 그후, 전극(192)이 형성될 수 있다.
다음에, 실시형태의 설명에서와 같이, 절연막(107)이 형성되고, 추출 전극들(112 및 113)이 형성된다.
본 실시예는 실시 형태 및 실시예들 1 및 2의 임의의 설명에 적용될 수 있다.
실시예 4
실시예 4에서, 본 발명의 광전 변환 장치내에 컬러 필터를 형성하는 실시예를 도 8a 및 도 8b를 참조로 설명한다.
도 8a 및 도 8b는 도 1의 광전 변환 장치내에 컬러 필터가 형성되는 실시예를 도시한다. 도 8a의 광전 변환 장치에서, 컬러 필터(181)는 광전 변환층(171)이 형성되어 있지 않은 기판(101)의 표면에 형성된다.
컬러 필터(181)를 제공함으로써, 적색(R), 녹색(G) 및 청색(B)의 광이 각각 선택적으로 흡수될 수 있다.
부가적으로, 도 8b는 기판(101)과 광전 변환층(171) 사이에 컬러 필터가 형성되는 실시예를 도시한다.
도 8b에서, 컬러 필터(183)는 기판(101) 상에 형성되고, 또한, 패시베이션 막(184)이 컬러 필터(183)와 광전 변환층(171) 및 컬러 필터(183)와 전극(102) 사이에 형성된다.
도 8b에 도시된 구조에서, 광이 기판을 통해 경사지게 진입할 때에도, 광은 컬러 필터를 통과할 수 있으며, 따라서, 입사광이 효과적으로 사용될 수 있다.
본 실시예는 실시 형태 및 실시예 1 내지 3의 임의의 설명에 적용될 수 있다.
실시예 5
실시예 5에서, 본 발명의 광전 변환 장치를 사용하는 반도체 장치가 예로서, 도 9a 및 도 9b, 도 10a 및 도 10b, 도 11, 도 12a 내지 도 12d, 도 13a 내지 도 13d 및 도 14a 내지 도 14c를 참조로 설명된다.
도 9a 및 도 9b에서, 본 발명의 광전 변환 장치를 사용하는 반도체 장치의 실시예로서, 두 개의 단자들을 갖는 가시광 센서 칩이 도시되어 있다. 도 9a 및 도 9b에 도시된 가시광 센서 칩은 기판(210), 기저 절연막(212) 및 게이트 절연막(213)을 포함한다. 수광된 광이 기판(210), 기저 절연막(212) 및 게이트 절연막(213)을 통과하기 때문에, 그들 모두를 위해 높은 광 투과성 재료들을 사용하는 것이 바람직하다.
PIN-형 광전 변환 소자(225)가 실시 형태의 설명에 기초하여 형성될 수 있으며, 본 실시예는 그 간단한 설명을 보여 준다. 도 9a에 도시된 광전 변환 소자(225)는 배선(204), 광전 변환층(221)을 구성하는 p-형 반도체층(221p), n-형 반도체층(221n), p-형 반도체층(221p)과 n-형 반도체층(221n) 사이에 개재된 진성(i-형) 반도체층(221i)과, 단자 전극(226)을 포함한다.
배선(204)은 고 융점 금속 막과, 저 저항 금속막(알루미늄 합금 또는 순수 알루미늄 같은)의 적층 구조를 가진다. 여기서, 배선(204)은 티탄 막(Ti 막), 알루미늄 막(Al 막) 및 Ti 막이 순차 적층되어 있는 3층 구조를 갖는다. 배선(204)이 테이퍼진 형상을 갖는 단부를 갖도록 형성될 때, 배선(204)과 광전 변환층(221)의 상단층, 즉, n-형 반도체층(221n) 사이의 거리가 본 실시예에서 증가되며, 따라서, 누설 전류가 보다 효과적으로 방지된다.
배선(204)은 도전막의 단층으로 형성될 수 있다. 이런 도전막의 단층으로서, 티탄막(Ti막)이 바람직하다. 또한, 티탄(Ti) 막 대신, 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(R u), 로듐(R h), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir) 또는 백금(Pt) 중 일 원소 또는 이런 원소들을 그 주성분으로서 포함하는 합금 재료나 합성 재료, 또는 질화 티탄, 질화 텅스텐, 질화 탄탈 또는 질화 몰리브덴 같은 이런 원소들의 니트라이드의 단층이 사용될 수 있다.
도 9b에 도시된 광전 변환 소자(225)는 배선(204) 상에 보호 전극(218)을 포함한다. 또한, TFT(231)의 소스 또는 드레인 전극(202) 상의 보호 전극(272), TFT(230)의 소스 또는 드레인 전극(203) 상의 보호 전극(273), 단자 전극(201) 상의 보호 전극(271), 접속 전극(205) 상의 보호 전극(220)이 형성된다.
도 9b에 도시된 광전 변환 소자(225)에서, 광전 변환층(221)이 에칭될 때, 배선(204)은 배선(204)을 덮는 보호 전극(218)에 의해 보호된다. 보호 전극(218)을 위한 재료는 광전 변환층(221)을 에칭하기 위해 사용되는 에칭 가스(또는 에칭제)에 관하여 그 에칭율이 광전 변환층 보다 낮은 도전형 재료인 것이 바람직하다. 부가적으로, 보호 전극(218)을 위한 재료는 합금이 되도록 광전 변환층(221)과 반응하지 않는 도전형 재료인 것이 바람직하다. 보호 전극들(271, 272, 273 및 220)은 보호 전극(218)과 동일한 재료로 형성될 수 있다.
광전 변환층(221) 및 배선(204)과, 광전 변환층(221), 배선(204) 및 보호 전극(218)의 위치 관계들은 실시예 2의 설명을 참조할 수 있으며, 도 3a, 도 3b, 도 16a 및 도 16b에 도시된 위치 관계들이 사용될 수 있다.
PIN 형 광전 변환 소자(225)의 출력값을 증폭시키도록 동일 기판 상에 제공된 증폭기 회로는 n-채널 박막 트랜지스터들(박막 트랜지스터(TFT)(230 및 231))을 사용하여 커런트 미러 회로(232)로 형성된다.
부가적으로, 두 단자들을 갖는 가시광 센서의 등가 회로도가 도 10a 및 도 10b에 도시되어 있다. 도 10a는 증폭기 회로인 n-채널 TFT들을 사용하는 커런트 미러 회로의 등가 회로도이며, 도 9a 및 도 9b의 등가 회로도이다.
도 10b는 p-채널 TFT를 사용하여 증폭기 회로가 형성되는 경우의 등가 회로도를 도시한다. 증폭기 회로가 이 방식으로, p-채널 TFT들을 사용하여 형성되는 경우에, 도 9a 및 도 9b에 도시된 n-채널 TFT들(230 및 231)은 p-채널 TFT들(302 및 303)을 사용하여 형성될 수 있다.
도 10b에서, 단자 전극들(226 및 253)은 각각 도 10b에 도시된 바와 같이 p-채널 TFT들(302 및 303) 및 광전 변환 소자(301)에 연결될 수 있는 도 10a의 것들과 동일하다. p-채널 TFT(302)는 광전 변환 소자(301)의 아노드측상의 전극에 전기적으로 접속된다. 광전 변환 소자(301)에서, n-형 반도체층, 진성 반도체층(i-형 반도체층), 및 p-형 반도체층이 이 순서로 p-채널 TFT(302)에 접속된 아노드측상의 전극위에 적층되며, 그후, 제 1 전극(캐소드측상의 전극)이 형성될 수 있다. 부가적으로, 반대 적층 순서를 갖는 광전 변환 소자도 사용될 수 있으며, 여기서, p-형 반도체층, 진성 반도체층(i-형 반도체층) 및 n-형 반도체층이 이 순서로 캐소드측상의 전극 상에 적층되어 있으며, 그후, p-채널 TFT(302)에 연결된 아노드측상에 전극이 형성되고, 제 1 전극에 연결된 캐소드측상에 단자 전극이 형성될 수 있다.
두 개의 TFT들이 도 10a 및 도 10b에 예시되어 있다. 그러나, 예로서, 5배 만큼 출력값을 증가시키기 위해, 2개의 n-채널 TFT(230)(각각 채널 길이(L) 및 채널 폭(W)이 8㎛ 및 50㎛) 및 10개의 n-채널 TFT(231)(채널 길이(L) 및 채널 폭(W이 각각 8㎛ 및 50㎛)가 제공될 수 있다.
또한, 출력값을 100배 만큼 증가시키기 위해, 하나의 n-채널 TFT(230) 및 100 개의 n-채널TFT(231)를 제공하는 예가 도 11에 도시되어 있다. 도 9a 및 도 9b와 도 10a의 것들과 동일한 참조 번호들이 도 11의 소정 부분들을 위해 사용된다는 것을 주의하여야 한다. 도 11에서, n-채널 TFT(231)는 100개의 n-채널 TFT(231a, 231b, 231c, 231d,…)를 포함한다. 이 방식으로, 광전 변환 소자(225)에서 생성된 광전 전류는 100배 만큼 증폭되고, 출력된다.
또한, 출력값을 증폭하기 위한 증폭기 회로가 n-채널 TFT 및p-채널 TFT가 적절히 조합되어 있는 연산적 증폭기(op-amp)를 사용하여 형성되지만, 그러나, 증폭기 회로는 5개 단자들을 가진다. 한편, 파워 서플라이들의 수는 감소될 수 있으며, 증폭기 회로는 레벨 시프터 및 연산적 증폭기를 사용하여 증폭기 회로를 형성함으로써, 4개 단자들을 가진다.
부가적으로, 도 9a 및 도 9b에서, n-채널 TFT들(230 및 231)이 각각 하나의 채널 형성 영역을 포함하는 상단 게이트 TFT(본 명세서에서, 단일 게이트 구조"라 지칭됨)의 실시예가 도시되어 있지만, 그러나, 복수의 채널 형성 영역들을 포함하는 구조(본 명세서에서, "다중 게이트 구조"라 지칭됨)도 ON 전류값의 변동을 감소시키기 위해 사용될 수 있다. 또한, n-채널 TFT들(230 및 231)은 OFF 전류값을 감소시키기 위해 저농도 드레인(가볍게 도핑된 드레인(LDD))을 구비할 수 있다. LDD 영역은 고농도로 불순물 원소를 추가함으로써 형성된 소스 영역 또는 드레인 영역과 채널 형성 영역 사이의 저농도의 불순물 원소로 도핑된 영역이다. 이런 LDD 영역이 제공될 때, 드레인 영역의 근방의 전기장이 완화되며, 그에 의해, 핫 캐리어 주입으로 인한 악화를 방지하는 유리한 효과가 있다. 부가적으로, 핫 캐리어로 인한 ON 전류값의 악화를 방지하기 위해서, n-채널 TFT들(230 및 231)은 LDD 영역이 게이트 전극 상에, 그 사이에 게이트 절연막이 개재되어 있는 상태로 적층되는 구조(본 명세서에서, "GOLD(게이트-드레인 중첩 LDD) 구조"라 지칭됨)를 가질 수 있다.
GOLD 구조를 사용하는 경우에, 드레인 영역의 근방의 전기장을 완화시켜, 핫 캐리어로 인한 악화를 방지하는 효과가 LDD 영역이 게이트 전극과 중첩되어 있지 않은 경우 보다 유리하다. 악화 현상을 방지하기 위해 이런 GOLD 구조를 사용하는 효과는 드레인 영역 근방의 전기장 강도가 완화되어, 핫 캐리어 주입을 방지하기 때문이다.
또한, 도 10b의 p-채널 TFT들(302 및 303)도 n-채널 TFT들(230 및 231)과 유 사한 구조, 달리 말해서, 단일 게이트 구조 또는 다중 게이트 구조를 가질 수 있으며, LDD 영역이 필요에 따라 제공될 수 있다.
부가적으로, 배선(214)은 배선(204)에 연결된 배선이며, 배선(214)이 증폭기 회로의 TFT(230)의 채널 형성 영역 위로 연장하기 때문에, 게이트 전극으로서 기능한다.
배선(226)은 n-형 반도체층(221n)에 접속된 배선이고, TFT(231)의 드레인 배선(드레인 전극이라고도 지칭됨) 또는 소스 배선(소스 전극이라고도 지칭됨)에 접속된다. 참조 번호들 216 및 217은 절연막들이며, 참조 번호 205는 접속 전극을 나타낸다. 수광된 광이 절연막들(216 및 217)을 통과하기 때문에, 이들 모두를 위해 고 투광성 재료를 사용하는 것이 바람직하다. CVD법에 의해 형성된 실리콘 산화물막(SiOx)이 절연막(217)을 위해 사용되는 것이 바람직하다. CVD법에 의해 형성된 실리콘 산화물막이 절연막(217)을 위해 사용될 때, 고정 강도가 향상된다.
부가적으로, 단자 전극(250)이 배선들(214 및 215)과 동일 단계에서 형성되며, 단자 전극(201)이 배선(204) 및 접속 전극(205)과 동일 단계에서 형성된다.
부가적으로, 단자 전극(226)이 n-형 반도체층(221n)에 접속되고, 솔더(264)로 인쇄 배선 보드(260)의 전극(261)상에 장착된다. 부가적으로, 단자 전극(253)이 단자 전극(226)과 동일 단계에서 형성되고, 솔더(263)로 인쇄 배선 보드(260)의 전극(262)상에 장착된다.
이하에서, 상술된 구조를 획득하기 위한 제조 프로세스가 도 12a 내지 도 12d, 도 13a 내지 도 13d 및 도 14a 내지 도 14c를 참조로 설명된다.
먼저, 기판(제 1 기판(210)) 상에 소자가 형성된다. 여기서, 유리 기판들 중 하나인 AN(100)이 기판(210)으로서 사용된다.
후속하여, 기저 절연막(212)(100nm 두께)으로서 기능하는 질소 함유 실리콘 산화물막이 플라즈마 CVD법에 의해 형성되며, 반도체 막(281), 예로서, 수소 함유 비정질 실리콘막(54nm 두께)이 공기에 노출되지 않고 그 위에 적층된다(도 12a). 부가적으로, 실리콘 산화물막, 실리콘 니트라이드 막 및 질소 함유 실리콘 산화물막이 기저 절연막(212)을 형성하도록 적층될 수 있다. 예로서, 50nm 두께의 산소 함유 실리콘 니트라이드막 및, 추가로, 100nm 두께의 질소 함유 실리콘 산화물막이 기저 절연막(212)을 형성하도록 적층될 수 있다. 질소 함유 실리콘 산화물막 또는 실리콘 니트라이드막은 유리 기판으로부터의 알칼리 금속 같은 불순물들의 확산을 방지하기 위한 차단층으로서 기능한다.
그후, 비정질 실리콘막은 결정 구조를 갖는 반도체 막(결정질 반도체 막), 예로서, 다결정 실리콘막을 형성하기 위해, 공지된 기술(고상 성장법, 레이저 결정화법 또는 촉매 금속을 사용한 결정화법 같은)을 사용함으로써 결정화된다. 여기서, 다결정 실리콘막이 촉매 원소를 사용하는 결정화법에 의해 얻어진다. 중량부로 10ppm의 니켈을 함유하는 니켈 아세테이트 용액이 스피너에 의해 적용된다. 니켈 원소는 도포 대신, 스퍼터링법에 의해 전체 표면 상에 적용될 수 있다는 것을 주의하여야 한다. 그후, 결정 구조를 갖는 반도체 막(여기서, 다결정 실리콘막)을 형성하도록 결정화를 위해 열처리가 수행된다. 여기서, 다결정 실리콘막은 열처리(550 ℃에서 1시간 동안) 이후, 결정화를 위한 열처리(550℃에서 4시간 동안)에 의해 얻어진다.
다음에, 다결정 실리콘막의 표면 상의 산화물막은 희석 불화수소산 등에 의해 제거된다. 그후, 결정도를 상승시키고, 결정립내에 남겨진 결함을 보수하기 위해 레이저 조사(XeCl : 308nm의 파장)가 대기 또는 산소 분위기에서 수행된다.
400nm 이하의 파장의 엑시머 레이저광 또는 YAG 레이저의 제 2 하모닉 또는 제 3 하모닉이 레이저광을 위해 사용된다. 여기서, 약 10 내지 1000 Hz의 반복율을 갖는 펄스식 레이저광이 사용된다. 레이저광은 광학 시스템에 의해 100 내지 500mJ/cm2으로 집중될 수 있으며, 조사는 90 내지 95%의 중첩율로 수행되어 실리콘막 표면을 스캐닝할 수 있다. 본 실시예에서, 레이저광의 조사는 30Hz의 반복율 및 470mJ/cm2 의 에너지 밀도로 대기중에서 수행된다.
레이저 조사가 대기중 또는 산소 분위기에서 수행되기 때문에, 산화물막은 레이저 조사에 의해 표면 상에 형성된다는 것에 주의하여야 한다. 비록, 펄스식 레이저를 사용하는 예가 본 실시예에서 예시되었지만, 연속파 레이저도 사용될 수 있다. 반도체 막의 결정화를 위해, 기저파의 제 2 하모닉 내지 제4 하모닉이 큰 입자 크기를 갖는 결정을 획득하기 위해 연속파 고상 레이저를 사용하여 적용되는 것이 바람직하다. 전형적인 예로서, Nd:YVO4 레이저(1064nm의 기저파)의 제 2 하모닉(532nm) 또는 제 3 하모닉(355nm)이 적용될 수 있다.
연속파 레이저를 사용하는 경우에, 10W 출력의 연속파형 YVO4 레이저로부터 방출된 레이저광이 비선형 광학 소자를 사용하여 하모닉들로 변환된다. 또한, 공진기에 YVO4 결정 및 비선형 광학 소자를 적용함으로써 하모닉들을 방출하는 방법도 주어질 수 있다. 그후, 조사면상에서 직사각형 형상 또는 타원형 형상을 갖는 레이저광이 광학 시스템에 의해 바람직하게 형성되고, 대상물이 레이저광으로 조사된다. 이때, 대략 0.01 내지 100MW/cm2 (바람직하게는 0.1 내지 10MW/cm2)의 에너지 밀도가 필요하다. 반도체 막은 조사되도록 레이저광에 대하여 약 10 내지 2000cm/s로이동될 수 있다.
그후, 레이저 조사에 의해 형성된 산화물막에 부가하여, 총 1 내지 5nm의 두께를 갖는 산화물 막으로 이루어진 배리어층이 120초 동안 오존수로 표면을 처리함으로써 형성된다. 배리어층은 막으로부터 니켈(Ni) 같은 결정화를 위해 추가된 촉매 원소를 제거하기 위해 형성된다. 배리어층은 여기서 오존수를 사용하여 형성된다. 그러나, 배리어층은 또한 산소 분위기에서 UV-레이 조사에 의해 결정 구조를 갖는 반도체 막의 표면을 산화시키는 방법, 산소 플라즈마 처리에 의해 결정 구조를 갖는 반도체 막의 표면을 산화시키는 방법, 플라즈마 CVD법, 스퍼터링법, 증발법 등을 사용함으로써 약 1 내지 10nm 두께의 산화물막을 증착시킴으로써 형성될 수도 있다. 부가적으로, 배리어층 형성 이전에, 레이저 조사에 의해 형성된 산화물막이 제거될 수 있다.
다음, 배리어 층 상부에서, 아르곤 원소를 함유하는 비정질 실리콘막이 예로 서 스퍼터링법에 의해 10nm 내지 400nm 두께, 여기서는 100nm 두께로 형성된다. 여기서, 아르곤 원소를 함유하는 비정질 실리콘막은 아르곤을 함유하는 분위기에서 실리콘 타겟을 사용하여 형성된다. 플라즈마 CVD법이 아르곤 원소를 함유하는 비정질 실리콘막을 형성하는데 사용될 때, 증착 조건은 다음과 같다: 아르곤에 대한 모노실란의 유량비(SiH4:Ar)는 1:99가 되도록 설정되고; 증착 압력은 6.665Pa이 되도록 설정되고; RF 파워 밀도는 0.087W/cm2이 되도록 설정되고; 증착 온도는 350℃가 되도록 설정된다.
그후, 650℃로 가열된 노가 촉매 원소를 제거하도록(게터링) 3분 동안 열처리를 위해 사용된다. 이 처리에 의해, 결정 구조를 갖는 반도체막에서의 촉매 원소 농도가 감소된다. 램프 어닐링 장치가 또한 노 대신에 사용될 수 있다.
이어서, 게터링 부위인 아르곤 원소를 함유하는 비정질 실리콘막이 에칭 스토퍼로서 배리어 층으로 선택적으로 제거되고, 그후 배리어층은 희석 불화수소산에 의해 선택적으로 제거된다. 니켈이 게터링시에 높은 산소 농도를 갖는 영역으로 이동하는 경향이 있고 따라서 산화물막으로 제조된 배리어 층이 게터링 후에 제거되는 것이 바람직하다는 것을 주지해야 한다.
촉매 원소를 사용하는 반도체막의 결정화가 수행되지 않은 경우에, 배리어 층의 형성, 게터링 부위의 형성, 게터링을 위한 열처리, 게터링 부위의 제거 및 배리어 층의 제거와 같은 상술한 단계들이 필요하지 않다는 것을 주지해야 한다.
다음, 얇은 산화물막이 결정 구조를 갖는 얻어진 반도체막(결정질 실리콘막과 같은)의 표면 상에 오존수로 형성된 후에, 레지스트로 제조된 마스크가 제 1 포토마스크를 사용함으로써 형성되고, 에칭 처리가 소정 형상을 얻도록 수행되어, 이에 의해 섬 모양들(283, 284)을 갖도록 분리된 반도체막이 형성된다(본 명세서에서 섬 모양 반도체 영역이라 칭함)(도 12b). 섬 모양 반도체 영역들(283, 284)의 형성 후에, 레지스트로 제조된 마스크가 제거된다.
이어서, 필요하다면, 미량의 불순물 원소(붕소 또는 인)의 도핑이 TFT의 임계치를 제어하도록 실행된다. 여기서, 디보란(B2H6)이 덩어리로 분리되지 않고 플라즈마에 의해 여기되는 이온 도핑법이 사용된다.
다음, 산화물막이 불화수소산을 함유하는 에칭제로 제거되고, 동시에 섬 모양 반도체막의 표면이 세척된다. 다음, 그 주성분으로서 실리콘을 함유하고 게이트 절연막(213)으로서 기능하는 절연막이 형성된다. 여기서, 질소를 함유하는 실리콘 산화물막(조성비: Si=32%, O=59%, N=7%, H=2%)이 플라즈마 CVD법에 의해 115nm의 두께를 갖도록 형성된다.
다음, 금속막이 게이트 절연막(213) 상부에 형성되고, 제 2 포토마스크가 게이트 전극들(285, 286), 배선들(214, 215) 및 단자 전극(250)(도 12c)을 형성하는데 사용된다. 예로서, 금속막으로서, 탄탈 니트라이드(TaN) 및 텅스텐(W)을 각각 30nm 및 370nm가 되도록 적층함으로써 형성된 막이 사용된다.
상술한 재료들에 부가하여, 게이트 전극들(285, 286), 배선들(214, 215) 및 단자 전극(250), 티탄(Ti), 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 플래티늄(Pt), 알루미늄(Al), 금(Au), 은(Ag) 또는 구리(Cu)로부터 선택된 원소, 또는 그 주성분으로서 이 원소를 함유하는 합금 재료 또는 화합물 재료로 제조되는 단층막, 또는 질화 티탄, 질화 텅스텐, 탄탈 니트라이드 또는 질화 몰리브덴와 같은 그의 니트라이드로 제조된 단층막이 사용될 수 있다.
다음, 섬 모양 반도체 영역들(283, 284)로의 도핑이 TFT(230)의 소스 영역 또는 드레인 영역(291) 및 TFT(231)의 소스 영역 또는 드레인 영역(293)(도 12d)을 형성하도록 실행된다. 게다가, TFT(231)에서, 채널 형성 영역(292)이 소스 영역과 드레인 영역 사이에 형성되고, 그후, TFT(232)에서, 채널 형성 영역(294)이 소스 영역과 드레인 영역 사이에 형성된다.
이어서, 실리콘 산화물막(미도시)을 함유하는 제 1 층간 절연막이 CVD법에 의해 50nm 두께가 되도록 형성된 후에, 각각의 섬 모양 반도체 영역(283, 284)에 첨가된 불순물 원소의 활성화 단계가 수행된다. 활성화 단계는 램프 광원을 사용하는 급속 열 어닐링법(RTA법), 이면으로부터의 YAG 레이저 또는 엑시머 레이저의 조사법, 노를 사용하는 열처리, 또는 상기 방법들의 조합 방법에 의해 수행된다.
다음, 산소 및 수소를 함유하는 실리콘 니트라이드를 포함하는 제 2 층간 절연막(216)이 예로서 10nm의 막 두께를 갖도록 형성된다.
이어서, 절연 재료로 제조된 제 3 층간 절연막(217)이 제 2 층간 절연막(216)(도 13a) 상부에 형성된다. CVD법에 의해 얻어진 절연막은 제 3 층간 절연막(217)에 대해 사용될 수 있다. 본 실시예에서, 접착을 향상하기 위해, 질소를 함유하는 실리콘 산화물막이 제 3 층간 절연막(217)으로서 900nm의 막 두께를 갖도록 형성된다.
다음, 열처리(1 내지 12시간 동안 300 내지 550℃에서, 예로서 질소 분위기에서 1시간 동안 410℃에서 열처리)가 섬 모양 반도체 영역들(283, 284)을 수소화하기 위해 수행된다. 이 단계는 제 2 층간 절연막(216)에 함유된 수소에 의해 섬 모양 반도체 영역들(283, 284)의 댕글링 본드들에서 종결되도록 수행된다. 섬 모양 반도체 영역들은 게이트 절연막(213)의 존재에 무관하게 수소화될 수 있다.
게다가, 제 3 층간 절연막(217)으로서, 실록산 및 그의 적층 구조를 사용하는 절연막이 또한 사용될 수 있다. 실록산의 골격 구조는 실리콘(Si) 및 산소(O)의 본드를 포함한다. 치환분으로서, 적어도 수소를 함유하는 화합물(알킬족 또는 방향족 탄화수소와 같은)이 사용될 수 있다. 불소가 또한 치환분으로서 사용될 수 있다. 더욱이, 적어도 수소 및 불소를 함유하는 화합물이 치환분으로서 사용될 수 있다.
실록산 또는 그의 적층 구조를 사용하는 절연막이 제 3 층간 절연막(217)으로서 사용될 때, 제 2 층간 절연막(216)을 형성한 후에, 섬 모양 반도체 영역들(283, 284)을 수소화하기 위한 열처리가 수행될 수 있고, 그후, 제 3 층간 절연막(217)이 형성될 수 있다.
다음, 레지스트로 제조된 마스크는 제 3 포토마스크를 사용함으로써 형성되고, 제 1 층간 절연막, 제 2 층간 절연막(216) 및 제 3 층간 절연막(217) 및 게이트 절연막(213)이 콘택트 홀을 형성하도록 선택적으로 에칭된다. 다음, 레지스트로 제조된 마스크가 제거된다.
제 3 층간 절연막(217)이 필요하다면 형성될 수 있다는 것을 주지해야 한다. 제 3 층간 절연막(217)이 형성되지 않을 때, 제 2 층간 절연막(216), 제 1 층간 절연막, 제 2 층간 절연막(216) 및 게이트 절연막(213)이 콘택트 홀을 형성하도록 선택적으로 에칭된다.
이어서, 스퍼터링법에 의해 금속 적층막들을 형성한 후에, 레지스트로 제조된 마스크는 제4 포토마스크를 사용함으로써 형성되고, 그후, 금속막이 배선(204), 접속 전극(205), 단자 전극(201), TFT(230)의 소스 전극 또는 드레인 전극(203) 및 TFT(231)의 소스 전극 또는 드레인 전극(202)을 형성하도록 선택적으로 에칭된다. 그후, 레지스트로 제조된 마스크가 제거된다. 본 실시예의 금속 적층막들은 100nm 두께의 Ti 막, 350nm 두께의 미량의 Si를 함유하는 Al 막 및 100nm 두께의 Ti 막의 3개의 층들의 적층 구조를 갖는다는 것을 주지해야 한다.
배선(204), 접속 전극(205), 단자 전극(201), TFT(231)의 소스 전극 또는 드레인 전극(202), TFT(230)의 소스 전극 또는 드레인 전극(203)이 단일층 도전막을 사용하여 형성된다. 이와 같이 도전막, 티탄 막(Ti 막)이 바람직하게 사용된다. 게다가, 티탄 막, 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir) 또는 플래티늄(Pt)으로부터 선택된 원소, 또는 그 주성분으로서 이 원소를 함유하는 합금 재료 또는 화합물 재료로 제조된 단층막, 또는 질화 티탄, 질화 텅스텐, 탄탈 니트라이드 또는 질화 몰리브덴와 같은 이들의 니트라이드로 제조된 단층막이 사용될 수 있다. 배선(204), 접속 전극(205), 단자 전극(201), TFT(231)의 소스 전극 또는 드레인 전극(202) 및 TFT(230)의 소스 전극 또는 드레인 전극(203)을 단층막으로 형성함으로써, 성막의 수가 제조 단계들에서 감소될 수 있다.
도 13c는 보호 전극들(218, 220, 271, 273, 272)이 배선(204), 접속 전극(205), 단자 전극(201), TFT(230)의 소스 또는 드레인 전극(203) 및 TFT(231)의 소스 또는 드레인 전극(202) 상에 형성되는 실시예를 도시한다.
보호 전극(218)은 광전 변환층이 이후의 단계에서 에칭될 때 배선(204)을 보호할 수 있다. 따라서, 보호 전극(218)의 재료로서, 광전 변환층을 에칭하기 위한 가스(또는 에칭제)로의 그의 에칭 속도가 광전 변환층보다 작은 도전 재료를 사용하는 것이 바람직하다. 부가적으로, 보호층(218)의 재료는 합금을 형성하도록 광전 변환층과 반응하지 않는 도전형 재료(티탄(Ti) 또는 몰리브덴(Mo)과 같은)가 바람직하다.
보호 전극들(218, 220, 271, 273, 272)을 사용함으로써, 배선(204), 접속 전극(205), 단자 전극(201), TFT(231)의 소스 전극 또는 드레인 전극(202) 및 TFT(230)의 소스 전극 또는 드레인 전극(203)이 예를 들면, 티탄(Ti) 막, 알루미늄(Al) 막 및 티탄(Ti) 막의 3층 적층 구조의 적층막으로 형성될 때, 이는 제 2 층으로서의 Al 막의 노출측면이 덮여질 수 있고 광전 변환층 내로의 알루미늄 원자의 확산이 방지될 수 있는 유리한 효과를 갖는다.
상술한 단계에서, 다결정 실리콘막을 사용하는 상부 게이트 TFT들(230, 231)이 제조될 수 있다. 전류 미러 회로(232)가 TFT들(230, 231)을 사용하여 형성된다.
이어서, 광전 변환층(241)이 형성된다. 광전 변환층(241)은 실시형태 및 실시예 1 내지 3의 설명들에 기초하여 형성될 수 있다.
광전 변환층(241)은 p-형 반도체층(241p), i-형 반도체층(241i) 및 n-형 반도체층(241n)을 포함한다. p-형 반도체층(241p), i-형 반도체층(241i) 및 n-형 반도체층(241n)은 예로서 비정질 실리콘막을 사용하여 각각 형성될 수 있다. 본 실시예에서, p-형 반도체층(241p)은 10 내지 50nm의 두께를 갖도록 형성되고, i-형 반도체층(241i)은 200 내지 1000nm의 두께를 갖도록 형성되고, n-형 반도체층(241n)은 20 내지 200nm의 두께를 갖도록 형성된다.
절연막(242)이 광전 변환층(241) 상에 형성된다. 절연막(242)은 실시형태에 도시된 절연막(106)과 동일한 방식으로 형성될 수 있다.
광전 변환층(241)이 마스크로서 절연막(242)을 사용하여 에칭된다. 이 때, 상부층의 n-형 반도체층이 에칭되지만 하부층의 p-형 반도체층(241p)이 에칭되지 않도록 에칭 시간이 조정된다. i-형 반도체층(241i)은 i-형 반도체층의 에칭 정지부들이 중간층에 있도록 하는 두께로 형성된다. 광전 변환층(241)의 에칭이 완료된 후에, 절연막(242)이 제거된다.
이 에칭 단계에 의해, n-형 반도체층(241n)의 부분 및 i-형 반도체층(241i)의 부분이 221n 및 221i에 도시된 형상을 얻도록 제거된다(도 14a). 게다가, p-형 반도체층(241p)이 에칭되지 않기 때문에, 동일한 형상(221p)이 잔류된다. 이 방식 으로, p-형 반도체층(221p) 및 i-형 반도체층(221i) 및 n-형 반도체층을 포함하는 광전 변환층(221)이 형성된다.
다음, 절연체 재료를 포함하는 밀봉층(224)(예로서, 실리콘을 함유하는 무기 절연막)이 전체 표면 상에 1 내지 30㎛의 두께를 갖도록 형성되고, 도 14b의 상태가 얻어진다. 여기서, 1㎛ 두께의 질소를 함유하는 실리콘 산화물막이 절연체 재료막으로서 CVD법에 의해 형성된다. 이 때, 접착이 CVD법에 의해 형성된 절연막을 사용함으로써 향상되도록 시도된다.
다음, 밀봉층(224)이 개방부를 제공하도록 에칭된 후에, 단자 전극들(226, 253)이 스퍼터링법에 의해 형성된다. 단자 전극들(226, 253)은 티탄 막(Ti 막, 100nm 두께), 니켈 막(Ni 막, 300nm 두께), 금 막(Au 막, 50nm 두께)의 적층 구조를 갖고 제조된다. 이 방식으로 얻어진 단자 전극들(226, 253)의 고정 강도는 5N보다 크고, 이는 단자 전극에 대한 충분한 고정 강도이다.
상술된 단계들에서, 솔더로 연결될 수 있는 단자 전극들(226 및 253)이 형성되며, 도 14c에 도시된 구조가 얻어진다.
후속하여, 복수의 포토-센서 칩들이 기판을 단편으로 절단함으로써 잘라내어진다. 다수의 포토-센서 칩들(2mm x 1.5mm)이 하나의 대면적 기판(예로서, 600cm x 720cm)으로부터 제조될 수 있다.
절단된 하나의 포토-센서 칩(상면도에서 2mm x 1.5mm)의 단면도가 도 15a에 도시되어 있으며, 그 저면도가 도 15b에 도시되어 있고, 그 상면도가 도 15c에 도시되어 있다. 도 15a 내지 도 15c에서, 도 13a 내지 도 13d 및 도 14 내지 도 14c 에서와 동일한 참조 번호가 동일 부분에 사용된다. 도 15a에서, 기판(210), 광전 변환 소자를 구비한 소자 형성 영역(311), 단자 전극들(226 및 253)의 총 막 두께는 총체적으로 0.8±0.05mm이라는 것을 주의하여야 한다.
부가적으로, 포토-센서 칩의 총 막 두께를 보다 얇게 하기 위해서, 복수의 포토-센서 칩은 기판(210)이 CMP 등에 의해 연마 및 박화된 이후, 다이서를 사용하여 단편으로 절단됨으로써 잘라내어질 수 있다.
도 15b에서, 단자 전극들(226 및 253) 중 하나의 전극 크기는 0.6mm x 1.1mm이고, 전극 간격은 0.4mm이다. 부가적으로, 도 15c에서, 수광부(312)의 면적은 1.57mm2이다. 또한, 증폭기 회로부는 약 100TFT들을 구비한다.
마지막으로, 얻어진 포토-센서 칩이 인쇄 배선 보드(260)의 장착 측부상에 장착된다. 솔더(264 및 263)가 단자 전극(226)과 전극(261) 사이의 연결 및 단자 전극(253)과 전극(262) 사이의 연결 각각을 위해 사용된다. 솔더는 미리 스크린 인쇄법 등에 의해 인쇄 배선 보드(260)의 전극들(261 및 262) 상에 형성되며, 솔더 및 단자 전극은 리플로우 솔더링 프로세스에 의해 그들을 장착하도록 서로 접촉하게 된다. 리플로우 솔더링 프로세스는 예로서, 불활성 가스 분위기에서 약 10초 동안 약 255℃ 내지 265℃에서 수행된다. 또한, 솔더에 추가하여, 금속(금이나 은 같은)으로 이루어진 범프 또는 도전형 수지 등으로 이루어진 범프가 사용될 수 있다. 부가적으로, 무연 솔더도 환경 문제를 고려한 장착을 위해 사용될 수 있다.
도 9a 및 도 9b는 상술한 단계들을 통해 장착된 포토-센서 칩을 도시한다. 본 발명의 포토-센서에서(증폭기 회로를 구비한 회로 집적형 포토-센서는 100배 만큼 출력값을 증가시킬 수 있음), 100lux이 조명에서 약 10㎂의 광전 전류가 얻어질 수 있다. 부가적으로, 본 발명의 포토-센서에서, 감도 파장 범위는 350 내지 750nm이며, 피크 감도 파장은 580nm이다. 또한, 다크 전류(Vr = 5V)는 1000pA이다.
본 실시예는 실시 형태 및 실시예 1 내지 4의 임의의 설명들과 조합될 수 있다.
실시예 6
실시예 6에서, 본 발명에 의해 얻어진 광전 변환 장치가 통합되는 다양한 전자 장치들의 예들이 설명된다. 본 발명이 적용되는 전자 장치들로서, 컴퓨터들, 디스플레이들, 셀룰러 전화들, 텔레비전 수상기들 등이 주어진다. 이런 전자 장치들의 특정 예들은 도 18a, 도 18b, 도 19a, 도 19b, 도 20, 도 21a 및 도 21b에 도시되어 있다.
도 17은 주 본체(A)(601), 주 본체(B)(602), 새시(603), 조작 키들(604), 음향 입력부(605), 음향 출력부(606), 회로 보드(607), 디스플레이 패널(A)(608), 디스플레이 패널(B)(609), 힌지(610), 투광재료부(611) 및 포토-센서(612)를 포함하는 셀룰러 전화를 도시한다. 본 발명은 포토-센서(612)에 적용될 수 있다.
포토-센서(612)는 투광재료부(611)를 통과한 광을 검출하고, 검출된 외부광의 휘도에 의존하여 디스플레이 패널(A)(608) 및 디스플레이 패널(B)(609)의 휘도를 제어하거나, 포토-센서(612)에 의해 얻어진 휘도에 기초하여 조작 키들(604)의 휘도를 제어한다. 이 방식으로, 셀룰러 전화의 전류 소비가 억제될 수 있다.
도 18a 및 도 18b는 셀룰러 전화의 다른 예들을 도시한다. 도 18a 및 도 18b에서, 참조 번호 621은 주 본체를 나타내고, 622는 새시를 나타내고, 623은 디스플레이 패널을 나타내고, 624는 조작 키들을 나타내고, 625는 음향 출력부를 나타내고, 626은 음향 입력부를 나타내고, 627 및 628은 포토-센서 부분들을 나타낸다.
도 18a에 도시된 셀룰러 전화에서, 디스플레이 패널(623) 및 조작 키들(624)의 휘도는 주 본체(621)에서 제공되는 포토-센서 부분(627)에 의한 외부광 검출에 의해 제어될 수 있다.
또한, 도 18b에 도시된 셀룰러 전화에서, 포토-센서 부분(628)은 도 18a의 구조에 부가하여, 주 본체(621) 내측에 제공된다. 포토-센서 부분(628)에 의해, 디스플레이 패널(623)에 제공되는 백라이트의 휘도도 검출될 수 있다.
도 19a는 주 본체(631), 새시(632), 디스플레이부(633), 키보드(634), 외부 접속 포트(635), 포인팅 마우스(636) 등을 포함하는 컴퓨터를 도시한다.
부가적으로, 도 19b는 텔레비전 수상기 같은 디스플레이 장치를 도시한다. 디스플레이 장치는 새시(641), 지지부(642), 디스플레이부(643) 등을 포함한다.
액정 패널들이 도 19a에 도시된 컴퓨터의 디스플레이부(633) 및 도 19b에 도시된 디스플레이 장치의 디스플레이부(643)를 위해 사용되는 경우의 세부 구조가 도 20에 도시되어 있다.
도 20에 도시된 액정 패널(662)은 새시(661)내에 구축되며, 기판들(651a 및 651b), 기판들(651a 및 651b) 사이에 개재된 액정층(655), 편광 필터들(652a 및 652b), 백라이트(653) 등을 포함한다. 부가적으로, 포토-센서 부분(654)이 새시(661)내에 형성된다.
본 발명을 사용하여 제조된 포토-센서 부분(654)은 백라이트(653)로부터 광량을 검출하고, 이 정보를 액정 패널(662)의 휘도를 조절하도록 피드백한다.
도 21a 및 도 21b는 본 발명의 광전 변환 장치가 카메라, 예로서, 디지털 카메라를 포함하는 실시예를 예시하는 도면들이다. 도 21a는 디지털 카메라의 정면측으로부터 본 사시도이고, 도 21b는 그 이면측으로부터 본 사시도이다. 도 21a에서, 디지털 카메라는 릴리즈 버튼(701), 주 스위치(702), 뷰파인더(703), 플래시 부분(704), 렌즈(705), 경통(706) 및 새시(707)를 포함한다.
부가적으로, 도 21b에서, 디지털 카메라는 아이피이스(eyepiece) 파인더(711), 모니터(712) 및 조작 버튼들(713a 및 713b)을 구비한다.
릴리즈 버튼(701)이 절반 지점까지 눌러질 때, 힘 조절 메커니즘 및 노출 조절 메커니즘이 작동되고, 릴리즈 버튼이 최저 지점까지 눌러질 때, 셔터가 개방된다.
주 스위치(702)를 하향 가압 또는 회전시킴으로써, 디지털 카메라의 파워 서플라이가 스위치 온 또는 오프된다.
뷰파인더(703)는 도 21b에 도시된 아이피이스 파인더(711)로부터 초점 및 슈팅 범위를 체크하기 위해 디지털 카메라의 전면측상에 있는 렌즈(705)의 상부 위치에 배치된다.
플래시 부분(704)은 디지털 카메라의 전면측상의 상부 위치에 배치된다. 관 련 밝기가 불충분할 때, 릴리즈 버튼이 눌러지고 셔터가 개방되는 것과 동시에, 보조광이 플래시부(704)로부터 방출된다.
렌즈(705)는 디지털 카메라의 전면측에 배치되며, 포커싱 렌즈, 줌 렌즈 등으로 형성된다. 렌즈는 예시되지 않은 셔터 및 다이아프램을 구비한 사진 광학 시스템을 형성한다. 부가적으로, 렌즈 뒤에, CCD(전하 결합 장치) 같은 이미징 장치가 제공된다.
경통(706)은 렌즈 위치를 이동시켜, 포커싱 렌즈, 줌 렌즈 등의 초점을 조절한다. 슈팅시, 경통은 렌즈(705)를 전향 이동시키도록 미끄러져 나온다. 또한, 이를 소지할 때, 렌즈(705)는 축소되도록 후향 이동된다. 경통이 미끄러져 나옴으로써 줌에 의해 대상물이 촬상되는 구조가 본 실시예에 사용되지만, 그러나, 본 발명은 이 구조에 한정되지 않으며, 새시(707) 내측의 사진 광학 시스템의 구조를 사용하여 경통이 미끄러져 나오지 않고, 줌에 의해 슈팅을 수행하는 구조도 디지털 카메라에 사용될 수 있다는 것을 주의하여야 한다.
아이피이스 파인더(711)는 슈팅 범위 및 초점의 체킹시, 그를 통한 관찰을 위해 디지털 카메라의 이면측상의 상부 위치에 배치된다.
조작 버튼들(713a 및 713b)은 각각 디지털 카메라의 이면측상에 제공된, 다양한 기능들을 위한 버튼이며, 셋업 버튼, 메뉴 버튼, 디스플레이 버튼, 기능 버튼, 선택 버튼 등으로 형성된다.
본 발명의 광전 변환 장치가 도 21a 및 도 21b에 도시된 카메라에 통합될 때, 광전 변환 장치는 광이 존재하는지 그렇지 않은지 여부 및 광 강도를 검출할 수 있고, 따라서, 카메라 등의 노출 조절이 수행될 수 있다.
부가적으로, 본 발명의 광전 변환 장치는 또한 프로젝션 TV 및 네비게이션 시스템 같은 다른 전자 장치들에도 적용될 수 있다. 달리 말해서, 이는 광을 검출할 필요가 있는 한, 임의의 전자 장치에 적용될 수 있다.
본 실시예는 실시 형태 및 실시예들 1 내지 5의 임의의 설명과 자유롭게 조합될 수 있다.
본 발명에 따라서, 단차부상에 전기장이 집중하는 것을 방지함으로서, 누설 전류가 억제될 수 있는 광전 변환 장치가 제조될 수 있다. 또한, 본 발명의 광전 변환 장치를 사용함으로써, 매우 신뢰성있는 전자 장치가 얻어질 수 있다.
본 출원은 일본 특허청에 2005년 5월 20일자로 출원된 일본 특허 출원 제 2005-148583호에 기초하며, 그 전체 내용들은 여기에 참조로 통합되어 있다.
Claims (41)
- 기판 위의 제 1 전극;상기 제 1 전극 위에 일도전형을 갖는 제 1 반도체층, 제 2 반도체층, 및 상기 일도전형과는 반대의 도전형을 갖는 제 3 반도체층을 포함하는 광전 변환층;상기 제 3 반도체층 위의 제 1 절연막; 및상기 제 1 절연막의 콘텐트 홀을 통해 상기 제 3 반도체층에 전기적으로 접속되는, 상기 제 1 절연막 위의 제 2 전극을 포함하고,상기 제 2 반도체층 및 상기 제 3 반도체층의 일부는 상기 광전 변환층의 영역에서 제거되고, 상기 영역은 상기 제 1 절연막으로 덮이지 않고,상기 제 1 전극의 단부는 상기 제 1 반도체층에 의해 덮여지는 광전 변환 장치.
- 삭제
- 제 1 항에 있어서,상기 제 1 전극 위의 제 2 절연막; 및전극을 더 포함하고,상기 전극은 상기 제 2 절연막을 통해 상기 제 1 전극의 제 2 부분에 접속되고, 상기 제 2 부분은 상기 제 1 반도체층에 의해 덮여지지 않는, 광전 변환 장치.
- 제 1 항에 있어서,상기 기판은 가요성 기판인, 광전 변환 장치.
- 제 4 항에 있어서,상기 가요성 기판은 폴리에틸렌나프탈레이트(polyethylenenaphthalate; PEN) 막, 폴리에틸렌테레프탈레이트(polyethyleneterephtalate; PET) 막, 폴리부틸렌나프탈레이트(polybutylenenaphthalate; PBN) 막, 폴리이미드(polyimide; PI) 막, 및 폴리아미드(polyamide; PA) 막 중 하나인 광전 변환 장치.
- 삭제
- 삭제
- 기판;제 1 구조로서,상기 기판 위의 제 1 전극;상기 제 1 전극 위의 일도전형을 갖는 제 1 반도체층; 및상기 제 1 반도체층 위의 제 2 반도체층을 포함하는, 상기 제 1 구조;제 2 구조로서,상기 기판 위의 상기 제 1 반도체층;상기 제 1 반도체층 위의 상기 제 2 반도체층;상기 제 2 반도체층 위에 상기 제 1 반도체층의 상기 일도전형과는 반대의 도전형을 갖는 제 3 반도체층; 및상기 제 3 반도체층 위의 제 2 전극을 포함하는, 상기 제 2 구조를 포함하고,상기 제 1 전극은 제 3 반도체층과 중첩하지 않는 광전 변환 장치.
- 제 8 항에 있어서,상기 기판은 가요성 기판인, 광전 변환 장치.
- 제 9 항에 있어서,상기 가요성 기판은 폴리에틸렌나프탈레이트(PEN) 막, 폴리에틸렌테레프탈레이트(PET) 막, 폴리부틸렌나프탈레이트(PBN) 막, 폴리이미드(PI) 막, 및 폴리아미드(PA) 막 중 하나인, 광전 변환 장치.
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- 기판 위에 광전 변환 소자 및 상기 광전 변환 소자의 출력값을 증폭하는 증폭기 회로를 포함하는 반도체 장치에 있어서,상기 광전 변환 소자는:제 1 전극;상기 제 1 전극 위에, 일도전형을 갖는 제 1 반도체층, 제 2 반도체층, 및 상기 일도전형과는 반대의 도전형을 갖는 제 3 반도체층을 포함하는 광전 변환층으로서, 상기 제 1 반도체층은 상기 제 1 전극의 단부를 덮는, 상기 광전 변환층;상기 제 3 반도체층 위의 절연막; 및상기 절연막을 개재하여 상기 제 3 반도체층에 전기적으로 접속되는, 상기 절연막 위의 제 2 전극을 포함하고,상기 제 2 반도체층 및 상기 제 3 반도체층의 일부는 상기 광전 변환층의 영역에서 제거되고, 상기 영역은 상기 절연막으로 덮이지 않는, 상기 광전 변환 소자; 및복수의 박막 트랜지스터들을 포함하는 상기 증폭기 회로로서,상기 복수의 박막 트랜지스터들 각각은:소스 영역, 드레인 영역 및 채널 형성 영역을 포함하는 섬 모양 반도체 영역(island-shaped semiconductor region);게이트 절연막;게이트 전극;상기 소스 영역에 전기적으로 접속된 소스 전극; 및상기 드레인 영역에 전기적으로 접속된 드레인 전극을 포함하는, 상기 증폭기 회로를 포함하는, 반도체 장치.
- 제 13 항에 있어서,상기 기판은 가요성 기판인, 반도체 장치.
- 제 14 항에 있어서,상기 가요성 기판은 폴리에틸렌나프탈레이트(PEN) 막, 폴리에틸렌테레프탈레이트(PET) 막, 및 폴리부틸렌나프탈레이트(PBN) 막 중 하나인, 반도체 장치.
- 제 13 항에 있어서,상기 기판은 유리 기판인, 반도체 장치.
- 제 13 항에 있어서,상기 기판과 상기 제 1 반도체층 사이에 컬러 필터가 설치되는, 반도체 장치.
- 제 13 항에 있어서,상기 소스 전극 및 상기 드레인 전극 각각은 적층막들의 구조를 갖는, 반도체 장치.
- 제 18 항에 있어서,상기 적층막들의 상기 구조는 티탄(Ti) 막, 미량의 실리콘(Si)을 포함하는 알루미늄(Al) 막, 및 티탄(Ti) 막이 적층된 구조인, 반도체 장치.
- 제 13 항에 있어서,상기 소스 전극 및 상기 드레인 전극 각각은 단층막을 갖는, 반도체 장치.
- 제 20 항에 있어서,상기 단층막은 티탄(Ti), 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt)으로부터 선택된 원소, 또는 상기 원소를 포함하는 합금 재료 또는 화합물 재료로 형성되거나, 질화 티탄(titanium nitride), 질화 텅스텐(tungsten nitride), 질화 탄탈(tantalum nitride) 또는 질화 몰리브덴(molybdenum nitride)과 같은 질화물로 형성된 단층막인, 반도체 장치.
- 기판 위에 제 1 전극을 형성하는 단계;상기 제 1 전극 위에 일도전형을 갖는 제 1 반도체 막을 형성하는 단계;상기 제 1 반도체 막 위에 제 2 반도체 막을 형성하는 단계;상기 제 2 반도체 막 위에 상기 일도전형과는 반대의 도전형을 갖는 제 3 반도체 막을 형성하는 단계;상기 제 1 전극의 일부를 노출하도록 상기 제 1 반도체 막, 상기 제 2 반도체 막, 상기 제 3 반도체 막의 일부를 제거함으로써 제 1 섬 모양 반도체 막, 상기 제 1 섬 모양 반도체 막 위에 제 2 섬 모양 반도체 막, 상기 제 2 섬 모양 반도체 막 위에 제 3 섬 모양 반도체 막을 형성하는 단계로서, 상기 제 1 전극의 단부는 상기 제 1 섬 모양 반도체 막에 의해 덮여지는, 상기 제 1 섬 모양 반도체막, 상기 제 2 섬 모양 반도체 막, 상기 제 3 섬 모양 반도체 막을 형성하는 단계; 및상기 제 2 섬 모양 반도체 막의 일부 및 상기 제 3 섬 모양 반도체 막의 일부를 제거하는 단계를 포함하는 광전 변환 장치 제조 방법.
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- 기판 위에 제 1 전극을 형성하는 단계;상기 제 1 전극 위에 일도전형을 갖는 제 1 반도체 막을 형성하는 단계;상기 제 1 반도체 막 위에 제 2 반도체 막을 형성하는 단계;상기 제 2 반도체 막 위에 상기 일도전형과는 반대의 도전형을 갖는 제 3 반도체 막을 형성하는 단계;상기 제 1 반도체 막, 상기 제 2 반도체 막, 상기 제 3 반도체 막의 일부를 제거함으로써 제 1 섬 모양 반도체 막, 상기 제 1 섬 모양 반도체 막 위에 제 2 섬 모양 반도체 막, 상기 제 2 섬 모양 반도체 막 위에 제 3 섬 모양 반도체 막을 형성하는 단계;상기 제 3 반도체 막 위에 제 2 전극을 형성하는 단계; 및광전 변환 장치가 제 1 구조 및 제 2 구조를 갖도록 상기 제 2 섬 모양 반도체 막의 일부 및 상기 제 3 섬 모양 반도체 막의 일부를 제거하는 단계를 포함하고,상기 제 1 구조는 상기 기판 위의 상기 제 1 전극, 상기 제 1 전극 위의 상기 제 1 반도체 막, 및 상기 제 1 반도체 막 위의 상기 제 2 반도체 막을 포함하고,상기 제 2 구조는 상기 기판 위의 상기 제 1 반도체 막, 상기 제 1 반도체 막 위의 상기 제 2 반도체 막, 상기 제 2 반도체 막 위의 제 3 반도체 막, 및 상기 제 3 반도체 막 위의 상기 제 2 전극을 포함하고,상기 제 1 전극은 상기 제 2 섬 모양 반도체 막의 상기 일부 및 상기 제 3 섬 모양 반도체 막의 상기 일부를 제거함으로써 상기 제 3 섬 모양 반도체 막과 중첩하지 않는, 광전 변환 장치 제조 방법.
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- 기판 위에 제 1 전극을 형성하는 단계;상기 제 1 전극 위에 일도전형을 갖는 제 1 반도체 막, 제 2 반도체 막, 상기 일도전형과는 반대의 도전형을 갖는 제 3 반도체 막을 형성하는 단계;상기 제 3 반도체 막 위에 제 1 도전막을 형성하는 단계;상기 제 1 전극의 일부를 노출시키도록 상기 제 1 반도체 막, 상기 제 2 반도체 막, 상기 제 3 반도체 막, 및 상기 제 1 도전막의 일부를 제거함으로써 제 1 섬 모양 반도체 막, 제 2 섬 모양 반도체 막, 제 3 섬 모양 반도체 막, 및 제 1 섬 모양 도전막을 형성하는 단계;상기 제 1 섬 모양 도전막의 일부를 제거함으로써 제 2 도전막을 형성하는 단계;상기 제 2 도전막을 마스크로서 사용하여, 상기 제 2 섬 모양 반도체막의 일부 및 상기 제 3 반도체 막의 일부를 제거하는 단계;노출된 상기 제 1 전극, 상기 제 1 섬 모양 반도체 막, 상기 제 2 섬 모양 반도체 막, 상기 제 3 섬 모양 반도체 막을 덮도록 절연막을 형성하는 단계;상기 절연막에 제 1 홈 및 제 2 홈을 형성하는 단계로서, 상기 제 1 홈은 상기 제 1 전극에 도달하고, 상기 제 2 홈은 상기 제 2 도전막에 도달하는, 상기 제 1 홈 및 상기 제 2 홈을 형성하는 단계; 및상기 제 1 홈 및 상기 제 2 홈을 통해 상기 제 1 전극 및 상기 제 2 전극에 각각 전기적으로 접속되는, 상기 제 2 전극 및 제 3 전극을 상기 절연막 위에 형성하는 단계를 포함하는, 광전 변환 장치 제조 방법.
- 제 22 항, 제 27 항 또는 제 32 항 중 어느 한 항에 있어서,상기 기판은 가요성 기판인, 광전 변환 장치 제조 방법.
- 제 33 항에 있어서,상기 가요성 기판은 폴리에틸렌나프탈레이트(PEN) 막, 폴리에틸렌테레프탈레이트(PET), 폴리부틸렌나프탈레이트(PBN), 폴리이미드(PI), 또는 폴리아미드(PA)의 막인, 광전 변환 장치 제조 방법.
- 제 22 항, 제 27 항 또는 제 32 항 중 어느 한 항에 있어서,상기 기판은 유리 기판인, 광전 변환 장치 제조 방법.
- 제 22 항, 제 27 항 또는 제 32 항 중 어느 한 항에 있어서,상기 기판과 상기 제 1 반도체 막 사이에 컬러 필터가 설치되는, 광전 변환 장치 제조 방법.
- 기판 위의 제 1 전극;상기 제 1 전극 위에 일도전형을 갖는 제 1 반도체층, 제 2 반도체층, 및 상기 일도전형과는 반대의 도전형을 갖는 제 3 반도체층을 포함하는 광전 변환층;상기 제 3 반도체층 위의 도전막; 및상기 도전막 위의 제 2 전극을 포함하고, 상기 제 2 전극은 상기 도전막을 통해 상기 제 3 반도체층에 전기적으로 접속되고,상기 제 2 반도체층 및 상기 제 3 반도체층의 일부는 상기 광전 변환층의 영역에서 제거되고, 상기 영역은 상기 도전막으로 덮이지 않고,상기 제 1 전극의 단부는 상기 제 1 반도체층에 의해 덮여지는, 광전 변환 장치.
- 제 37 항에 있어서,상기 기판은 가요성 기판인, 광전 변환 장치.
- 제 38 항에 있어서,상기 가요성 기판은 폴리에틸렌나프탈레이트(PEN) 막, 폴리에틸렌테레프탈레이트(PET) 막, 폴리부틸렌나프탈레이트(PBN) 막, 폴리이미드(PI) 막, 또는 폴리아미드(PA) 막 중 하나인, 광전 변환 장치.
- 제 1 항, 제 8 항 또는 제 37 항 중 어느 한 항에 있어서,상기 기판은 유리 기판인, 광전 변환 장치.
- 제 1 항, 제 8 항 또는 제 37 항 중 어느 한 항에 있어서,상기 기판과 상기 제 1 반도체층 사이에 컬러 필터가 설치되는, 광전 변환 장치.
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