JP2020047780A - 光検出装置 - Google Patents

Abstract

【課題】ＳＰＡＤにおいて、ノイズを抑制する光検出装置を提供する。【解決手段】光検出装置は、第１導電型の第１半導体領域１と、第２導電型の第２半導体領域２と、第２半導体領域に対して逆バイアス電圧が印加され、信号電荷をアヴァランシェ増倍する第１導電型の第３半導体領域３と、アヴァランシェ電流の生起回数をカウントする回路手段と、を備える。第１半導体領域と第３半導体領域との間に逆バイアス電圧よりも低い高さのポテンシャル障壁が形成され、ポテンシャル障壁が形成されることにより第１半導体領域が信号電荷を蓄積し、ポテンシャル障壁の高さを制御することにより、第１半導体領域の信号電荷を第３半導体領域に転送する制御手段を備える。【選択図】図３Ａ

Description

本発明は光検出装置、特にＳＰＡＤ（Ｓｉｎｇｌｅ Ｐｈｏｔｏｎ Ａｖａｌａｎｃｈｅ Ｄｉｏｄｅ）を含む光検出装置に関わる。

従来、ＳＰＡＤを含む光検出装置が知られている。ＳＰＡＤとは、Ａｖａｌａｎｃｈｅ Ｄｉｏｄｅ（以下ＡＤと称する）に単一光子が入射することにより生起するアヴァランシェ電流を検知することで入射光子数をカウントする素子である。ＡＤにはブレイクダウン電圧以上の大きさの逆バイアス電圧が印加されており、アヴァランシェ増倍により電流を増倍している。ＳＰＡＤを含む光検出装置は、アヴァランシェ増倍により増幅された電流（以下「アヴァランシェ電流」という）が閾値を超えた回数をカウントしている。

特許文献１には、ＳＰＡＤが開示されている。特許文献１に記載のＳＰＡＤでは、光子の入射による信号電荷の生成と、生成された信号電荷のアヴァランシェ増倍と、が同一の領域で行われている。具体的には、信号電荷の生成とアヴァランシェ増倍とが、電荷収集領域へ向かう方向の電界のみが生じる空乏層の中で行われている。このような構成により、信号電荷が生成されると即座にアヴァランシェ電流が生成される。しかしそのために、特許文献１のＳＰＡＤにおいては、入射光を検出する期間は常にアヴァランシェ増倍を起こす程度の大きな逆バイアス電圧が印加されている。

米国特許公開公報２００９−０１８４３８４

ＡＤは、光子の入射によって生じた信号電荷をアヴァランシェ増倍するだけでなく、光子の入射とは異なる要因で生じた電荷（以下「不要電荷」という）をもアヴァランシェ増倍することがある。不要電荷がアヴァランシェ増倍されると、それはノイズの原因になる。

一般に、ＰＮ接合に印加する逆バイアス電圧が大きくなるほど、リーク電流などの発生量が多くなる。そのため、ＰＮ接合に印加する逆バイアス電圧が大きくなるほど、ノイズ源となり得る不要電荷が発生しやすい。また、一般的に、不要電荷の発生源（結晶欠陥等）は半導体基板の全体に存在しており、アヴァランシェ増倍を起こす領域にも不要電荷の発生源は存在する。

特許文献１のＳＰＡＤのように、信号電荷の生成とアヴァランシェ増倍とを同一の領域で行うＡＤにおいては、入射光を検出する期間が長くなると、それに応じて、大きな逆バイアス電圧を印加している期間が長くなる。結果として、発生した不要電荷がアヴァランシェ増倍されて検出される回数が増加する可能性がある。したがって、特許文献１のＳＰＡＤにおいては、ノイズが増加しやすいという課題がある。

本発明に係る光検出装置は、信号電荷と同じ第１の極性のキャリアを多数キャリアとする第１導電型の第１半導体領域と、第２の極性のキャリアを多数キャリアとする第２導電型の第２半導体領域と、前記信号電荷をアヴァランシェ増倍する前記第１導電型の第３半導体領域と、前記アヴァランシェ増倍により生起するアヴァランシェ電流の生起回数をカウントする回路手段と、を備え、前記第２半導体領域と前記第３半導体領域とには前記信号電荷をアヴァランシェ増倍するための逆バイアス電圧が印加され、前記第１半導体領域と前記第３半導体領域との間に前記逆バイアス電圧よりも低い高さのポテンシャル障壁が形成され、前記ポテンシャル障壁が形成されることにより前記第１半導体領域が前記信号電荷を蓄積し、前記ポテンシャル障壁の高さを制御することにより、前記第１半導体領域の前記信号電荷を前記第３半導体領域に転送する制御手段を備える。

本発明によれば、ＳＰＡＤを用いる光検出装置、特に信号電荷を蓄積して出力する光検出装置において、ノイズを低減することができる。

光電変換単位の概略断面図である。 光電変換単位の概略断面図である。 光電変換単位の概略断面図である。 図１のＡ−Ａ’におけるポテンシャルを表す図である。 第一の実施形態の光電変換単位の概略断面図である。 第一の実施形態の光電変換単位の概略断面図である。 第一の実施形態の光電変換単位の概略断面図である。 図３のＢ−Ｂ’におけるポテンシャルを表す図である。 第一の実施形態の光検出装置の概略図である。 図５のＣ−Ｃ’における光検出装置の断面図である。 第一の実施形態の光検出装置の等価回路図である。 第一の実施形態の光電変換単位の動作を説明するタイミング図である。 第一の実施形態の光検出装置の信号転送動作における電位の変化を示す図である。 第一の実施形態の変形例の光電変換単位の概略断面図である。 第二の実施形態の光検出装置の一部の等価回路図である。 第二の実施形態の光検出装置の全体図である。 第二の実施形態の光検出装置の動作を説明するタイミング図である。 第三の実施形態の光検出装置の等価回路図である。 第四の実施形態の光検出単位の概略断面図である。 第四の実施形態の光電変換単位の動作を説明するタイミング図である。 第四の実施形態の光電変換単位のポテンシャルを示す図である。 第五の実施形態の光電変換単位の概略断面図である。 第六の実施形態の撮像システムの概略構成を示すブロック図である。 第七の実施形態の撮像システム及び移動体の構成例を示す図である。

以下の実施形態においては、信号電荷として電子を用いるものを例として説明している。以下の実施形態においては、第１の極性のキャリアを多数キャリアとする第１導電型の半導体領域はＮ型半導体領域であり、第２の極性のキャリアを多数キャリアとする第２導電型の半導体領域はＰ型半導体領域である。しかしながら、本発明は信号電荷として正孔を用いるものであっても成り立つ。この場合、Ｎ型とＰ型とは逆になる。

また、以下の記述における光電変換単位は、撮像センサの場合には画素を指すが、本発明は撮像センサのみに適用されるものではないため、光電変換単位という言葉を使用している。

［第一の実施形態］
まず光検出装置に含まれる光電変換単位について説明する。図１Ａ〜図１Ｃは、光電変換単位７０の断面構造を模式的に示す図である。図１Ａ〜図１Ｃに示すように、光電変換単位７０は、Ｎ型半導体領域１、Ｐ型半導体領域２、Ｎ型半導体領域３、及びＮ型半導体領域１２を含む。Ｎ型半導体領域１とＰ型半導体領域２とで光を信号電荷に変換して蓄積するＰＤ（フォトダイオード）が形成され、Ｐ型半導体領域２と、Ｎ型半導体領域３及びＮ型半導体領域１２と、でＡＤ（アヴァランシェダイオード）が形成される。後述するが、光電変換単位７０は信号電荷がＰＤに蓄積される第１の状態と、ＰＤに蓄積した信号電荷がＡＤに転送される第２の状態とを取る。第２の状態のうちの少なくとも一部の期間には転送される信号電荷によりＡＤ部においてアヴァランシェ増倍が生じる。

光電変換単位７０は、半導体表面に形成されるＰ型半導体領域９、隣接する光電変換単位同士を分離するためのＰ型半導体領域１０、及びＰ型半導体領域１１をさらに含む。

これらの半導体領域の断面構造における配置は、図１Ａなどに示される通りである。特に、Ｎ型半導体領域１は、Ｐ型半導体領域２、９、１０によって囲まれている。また、Ｎ型半導体領域１とＮ型半導体領域３との間には、少なくとも部分的に、Ｐ型半導体領域２が配される。Ｎ型半導体領域１２は、Ｎ型半導体領域３よりも低い不純物濃度を有し、かつ、Ｐ型半導体領域２とＮ型半導体領域３との間に配されている。Ｎ型半導体領域１２の少なくとも一部はアヴァランシェ増倍部を形成する。なお、図１の上側から光が入射する。

Ｎ型半導体領域３には、電位制御部５が接続されている。電位制御部５は、Ｎ型半導体領域３に電位Ｖｎを印加している。Ｐ型半導体領域１１には、電位制御部６が接続されている。電位制御部６は、Ｐ型半導体領域１１に電位Ｖｐを印加している。電位Ｖｐは、Ｐ型半導体領域１１を介して、Ｐ型半導体領域２、９、１０にも供給されうる。図１Ａに示す状態では、Ｎ型半導体領域１は電気的にフローティングとなっている。

半導体基板の内部のポテンシャル分布は、上述の各半導体領域の配置、各半導体領域の不純物濃度分布、電位制御部５および電位制御部６に印加される電位によって、決定される。したがって、電位制御部５および電位制御部６に印加される電位を制御することにより、上述の第１の状態と第２の状態とを切り替えることができる。また、下記に説明するポテンシャルの状態を実現する、特に、ちょうど信号電荷転送時においてアヴァランシェ増倍を生じさせるために、上述の各半導体領域の配置、および、各半導体領域の不純物濃度分布が、光検出装置の設計時に調整されうる。

図１Ａ〜図１Ｃ、及び図２では、Ｎ型半導体領域３に印加する電位を変えることにより、Ｎ型半導体領域１とＮ型半導体領域３との間に生じるポテンシャル障壁の高さを変えている。これにより、Ｎ型半導体領域１に信号電荷を蓄積する期間（上述の第１の状態に対応）と、Ｎ型半導体領域１からＮ型半導体領域３に信号電荷を転送する期間（上述の第２の状態に対応）と、を制御している。動作の原理をわかりやすくするために、図１Ａ〜図１Ｃでは、Ｐ型半導体領域２に固定の電位Ｖｐが印加されている。

図１Ａは、Ｎ型半導体領域１に信号電荷が蓄積される状態の光電変換単位７０を示す図であり、図２（ａ）は図１ＡのＡ−Ａ’におけるポテンシャルを示す図である。

まず、電位制御部５に印加する電位Ｖｎは、電位制御部６の印加する電位Ｖｐより高い。つまり、ＰＮ接合には逆バイアスが印加された状態である。ＰＮ接合面の付近には空乏層が広がっている。空乏層の端が、図１Ａ〜図１Ｃでは破線によって示されている。図１Ａが示すように、Ｐ型半導体領域２の一部には中性領域が存在している。Ｐ型半導体領域２の中性領域には、Ｐ型半導体領域の多数キャリアであるホールが多数存在している。そのため、Ｐ型半導体領域２の中性領域の電位は、電位制御部６の印加電位Ｖｐとほぼ同じである。なお、Ｐ型半導体領域１１、１０、９にも、それぞれ中性領域が残っているものとする。

まず暗状態、すなわち信号電荷が無い場合において、図１Ａでは、Ｎ型半導体領域１の全体に空乏層が広がっている。このとき、Ｐ型半導体領域２の中性領域（および周囲にある他のＰ型半導体領域の中性領域）とＮ型半導体領域１との間には、いわゆる「空乏化電圧」と呼ばれる逆バイアス電圧が少なくとも生じている。換言すると、Ｎ型半導体領域１に存在する信号電荷（電子）に対しては、その周囲にＰＮ接合間のビルトインポテンシャルに空乏化電圧を加えた電圧に相当するポテンシャル障壁が生じている。したがって、Ａ−Ａ’にそったポテンシャル分布において、図２（ａ）に示すように、Ｎ型半導体領域１とＮ型半導体領域３との間に、Ｎ型半導体領域１の電子に対するポテンシャル障壁が生じている。なお上述のＰＤの空乏化電圧は、典型的には、ＣＭＯＳセンサやＣＣＤなどのイメージセンサにおけるＰＤの空乏化電圧と同レベル、すなわち１Ｖ〜２Ｖ程度と考えてよい。

図１Ａでは、Ｎ型半導体領域３に印加される電位ＶｎをＶｎ０とする。先述の通り、電位Ｖｎ０は、電位制御部６に印加される電位Ｖｐより高い。したがって、Ｐ型半導体領域２、１１と、Ｎ型半導体領域３、１２との間のＰＮ接合には、電位Ｖｎ０と電位Ｖｐとの差分に相当する逆バイアスが印加される。また、当該逆バイアスに応じた空乏層が、Ｐ型半導体領域２、および、Ｐ型半導体領域１１に広がっている。この図１Ａの状態において、Ｐ型半導体領域２とＮ型半導体領域３、１２とで形成されるＡＤのＰＮ接合には基本的にはアヴァランシェ増倍が起こらないような電位Ｖｎ０が設定される。また、光入射により発生した信号電荷はＮ型半導体領域１に蓄積される。

図１Ｂは、Ｎ型半導体領域３に印加される電位Ｖｎが、Ｖｎ０から、Ｖｎ０より高いＶｎ１に変化した状態を示す図である。

Ｖｎ１はＶｎ０より高い電位であり、一方で、Ｖｐは固定である。そのため、Ｐ型半導体領域２、１１と、Ｎ型半導体領域３、１２との間のＰＮ接合には、図１Ａの場合と比べて大きな逆バイアスが印加される。また、それに応じて、Ｐ型半導体領域２の空乏層が図１Ａの場合に比べて広がる。その結果、電位ＶｎがＶｎ１の時に、Ｎ型半導体領域１の周囲のＰ型半導体領域２の空乏層と、Ｎ型半導体領域３の周囲のＰ型半導体領域２の空乏層と、がつながる。換言すると、Ｎ型半導体領域１からＮ型半導体領域３まで空乏層が連続的に延びた状態となる。

Ｐ型半導体領域２のうち、空乏化している部分のポテンシャルは、Ｐ型半導体領域２の中性領域のポテンシャル（ほぼＶｐと同じ）よりも低い。これは、Ｎ型半導体領域３に印加される電位Ｖｎの影響を受けるためである。したがって、図１ＢのＡ−Ａ’に沿ったポテンシャル分布においては、図２（ｂ）が示す通り、Ｎ型半導体領域１とＮ型半導体領域３との間のポテンシャル障壁の高さが、図１Ａの場合に比べて低くなる。

このとき、Ｎ型半導体領域１の周囲のほとんどをＰ型半導体領域２、９、１０の中性領域が取り囲んでいる。そして、電位制御部６の印加電位Ｖｐは固定である。そのため、Ｎ型半導体領域１の中心のポテンシャルはほとんど変化しない。したがって、上述の通り、Ｎ型半導体領域１に対するポテンシャル障壁の高さを、局所的に下げることができるのである。

図１Ｂにおいて、Ｎ型半導体領域１に信号電荷が蓄積されている場合は、ポテンシャル障壁を超えて信号電荷がＮ型半導体領域３に転送され始める。このときは、Ｎ型半導体領域３とＰ型半導体領域２との間には、アヴァランシェ増倍が起こる程度の逆バイアス電圧となっていることが好ましい。

連続的な空乏層が形成された後は、Ｎ型半導体領域３に印加される電位ＶｎがＶｎ１からＶｎ１よりも高い電位Ｖｎ２へ変化することに応じて、少しずつポテンシャル障壁が下がる。また、電位Ｖｎの変化に応じて、Ｐ型半導体領域２に生じる空乏層の幅も変化する。

図１Ｃは、Ｎ型半導体領域１とＮ型半導体領域３との間のポテンシャル障壁がほぼなくなった状態を示す図である。また、図２（ｃ）は、図１ＣのＡ−Ａ’のポテンシャルを示す図である。このとき、Ｎ型半導体領域３に、電位Ｖｎ２を印加している。図１Ｃの状態では、Ｎ型半導体領域１に蓄積された信号電荷がＮ型半導体領域３にすべて転送される。つまり、完全空乏化転送が可能となる。

このような完全空乏化転送に必要な電圧は、Ｐ型半導体領域２の不純物濃度が低いほど低くなり、逆に、Ｐ型半導体領域２の不純物濃度が高いほど高くなる。前述したように信号電荷が転送されている期間の少なくとも一部で、Ｐ型半導体領域２とＮ型半導体領域３とにアヴァランシェ増倍が生じる程度の逆バイアスが生じるように、Ｐ型半導体領域２やＮ型半導体領域１２の不純物濃度が設定される。

なお、暗状態において、図１Ｂから図１Ｃへ変化するときに、Ｎ型半導体領域１のポテンシャルが多少変化することが考えられる。しかし、Ｎ型半導体領域１よりもＰ型半導体領域２のほうが、電位Ｖｎの供給されるＮ型半導体領域３に近いため、Ｐ型半導体領域２のほうが電位Ｖｎの変化の影響をより強く受ける。Ｐ型半導体領域２の空乏化した部分のポテンシャルのほうが変化しやすい。結果として、Ｎ型半導体領域１とＮ型半導体領域３との間のポテンシャルバリアをなくすことができる。

本実施形態では、図１Ｃにおいて、Ｐ型半導体領域９、および、Ｐ型半導体領域１０には中性領域が残った状態である。この構成によれば、Ｎ型半導体領域１の周囲の大部分に電位Ｖｐを供給できるため、図２（ｂ）と図２（ｃ）とにおいて、Ｎ型半導体領域１のポテンシャルの変化を小さく抑えることができる。したがって、電位Ｖｎの変化量が小さくても、電荷の完全転送が可能である。ただし、電位ＶｎがＶｎ０からＶｎ２に変化する過程で、Ｐ型半導体領域９、または、Ｐ型半導体領域１０の全体が空乏化することもありうる。

以上に説明した通り、電位Ｖｎの制御により、Ｎ型半導体領域１とＮ型半導体領域３との間のポテンシャル障壁の高さを制御することができる。したがって、本実施形態の光検出装置は、これにより、Ｎ型半導体領域１に信号電荷を蓄積する動作と、Ｎ型半導体領域１からＮ型半導体領域３に信号電荷を転送する動作と、を選択的に実施することができるのである。

ここで、図１Ｂにおいて信号電荷が転送されたときに、アヴァランシェ増倍が生じることが好ましいと説明した。しかし、電位ＶｎがＶｎ０からＶｎ２に変化する間に、アヴァランシェ増倍が起きる大きさの逆バイアスが印加されるタイミングと、Ｐ型半導体領域２において空乏層がつながるタイミング（すなわち、ポテンシャル障壁が下がり始めるタイミング）と、がずれていてもよい。アヴァランシェ増倍が起きる大きさの逆バイアスが印加されるタイミングとＰ型半導体領域２において空乏層がつながるタイミングとは、どちらが先でもよい。Ｎ型半導体領域１における飽和電荷量は、アヴァランシェ増倍によって信号検出が開始できる時のバイアス条件時のポテンシャル障壁で決まる。

さて、以上の説明では、電位制御部５に印加する電位Ｖｎを制御する例を説明した。一方で、Ｎ型半導体領域１とＮ型半導体領域３との間のポテンシャル障壁の高さを変えるために、電位Ｖｎを一定として、Ｐ型半導体領域２に印加する電位Ｖｐを変えてもよい。本実施形態では、Ｖｐを変えることにより、ポテンシャル障壁の高さを変えている。この場合でも、Ｎ型半導体領域１に信号電荷を蓄積する期間と、Ｎ型半導体領域１からＮ型半導体領域３に信号電荷を転送する期間と、を制御することができる。

図３Ａ、図３Ｂ、図３Ｃ、及び図４を参照しながら、Ｖｐを変える場合について説明する。説明を容易にするために、図３Ａ〜図３Ｃにおいて、Ｎ型半導体領域３には正の固定電位ＶＤＤが印加されているものとする。

図３Ａは、Ｎ型半導体領域１に信号電荷が蓄積される状態の光電変換単位７０を示す図であり、図４（ａ）は図３ＡのＢ−Ｂ’のポテンシャルを示す図である。図３Ａでは、Ｐ型半導体領域２とＮ型半導体領域１との間に、空乏化電圧分の電位差が生じる。このとき、ＶｐをＶｐ０とする。図３Ａに示すように、Ｎ型半導体領域１の周囲が、Ｐ型半導体領域２により取り囲まれているので、Ｐ型半導体領域２の電位の変化に追従してＮ型半導体領域１の電位が変化する。

このように、Ｖｎが固定され、Ｖｐを変化させている場合のポテンシャル変化を説明している。しかし、半導体領域内部のポテンシャル分布は、電位制御部５の電位と電位制御部６の電位との相対的な関係で決まる。したがって、Ｐ型半導体領域２の電位とＮ型半導体領域３の電位のどちらを変えて制御するかは、単に基準をどちらにとるかの違いだけであって、ＰＤ、ＡＤのＰＮ接合素子にとっては等価である。そのため、図１Ａ〜１Ｃ、及び、図２の説明は、基本的に、図３Ａ〜３Ｃ、及び図４に適用される。以下では、各図の要点のみに絞って説明する。

図３Ｂは、Ｎ型半導体領域１の周囲のＰ型半導体領域２の空乏層と、Ｎ型半導体領域３の周囲のＰ型半導体領域２の空乏層と、が連続的に延びた状態の図である。また、図４（ｂ）は、図３ＢのＢ−Ｂ’のポテンシャルを示す図である。このとき、Ｐ型半導体領域２に、Ｖｐ０よりも低い電位Ｖｐ１を印加している。この状態は、図１Ｂと図２（ｂ）で説明したのと同様であり、Ｎ型半導体領域１とＮ型半導体領域３との間のポテンシャル障壁が低くなっていく。このとき、Ｎ型半導体領域１の電位は、その周囲のほとんどが、Ｐ型半導体領域２の中性領域に囲まれているため、Ｖｐとほぼ同じ量だけ変化する。結果として、Ｎ型半導体領域１とＮ型半導体領域３との間のポテンシャル障壁が低くなっていく。

図３Ｃは、Ｎ型半導体領域１とＮ型半導体領域３との間のポテンシャル障壁がなくなった状態を示す図である。また、図４（ｃ）は、図３ＣのＢ−Ｂ’のポテンシャルを示す図である。このとき、Ｐ型半導体領域２に、Ｖｐ１よりも低い電位Ｖｐ２を印加している。これも図１Ｃと図２（ｃ）とで説明したのと同様に、図３Ｃの状態では、Ｎ型半導体領域１に蓄積された信号電荷がＮ型半導体領域３にすべて転送される。つまり、完全空乏化転送が可能となる。

以降では、前述の光電変換単位７０を光検出装置、特に撮像装置に用いる場合について、説明する。

本発明の第一の実施形態の光検出装置について、図１から図９を用いて説明する。

図５は、本実施形態による光検出装置を示す概略図である。図６は、図５のＣ−Ｃ’における光検出装置の断面図である。図７は、光検出装置に含まれる光検出素子８０の等価回路図である。図８は、光電変換単位７０の動作を説明するタイミング図である。図９は、光検出素子の信号転送動作における電位の変化を示す図である。

光検出装置は、図５及び図６に示すように、複数の基板を積層して構成されている。例えば、光検出装置は、複数の光電変換単位７０を含む基板１００と、後述するカウンタ回路やインバータ回路を含む基板１１０と、を積層して構成されている。光電変換単位７０とカウンタ回路とインバータ回路は光検出素子８０を構成している。つまり、１つの光検出素子８０を構成する回路群が、基板１００と基板１１０とに分かれて配される。これにより、カウンタ回路を含むデジタル回路の高速化あるいは大規模化を実現しながら、平面視における光検出装置の面積が大きくなることを防ぐことができる。

なお、１つの基板に、複数の光電変換単位及びカウンタ回路が並置されていてもよい。あるいは、１つの基板に、光検出素子８０の全体が配置されてもよい。

本実施形態は、基板１００の第１の面が光入射面である。図１、図３、及び図６において、基板１００が持つ２つの面のうち、上側にあるほうが第１の面である。つまり、図１、図３及び図６では、上側から光検出装置に光が入射する。撮像装置に本発明が適用される場合、図６に示すように、基板１００の第１の面、すなわち光入射面には、カラーフィルタ１３０やマイクロレンズ１２０などの光学部材が配される。そして、基板１００の第１の面とは反対の第２の面には、トランジスタのゲート電極や金属の配線層が配されている。また、基板１１０は、基板１００に対して、基板１００の第２の面の側に位置する。以下では、光が入射する側を上側とし、対向する側を下側とする。

図６が示すように、基板１００と基板１１０とは、接合面において貼り合わされる。接合面は、銅などの金属と酸化膜などの絶縁体とによって構成される。接合面を成す金属は、光電変換単位７０など基板１００に配される素子と、カウンタなど基板１１０に配される回路とを接続する配線を構成してもよい。

図７に示すように、光検出素子８０は、光電変換単位７０と、波形整形部として機能するインバータ回路７と、カウンタ回路８と、を含む。光検出装置は、複数の光検出素子８０を含む。そのため、図５で説明した通り、光電変換単位７０が基板１００に配されている。これに対応して、複数のインバータ回路７と複数のカウンタ回路８とが基板１１０に配されている。

光電変換単位７０は、光電変換部６０（先述のＰＤに対応）と、電荷増倍部５０（先述のＡＤに対応）とを含む。光電変換部６０および電荷増倍部５０は、それぞれ、ダイオードの回路記号で示される。光電変換部６０のアノードと、電荷増倍部５０のアノードとが接続されている。換言すると、光電変換部６０のアノードと電荷増倍部５０のアノードとは共通のノード２となっている。そして、この共通のノード２には、電位制御部６が接続される。本実施形態では、電位制御部６が、共通のノードに印加される電位を制御することにより、光電変換部６０に信号電荷が蓄積される期間と、蓄積された信号電荷が電荷増倍部５０へ転送される期間と、が切り替えられる。

図３および図６に示すように、光電変換部６０のカソードはＮ型半導体領域１で構成される。また、光電変換部６０のアノードおよび電荷増倍部５０のアノードはＰ型半導体領域２で構成される。そして、電荷増倍部５０のカソードはＮ型半導体領域３、１２で構成される。本実施形態では、電位制御部６からＰ型半導体領域２に印加する電位を制御することにより、光電変換部６０のカソードから電荷増倍部５０のカソードへ信号電荷が転送される状態と非転送の状態とを制御している。そのため、本実施形態では、Ｐ型半導体領域２および電位制御部６が制御手段である。なお、電位制御部６は、上述の電位の制御を行う機能を有していればよく、その具体的な回路構成は特に限定されない。そのため、ここではその例示は省略する。

電荷増倍部５０は、光電変換部６０のカソードから電荷増倍部５０のカソードに信号電荷が転送される期間において、光電変換部６０のカソードから転送される信号電荷をアヴァランシェ増倍して光電流を増倍するＡＤである。詳細は後述するが、電子なだれが形成される程度の逆バイアス電圧が印加されている状態で、光電変換部６０で生成された複数の信号電荷のうち１つの信号電荷が電荷増倍部５０に転送されると、Ｎ型半導体領域３及びＰ型半導体領域２により生じる電界によって加速される。そして、複数の電子（及び正孔）による電流が生じる。

上述の通り、光電変換部６０のカソードから電荷増倍部５０のカソードに信号電荷が転送される期間の少なくとも一部の期間において、電荷増倍部５０には電子なだれが生じる程度の逆バイアス電圧が印加されている。換言すると、信号電荷が転送される期間の少なくとも一部の期間において、電荷増倍部５０に、ブレイクダウン電圧以上の大きさの逆バイアス電圧を印加する。このとき、電荷増倍部５０は、基本的にはガイガーモードで動作する。したがって信号電荷はアヴァランシェ増倍される。例えば、図７において、電位制御部５には正の電源電位ＶＤＤが印加されており、電位制御部６には負の電位Ｖｐが印加されている。アヴァランシェ電流が生じていない状態では電荷増倍部５０のカソードには、抵抗４を通して電位ＶＤＤが供給される。そのため、ＶＤＤ−Ｖｐが電荷増倍部５０にかかる逆バイアス電圧となる。

抵抗４は、電位制御部５と電荷増倍部５０のカソードとに接続されている。抵抗４と電荷増倍部５０との動作の関係について説明する。電荷増倍部５０に電子なだれが起こる程度の逆バイアス電圧が印加されている期間に、電荷増倍部５０へ１つの信号電荷が転送されると、アヴァランシェ増倍により光電流が増倍される。増倍した信号電荷によって得られる電流が、電荷増倍部５０とインバータ回路７と抵抗４との接続ノードに流れる。この電流による電圧降下により、電荷増倍部５０のカソードの電位が下がり、電荷増倍部５０は、電子なだれを形成しなくなる。これにより電荷増倍部５０のアヴァランシェ増倍が停止する。その後、電位制御部５の電位ＶＤＤが抵抗４を介して電荷増倍部５０のカソードに供給されるため、電荷増倍部５０のカソードに供給される電位が電位ＶＤＤに戻る。つまり、電荷増倍部５０の動作領域は、再びガイガーモードとなる。

抵抗４の役割の１つは、信号電荷によるアヴァランシェ増倍をいったんストップすること、およびストップの直後、電荷増倍部５０の動作領域を再びガイガーモードにすることである。

電荷増倍部５０に信号電荷が転送されると、アヴァランシェ電流によって電荷増倍部５０のカソードの電位が下がる。電荷増倍部５０のカソードはインバータ回路７に接続されているため、カソードの電位がインバータ回路７の閾値より高いときはインバータ回路７の出力はローレベルになる。一方、カソードの電位がインバータ回路７の閾値より低いときはインバータ回路７の出力はハイレベルになる。つまり、インバータ回路７の出力は二値化される。結果として、Ｎ型半導体領域１からＮ型半導体領域３に転送され、アヴァランシェ増倍された信号電荷の有無に応じて、矩形パルスがインバータ回路７から出力される。

インバータ回路７は、アヴァランシェ電流の生起回数をカウントする回路手段、例えばカウンタ回路８に接続されている。カウンタ回路８は、インバータ回路７から出力されたパルスの数をカウントし、累算したカウント値を出力する。つまり、カウンタ回路８は、インバータ回路７からのパルスを受けると、カウント値を変化させる。上述の通り、インバータ回路７は、アヴァランシェ増倍されることにより生起するアヴァランシェ電流の有無に基づいてパルスを発生する。カウンタ回路８は、電荷増倍部５０に少なくとも１つの信号電荷が転送され、且つ、アヴァランシェ増倍されることにより生起するアヴァランシェ電流の生起回数をカウントしている。

次に電荷増倍部５０で生じるアヴァランシェ増倍について説明する。前述の通り、電荷増倍部５０は、Ｎ型半導体領域３とＮ型半導体領域１２とＰ型半導体領域２とを含み、Ｎ型半導体領域３及びＮ型半導体領域１２を含むＮ型半導体領域と、Ｐ型半導体領域２とはＰＮ接合を構成している。

電荷増倍部５０のＰＮ接合には、少なくとも光電変換部６０から信号電荷が転送される期間の少なくとも一部の期間において、電荷増倍部５０でアヴァランシェ増倍を起こすための逆バイアス電圧が印加される。すなわち、電荷増倍部５０のＰＮ接合の近傍の空乏層には、アヴァランシェ増倍を起こす程度に電荷を加速する高い電界が生じている。

光電変換部６０で生成され、そして、蓄積された複数の信号電荷のうち１つの信号電荷が電荷増倍部５０の空乏層に転送されると、当該１つの信号電荷は、上述の高い電界によって加速される。これにより、複数の電子（及び正孔）による電流、すなわち、アヴァランシェ電流が生じる。

すでに説明したように、Ｎ型半導体領域３、またはＰ型半導体領域２に印加する電位を制御することにより、電荷増倍部５０に印加する電圧は制御されている。

以下で光電変換単位７０の駆動について説明する。以下では、電位制御部５には正の電源電位ＶＤＤが印加されており、電位制御部６には負電位Ｖｐが印加されているもの、つまり図３、図４で説明した動作が行われるものとする。

図８は、光電変換単位７０の駆動を説明するタイミング図である。同図において、横軸は時間を示し、縦軸は電位制御部６が印加する電位Ｖｐを示している。

電位Ｖｐが電位Ｖｐ０のときは、電荷増倍部５０が非アヴァランシェ状態である。つまり、ポテンシャル障壁の高さは、信号電荷がアヴァランシェ増倍されない範囲に制限されている。つまり、電荷増倍部５０にかかる逆バイアス電圧が、アヴァランシェ増倍を生じさせるための最小の電圧より小さくなるように、電位Ｖｐ０を設定する。また、電位Ｖｐが電位Ｖｐ０のときには、Ｎ型半導体領域１とＮ型半導体領域３との間にポテンシャル障壁が形成されている。例えば、Ｖｐ０は、−１８Ｖである。

電位制御部６は、電位Ｖｐが電位Ｖｐ０から徐々に低くなるように制御する。そして、電位Ｖｐが電位Ｖｐ３以下になると電荷増倍部５０がアヴァランシェ増倍を起こす状態となる。換言すると、電位Ｖｐが電位Ｖｐ３以下の場合には、電荷増倍部５０にかかる逆バイアス電圧がブレイクダウン電圧より大きい。

電位Ｖｐが電位Ｖｐ０から徐々に低くなることで、Ｎ型半導体領域１とＮ型半導体領域３との間のポテンシャル障壁が低くなる。そして、電位ＶｐがＶｐ２に達すると、Ｎ型半導体領域１とＮ型半導体領域３との間のポテンシャル障壁がなくなる。この状態において、光電変換部６０で蓄積されたすべての信号電荷が電荷増倍部５０に転送される。例えば、Ｖｐ３は−２０Ｖであり、Ｖｐ２は−２５Ｖである。

なお、本実施例では、Ｎ型半導体領域１とＮ型半導体領域３との間のポテンシャル障壁がなくなるための電位Ｖｐ２が、電荷増倍部５０にかかる逆バイアス電圧がアヴァランシェ増倍を生じさせるための最小の電位Ｖｐ３より低い。つまり、電位ＶｐをＶｐ０から下げていったとき、まず、電荷増倍部５０がアヴァランシェ状態となり、その後、Ｎ型半導体領域１とＮ型半導体領域３との間のポテンシャル障壁がなくなる。この状況は図３、４を使ってすでに説明したとおりである。

図７に示すように、光電変換単位７０は、光電変換部６０で信号電荷を蓄積する「信号蓄積動作期間」と、光電変換部６０で生成された信号電荷を電荷増倍部５０に転送して読み出す「信号転送動作期間」と、を有する。

信号蓄積動作期間では、ＶｐがＶｐ０であり、図３Ａ及び図４（ａ）に示す状態である。また、信号転送期間では、電位ＶｐはＶｐ０よりも低く且つＶｐ２以上であり、図３Ｂ、図４（ｂ）及び図３Ｃ、図４（ｃ）に示す状態である。信号転送動作期間では、Ｖｐ０からＶｐ２に少しつずつ電位Ｖｐを下げて信号電荷を転送している。信号転送動作期間は、電荷増倍部５０が非アヴァランシェ状態の期間と、電荷増倍部５０がアヴァランシェ状態であり転送された信号電荷が読み出される期間と、を含む。非アヴァランシェ状態の期間は、電位Ｖｐが電位Ｖｐ０よりも低く電位Ｖｐ３よりも高い期間である。また、アヴァランシェ状態であり転送された信号電荷が読み出される期間とは、電位Ｖｐが電位Ｖｐ３以下の期間である。図８に示すように、電位Ｖｐが電位Ｖｐ３以下の期間を、「信号読み出し動作期間」とする。

信号読み出し動作期間において、Ｖｐ＝Ｖｐ３の時点でＮ型半導体領域１に蓄積された信号電荷は、ＶｐがＶｐ３からＶｐ２に変化するまでの期間にＮ型半導体領域３に転送されて読み出される。Ｎ型半導体領域１には複数の信号電荷が蓄積されているので、Ｖｐ３からＶｐ２への徐々に電位を変化させる。つまり、Ｖｐ３からＶｐ２への変化は、所定の時間をかけながら少しずつ電位を下げる。電荷増倍部５０に複数の信号電荷がほぼ同時に転送されてもカウンタ回路８のカウント数は１となるため、カウントロスが生じ得る。これに対して、電位を少しずつ下げることにより、複数の信号電荷が同時には転送されにくくなるため、カウントロスが生じにくくなる。図８に示すようにスロープ状に電位を変化させることが好ましいが、ステップ状に電位を変化させてもよい。

図９に、信号転送動作期間における電位Ｖｐの変化、並びに電位Ｖｐの変化に基づく、Ｎ型半導体領域３の電位の変化及びインバータ回路７の出力電位の変化を示す。同図においてＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５はＮ型半導体領域１からＮ型半導体領域３へ信号電荷が転送されるタイミングを示す。つまりこの図では計５個の信号電荷が転送される状況を表している。前述の通り、Ｖｐ３以下の電位が印加されると電荷増倍部５０がアヴァランシェ状態となる。

図９においてＴ１の時点ではＶｐはまだＶｐ３に達していない。インバータ回路７は、Ｎ型半導体領域３の電位が所定の電位以上であれば波形を整形する。例えば、図９では所定の電位がＶ３である。そして、Ｖ３以下の電位が検出されると、インバータ回路７は波形を整形する。

Ｔ１で転送される信号電荷はある程度のインパクトイオン化電流を引き起こすものの、Ｖ３以下の電位とはなっていない。Ｔ１ではＮ型半導体領域３の電位がインバータ回路７で波形が整形される電位に達していないため、インバータ回路７は波形を整形しない。したがって、カウンタ回路８においてカウントされない。

図９において、ＶｐがＶｐ３よりも低い電位となる、Ｔ２、Ｔ３、Ｔ４、及びＴ５では、転送される各信号電荷はアヴァランシェ電流を引き起こしてＮ型半導体領域３の電位をＶ３以下としている。したがって、インバータ回路７の出力にカウントパルスを生じさせ、カウンタ回路８においてカウントされる。

以上の説明からわかる通り、ＶｐがＶｐ０からＶｐ２に変化する期間が、Ｎ型半導体領域１からＮ型半導体領域３へ電荷が転送される信号転送期間である。そして、それ以外の期間はＮ型の半導体領域１に信号電荷を蓄積する信号蓄積動作期間となる。また、信号転送期間のうち、ＶｐがＶｐ３からＶｐ２に変化する期間が、Ｎ型半導体領域１からＮ型半導体領域３へ転送される電荷を信号電荷としてカウントする信号読み出し動作期間である。なお、正確に言うと、信号転送期間でも光入射があれば信号蓄積も信号転送と並行して行われる。一方、信号蓄積動作期間には信号蓄積のみ行われて信号転送は行われない。なお、図８で示した信号転送動作期間のうち、実際に信号電荷が転送され始めるのはＶｐがＶｐ０より少し下がってからであって、信号が転送されない期間を一部含む場合もある。また、図９では信号転送が始まるＶｐの電位はＶｐ３より高い場合を想定していてＴ１のタイミングでも転送が起きているが、信号転送が実際に始まるＶｐの電位がＶｐ３より低い場合もある。

続いて、本実施形態の効果を説明する。本実施形態の光電変換単位７０は、信号電荷が光電変換部６０に蓄積される第１の状態と、光電変換部６０から電荷増倍部５０に転送される信号電荷によってアヴァランシェ増倍が生じる第２の状態とを取る。このような構成により、不要電荷がカウントされる可能性を低減することができる。

信号蓄積動作期間には、信号電荷は光電変換部６０に蓄積される。その後、信号転送期間の少なくとも一部で、信号電荷のカウントが行われる。これらの期間のうち、光電変換部６０が信号電荷を蓄積している間は、発生した信号電荷をカウントする必要がない。そのため、光電変換部６０には、アヴァランシェ増倍を起こすような大きな逆バイアスを印加する必要がない。したがって、信号電荷が発生する領域に常に大きな逆バイアスが印加されている場合に比べて、不要電荷の発生を低減した状態で信号電荷を蓄積することができる。その後、蓄積された信号電荷を読み出す期間を別に設けることで、結果的に、不要電荷がカウントされる可能性を低減できるのである。

本実施形態の１つの動作例では、信号蓄積動作期間において、電荷増倍部５０には、電荷増倍部５０が非アヴァランシェ状態となるような逆バイアス電圧が印加される。これにより、この期間に電荷増倍部５０で不要電荷が発生したり、あるいは、不要電荷が電荷増倍部５０に進入したりしても、アヴァランシェ増倍が生じない。そのため、電荷増倍部５０の高電界によって低電界の場合よりも多く生ずる不要電荷がノイズとしてカウントされる可能性を低減することができる。したがって、全動作期間にわたって高電界が印加されることによって不要電荷が多く発生し、かつ、発生した不要電荷を常にカウントしてしまう従来のＳＰＡＤなど、アヴァランシェ増倍を使った従来の光検出装置に比べてノイズの発生をより低減できる。なお、信号蓄積動作期間には、電荷増倍部５０が非アヴァランシェ状態となるような逆バイアス電圧として、光電変換部６０の逆バイアス（Ｎ型半導体領域１の空乏化電圧）と同程度、あるいは、それより低い電圧が電荷増倍部５０に印加されていてもよい。

別の動作例では、電荷増倍部５０をアヴァランシェ状態とするような逆バイアス電圧が常に電荷増倍部５０に印加されてもよい。この場合には、信号転送動作期間以外に不要電荷によって生じるアヴァランシェ電流をカウントしないように、光検出素子が構成される。アヴァランシェ電流のカウントがされないようにする方法としては、インバータ回路７を非活性にする、あるいは、信号読み出し期間の最初にカウンタ回路８をリセットするなどがある。この場合でも、信号電荷の蓄積は、電荷増倍部５０とは別の光電変換部６０で行われるため、上述の通り、不要電荷がカウントされる可能性を低減できるのである。

本実施形態の効果をより高くするためには、信号読み出し動作期間は、短いことが好ましい。本実施形態において、電荷増倍部５０や基板１００の下面で発生する不要電荷がカウントされるのは、信号読み出し動作期間だけである。信号蓄積動作期間では、電荷増倍部５０や基板１００の下面で不要電荷が発生してもＰ型半導体領域２によるポテンシャル障壁のためにＮ型半導体領域１には蓄積されず、カウントされずにＮ型半導体領域３に流れ去る。以上説明したように信号読み出し動作期間は、信号蓄積動作期間よりも短いことが好ましいが、極めて短い期間に入射する光を検出する場合は、信号蓄積動作期間が信号読み出し動作期間より短くてもよい。

一方、基板１００の上面で不要電荷が発生すると、Ｎ型半導体領域１に蓄積され、信号読み出し動作期間に不要電荷がカウントされうる。これに対して、Ｎ型半導体領域１に印加される逆バイアスは、アヴァランシェ状態の電荷増倍部５０に印加される逆バイアスより小さい。従来のＳＰＡＤは、高電圧がかかるために暗電流発生速度が高いＡＤにおいて光電変換も行っていた。しかるに本実施形態では、低逆バイアス電圧しかかからずしたがって暗電流の発生を小さくできる光電変換部（ＰＤ）と高電界部（ＡＤ）とを分離している。そのため、ＡＤで発生した不要な暗電子をカウントする期間を従来よりも縮小でき、不要電荷を従来のＳＰＡＤに比べて低減することができる。

また、基板１００の上面での暗電流発生は素子構造によって抑制することが可能である。これはＣＭＯＳセンサのフォトダイオードに暗電流が蓄積されるのと同じ状況であり、ＣＭＯＳセンサでは埋め込み型フォトダイオードの使用により暗電流を抑制している。実施形態のひとつとしてこのような埋め込み型フォトダイオードを採用することで暗電流の発生を抑制できる。

以下、本実施形態によって得られる付加的な効果の１つとして、暗電流等に起因する不要電荷がいかにして低減されるかの説明をする。

図１及び図３に示すように、Ｎ型半導体領域１はＰ型半導体領域２、９、１０により取り囲まれており、いわゆるＣＭＯＳセンサの画素の光電変換部と同様に埋め込み構造となっている。不要電荷の発生源は、基板１００の表面に特に存在するため、Ｎ型半導体領域１を基板１００の表面から離間させることにより、暗電流を生じにくくできる。そのためにＰ型半導体領域９は半導体界面部が空乏化しないような濃度に設定される。前述のとおり、完全空乏化転送のため、Ｐ型半導体領域２の不純物濃度を低く設定した場合には、結果的に、Ｐ型半導体領域９の不純物濃度が、Ｐ型半導体領域２の不純物濃度より高くなることがある。また、Ｎ型半導体領域１の側面にＰ型半導体領域１０が配されることにより、隣接する光電変換単位７０間のクロストークを低減できる。

なお、本実施形態では、基板１００の表面の一部を構成するＰ型半導体領域９が、Ｎ型半導体領域１の上面に配されている。これに限らず、負の固定電荷膜をＮ型半導体領域１の上面に配し、Ｎ型半導体領域１の基板１００の上面の近傍にホール蓄積層ができるようにしてもよい。この場合でも、暗電流を生じにくくできる。負の固定電荷膜としては、例えば、酸化ハフニウム、酸化アルミニウム、及び酸化タンタルなどを用いることができる。

また、図１０に示すように、基板１００の下面の一部にＰ型半導体領域９０が配されていてもよい。これにより、基板１００の下面で発生する不要電荷をＰ型半導体領域９０で再結合させ基板１００の下面で発生する暗電流自体を低減することができる。

本実施形態では、Ｐ型半導体領域２に印加される電位を低くして逆バイアス電圧を大きくすることにより、信号電荷を転送している。これに限らず、図１Ａ〜図１Ｃ、及び図２で説明したように、Ｎ型半導体領域３の電位を高くして逆バイアス電圧を大きくすることにより、信号電荷を転送してもよい。このような光電変換単位７０を用いる場合でも、本発明の効果を得ることができる。

また、本実施形態では、Ｎ型半導体領域１の下面に連続的にＰ型半導体領域２が配されている。つまり、Ｎ型半導体領域１の下面の全面にＰ型半導体領域２が配されている。これにより、Ｐ型半導体領域２のポテンシャル障壁を形成しやすく、Ｎ型半導体領域１に信号電荷が蓄積されやすい。また信号転送時にはこのポテンシャル障壁が十分低くなるようにＰ型半導体領域２には適切な濃度が設定される。これに限らず、Ｎ型半導体領域１とＮ型半導体領域３との間にポテンシャル障壁が形成されるのであれば、Ｐ型半導体領域２に部分的に隙間が設けられていてもよい。例えば、平面視でＮ型半導体領域３に重なる領域に隙間が設けられていてもよい。Ｐ型半導体領域２の隙間には、Ｎ型半導体領域が配されうる。このＮ型半導体領域は、Ｎ型半導体領域１あるいはＮ型半導体領域１２と同程度の不純物濃度であってもよいし、それらとは異なる不純物濃度であってもよい。

本実施形態の信号転送動作期間において、場合によっては電位Ｖｐをゆっくりと変化させる必要はない。たとえば、光の入射の有無だけを検知したい場合などは、複数の信号電荷を蓄積する場合でも電位ＶｐをＶｐ０からＶｐ２へ急峻に変化させてもよい。そのため、電位Ｖｐは少なくとも２つの値が設定されればよい。

本実施形態では、信号蓄積動作期間において、電荷増倍部５０を非アヴァランシェ状態としている。これにより従来のＳＰＡＤに比べて、強い光が入射する場合の消費電力を低減することができる。すなわち強い光が入射する場合のＳＰＡＤは信号電荷発生速度が非常に上がるため、アヴァランシェ電流が流れっぱなしに近い状態となる。この電流により消費電力が上がって、しかも信号電荷のカウントはあまりできない、いわゆるパイルアップという状態となる。しかるに、本発明の動作においては強い光が入射しても、アヴァランシェ電流が流れっぱなしに近い状態になるのは信号読み出し期間のみに限定される。よって信号蓄積動作期間に比べて信号読み出し期間が短いほど、ノイズ低減効果とともに消費電力の低減効果が大きくなる。

一方、信号蓄積動作期間において、電荷増倍部５０をアヴァランシェ状態としてインバータ回路７やカウンタ回路８をＯＦＦにしてもよいと述べた。このような動作においては強い光が入射すると、信号電荷蓄積部であるＮ型半導体領域１が飽和に達して信号電荷があふれ、信号蓄積動作時にもアヴァランシェ電流が流れっぱなしに近い状態になる。よってこの動作では、従来のＳＰＡＤと同等の消費電力となる。ただしノイズ低減効果はある。

本実施形態において、インバータ回路７は実質的にはＶ３の閾値を持つ比較器である。よってインバータ回路７に代えて比較器を用いてもよい。また、カウンタとして、カウント数に比例した所定の物理量、例えば電荷量に変換して記憶する別の回路を用いてもよい。

［第二の実施形態］
本発明の第二の実施形態に係る光検出装置は、本発明の光電変換単位を複数配列することによって構成される撮像センサである。

図１１は、本実施形態に係る光検出装置の等価回路図である。本実施形態に係る光検出装置の動作は基本的に第一実施形態と同じであるが、光検出装置としての各動作モードを説明するため、図７よりもやや詳細に回路部分を示している。図１１において、図７と同じ部品には同一の番号を付して説明は省略している。

光電変換単位７０（光電変換部６０、電荷増倍部５０）、電位制御部６、抵抗４の構成は、すべて、第１の実施形態と同じである。そのため、第１の実施形態のこれらの要素についての説明は、すべて、本実施形態に援用される。

本実施形態の光検出装置は、スイッチによるＯＮ，ＯＦＦの選択ができるインバータが使われている。

本実施形態の光検出装置は、図１１に示すように、Ｐ型のＭＯＳトランジスタ１５、Ｐ型のＭＯＳトランジスタ１６、Ｎ型のＭＯＳトランジスタ１３を備える。また、トランジスタ１３には、所定の電位を供給して定電流量を決める入力端子１４が接続されている。また、トランジスタ１６のゲートには、トランジスタ１６のオン、オフを制御する入力端子１７が接続されている。

図１１に示すように、トランジスタ１５のゲートと電荷増倍部５０のカソードとが接続されている。トランジスタ１５のドレインはトランジスタ１３のドレインと接続されている。トランジスタ１３のソースは接地されており、トランジスタ１３を介してトランジスタ１５のドレインに定電流が供給される。トランジスタ１５のソースはトランジスタ１６のドレインと接続されている。トランジスタ１６のソースは電源電位ＶＤＤが供給される電位制御部５に接続されている。トランジスタ１６はスイッチとして動作するため、トランジスタ１６がＯＮ状態であれば、トランジスタ１５のソースには、電源電位ＶＤＤが供給される。トランジスタ１５のゲートに電荷増倍部５０のカソードの電位が供給される。トランジスタ１５のゲートの電位が所定の閾値を超えると、カウントパルスが出力され、カウンタ回路８に入力される。

入力端子１８はカウンタ回路８のリセットを制御している。信号読み出し動作期間の前に入力端子１８によりカウンタ回路８をリセットしてもよい。

カウンタ回路８の各ビットには、ビット情報を出力するためのＭＯＳトランジスタが接続されている。本明細書では、各ビットに接続されたＭＯＳトランジスタをまとめてＭＯＳトランジスタ群１９という。

入力端子２０は、スイッチ用のＭＯＳトランジスタ群１９のゲートに接続されており、ＭＯＳトランジスタ群１９のオン、オフを制御する。出力端子２１、２２、２３、２４は、ＭＯＳトランジスタ群１９の各ＭＯＳトランジスタからカウンタ回路８のビット情報を同時に出力する。

説明の便宜上、図１１では、カウンタ回路８のビット数を４とし、ＭＯＳトランジスタ群１９のスイッチ数は４つとしているが、実際のビット数はもっと大きい数にしてもよい。また逆にスイッチを１つとしてカウンタ回路８の各ビット情報をシリアルに出力できるようにしてもよい。

図１２は光検出装置の全体図である。説明の便宜上、光検出素子２５が２行２列で配列されている。それぞれの光検出素子２５は図１１で示された回路を含む。なお、撮像センサにおいては、光検出素子２５は画素に相当する。

光検出装置は、行を順次選択する垂直走査回路２６を備える。垂直走査回路２６から出力され第一行目に配列する光検出素子２５の入力端子２０に接続する第一行選択線２７、垂直走査回路２６から出力され第二行目に配列する光検出素子２５の入力端子２０に接続する第二行選択線２８を備える。光検出装置は、第一列の光検出素子２５の出力端子２１、２２、２３、２４のそれぞれに接続し第一列の各画素のカウンタ回路８の各ビット情報を出力する４本の垂直出力線２９を備える。また、光検出装置は、第二列の画素の出力端子２１、２２、２３、２４のそれぞれに接続し第二列の各画素のカウンタ回路８の各ビット情報を出力する４本の垂直出力線３０を備える。各垂直出力線に接続するプリアンプ３１を備える。各列を順次選択し、各列の４つのプリアンプの出力を同時に出力する水平走査回路３２を備える。さらに、出力端子３３、３４、３５、３６は各列のプリアンプ出力が水平走査回路３２にしたがって順次出力する。

なお図１２に直接示してはいないが、各光検出素子２５に備わる電位制御部５、電位制御部６、入力端子１４、入力端子１７、入力端子１８はそれぞれ全光検出素子共通に接続されている。

図１３は、グローバル電子シャッター機能を含めた動作モードを説明するタイミングチャート図である。横軸は時間軸である。同図には、電位制御部６の電位変化が示されている。また、同図には入力端子１７、入力端子１８、第一行選択線２７、第二行選択線２８をＨｉｇｈ、Ｌｏｗで制御した図が示されている。

入力端子１７がＬｏｗレベル時、Ｐ型のＭＯＳトランジスタ１６が導通してアヴァランシェ電流を検知するインバータが動作状態となる。これに対して、入力端子１７がＨｉｇｈレベル時にはインバータが非動作状態となる。

また、入力端子１８がＨｉｇｈレベル時にカウンタ回路８は動作状態となり、入力端子１８がＬｏｗレベル時にカウンタ回路８のすべてのビットがリセットされ、カウンタ回路８のカウント値がゼロの状態になる。

図１３に示される１Ｆｒａｍｅ期間は、各光検出素子２５において、１つのＦｒａｍｅを構成するための信号を生成し、信号出力を行う期間である。本実施形態において、信号の生成は、光電変換部６０による信号電荷の蓄積、光電変換部６０から電荷増倍部５０への信号電荷の転送、電荷増倍部５０による信号電荷の増倍、カウンタ回路８によるカウント動作等を含む。

本実施形態では、互いに異なる期間に信号の出力が行われる複数の光検出素子２５において、信号蓄積動作期間が一致している。いわゆるグローバル電子シャッター動作が行われる。

図１３に示すように、第ｎのＦｒａｍｅの信号を生成している期間、つまり、第ｎのＦｒａｍｅに対するＦｒａｍｅ期間において、前のＦｒａｍｅである第ｎ−１のＦｒａｍｅの信号の出力が行われている。信号の出力動作としては、蓄積した信号電荷に基づくカウント値が、カウンタ回路８から垂直出力線に出力される。このとき、１行ごとにカウント値が順次出力される。具体的には、第一行選択線２７がＨｉｇｈになっている間に、垂直出力線２９には第一行第一列の光検出素子２５のカウンタ回路８のカウント値が出力されている。また、同期間に、垂直出力線３０には第一行第二列の光検出素子２５のカウンタ回路８のカウント値が出力されている。それらのカウント値は水平走査回路３２によって、出力端子３３、３４、３５、３６より第一列、第二列の順に出力される。同様に第二行選択線２８がＨｉｇｈになっている間に第二行の光検出素子２５のカウンタ回路８のカウント値が出力端子３３、３４、３５、３６より出力される。

この前のＦｒａｍｅのデータ出力が終わった後、入力端子１８がＬｏｗレベルとなって全てのカウンタ回路８がリセットされる。カウンタ回路８のリセットは、次のＦｒａｍｅ（第ｎのＦｒａｍｅ）の信号読み出し動作が開始されるまでに行われればよい。

本実施形態では、図１３に示すように、１Ｆｒａｍｅ期間が、複数の信号蓄積動作期間と複数の信号転送動作期間とを含む。信号蓄積動作期間および信号転送動作期間は、それぞれ、第１の実施形態で説明したものと同様である。不図示ではあるが、信号転送動作期間の少なくとも一部が、信号読み出し動作期間である。

また、本実施形態は、１つの信号転送動作期間が終わった後に、所定の間隔を置いてから、次の信号蓄積動作期間が開始される。すなわち、１Ｆｒａｍｅ期間は、信号の生成に寄与しない期間を含んでいてもよい。信号の生成に寄与しない期間を含むことで、長い期間に渡って被写体のサンプリングを行いつつ、露光期間（シャッタースピード）を短くすることができる。よって明るすぎる被写体を撮影したときにも、適切な信号量を得て、白とびの少ない画像を得ることができる。

信号蓄積動作および信号転送動作を具体的に説明する。入力端子１７がＨｉｇｈレベルの状態、すなわちインバータがオフ状態で電位制御部６の電位がＶｐ２となり、全画素の光電変換部６０のカソードに蓄積されていた電荷は電荷増倍部５０のカソードに排出される。この間に電荷増倍部５０へ転送された電荷によってアヴァランシェ増倍が生じても、カウントされない。これにより全画素の光電変換部６０において信号電荷のリセットが行われ、その後第一の信号蓄積動作が始まる。

次に入力端子１７をＬｏｗレベルとし、電位制御部６の電位を徐々にＶｐ０からＶｐ２に変化させて第一の信号転送動作を行う。それから所定の時間が経った後、第一の各動作と同様に第二の信号電荷のリセット、第二の信号蓄積動作、第二の信号転送動作が行われる。

ここまでで１Ｆｒａｍｅ期間は終了であるが、このＦｒａｍｅ期間における全画素のカウンタ回路のカウント値の出力は次のＦｒａｍｅ期間の始めに行われる。

複数の信号転送動作が行われるが、その間にカウンタ回路８はリセットされていない。したがって、これらの複数の信号転送動作によって得られた信号はカウンタ回路において加算されている。つまり各光検出素子２５のカウンタ回路８に保持された信号は第一、第二の動作の加算信号であり、１つの画像（Ｆｒａｍｅ）を構成するための信号である。

図１３で示した動作においては１Ｆｒａｍｅ中に２回の信号電荷のリセットが行われ、信号として有効にカウントされる有効な受光期間は、第一および第二の信号蓄積動作期間そして第一および第二の信号転送動作期間である。

１Ｆｒａｍｅ期間の途中で光電変換部６０のリセットを行うことにより、有効な受光期間を１Ｆｒａｍｅ期間より短くする、いわゆる電子シャッター動作を働かせている。この場合も、すべての光電変換部６０の信号蓄積動作期間が一致しているので、グローバル電子シャッターとなっている。

図１３においては信号蓄積動作、および、それに対応した複数の信号読み出し動作を２回行っているが、これは１回でもよいし、また３回以上としてもよい。

本実施形態では、複数の信号蓄積動作、および、それに対応した複数の信号転送動作を行っている。これにより、光検出素子２５の飽和信号電荷を大きくすることができる。１回の信号蓄積、信号転送動作での飽和信号は、光電変換部６０の飽和電荷量（蓄積できる最大の電荷量）で決まる。これらの信号蓄積、信号転送動作を複数回繰り返して、カウンタ回路８においてカウントを加算することによって、光電変換部６０の飽和電荷量を超える量の信号電荷を、１つのＦｒａｍｅの信号としてカウントすることができる。

また、１Ｆｒａｍｅ期間において、有効受光期間が一定のギャップ期間をはさんで分散される。信号蓄積動作の分散数を増やすことにより、一定の周期で点滅する被写体を撮影した場合に発光時の信号を取り逃がす可能性が減り、自然な画像を得ることができる。また、入射光強度が弱い場合には光電変換部６０の信号電荷のリセット動作をやめることもできる。この場合は１Ｆｒａｍｅの全期間が有効受光期間となる。

以上のような第二の実施形態のグローバル電子シャッター機能を従来のセンサと比較してみる。

ＣＣＤは電子シャッター機能があるが、信号転送期間に他画素からの擬信号が課題となっている。またＣＭＯＳセンサはもともと各行の信号蓄積タイミング少しずつずれるという課題があり、電子シャッター機能自体が難しい。画素内にメモリを持たせ電子シャッター機能を持たせたＣＭＯＳセンサも開発されているが、やはり擬信号の課題がある。

この点、第二の実施形態の撮像センサではデジタルメモリを使用することに加えてアヴァランシェ増倍の切り替え制御を行うことができるゆえに擬信号のないほぼ完全なグローバル電子シャッターが実現できる。つまり、必要な信号情報をデジタルメモリに格納した後、余分な擬信号が載る可能性をほぼ完全にシャットアウトできるのである。

また、従来のＳＰＡＤを２次元に配列して構成されるセンサも擬信号のないグローバル電子シャッターを実現できるが、画素のデジタルメモリのデータ出力期間、信号検知動作を休止、またはカウント動作を休止させなければならない。なぜなら、一般にメモリのデータ出力は第二の実施形態で説明したように行ごとに異なるタイミングで行われる。信号蓄積部が無い従来のＳＰＡＤではデジタルメモリのデータ出力期間も入射する光によって信号のカウントが行われるので、もしメモリのデータ出力期間も信号検知、カウント動作を行うと各行ごとに信号蓄積タイミングがずれてしまうからである。もし１Ｆｒａｍｅが１０ｍｓで、データ出力が３ｍｓだとすると、信号検知期間を最長で７ｍｓとしなければならない。

しかるに第二の実施形態では１Ｆｒａｍｅで信号電荷の蓄積と、前のＦｒａｍｅでカウンタ回路８に読み出されることにより得られたカウント値の出力と、を並行することができる。したがって、Ｆｒａｍｅの時間の無駄が生じない。よって１Ｆｒａｍｅが１０ｍｓなら、信号の有効受光期間も最長１０ｍｓにすることができる。

以上、第二の実施形態によれば、高ＳＮ比かつＦｒａｍｅの時間のロスなく完全な電子シャッター機能を持つ撮像センサを実現することができる。

［第三の実施形態］
図１４は本発明の第三の実施形態の光検出装置を表す等価回路図である。同図において図７と同一の部品には同一番号を付し、再度の説明は省略する。

図１４に示すように、本実施形態の光検出装置は、複数の光電変換単位４０が共通の垂直出力線３７に接続されている。Ｎ型のＭＯＳトランジスタ３８は、電荷増倍部のカソードと垂直出力線３７との間に接続され、信号電荷の転送を制御している。また、入力端子３９はＮ型のＭＯＳトランジスタ３８のゲートに制御パルスを印加している。図１４では、２つの光電変換単位４０が垂直出力線３７に接続されているが、３以上の光電変換単位４０が共通の垂直出力線に接続されていてもよい。本実施形態では、複数の光電変換単位４０が接続された垂直出力線が、抵抗４、及びインバータ回路７に接続されている。

垂直出力線３７に接続された複数の光電変換単位４０のうち、入力端子３９にＨｉｇｈパルスが印加された光電変換単位４０において信号読み出し動作が行われる。垂直出力線３７に接続された複数の光電変換単位４０のうち、入力端子３９に印加されるパルスがＬｏｗのものでは、信号読み出し動作は行われない。

入力端子３９にＨｉｇｈパルスが印加されると、ＭＯＳトランジスタ３８を通して抵抗４と電荷増倍部のカソードとが電気的に導通する。よって電位制御部６の電位をＶｐ０からＶｐ２に徐々に変化させると、第一の実施形態で説明したとおりの信号転送動作が行われる。そして信号転送動作終了後に信号蓄積動作が始まる。

一方、入力端子３９がＬｏｗのままであると、電位制御部５からの電荷増倍部５０のカソードへの電位の供給がないため、電位制御部６の電位がＶｐ２になっても、ポテンシャル障壁の高さが変わらない。したがって、光電変換部６０のカソードに蓄積された信号電荷は電荷増倍部５０へ転送されることなく留まる。

垂直出力線３７に接続する複数の光電変換単位４０を順次選択して信号読み出し動作を行うことで各光電変換単位４０の動作を行わせることができる。１つの光電変換単位４０を選択するためには、当該１つの光電変換単位４０の入力端子３９にＨｉｇｈパルスを印加し、他の光電変換単位４０の入力端子３９はＬｏｗレベルのままにする。

本実施形態の光検出装置を撮像センサとして構成するためには、例えば、図１４に示された回路系を単位（１つの列）として、複数の同じ回路系を配列する。複数の回路系が並ぶ方向は、図１４において２つの光電変換単位４０が並ぶ方向と交差する方向（行）である。これにより、光電変換単位４０が２次元状に配列される。行単位で光電変換単位４０を順次選択して信号読み出し動作を行わせれば、光検出装置は撮像センサとして動作することができる。なお、図１４の回路系が１列に複数あるような構成、すなわち２次元状に配列された光電変換単位の一列あたり複数の垂直出力線３７数に対応した複数のカウント回路を備える構成として、同時に複数行の読み出しを行えるような撮像センサ構成もありうる。

このような２次元撮像センサの動作においては、各行ごとの信号蓄積時間は同じにできるが、信号蓄積動作の開始タイミングは読み出し選択行毎に少しずつずれる。いわゆるローリングシャッタ動作となる。この場合には、グローバル電子シャッター動作に比較して、撮像タイミングの同時性は失われることになる。しかるに、本実施形態の光検出装置によれば、複数の光電変換単位４０が、抵抗４、電位制御部５、インバータ回路７、及びカウンタ回路８を共有している。したがって、これら抵抗４、電位制御部５、インバータ回路７、及びカウンタ回路８を、第一の実施形態のように、光電変換単位４０とは別の半導体基板に形成せずに、光電変換単位４０と同一の半導体基板に形成することが容易となる。よってセンサ製造のコストが、第一、第二の実施形態と比べて低く抑えられるという利点がある。

なお、各光電変換単位に対して、抵抗４、電位制御部５、及びインバータ回路７がそれぞれ配され、垂直出力線には選択された各インバータ回路７から出力し、カウンタ回路８のみを共有するような構成もありうる。

以上本発明の第三の実施形態に係る光検出装置によれば、かなりの規模が必要なカウンタ回路８を複数の光電変換単位４０が共有することができるため、光検出装置の高コスト化を防ぐことが可能になる。

なお、以上説明した実施形態以外にも様々な実施形態が考えられる。例えば、以上で説明した実施形態では主に撮像装置に応用した形態を述べた。これに限らず、カメラの自動焦点用センサのように、光電変換単位の信号電荷蓄積量を信号蓄積動作の最中にモニターし、ある所定レベルに達した時点で光電変換単位をリセットするというような動作も考えられる。これは本発明センサの信号非破壊読み出しの特性を応用している。

また、従来のＳＰＡＤ動作モードと本発明の動作モードとを切り替えることも可能である。従来のＳＰＡＤ動作モードとは、基本的に信号蓄積動作を行わず、電位制御部６の電位をＶｐ２に固定して常時電荷増倍によって信号電荷の読み出し、カウントを行う動作モードである。第二の実施形態にあるように撮像センサに本発明を適用した場合、例えば、１Ｆｒａｍｅ期間が短いために不要電荷が少ない場合には従来のＳＰＡＤ動作を行い、１Ｆｒａｍｅ期間が長い場合には本発明の動作モードを選択することができる。

また、本実施形態では、すべての光検出素子において蓄積動作期間が一致している。これに限らず、ある光検出素子２５における信号蓄積動作期間が、他方の光検出素子２５における信号蓄積動作期間に包含されるようにしてもよい。これは、例えば、ＨＤＲ（Ｈｉｇｈ Ｄｙｎａｍｉｃ Ｒａｎｇｅ）駆動などで、行毎に蓄積動作期間の長さが異なる場合に適用される。

［第四の実施形態］
図１５は本発明の第四の実施形態に係る光検出装置の光電変換単位の概略断面図である。同図において図１、図３と同一の部品には同一番号を付し、再度の説明は省略する。また抵抗４、電位制御部５、インバータ回路７、カウンタ回路８はこれまでに説明した実施形態のものと同じなので省略している。本実施形態に係る光検出装置は、ゲート電極４３によりポテンシャル障壁の高さを制御している点で第一の実施形態と異なる。

図１５に示すように、本実施形態では、Ｐ型半導体領域４２とＮ型半導体領域４４、および後述するＮ型半導体領域４１とにより構成される光電変換部６０と、Ｐ型半導体領域４６とＮ型半導体領域３とにより構成される電荷増倍部５０と、が半導体基板の上面と平行な方向に並んで配されている。光電変換部６０と電荷増倍部５０との間には、Ｎ型半導体領域１が配されている。そして、光電変換部６０のＮ型半導体領域４４とＮ型半導体領域１との間にはＰ型半導体領域４８が配されている。平面視で、Ｐ型半導体領域４８とＮ型半導体領域１とに重なる領域にゲート電極４３が配されている。

ゲート電極４３に供給する電位を制御することにより、Ｎ型半導体領域４４に蓄積された信号電荷をＮ型半導体領域１に転送している。また、ゲート電極４３に供給する電位を制御することにより、Ｎ型半導体領域１とＮ型半導体領域３との間のポテンシャル障壁の高さも制御している。両者の間に配されたＰ型半導体領域４６に接地電位などの所定の電位が供給されることで、Ｎ型半導体領域１とＮ型半導体領域３との間のポテンシャル障壁が形成されている。

Ｎ型半導体領域４４の上部、半導体界面部には、Ｐ型半導体領域４８の不純物濃度よりも不純物濃度の高いＰ型半導体領域４２が配されている。Ｐ型半導体領域４２と、Ｎ型半導体領域４４とにより埋め込み型のＰＤが構成される。

Ｎ型半導体領域４４の下面には、Ｎ型半導体領域４４に比べて不純物濃度の低いＮ型半導体領域４１が配されている。なお、Ｎ型半導体領域４１は、Ｐ型半導体領域９に比べて不純物濃度の低いＰ型半導体領域であってもよい。入射光によって信号電荷が発生するのは主にＮ型半導体領域４１である。

Ｎ型半導体領域１とＰ型半導体領域４６との間において、平面視でゲート電極４３に重ならない領域であって、且つ、半導体基板の上面の一部を構成する領域には、Ｐ型半導体領域４５が配されている。上述の通り、不要電荷は半導体基板の表面で発生しやすい。半導体基板の上面の一部を構成する領域にＰ型半導体領域４２や４５が配され且つそれらの不純物濃度が高濃度であると、半導体界面部での空乏化は妨げられ、不要電荷の発生、すなわち暗電流の発生速度を著しく下げることができる。

Ｎ型半導体領域１とＮ型半導体領域３との間には、Ｐ型半導体領域４６が配されている。Ｎ型半導体領域１とＮ型半導体領域３との間には、Ｐ型半導体領域４６によるポテンシャル障壁が形成されている。Ｐ型半導体領域４６、および、９、４２、４８には、接地電位などの所定の電位が供給される。

平面視で、光電変換部６０及び電荷増倍部５０を含む光電変換単位の周囲には、絶縁体により構成される素子分離体４７が配されている。素子分離体４７の下には、各光電変換単位を分離するためのＰ型半導体領域４８が配されている。

図１６は、本実施形態のゲート電極４３に供給する電位の変化に基づく動作を示す図である。同図では、ゲート電極４３の電位をＶｔｘとすると、電位Ｖｔｘを変化させることにより信号転送動作と信号蓄積動作とが制御される様子を示す。また図１７は、信号転送動作期間において、ゲート電極４３の電位の変化による図１５における破線Ｄ−Ｄ’に沿ったポテンシャルの変化を示す。図１６及び図１７を参照しながら、Ｖｔｘの変化によるポテンシャル障壁の高さの変化について説明する。

まず、電位Ｖｔｘは第１の電位ＶＬに制御される。ゲート電極４３に印加される電位Ｖｔｘが第１の電位ＶＬである間は、生成された信号電荷がＮ型半導体領域４４に蓄積される。すなわち、ゲート電極４３に印加される電位Ｖｔｘが第１の電位ＶＬである期間が、信号蓄積動作期間である。

この時のポテンシャルは、図１７（ａ）に示される。Ｎ型半導体領域４４とＮ型半導体領域１との間にポテンシャル障壁が形成されるように、第１の電位ＶＬは設定される。ゲート電極４３、Ｐ型半導体領域４８、および、両者の間の不図示の絶縁膜はＭＯＳ構造を構成するため、ゲート電極４３の電位によって、ゲート電極４３の下のＰ型半導体領域４８におけるポテンシャルを制御しうる。

図１６に示すように、信号転送動作を開始するため、ゲート電極４３に印加される電位Ｖｔｘが第１の電位ＶＬから第２の電位ＶＨに変化する。その後、電位Ｖｔｘは、第２の電位ＶＨから第１の電位ＶＬに徐々に変化する。信号電荷が電子であるため、第２の電位ＶＨは第１の電位ＶＬより高い電位である。

図１７（ｃ）に、電位Ｖｔｘが第２の電位ＶＨである時のポテンシャルを示す。電位Ｖｔｘが第１の電位ＶＬである時に比べて、Ｐ型半導体領域４８（およびＮ型半導体領域１）のポテンシャルが下がる。そのため、Ｎ型半導体領域４４とＮ型半導体領域１の間に生じていたポテンシャル障壁がなくなる。結果として、Ｎ型半導体領域４４で蓄積された信号電荷がＮ型半導体領域１に転送される。なお、Ｐ型半導体領域４６のポテンシャルは、ゲート電極４３の電位の影響をあまり受けない。そのため、Ｎ型半導体領域１のポテンシャルが相対的に下がった結果、Ｎ型半導体領域１とＮ型半導体領域３との間にはポテンシャル障壁が形成される。したがって、Ｎ型半導体領域１に転送された信号電荷は、Ｎ型半導体領域１に保持される。

ゲート電極４３に印加される電位Ｖｔｘを第２の電位ＶＨから第１の電位ＶＬに向けて下げていくと、図１７（ｂ）に示すように、Ｎ型半導体領域１およびＰ型半導体領域４８のポテンシャルが上がっていく。それに伴いＰ型半導体領域４６によるポテンシャル障壁が低くなる。したがって、Ｎ型半導体領域１からＮ型半導体領域３に信号電荷が転送される。本実施形態においては、第２の電位ＶＨから第１の電位ＶＬへ徐々に電位Ｖｔｘが変化する。このような構成によれば、第１の実施形態と同様に、Ｎ型半導体領域１に保持された信号電荷を１つずつ転送することができる。

第１の実施形態で説明したＰ型半導体領域２およびＮ型半導体領域３と同様に、Ｐ型半導体領域４６とＮ型半導体領域３との間には、アヴァランシェ増倍を起こすのに十分な逆バイアスが印加されている。したがって、Ｎ型半導体領域３に信号電荷が転送される際には、第一の実施形態と同じ動作によって、アヴァランシェ増倍が生起され、信号電荷がカウントされる。

以上に説明した通り、信号電荷を蓄積するＮ型半導体領域１は、光電変換の機能を備えていなくてもよい。このような場合でも、第一の実施形態と同様に、不要電荷をカウントする可能性を低減することができる。

第四の実施形態ではゲート電極４３の電位によって動作が制御されるので、第一の実施形態よりも駆動を制御しやすい。

電荷増倍部５０は第一の実施形態と同じく、Ｎ型半導体領域３に印加される電圧を制御することなどによって、読み出し動作期間だけアヴァランシェ状態としてもよい。あるいは、ゲート電極４３以外の電極電位をなるべく固定するため、電荷増倍部５０は通常アヴァランシェ状態としたままで、インバータ回路７、カウンタ回路８を読み出し動作以外の期間は休止状態としてもよい。

前者の場合には不要電荷、すなわちノイズの低減効果、および強い光が入射した場合の電力低減効果が得られる。後者の場合にはノイズ低減効果が得られる。

本実施形態に係る光検出装置では光電変換部６０と電荷増倍部５０とが第一の実施形態のように縦方向に積み重なってはいないので、光入射はゲート電極４３が配されている側を光入射面でも、あるいはゲート電極４３が配されている側と反対側の面を光入射面としてもよい。

以上の説明の通り、本発明の第四の実施形態によれば、駆動がより簡単であり、転送性能にも優れた高ＳＮ比の光検出装置を実現することができる。

［第五の実施形態］
図１８は本発明の第五の実施形態に係る光検出装置の光電変換単位の概略断面図である。同図において、図１７と同一の部品には同一番号を付し、再度の説明は省略する。また、抵抗４、電位制御部５、インバータ回路７、カウンタ回路８はこれまでに説明した実施形態のものと同じなので省略している。本実施形態に係る光検出装置は、Ｎ型半導体領域４４が配されておらず、Ｎ型半導体領域１からＮ型半導体領域３に直接信号電荷が転送される点で第四の実施形態と異なる。また、本実施形態に係る光検出装置は、ゲート電極４３が配されている側から入射させてもよいし、それとは反対の側から光が入射するようにしてもよい。図１８では、ゲート電極４３が配されている側とは反対の側から光が入射する場合の構造を示す
図１８に示すように、本実施形態では、半導体基板の下面と平行な方向に、光電変換部６０と電荷増倍部５０とが配されている。

光電変換部６０のＮ型半導体領域１と電荷増倍部５０のＮ型半導体領域３との間にＰ型半導体領域４６が配されている。そして平面視でＰ型半導体領域４６に重なるようにゲート電極４３が配されている。ゲート電極４３に供給する電位を制御することにより、Ｎ型半導体領域１とＮ型半導体領域３との間のゲート電極４３直下の半導体界面近傍におけるポテンシャル障壁の高さを制御している。

まず、ゲート電極４３に印加される電位Ｖｔｘが第１の電位ＶＬである場合は、Ｎ型半導体領域１とＮ型半導体領域３との間にポテンシャル障壁が形成される。言い換えると、Ｎ型半導体領域１とＮ型半導体領域３との間にポテンシャル障壁が形成されるように、第１の電位ＶＬは設定される。電位Ｖｔｘが第１の電位ＶＬである期間が、信号蓄積動作期間である。

そして、信号転送動作を開始するため、ゲート電極に印加される電位Ｖｔｘが第１の電位ＶＬから第２の電位ＶＨに変化する。これにより、Ｐ型半導体領域４６の半導体界面部近傍のポテンシャルが下がる。そのため、Ｎ型半導体領域１とＮ型半導体領域３との間に生じていたポテンシャル障壁がなくなる。結果として、ゲート電極４３に印加される電位Ｖｔｘが第２の電位ＶＨの場合は、Ｎ型半導体領域１で蓄積された信号電荷がＮ型半導体領域３に転送される。

本実施形態においては、第１の電位ＶＬから第２の電位ＶＨへ徐々に電位Ｖｔｘが変化する。このような構成によれば、第１の実施形態と同様に、Ｎ型半導体領域１に保持された信号電荷を１つずつ転送することができる。

第１の実施形態で説明したＰ型半導体領域２およびＮ型半導体領域３と同様に、Ｐ型半導体領域４６とＮ型半導体領域３との間には、信号転送期間においてアヴァランシェ増倍を起こすのに十分な逆バイアスが印加されている。したがって、Ｎ型半導体領域３に信号電荷が転送されている最中は、第一の実施形態と同じ動作によって、アヴァランシェ増倍が生起された回数がカウントされる。そして蓄積動作期間中はアヴァランシェ増倍を起こさないようにＮ型半導体領域３に印加される電位が設定される。なお、信号蓄積動作中、アヴァランシェ増倍を起こすような電圧が印加されたままで、インバータ回路、あるいはカウンタ回路の動作をオフにしてもよい。

本実施形態では、半導体基板の上面であって、電荷増倍部５０と重なる領域に、金属による遮光膜５２が形成されている。これにより、電荷増倍部５０で信号電荷が生成されてカウンタ回路で読み出されることを防ぐことができる。

また、本実施形態では、基板の上面に負の固定電荷膜５１が配されている。これは半導体基板界面部の空乏化を防いで、暗電流を低減させるためである。

［第六の実施形態］
本実施形態による撮像システムについて、図１９を用いて説明する。上述した各実施形態の光検出装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。図１９は、本実施形態による撮像システムの概略構成を示すブロック図である。

上記の各実施形態で述べた光検出装置は、図１９の撮像装置２０１として種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図１９には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

図１９に例示した撮像システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。撮像装置２０１は、第１乃至第５実施形態で説明した光検出装置であって、レンズ２０２により結像された光学像を画像データに変換する。

撮像システム２００は、また、撮像装置２０１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、撮像装置２０１が出力するアナログ信号をデジタル信号に変換するＡＤ変換を行う。また、信号処理部２０８はその他、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部２０８の一部であるＡＤ変換部は、撮像装置２０１が設けられた半導体基板に形成されていてもよいし、撮像装置２０１とは別の半導体基板に形成されていてもよい。また、撮像装置２０１と信号処理部２０８とが同一の半導体基板に形成されていてもよい。

撮像システム２００は、さらに、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。さらに撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。

さらに撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。

撮像装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。

上述した各実施形態による光検出装置を適用することにより、安定的に高感度で飽和信号量が大きい良質な画像を取得しうる撮像システムを実現することができる。

［第七の実施形態］
本実施形態による撮像システム及び移動体について、図２０を用いて説明する。

図２０（ａ）は、車戴カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第５実施形態のいずれかに記載の光検出装置である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離計測部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差算出部３１４や距離計測部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図２０（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、所定の動作を行うように撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１ 第１半導体領域
２ 第２半導体領域
３ 第３半導体領域
８ 回路手段

Claims (23)

1. 信号電荷と同じ第１の極性のキャリアを多数キャリアとする第１導電型の第１半導体領域と、
   第２の極性のキャリアを多数キャリアとする第２導電型の第２半導体領域と、
   前記第１半導体領域から前記信号電荷が転送される前記第１導電型の第３半導体領域と、を備え、
   前記第２半導体領域と前記第３半導体領域とには前記信号電荷をアヴァランシェ増倍するための逆バイアス電圧が印加され、
   前記第１半導体領域と前記第３半導体領域との間に、前記第１半導体領域にある前記信号電荷に対して前記逆バイアス電圧よりも低い高さのポテンシャル障壁が形成され、
   前記ポテンシャル障壁が形成されることにより前記第１半導体領域が前記信号電荷を蓄積し、
   前記ポテンシャル障壁の高さを制御することにより、前記第１半導体領域の前記信号電荷を前記第３半導体領域に転送する制御手段と、
   前記アヴァランシェ増倍により生起するアヴァランシェ電流の生起回数をカウントする回路手段と、を備えることを特徴とする光検出装置。
2. 前記アヴァランシェ増倍により生起するアヴァランシェ電流を検知して波形を整形する波形整形部を備え、
   前記回路手段は、前記波形整形部で検知されたアヴァランシェ電流の生起回数をカウントすることを特徴とする請求項１に記載の光検出装置。
3. 前記第１半導体領域と、前記第２半導体領域と、前記第３半導体領域と、前記制御手段と、を含む光電変換単位が複数配されており、
   １つの前記光電変換単位に対して、１つの前記回路手段が接続されていることを特徴とする請求項１又は２に記載の光検出装置。
4. 前記第１半導体領域と、前記第２半導体領域と、前記第３半導体領域と、前記制御手段と、を含む光電変換単位が複数配されており、
   前記複数の光電変換単位に対して１つの前記回路手段が接続されていることを特徴とする請求項１又は２に記載の光検出装置。
5. 制御手段は、前記ポテンシャル障壁の高さを、前記信号電荷がアヴァランシェ増倍されない範囲に制限することを特徴とする請求項１から４のいずれか１項に記載の光検出装置。
6. 前記ポテンシャル障壁を第１の高さとすることにより、前記第１半導体領域で前記信号電荷を蓄積する期間と、
   前記ポテンシャル障壁を前記第１の高さより低くすることにより、前記第１半導体領域から前記第３半導体領域に信号電荷を転送する期間と、を備えることを特徴とする請求項１から５のいずれか１項に記載の光検出装置。
7. 前記信号電荷を転送する期間において、前記ポテンシャル障壁の高さをスロープ状に変化させることを特徴とする請求項６に記載の光検出装置。
8. 前記信号電荷を転送する期間において、前記ポテンシャル障壁の高さをステップ状に変化させることを特徴とする請求項６に記載の光検出装置。
9. 前記制御手段は、前記第２半導体領域に供給される電位を制御することによって、前記ポテンシャル障壁の高さを制御することを特徴とする請求項１から８のいずれか１項に記載の光検出装置。
10. 前記制御手段が前記第２半導体領域に第１の電位を供給することにより、前記第１半導体領域で前記信号電荷を蓄積する期間と、
    前記制御手段が前記第２半導体領域に前記第１の電位とは異なる第２の電位を供給することにより、前記第１半導体領域から前記第３半導体領域に信号電荷を転送する期間と、を備えることを特徴とする請求項９に記載の光検出装置。
11. 前記第１半導体領域を取り囲んで前記第２導電型の第４半導体領域が配されており、
    前記制御手段が前記第４半導体領域の電位を変化させることにより、前記第１半導体領域の電位が変化して前記ポテンシャル障壁の高さが低くなることを特徴とする請求項１から１０のいずれか１項に記載の光検出装置。
12. 前記制御手段が前記第４半導体領域の電位を変化させたとき、前記第４半導体領域における電位の変化量が、前記第２半導体領域において空乏層が形成された領域の電位の変化量より大きいことを特徴とする請求項１１項に記載の光検出装置。
13. 前記第２半導体領域は、前記第１半導体領域の前記第３半導体領域の側の面に連続的に配されていることを特徴とする請求項１から１２のいずれか１項に記載の光検出装置。
14. 前記第２半導体領域には、前記第１半導体領域と前記第３半導体領域との間に隙間が形成されていることを特徴とする請求項１から１２のいずれか１項に記載の光検出装置。
15. 平面視で前記第２半導体領域と重なる領域にゲート電極が配されており、
    前記ゲート電極に供給する電位を変化させることにより、前記ポテンシャル障壁の高さを変えることを特徴とする請求項１から８のいずれか１項に記載の光検出装置。
16. 前記信号電荷を生成する前記第１導電型の第４半導体領域と、
    前記第４半導体領域と前記第１半導体領域との間に配された前記第２導電型の第５半導体領域と、を備え、
    平面視で、前記第５半導体領域と前記第４半導体領域と重なるように、ゲート電極が配されており、
    前記ゲート電極に供給される電位が変化することにより、前記第１半導体領域のポテンシャルが変化して、前記ポテンシャル障壁が低くなることを特徴とする請求項１から８のいずれか１項に記載の光検出装置。
17. 前記ゲート電極に供給される電位が変化することにより、前記第４半導体領域から前記第１半導体領域への前記信号電荷の転送を行うことを特徴とする請求項１６に記載の光検出装置。
18. 前記信号電荷を蓄積する期間よりも、前記信号電荷を転送する期間が短いことを特徴とする請求項６から８のいずれか１項に記載の光検出装置。
19. 前記信号電荷を転送する期間の少なくとも一部の期間に、前記第３半導体領域に前記信号電荷をアヴァランシェ増倍するための前記逆バイアス電圧が印加され、
    前記信号電荷を蓄積する期間に、前記第３半導体領域にアヴァランシェ増倍が生じない大きさの逆バイアス電圧が印加されることを特徴とする請求項６から８および１８のいずれか１項に記載の光検出装置。
20. 前記第３半導体領域と波形整形部とが接続されており、
    前記波形整形部と前記回路手段とが接続されており、
    前記信号電荷を転送する期間に、前記波形整形部は波形を整形し、前記回路手段は生起回数をカウントすることを特徴とする請求項６から８、１８および１９のいずれか１項に記載の光検出装置。
21. 前記第３半導体領域と波形整形部とが接続されており、
    前記波形整形部と前記回路手段とが接続されており、
    前記信号電荷を蓄積する期間において、前記波形整形部及び前記回路手段の少なくとも一方が動作しないことを特徴とする請求項６から８、および、１８から２０のいずれか１項に記載の光検出装置。
22. 前記第２半導体領域と前記第３半導体領域との間には、前記第２半導体領域よりも不純物濃度の低い前記第１導電型の第６半導体領域が配されていることを特徴とする請求項１から２１のいずれか１項に記載の光検出装置。
23. 前記第１半導体領域は半導体基板の表面の一部を構成しており、
    前記第２導電型の第７半導体領域が半導体基板の前記表面の他の一部を構成しており、
    前記第１半導体領域及び前記第７半導体領域は、平面視で離間していることを特徴とする請求項１から２１のいずれか１項に記載の光検出装置。

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