JP2004363437A - 増幅型固体撮像装置 - Google Patents
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Abstract
【課題】簡単に作製され、量子効率を大幅に高めることができる増幅型固体撮像装置を提供すること。
【解決手段】半導体基板1上に画素が複数配列されている。各画素は少なくとも光電変換領域40、信号増幅用の第1のMOSトランジスタ7、光電変換領域の信号電荷を排出するための第2のMOSトランジスタ6、および画素選択用の第3のMOSトランジスタ8を有する。光電変換領域40は、基板1上に形成された半導体層41,42からなるアバランシェフォトダイオードを備える。
【選択図】 図1
【解決手段】半導体基板1上に画素が複数配列されている。各画素は少なくとも光電変換領域40、信号増幅用の第1のMOSトランジスタ7、光電変換領域の信号電荷を排出するための第2のMOSトランジスタ6、および画素選択用の第3のMOSトランジスタ8を有する。光電変換領域40は、基板1上に形成された半導体層41,42からなるアバランシェフォトダイオードを備える。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は増幅型固体撮像装置に関し、より詳しくは、増幅機能を持つ画素が複数配列された増幅型固体撮像装置に関する。
【0002】
【従来の技術および発明が解決しようとする課題】
各画素毎に増幅機能を持つ画素部とその画素部の周辺に配置された走査回路とを有し、その走査回路によって画素部を走査して各画素のデータを読み出す増幅型固体撮像装置が提案されている。特に画素構成を周辺の駆動回路および信号処理回路との一体化に有利なCMOSにより構成した、APS(Active Pixel Sensor)型イメージセンサが知られている(例えば、特許文献1参照)。
【0003】
一般に、APS型イメージセンサは、1画素内に光電変換部、増幅部、画素選択部、電荷排出部を備える。ここで通常、光電変換部はフォトダイオード(PD)から形成され、増幅部、画素選択部、電荷排出部は3個〜4個のMOS型トランジスタ(Tr)から形成されている。
【0004】
図11に1個のフォトダイオード(PD)と3個のMOS型トランジスタ(Tr)を用いて、PD+3Tr方式としたAPS型イメージセンサの1画素の構成を示す。図11において、4は光電変換用フォトダイオード、6はリセット用MOSトランジスタ、7は増幅用MOSトランジスタ、8は画素選択用MOSトランジスタである。
【0005】
図12は、図11に示す画素の断面図である。なお、以下では基板の導電型がP型の場合について述べるが、逆の場合についても同様に議論が可能である。低濃度P型基板1上に、基板より高濃度のP型ウェル2が形成され、該ウェル2内の表面側にトランジスタ6,7,8が形成される。各トランジスタのソース/ドレイン領域として、高濃度N層5−12、5−3、5−4が形成される。また、フォトダイオード4がPウェル2内の表面側に形成される。
【0006】
図13(a),(b),(c)は、図12中のフォトダイオード部A−A断面における、濃度分布、電界強度分布、ポテンシャル分布を、それぞれ示す。光電変換により発生した光電流:Iphは、蓄積期間:Tintの間N層4に集められ、信号電荷Qsigとなる。即ち、
Qsig=Iph・Tint …(式1)
で表される。従って、フォトダイオード部の容量:Csとすると、光電変換によってフォトダイオードには電圧信号、
Vs=Qsig/Cs …(式2)
が得られる。
【0007】
図14は、1個のフォトダイオード(PD)と3個のMOS型トランジスタ(Tr)を用いて、対数変換型イメージセンサを構成した場合の1画素の構成を示す。図14において、4は光電変換用フォトダイオード、6は対数圧縮用MOSトランジスタ、7は増幅用MOSトランジスタ、8は画素選択用MOSトランジスタである。フォトダイオード4はサブスレショルド領域で動作するMOSトランジスタ6と接続されているため、光電変換により発生した光電流:Iphは、サブスレショルド電流:Isubと釣り合うソース電位:Vsを出力する。即ち、
Isub=Iph …(式3)
で表される。サブスレショルド電流の対数がソース電位と比例するから、Vsは光電流の対数に比例する。
【0008】
Vs=k1・log(Iph)+k2 …(式4)
但し、k1、k2は定数である。
【0009】
ところで、図12の構造のイメージセンサでは、光電流に寄与するのは、点線で示した空乏層領域(図13(b)で符号Xdepにより示す)内で光電変換される全ての電荷と、空乏層端まで拡散により到達する電荷である。これは光電変換される電荷の内、一部である。更にフォトダイオード部の面積が画素セル内の一部に限られ、イメージセンサの受光面に入射する光のうち、多くが光電変換に寄与しない。このため、本構造のイメージセンサでは、画素全体に入射するフォトン数に対してフォトダイオードに蓄積する電荷数の割合によって表した、量子効率が低いという問題があった。
【0010】
この問題を改善するために、素子上面にアバランシェ光導電膜を積層する方式が提案されている(例えば、非特許文献1参照。)。この動作を画素部の断面を示した図15により説明する。
【0011】
図15において、読み出し回路側の要素は図12のものと同じであり、同じ記号は同じ内容を示す。図12と異なるのは、素子上面にアバランシェ光導電構造20を積層している点である。アバランシェ光導電膜21は下側電極22と上側透明電極23とによって挟まれ、電極23に高い電圧Vを印加している。これにより、光電流Iphはn倍にアバランシェ増倍され、nIphとなる。これが、図12においてフォトダイオードに相当する部分4−1、およびゲート7へ印加される。図12の場合に比べると、画素面積に対する受光部面積比=開口率が大幅に向上すると共に、光電流がアバランシェ増倍されることにより、量子効率は大幅に向上する。
【0012】
しかしながら、図15に示した素子上面にアバランシェ光導電構造20を積層する方式では、該構造を極めて平坦度の高い部分に形成する必要があるため、イメージセンサとは別にガラス基板上にアバランシェ光導電構造20を形成して画素毎にバンプ接続するという、複雑な構造を採用している。このため、図15の方式は、実際に作製するのが極めて困難である。
【0013】
そこで、この発明の課題は、簡単に作製され、量子効率を大幅に高めることができる増幅型固体撮像装置を提供することにある。
【0014】
【特許文献1】
特開平7−30816号公報(第1頁、要約)
【非特許文献1】
ヨシヒロ・タキグチ(Yoshiro Takiguchi)ら著,「アバランシェ増幅フィルムにハイブリッドされたCMOSイメージャ(A CMOS Imager Hybridized to an Avalanche Multiplied Film)」,(米国),アイ・トリプル・イー・トランスアクション・オン・エレクトロン・デバイセズ(IEEE Transaction on Electron Devices),Vol.44,No.10,1997年10月,p.1783−1788
【0015】
【課題を解決するための手段】
上記課題を解決するため、この発明の増幅型固体撮像装置は、
半導体基板上に画素が複数配列され、上記各画素は少なくとも光電変換領域、信号増幅用の第1のMOSトランジスタ、上記光電変換領域の信号電荷を排出するための第2のMOSトランジスタ、および画素選択用の第3のMOSトランジスタを有する、増幅型固体撮像装置において、
上記光電変換領域は、上記基板上に形成された半導体層からなるアバランシェフォトダイオードを備えること、を特徴とする。
【0016】
この発明の増幅型固体撮像装置では、光電変換領域がアバランシェフォトダイオードを備えているので、このアバランシェフォトダイオードが入射光を光電変換して、得られた光電流をアバランシェ増幅して出力し得る。したがって、光電流がアバランシェ増倍されることにより、量子効率は大幅に向上する。しかも、このアバランシェフォトダイオードは上記基板上に形成された半導体層からなるので、本発明の増幅型固体撮像装置は通常の半導体プロセスによって簡単に作製される。
【0017】
なお、「基板上に形成された」とは、基板の表面を通してその基板内に半導体層が作り込まれた場合や、基板の表面上に基板と一体になるように半導体層が積層された場合を含む。
【0018】
「アバランシェフォトダイオード」とは、入射光を光電変換して、得られた光電流をアバランシェ増幅して出力し得るフォトダイオードを意味する。お互いが高濃度の半導体層からなるPN接合に、高電圧の逆耐圧電圧を加えたような場合、光入力によって1個の電子が発生すると(このとき正孔もペアで生成される。)、その電子の空間物質との衝突によって複数の電子が発生する。これが繰り返されて雪崩(アバランシェ)のように多数の電子が発生する。このような電子雪崩現象を利用して、微弱な光信号を増幅する様にしたフォトダイオードを、「アバランシェフォトダイオード」と言う。
【0019】
また、一実施形態の増幅型固体撮像装置では、上記第1、第2および第3のMOSトランジスタは、第1の導電型をもつ上記基板上に形成された第1の導電型の第1の層内に形成されているのが望ましい。
【0020】
この一実施形態の増幅型固体撮像装置では、上記第1、第2および第3のMOSトランジスタの電位を安定させることができ、これらのトランジスタをアバランシェフォトダイオードとは独立に動作させることが可能となる。
【0021】
なお、「第1の導電型」はP型とN型のうちの一方を指し、「第2の導電型」はP型とN型のうちの他方を指す。
【0022】
この明細書を通して、「濃度」は、半導体の導電型を定める不純物の濃度を意味する。
【0023】
また、一実施形態の増幅型固体撮像装置では、上記アバランシェフォトダイオードは、PN接合をなすように、第1の導電型で低濃度の上記基板上に形成された、第1の導電型で高濃度の第2の層と、上記第2の層上に形成された、第2の導電型で上記第2の層より高濃度の第3の層とを有し、上記第3の層は第2の層より平面的に広がっているのが望ましい。さらに、上記第2の層は上記基板と同電位とされ、上記第2の層と第3の層との間には逆バイアス電圧が印加されるようになっているのが望ましい。
【0024】
この一実施形態の増幅型固体撮像装置では、上記第2の層と第3の層とが作るPN接合界面は平坦になるため、上記第2の層と第3の層との間に逆バイアス電圧が印加されたとき、そのPN接合の全域にわたって、ほぼ一定の強電界領域が形成される。したがって、上記第2の層と第3の層とが作るPN接合の全域で、基板側からフォトダイオード側へ流入する信号電荷が安定してアバランシェ増幅される。この結果、量子効率がさらに高まる。
【0025】
あるいはまた、一実施形態の増幅型固体撮像装置では、上記アバランシェフォトダイオードは、PN接合をなすように、第1の導電型で低濃度の上記基板上に形成された、第2の導電型をもつ第3の層と、上記第3の層内の表面側に形成された、第1の導電型で上記第3の層より高濃度の第4の層とを有し、上記第4の層は第3の層より平面的に狭まっているのが望ましい。さらに、上記第4の層の周縁部に沿って、上記第4の層と同じ導電型で上記第4の層より低濃度の第5の層が設けられているのが望ましい。さらに、上記第3の層は上記基板より高電位とされ、上記第4の層は上記基板より低電位とされ、上記第3の層と第4の層との間には逆バイアス電圧が印加されるようになっているのが望ましい。
【0026】
この一実施形態の増幅型固体撮像装置では、上記第3の層と第4の層とが作るPN接合界面は、周縁部を除いて平坦になるため、上記第3の層と第4の層との間に逆バイアス電圧が印加されたとき、そのPN接合のほぼ全域(周縁部を除く)にわたって、ほぼ一定の強電界領域が形成される。したがって、上記第3の層と第4の層とが作るPN接合のほぼ全域で、基板側からフォトダイオード側へ流入する信号電荷が安定してアバランシェ増幅される。この結果、量子効率がさらに高まる。
【0027】
また、一実施形態の増幅型固体撮像装置では、上記アバランシェフォトダイオードに印加される逆バイアス電圧は、上記信号増幅用の第1のMOSトランジスタに印加される電源電圧とは別に設定されるようになっているのが望ましい。
【0028】
この一実施形態の増幅型固体撮像装置では、画素信号の読み出し動作とは独立に、アバランシェ増幅の動作を制御することが可能となる。
【0029】
さらに、一実施形態の増幅型固体撮像装置では、上記アバランシェフォトダイオードに印加される逆バイアス電圧として、上記フォトダイオードにアバランシェ増幅させる電圧とアバランシェ増幅させない電圧とが選択可能になっているのが望ましい。
【0030】
この一実施形態の増幅型固体撮像装置では、光電流の少ない場合にはアバランシェ増幅動作させ、光電流の多い場合にはアバランシェ増幅動作させない等、状況に応じた動作をさせることが可能となる。
【0031】
また、一実施形態の増幅型固体撮像装置では、上記第2のMOSトランジスタのゲート電位はACとされ、一定期間毎に上記アバランシェフォトダイオードを逆バイアス電圧にリセットするようになっているのが望ましい。
【0032】
この一実施形態の増幅型固体撮像装置では、リセット後において基板と第3の層との間に高い電圧が印加され、上記アバランシェフォトダイオードがアバランシェ増幅をするのに十分な電界強度が発生する。
【0033】
また、一実施形態の増幅型固体撮像装置では、上記第2のMOSトランジスタのゲート電位はDCとされ、上記アバランシェフォトダイオードの電荷を定常的に、上記第2のMOSトランジスタのサブスレショルド電流により放電するようになっているのが望ましい。さらに具体的には、アバランシェ増幅された光電流と上記第2のMOSトランジスタのサブスレショルド電流とが一致する第2のMOSトランジスタのソース電位を、アバランシェ増幅された光電流の対数変換された出力とするのが望ましい。
【0034】
この一実施形態の増幅型固体撮像装置では、上記基板と第3の層との間に定常的に高い逆バイアス電圧が印加され、上記アバランシェフォトダイオードがアバランシェ増幅をするのに十分な電界強度が発生する。
【0035】
また、一実施形態の増幅型固体撮像装置では、
上記複数の画素は行列状に配置され、上記画素の列毎に信号線と電源線とが設けられる一方、上記画素の行毎に制御線が設けられ、
上記第1および第3のMOSトランジスタが直列に接続された両端のいずれか一方が上記信号線に、他方が上記電源線に接続され、
上記第3のMOSトランジスタのゲートは行単位で上記各制御線に接続され、
上記各制御線を介して上記第3のMOSトランジスタのゲートにパルス状の駆動電圧を行単位で順次印加する第1の走査回路を備えるのが望ましい。
【0036】
この一実施形態の増幅型固体撮像装置では、画素のデータが行単位で順次読み出される高性能な2次元イメージセンサが提供される。
【0037】
【発明の実施の形態】
以下、本発明の増幅型固体撮像装置を図示の実施の形態により詳細に説明する。
【0038】
(第1の実施形態)
図1は、本発明の増幅型固体撮像装置の第1の実施形態における画素の断面図を示す。なお、以下では基板の導電型がP型の場合について述べるが、本発明は逆の極性の場合についても同様に適用が可能である。低濃度P型基板1上に、基板より高濃度のP型ウェル2が形成され、P型ウェル2領域以外の光電変換領域にアバランシェフォトダイオード40が形成されている。該ウェル2内の表面側に信号増幅用の第1のMOSトランジスタ7、上記アバランシェフォトダイオード40の信号電荷を排出するための第2のMOSトランジスタ6、および画素選択用の第3のMOSトランジスタ8が形成されている。各トランジスタのソース/ドレイン領域として、高濃度N層5−1、5−2、5−3、5−4が形成されている。図12に示した従来構造とは、まずドレインを5−1と5−2の2つに分け、各々に電位VDAとVDが別々に印加されている点が異なる。ここで、VDA≧VDである。なお、トランジスタ6は、オン時に電位VDAがフォトダイオードに印加されるよう、デプレッション型であることが望ましい。本発明の最大のポイントは、光電変換領域に、低濃度P基板上の高濃度P層41、及び該層上に形成された高濃度N層42とを有するアバランシェフォトダイオード40が形成されていることにある。この作用を以下に述べる。
【0039】
図2(a),(b),(c)は、図1中アバランシェフォトダイオード部A−A断面における、濃度分布、電界強度分布、ポテンシャル分布を、それぞれ示す。高濃度P層41は基板と等電位であり接地(GND)電位となる。他方、高濃度N層42はゲート6がオンすることによりドレイン5−1にリセットされ、該ドレイン電位VDAが印加される。P層41とN層42は互いに高濃度であり高い濃度勾配を持つ。更に両層間には高い電位VDAが印加されるから、図1にクロスハッチで示す接合界面には、高い電界強度が発生する。またその値を図2(b)のEmaxで示す。一例として以下の場合を考える。
【0040】
N層42の不純物濃度をNn、P層41の不純物濃度をNp、P層41の厚さをdp、最大ポテンシャルをφmaxとしたとき、
Nn=1×1020cm−3、Np=1×1018cm−3、dp=6×10−6cm、VDA=3.3V、φmax=VDA+φBI …(式5)
但し、φBIはビルトインポテンシャルである。このとき、
Emax=9.38×105 V/cm …(式6)
となる。即ち、アバランシェ増幅が起こる電界強度(>3×105V/cm)を満たしている。なお、上記条件はVDAがVDと同じ場合を想定したが、本条件でアバランシェ増幅が不十分な場合、VDAをVDより高くし、電界強度を高めることが可能である。
【0041】
図3は、図1、図2に示した第1の実施形態をリニア変換型イメージセンサに適用した場合の画素の回路図である。図3において、40は光電変換用アバランシェフォトダイオードAPD、6はリセット用MOSトランジスタ、7は増幅用MOSトランジスタ、8は画素選択用MOSトランジスタである。なお、リセット用トランジスタ6はデプレッション型とし、オン時にはAPDを電圧VDAにリセットする。VDAはアバランシェ増幅を起こすのに十分な値とすれば、光電流Iphはn倍に増幅され、n・Iphとなる。従って、トランジスタ7のゲート部の容量をCsとすると、光電流により発生する電圧信号Voutは以下のようになる。
【0042】
Vout=Qsig/Cs=(n・Iph・Tint)/Cs …(式7)
但し、Tintは光蓄積期間である。この関係を図4に示す。ここで、横軸は信号電荷量:Qsig=Iph・Tintであり、縦軸は出力信号:Voutである。即ち、通常のフォトダイオードPDの場合に比べ、このAPDでは、特に光電流がIoで表されるような低照度時に、出力信号:Voutは、Voからn・Voへn倍に増幅される。
【0043】
図5は、図1、図2に示した第1の実施形態を対数変換型イメージセンサに適用した場合の画素の回路図である。図5において、40は光電変換用アバランシェフォトダイオードAPD、6は対数圧縮用MOSトランジスタ、7は増幅用MOSトランジスタ、8は画素選択用MOSトランジスタである。なお、トランジスタ6は定常的にサブスレショルド領域で動作する。APDは暗電流:Idがゼロとすれば、暗時の熱平衡極限において、電圧VDAに収束する。VDAはアバランシェ増幅を起こすのに十分な値とすれば、光電流Iphはn倍に増幅され、n・Iphとなる。従って、光電流の対数値:log(Iph)と出力信号:Vsとの関係は図6に示すようになる。
【0044】
図6において、低照度側の応答限界は、暗電流:Id1により律速される。従って通常のフォトダイオードPDの場合、(Iph)min1が応答限界となる。他方、アバランシェフォトダイオードの場合、光電流がn倍に増幅される。但し、アバランシェ増幅により暗電流はn倍よりは小さいk倍増大する。これをId2で表す。このため、最低照度限界がn/k倍向上し、(Iph)min2が応答限界となる。
【0045】
図1の構造をもつ画素は、通常のCMOS製造プロセスによって容易に作製される。例えば、シリコン基板1上に、イオン注入などによって不純物を導入してP型ウェル2、高濃度P層41、高濃度N層42および高濃度N層5−1、5−2、5−3、5−4を順次形成し、トランジスタ6をデプレッション型にするための不純物を導入し、各トランジスタ6,7,8のための図示しないゲート絶縁膜を形成し、さらに各トランジスタ6,7,8のためのゲート電極を形成すれば良い。
【0046】
(第2の実施形態)
図7は、本発明の増幅型固体撮像装置の第2の実施形態における画素の断面図を示す。図1に示した第1の実施形態とは、P型ウェル2領域以外の光電変換領域の構成のみ異なる。即ち、本実施形態では、光電変換領域に、低濃度P基板上の高濃度N層43、該N層43上に形成されたN層43より高濃度のP層44、及び該P層44の周縁部に沿って形成されたP層44よりは低濃度のP層45から構成された、アバランシェフォトダイオード40′が設けられている。この作用を以下に述べる。なお、トランジスタ6は、オン時に電位VDAがフォトダイオードに印加されるよう、デプレッション型であることが望ましい。
【0047】
図8(a),(b),(c)は、図7中アバランシェフォトダイオード部A−A断面における、濃度分布、電界強度分布、ポテンシャル分布を、それぞれ示す。基板は接地(GND)電位とされる。高濃度N層43はゲート6がオンすることによりドレイン5−1にリセットされ、該ドレイン電位VDAが印加される。高濃度P層44は、電源VBにより、負の大きな値の電圧が印加される。N層43とP層44は互いに高濃度であり高い濃度勾配を持つ。なお、P層44の周縁部は比較的低濃度のP層45により覆われているから、周縁部の濃度勾配は低くなっている。したがって、電界強度の高い領域は、図7でクロスハッチにより示すように、P層44の周縁部を除いた平坦部のみとなる。
【0048】
N層43とP層44の両層間には高い電位(VDA+VB)が印加されるから、接合界面には高い電界強度が発生する。それを図8(b)の|E|maxで示す。一例として以下の場合を考える。
【0049】
N層43の不純物濃度をNn、P層44の不純物濃度をNp、N層43の厚さをdnとしたとき、
Nn=2×1019cm−3、Np=2×1017cm−3、VDA=3.3V、VB=3.3V、dn=3×10−5cm …(式8)
但し、N層43とP層44の両層間には、(VDA+VB+φBI)が印加される。ここでφBIは、N層43とP層44の間のビルトインポテンシャルである。このとき、
Emax=6.75×105 V/cm …(式9)
となる。即ち、アバランシェ増幅が起こる電界強度(>3×105V/cm)を満たしている。なお、上記条件では、高濃度N層43の厚さdnが2.36×10−5cm以上のとき、中性領域が残る。この場合、該層の電位はリセット直後ではVDAとなる。本条件でアバランシェ増幅が不十分な場合、VBを更に負の大きな値とすることにより、電界強度を高めることが可能である。
【0050】
以下では図1の場合と図7の場合を比較する。アバランシェ増幅作用は電子が正孔に比べ圧倒的に高いため、電子のみを考える。図1の場合、クロスハッチにより示す強電界領域を通過する電子は、基板側から流入する成分である。これは、点線で示すP基板側空乏層領域31、及びその下側の中性領域から拡散により流入する成分である。即ち、光電変換される領域としては、半導体の深い領域で発生する信号電荷である。従って、長波長の入射光において増幅作用が顕著となる。これを分光特性で示すと図9のようになる。図9において、アバランシェ増幅をしない場合の分光特性を実線(a)とすると、図1に示す構造によりアバランシェ増幅した場合、分光特性は破線(b)のように長波長側が高感度となる特性となる。
【0051】
他方図7の場合、クロスハッチにより示す強電界領域を通過する電子は、表面側から流入する成分である。これは、点線で示す高濃度P層44内の空乏層領域32、及びその表面側の中性領域から拡散により流入する成分である。即ち、光電変換される領域としては、半導体表面近傍の浅い領域で発生する信号電荷である。従って、短波長の入射光において増幅作用が顕著となる。これを分光特性で示すと、図9において1点鎖線(c)のように短波長側が高感度となる特性となる。
【0052】
図2の構造をもつ画素は、通常のCMOS製造プロセスによって容易に作製される。例えば、シリコン基板1上に、イオン注入などによってP型ウェル2、N層43、高濃度N層5−1、5−2、5−3、5−4、低濃度のP層45、上記N層43およびP層45よりも高濃度のP層44を順次形成し、トランジスタ6をデプレッション型にするための不純物を導入し、各トランジスタ6,7,8のための図示しないゲート絶縁膜を形成し、さらに各トランジスタ6,7,8のためのゲート電極を形成すれば良い。
【0053】
(第3の実施形態)
図10は、本発明の画素を用いて2次元イメージセンサを構成した場合の回路例である。なお、ここでは各画素は図1の場合について説明するが、図7の場合にも同様に議論が可能である。図10において、各画素は、アバランシェフォトダイオード40、リセット用MOSトランジスタ6、増幅用MOSトランジスタ7、画素選択用MOSトランジスタ8からなっている。このような画素は行列状に複数配置されている(図10では2行2列分の画素のみを示す。)。上記画素の列毎に信号線105と電源線103,104とが設けられる一方、上記画素の行毎に制御線101,102が設けられている。増幅用MOSトランジスタ7と画素選択用MOSトランジスタ8とが直列に接続され、トランジスタ8側の端部信号線105に、トランジスタ7側の端部が電源線104に接続されている。画素選択用MOSトランジスタ8のゲートは行単位で制御線102に接続されている。リセット用MOSトランジスタ6のゲートは行単位で制御線101に接続されている。
【0054】
アバランシェフォトダイオード40には電源線103からVDAが印加され、アバランシェ増幅が可能な高い電圧とされる。読み出し動作には電源線104からVDが印加される。アバランシェフォトダイオード40のリセット動作は、垂直走査回路106から制御線101を介して印加される制御信号により、1行単位で垂直方向に順次リセットされる。トランジスタ7により増幅されたアバランシェフォトダイオード40の信号は、垂直走査回路107から制御線102を介して印加される制御信号により画素選択用トランジスタ8が駆動されることによって、1行単位で垂直方向に順次、信号線105へ読み出される。各信号線105からの信号は、水平読み出し回路108により水平方向に順次読み出され、アンプ回路109を介して出力信号OSが得られる。
【0055】
図10において電圧VDAは独立に制御できるようにし、各画素への入射光が弱く光電流が小さい場合には電圧VDAを高くしてアバランシェ増幅を行わせ、各画素への入射光が強く光電流が大きい場合には電圧VDAを低くしてアバランシェ増幅を行わせない、等の適応型動作をさせることが可能となる。
【0056】
【発明の効果】
以上より明らかなように、この発明の増幅型固体撮像装置によれば、極めて高い量子効率が得られる。
【0057】
また本発明は、リニア変換型のイメージセンサのみでなく、対数変換型イメージセンサにも適用が可能であり、共に低照度時の感度を大幅に改善することが可能となる。
【0058】
更に本発明は、長波長感度を高める応用にも、逆に短波長感度を高める応用にも、それぞれ適用することが可能となる。
【0059】
また、本発明では入射光強度に応じてアバランシェ増幅を制御することにより、光適応型のイメージセンサを構成することが可能となる。
【0060】
更にまた、本発明は通常のCMOSプロセスにより容易に作製することができ、実現は容易である。
【0061】
以上により、高性能イメージセンサの形成に本発明は極めて有用となる。
【図面の簡単な説明】
【図1】図1は、本発明の実施形態で、画素の断面図である。
【図2】図2は、図1に示した本発明の実施形態における、深さ方向の濃度、電界強度、ポテンシャルそれぞれの分布を示した図である。
【図3】図3は、本発明の実施形態をリニア変換型イメージセンサに適用した場合の、1画素分の回路図である。
【図4】図4は、図3に示した本発明の実施形態における、光電変換特性を示した図である。
【図5】図5は、本発明の実施形態を対数変換型イメージセンサに適用した場合の、1画素分の回路図である。
【図6】図6は、図5に示した本発明の実施形態における、光電変換特性を示した図である。
【図7】図7は、本発明の他の実施形態で、画素の断面図である。
【図8】図8は、図7に示した本発明の実施形態における、深さ方向の濃度、電界強度、ポテンシャルそれぞれの分布を示した図である。
【図9】図9は、図1および図7に示した本発明の実施形態における、分光特性を示した図である。
【図10】図10は、本発明の実施形態を2次元イメージセンサに適用した場合の、4画素分の回路図である。
【図11】図11は、従来の実施形態をリニア変換型イメージセンサに適用した場合の、1画素分の回路図である。
【図12】図12は、従来の実施形態で、画素の断面図である。
【図13】図13は、図11に示した従来の実施形態における、深さ方向の濃度、電界強度、ポテンシャルそれぞれの分布を示した図である。
【図14】図14は、従来の実施形態を対数変換型イメージセンサに適用した場合の、1画素分の回路図である。
【図15】図15は、従来の他の実施形態で、画素の断面図である。
【符号の説明】
1 低濃度P型基板
2 P型ウェル
40,40′ アバランシェフォトダイオード
【発明の属する技術分野】
この発明は増幅型固体撮像装置に関し、より詳しくは、増幅機能を持つ画素が複数配列された増幅型固体撮像装置に関する。
【0002】
【従来の技術および発明が解決しようとする課題】
各画素毎に増幅機能を持つ画素部とその画素部の周辺に配置された走査回路とを有し、その走査回路によって画素部を走査して各画素のデータを読み出す増幅型固体撮像装置が提案されている。特に画素構成を周辺の駆動回路および信号処理回路との一体化に有利なCMOSにより構成した、APS(Active Pixel Sensor)型イメージセンサが知られている(例えば、特許文献1参照)。
【0003】
一般に、APS型イメージセンサは、1画素内に光電変換部、増幅部、画素選択部、電荷排出部を備える。ここで通常、光電変換部はフォトダイオード(PD)から形成され、増幅部、画素選択部、電荷排出部は3個〜4個のMOS型トランジスタ(Tr)から形成されている。
【0004】
図11に1個のフォトダイオード(PD)と3個のMOS型トランジスタ(Tr)を用いて、PD+3Tr方式としたAPS型イメージセンサの1画素の構成を示す。図11において、4は光電変換用フォトダイオード、6はリセット用MOSトランジスタ、7は増幅用MOSトランジスタ、8は画素選択用MOSトランジスタである。
【0005】
図12は、図11に示す画素の断面図である。なお、以下では基板の導電型がP型の場合について述べるが、逆の場合についても同様に議論が可能である。低濃度P型基板1上に、基板より高濃度のP型ウェル2が形成され、該ウェル2内の表面側にトランジスタ6,7,8が形成される。各トランジスタのソース/ドレイン領域として、高濃度N層5−12、5−3、5−4が形成される。また、フォトダイオード4がPウェル2内の表面側に形成される。
【0006】
図13(a),(b),(c)は、図12中のフォトダイオード部A−A断面における、濃度分布、電界強度分布、ポテンシャル分布を、それぞれ示す。光電変換により発生した光電流:Iphは、蓄積期間:Tintの間N層4に集められ、信号電荷Qsigとなる。即ち、
Qsig=Iph・Tint …(式1)
で表される。従って、フォトダイオード部の容量:Csとすると、光電変換によってフォトダイオードには電圧信号、
Vs=Qsig/Cs …(式2)
が得られる。
【0007】
図14は、1個のフォトダイオード(PD)と3個のMOS型トランジスタ(Tr)を用いて、対数変換型イメージセンサを構成した場合の1画素の構成を示す。図14において、4は光電変換用フォトダイオード、6は対数圧縮用MOSトランジスタ、7は増幅用MOSトランジスタ、8は画素選択用MOSトランジスタである。フォトダイオード4はサブスレショルド領域で動作するMOSトランジスタ6と接続されているため、光電変換により発生した光電流:Iphは、サブスレショルド電流:Isubと釣り合うソース電位:Vsを出力する。即ち、
Isub=Iph …(式3)
で表される。サブスレショルド電流の対数がソース電位と比例するから、Vsは光電流の対数に比例する。
【0008】
Vs=k1・log(Iph)+k2 …(式4)
但し、k1、k2は定数である。
【0009】
ところで、図12の構造のイメージセンサでは、光電流に寄与するのは、点線で示した空乏層領域(図13(b)で符号Xdepにより示す)内で光電変換される全ての電荷と、空乏層端まで拡散により到達する電荷である。これは光電変換される電荷の内、一部である。更にフォトダイオード部の面積が画素セル内の一部に限られ、イメージセンサの受光面に入射する光のうち、多くが光電変換に寄与しない。このため、本構造のイメージセンサでは、画素全体に入射するフォトン数に対してフォトダイオードに蓄積する電荷数の割合によって表した、量子効率が低いという問題があった。
【0010】
この問題を改善するために、素子上面にアバランシェ光導電膜を積層する方式が提案されている(例えば、非特許文献1参照。)。この動作を画素部の断面を示した図15により説明する。
【0011】
図15において、読み出し回路側の要素は図12のものと同じであり、同じ記号は同じ内容を示す。図12と異なるのは、素子上面にアバランシェ光導電構造20を積層している点である。アバランシェ光導電膜21は下側電極22と上側透明電極23とによって挟まれ、電極23に高い電圧Vを印加している。これにより、光電流Iphはn倍にアバランシェ増倍され、nIphとなる。これが、図12においてフォトダイオードに相当する部分4−1、およびゲート7へ印加される。図12の場合に比べると、画素面積に対する受光部面積比=開口率が大幅に向上すると共に、光電流がアバランシェ増倍されることにより、量子効率は大幅に向上する。
【0012】
しかしながら、図15に示した素子上面にアバランシェ光導電構造20を積層する方式では、該構造を極めて平坦度の高い部分に形成する必要があるため、イメージセンサとは別にガラス基板上にアバランシェ光導電構造20を形成して画素毎にバンプ接続するという、複雑な構造を採用している。このため、図15の方式は、実際に作製するのが極めて困難である。
【0013】
そこで、この発明の課題は、簡単に作製され、量子効率を大幅に高めることができる増幅型固体撮像装置を提供することにある。
【0014】
【特許文献1】
特開平7−30816号公報(第1頁、要約)
【非特許文献1】
ヨシヒロ・タキグチ(Yoshiro Takiguchi)ら著,「アバランシェ増幅フィルムにハイブリッドされたCMOSイメージャ(A CMOS Imager Hybridized to an Avalanche Multiplied Film)」,(米国),アイ・トリプル・イー・トランスアクション・オン・エレクトロン・デバイセズ(IEEE Transaction on Electron Devices),Vol.44,No.10,1997年10月,p.1783−1788
【0015】
【課題を解決するための手段】
上記課題を解決するため、この発明の増幅型固体撮像装置は、
半導体基板上に画素が複数配列され、上記各画素は少なくとも光電変換領域、信号増幅用の第1のMOSトランジスタ、上記光電変換領域の信号電荷を排出するための第2のMOSトランジスタ、および画素選択用の第3のMOSトランジスタを有する、増幅型固体撮像装置において、
上記光電変換領域は、上記基板上に形成された半導体層からなるアバランシェフォトダイオードを備えること、を特徴とする。
【0016】
この発明の増幅型固体撮像装置では、光電変換領域がアバランシェフォトダイオードを備えているので、このアバランシェフォトダイオードが入射光を光電変換して、得られた光電流をアバランシェ増幅して出力し得る。したがって、光電流がアバランシェ増倍されることにより、量子効率は大幅に向上する。しかも、このアバランシェフォトダイオードは上記基板上に形成された半導体層からなるので、本発明の増幅型固体撮像装置は通常の半導体プロセスによって簡単に作製される。
【0017】
なお、「基板上に形成された」とは、基板の表面を通してその基板内に半導体層が作り込まれた場合や、基板の表面上に基板と一体になるように半導体層が積層された場合を含む。
【0018】
「アバランシェフォトダイオード」とは、入射光を光電変換して、得られた光電流をアバランシェ増幅して出力し得るフォトダイオードを意味する。お互いが高濃度の半導体層からなるPN接合に、高電圧の逆耐圧電圧を加えたような場合、光入力によって1個の電子が発生すると(このとき正孔もペアで生成される。)、その電子の空間物質との衝突によって複数の電子が発生する。これが繰り返されて雪崩(アバランシェ)のように多数の電子が発生する。このような電子雪崩現象を利用して、微弱な光信号を増幅する様にしたフォトダイオードを、「アバランシェフォトダイオード」と言う。
【0019】
また、一実施形態の増幅型固体撮像装置では、上記第1、第2および第3のMOSトランジスタは、第1の導電型をもつ上記基板上に形成された第1の導電型の第1の層内に形成されているのが望ましい。
【0020】
この一実施形態の増幅型固体撮像装置では、上記第1、第2および第3のMOSトランジスタの電位を安定させることができ、これらのトランジスタをアバランシェフォトダイオードとは独立に動作させることが可能となる。
【0021】
なお、「第1の導電型」はP型とN型のうちの一方を指し、「第2の導電型」はP型とN型のうちの他方を指す。
【0022】
この明細書を通して、「濃度」は、半導体の導電型を定める不純物の濃度を意味する。
【0023】
また、一実施形態の増幅型固体撮像装置では、上記アバランシェフォトダイオードは、PN接合をなすように、第1の導電型で低濃度の上記基板上に形成された、第1の導電型で高濃度の第2の層と、上記第2の層上に形成された、第2の導電型で上記第2の層より高濃度の第3の層とを有し、上記第3の層は第2の層より平面的に広がっているのが望ましい。さらに、上記第2の層は上記基板と同電位とされ、上記第2の層と第3の層との間には逆バイアス電圧が印加されるようになっているのが望ましい。
【0024】
この一実施形態の増幅型固体撮像装置では、上記第2の層と第3の層とが作るPN接合界面は平坦になるため、上記第2の層と第3の層との間に逆バイアス電圧が印加されたとき、そのPN接合の全域にわたって、ほぼ一定の強電界領域が形成される。したがって、上記第2の層と第3の層とが作るPN接合の全域で、基板側からフォトダイオード側へ流入する信号電荷が安定してアバランシェ増幅される。この結果、量子効率がさらに高まる。
【0025】
あるいはまた、一実施形態の増幅型固体撮像装置では、上記アバランシェフォトダイオードは、PN接合をなすように、第1の導電型で低濃度の上記基板上に形成された、第2の導電型をもつ第3の層と、上記第3の層内の表面側に形成された、第1の導電型で上記第3の層より高濃度の第4の層とを有し、上記第4の層は第3の層より平面的に狭まっているのが望ましい。さらに、上記第4の層の周縁部に沿って、上記第4の層と同じ導電型で上記第4の層より低濃度の第5の層が設けられているのが望ましい。さらに、上記第3の層は上記基板より高電位とされ、上記第4の層は上記基板より低電位とされ、上記第3の層と第4の層との間には逆バイアス電圧が印加されるようになっているのが望ましい。
【0026】
この一実施形態の増幅型固体撮像装置では、上記第3の層と第4の層とが作るPN接合界面は、周縁部を除いて平坦になるため、上記第3の層と第4の層との間に逆バイアス電圧が印加されたとき、そのPN接合のほぼ全域(周縁部を除く)にわたって、ほぼ一定の強電界領域が形成される。したがって、上記第3の層と第4の層とが作るPN接合のほぼ全域で、基板側からフォトダイオード側へ流入する信号電荷が安定してアバランシェ増幅される。この結果、量子効率がさらに高まる。
【0027】
また、一実施形態の増幅型固体撮像装置では、上記アバランシェフォトダイオードに印加される逆バイアス電圧は、上記信号増幅用の第1のMOSトランジスタに印加される電源電圧とは別に設定されるようになっているのが望ましい。
【0028】
この一実施形態の増幅型固体撮像装置では、画素信号の読み出し動作とは独立に、アバランシェ増幅の動作を制御することが可能となる。
【0029】
さらに、一実施形態の増幅型固体撮像装置では、上記アバランシェフォトダイオードに印加される逆バイアス電圧として、上記フォトダイオードにアバランシェ増幅させる電圧とアバランシェ増幅させない電圧とが選択可能になっているのが望ましい。
【0030】
この一実施形態の増幅型固体撮像装置では、光電流の少ない場合にはアバランシェ増幅動作させ、光電流の多い場合にはアバランシェ増幅動作させない等、状況に応じた動作をさせることが可能となる。
【0031】
また、一実施形態の増幅型固体撮像装置では、上記第2のMOSトランジスタのゲート電位はACとされ、一定期間毎に上記アバランシェフォトダイオードを逆バイアス電圧にリセットするようになっているのが望ましい。
【0032】
この一実施形態の増幅型固体撮像装置では、リセット後において基板と第3の層との間に高い電圧が印加され、上記アバランシェフォトダイオードがアバランシェ増幅をするのに十分な電界強度が発生する。
【0033】
また、一実施形態の増幅型固体撮像装置では、上記第2のMOSトランジスタのゲート電位はDCとされ、上記アバランシェフォトダイオードの電荷を定常的に、上記第2のMOSトランジスタのサブスレショルド電流により放電するようになっているのが望ましい。さらに具体的には、アバランシェ増幅された光電流と上記第2のMOSトランジスタのサブスレショルド電流とが一致する第2のMOSトランジスタのソース電位を、アバランシェ増幅された光電流の対数変換された出力とするのが望ましい。
【0034】
この一実施形態の増幅型固体撮像装置では、上記基板と第3の層との間に定常的に高い逆バイアス電圧が印加され、上記アバランシェフォトダイオードがアバランシェ増幅をするのに十分な電界強度が発生する。
【0035】
また、一実施形態の増幅型固体撮像装置では、
上記複数の画素は行列状に配置され、上記画素の列毎に信号線と電源線とが設けられる一方、上記画素の行毎に制御線が設けられ、
上記第1および第3のMOSトランジスタが直列に接続された両端のいずれか一方が上記信号線に、他方が上記電源線に接続され、
上記第3のMOSトランジスタのゲートは行単位で上記各制御線に接続され、
上記各制御線を介して上記第3のMOSトランジスタのゲートにパルス状の駆動電圧を行単位で順次印加する第1の走査回路を備えるのが望ましい。
【0036】
この一実施形態の増幅型固体撮像装置では、画素のデータが行単位で順次読み出される高性能な2次元イメージセンサが提供される。
【0037】
【発明の実施の形態】
以下、本発明の増幅型固体撮像装置を図示の実施の形態により詳細に説明する。
【0038】
(第1の実施形態)
図1は、本発明の増幅型固体撮像装置の第1の実施形態における画素の断面図を示す。なお、以下では基板の導電型がP型の場合について述べるが、本発明は逆の極性の場合についても同様に適用が可能である。低濃度P型基板1上に、基板より高濃度のP型ウェル2が形成され、P型ウェル2領域以外の光電変換領域にアバランシェフォトダイオード40が形成されている。該ウェル2内の表面側に信号増幅用の第1のMOSトランジスタ7、上記アバランシェフォトダイオード40の信号電荷を排出するための第2のMOSトランジスタ6、および画素選択用の第3のMOSトランジスタ8が形成されている。各トランジスタのソース/ドレイン領域として、高濃度N層5−1、5−2、5−3、5−4が形成されている。図12に示した従来構造とは、まずドレインを5−1と5−2の2つに分け、各々に電位VDAとVDが別々に印加されている点が異なる。ここで、VDA≧VDである。なお、トランジスタ6は、オン時に電位VDAがフォトダイオードに印加されるよう、デプレッション型であることが望ましい。本発明の最大のポイントは、光電変換領域に、低濃度P基板上の高濃度P層41、及び該層上に形成された高濃度N層42とを有するアバランシェフォトダイオード40が形成されていることにある。この作用を以下に述べる。
【0039】
図2(a),(b),(c)は、図1中アバランシェフォトダイオード部A−A断面における、濃度分布、電界強度分布、ポテンシャル分布を、それぞれ示す。高濃度P層41は基板と等電位であり接地(GND)電位となる。他方、高濃度N層42はゲート6がオンすることによりドレイン5−1にリセットされ、該ドレイン電位VDAが印加される。P層41とN層42は互いに高濃度であり高い濃度勾配を持つ。更に両層間には高い電位VDAが印加されるから、図1にクロスハッチで示す接合界面には、高い電界強度が発生する。またその値を図2(b)のEmaxで示す。一例として以下の場合を考える。
【0040】
N層42の不純物濃度をNn、P層41の不純物濃度をNp、P層41の厚さをdp、最大ポテンシャルをφmaxとしたとき、
Nn=1×1020cm−3、Np=1×1018cm−3、dp=6×10−6cm、VDA=3.3V、φmax=VDA+φBI …(式5)
但し、φBIはビルトインポテンシャルである。このとき、
Emax=9.38×105 V/cm …(式6)
となる。即ち、アバランシェ増幅が起こる電界強度(>3×105V/cm)を満たしている。なお、上記条件はVDAがVDと同じ場合を想定したが、本条件でアバランシェ増幅が不十分な場合、VDAをVDより高くし、電界強度を高めることが可能である。
【0041】
図3は、図1、図2に示した第1の実施形態をリニア変換型イメージセンサに適用した場合の画素の回路図である。図3において、40は光電変換用アバランシェフォトダイオードAPD、6はリセット用MOSトランジスタ、7は増幅用MOSトランジスタ、8は画素選択用MOSトランジスタである。なお、リセット用トランジスタ6はデプレッション型とし、オン時にはAPDを電圧VDAにリセットする。VDAはアバランシェ増幅を起こすのに十分な値とすれば、光電流Iphはn倍に増幅され、n・Iphとなる。従って、トランジスタ7のゲート部の容量をCsとすると、光電流により発生する電圧信号Voutは以下のようになる。
【0042】
Vout=Qsig/Cs=(n・Iph・Tint)/Cs …(式7)
但し、Tintは光蓄積期間である。この関係を図4に示す。ここで、横軸は信号電荷量:Qsig=Iph・Tintであり、縦軸は出力信号:Voutである。即ち、通常のフォトダイオードPDの場合に比べ、このAPDでは、特に光電流がIoで表されるような低照度時に、出力信号:Voutは、Voからn・Voへn倍に増幅される。
【0043】
図5は、図1、図2に示した第1の実施形態を対数変換型イメージセンサに適用した場合の画素の回路図である。図5において、40は光電変換用アバランシェフォトダイオードAPD、6は対数圧縮用MOSトランジスタ、7は増幅用MOSトランジスタ、8は画素選択用MOSトランジスタである。なお、トランジスタ6は定常的にサブスレショルド領域で動作する。APDは暗電流:Idがゼロとすれば、暗時の熱平衡極限において、電圧VDAに収束する。VDAはアバランシェ増幅を起こすのに十分な値とすれば、光電流Iphはn倍に増幅され、n・Iphとなる。従って、光電流の対数値:log(Iph)と出力信号:Vsとの関係は図6に示すようになる。
【0044】
図6において、低照度側の応答限界は、暗電流:Id1により律速される。従って通常のフォトダイオードPDの場合、(Iph)min1が応答限界となる。他方、アバランシェフォトダイオードの場合、光電流がn倍に増幅される。但し、アバランシェ増幅により暗電流はn倍よりは小さいk倍増大する。これをId2で表す。このため、最低照度限界がn/k倍向上し、(Iph)min2が応答限界となる。
【0045】
図1の構造をもつ画素は、通常のCMOS製造プロセスによって容易に作製される。例えば、シリコン基板1上に、イオン注入などによって不純物を導入してP型ウェル2、高濃度P層41、高濃度N層42および高濃度N層5−1、5−2、5−3、5−4を順次形成し、トランジスタ6をデプレッション型にするための不純物を導入し、各トランジスタ6,7,8のための図示しないゲート絶縁膜を形成し、さらに各トランジスタ6,7,8のためのゲート電極を形成すれば良い。
【0046】
(第2の実施形態)
図7は、本発明の増幅型固体撮像装置の第2の実施形態における画素の断面図を示す。図1に示した第1の実施形態とは、P型ウェル2領域以外の光電変換領域の構成のみ異なる。即ち、本実施形態では、光電変換領域に、低濃度P基板上の高濃度N層43、該N層43上に形成されたN層43より高濃度のP層44、及び該P層44の周縁部に沿って形成されたP層44よりは低濃度のP層45から構成された、アバランシェフォトダイオード40′が設けられている。この作用を以下に述べる。なお、トランジスタ6は、オン時に電位VDAがフォトダイオードに印加されるよう、デプレッション型であることが望ましい。
【0047】
図8(a),(b),(c)は、図7中アバランシェフォトダイオード部A−A断面における、濃度分布、電界強度分布、ポテンシャル分布を、それぞれ示す。基板は接地(GND)電位とされる。高濃度N層43はゲート6がオンすることによりドレイン5−1にリセットされ、該ドレイン電位VDAが印加される。高濃度P層44は、電源VBにより、負の大きな値の電圧が印加される。N層43とP層44は互いに高濃度であり高い濃度勾配を持つ。なお、P層44の周縁部は比較的低濃度のP層45により覆われているから、周縁部の濃度勾配は低くなっている。したがって、電界強度の高い領域は、図7でクロスハッチにより示すように、P層44の周縁部を除いた平坦部のみとなる。
【0048】
N層43とP層44の両層間には高い電位(VDA+VB)が印加されるから、接合界面には高い電界強度が発生する。それを図8(b)の|E|maxで示す。一例として以下の場合を考える。
【0049】
N層43の不純物濃度をNn、P層44の不純物濃度をNp、N層43の厚さをdnとしたとき、
Nn=2×1019cm−3、Np=2×1017cm−3、VDA=3.3V、VB=3.3V、dn=3×10−5cm …(式8)
但し、N層43とP層44の両層間には、(VDA+VB+φBI)が印加される。ここでφBIは、N層43とP層44の間のビルトインポテンシャルである。このとき、
Emax=6.75×105 V/cm …(式9)
となる。即ち、アバランシェ増幅が起こる電界強度(>3×105V/cm)を満たしている。なお、上記条件では、高濃度N層43の厚さdnが2.36×10−5cm以上のとき、中性領域が残る。この場合、該層の電位はリセット直後ではVDAとなる。本条件でアバランシェ増幅が不十分な場合、VBを更に負の大きな値とすることにより、電界強度を高めることが可能である。
【0050】
以下では図1の場合と図7の場合を比較する。アバランシェ増幅作用は電子が正孔に比べ圧倒的に高いため、電子のみを考える。図1の場合、クロスハッチにより示す強電界領域を通過する電子は、基板側から流入する成分である。これは、点線で示すP基板側空乏層領域31、及びその下側の中性領域から拡散により流入する成分である。即ち、光電変換される領域としては、半導体の深い領域で発生する信号電荷である。従って、長波長の入射光において増幅作用が顕著となる。これを分光特性で示すと図9のようになる。図9において、アバランシェ増幅をしない場合の分光特性を実線(a)とすると、図1に示す構造によりアバランシェ増幅した場合、分光特性は破線(b)のように長波長側が高感度となる特性となる。
【0051】
他方図7の場合、クロスハッチにより示す強電界領域を通過する電子は、表面側から流入する成分である。これは、点線で示す高濃度P層44内の空乏層領域32、及びその表面側の中性領域から拡散により流入する成分である。即ち、光電変換される領域としては、半導体表面近傍の浅い領域で発生する信号電荷である。従って、短波長の入射光において増幅作用が顕著となる。これを分光特性で示すと、図9において1点鎖線(c)のように短波長側が高感度となる特性となる。
【0052】
図2の構造をもつ画素は、通常のCMOS製造プロセスによって容易に作製される。例えば、シリコン基板1上に、イオン注入などによってP型ウェル2、N層43、高濃度N層5−1、5−2、5−3、5−4、低濃度のP層45、上記N層43およびP層45よりも高濃度のP層44を順次形成し、トランジスタ6をデプレッション型にするための不純物を導入し、各トランジスタ6,7,8のための図示しないゲート絶縁膜を形成し、さらに各トランジスタ6,7,8のためのゲート電極を形成すれば良い。
【0053】
(第3の実施形態)
図10は、本発明の画素を用いて2次元イメージセンサを構成した場合の回路例である。なお、ここでは各画素は図1の場合について説明するが、図7の場合にも同様に議論が可能である。図10において、各画素は、アバランシェフォトダイオード40、リセット用MOSトランジスタ6、増幅用MOSトランジスタ7、画素選択用MOSトランジスタ8からなっている。このような画素は行列状に複数配置されている(図10では2行2列分の画素のみを示す。)。上記画素の列毎に信号線105と電源線103,104とが設けられる一方、上記画素の行毎に制御線101,102が設けられている。増幅用MOSトランジスタ7と画素選択用MOSトランジスタ8とが直列に接続され、トランジスタ8側の端部信号線105に、トランジスタ7側の端部が電源線104に接続されている。画素選択用MOSトランジスタ8のゲートは行単位で制御線102に接続されている。リセット用MOSトランジスタ6のゲートは行単位で制御線101に接続されている。
【0054】
アバランシェフォトダイオード40には電源線103からVDAが印加され、アバランシェ増幅が可能な高い電圧とされる。読み出し動作には電源線104からVDが印加される。アバランシェフォトダイオード40のリセット動作は、垂直走査回路106から制御線101を介して印加される制御信号により、1行単位で垂直方向に順次リセットされる。トランジスタ7により増幅されたアバランシェフォトダイオード40の信号は、垂直走査回路107から制御線102を介して印加される制御信号により画素選択用トランジスタ8が駆動されることによって、1行単位で垂直方向に順次、信号線105へ読み出される。各信号線105からの信号は、水平読み出し回路108により水平方向に順次読み出され、アンプ回路109を介して出力信号OSが得られる。
【0055】
図10において電圧VDAは独立に制御できるようにし、各画素への入射光が弱く光電流が小さい場合には電圧VDAを高くしてアバランシェ増幅を行わせ、各画素への入射光が強く光電流が大きい場合には電圧VDAを低くしてアバランシェ増幅を行わせない、等の適応型動作をさせることが可能となる。
【0056】
【発明の効果】
以上より明らかなように、この発明の増幅型固体撮像装置によれば、極めて高い量子効率が得られる。
【0057】
また本発明は、リニア変換型のイメージセンサのみでなく、対数変換型イメージセンサにも適用が可能であり、共に低照度時の感度を大幅に改善することが可能となる。
【0058】
更に本発明は、長波長感度を高める応用にも、逆に短波長感度を高める応用にも、それぞれ適用することが可能となる。
【0059】
また、本発明では入射光強度に応じてアバランシェ増幅を制御することにより、光適応型のイメージセンサを構成することが可能となる。
【0060】
更にまた、本発明は通常のCMOSプロセスにより容易に作製することができ、実現は容易である。
【0061】
以上により、高性能イメージセンサの形成に本発明は極めて有用となる。
【図面の簡単な説明】
【図1】図1は、本発明の実施形態で、画素の断面図である。
【図2】図2は、図1に示した本発明の実施形態における、深さ方向の濃度、電界強度、ポテンシャルそれぞれの分布を示した図である。
【図3】図3は、本発明の実施形態をリニア変換型イメージセンサに適用した場合の、1画素分の回路図である。
【図4】図4は、図3に示した本発明の実施形態における、光電変換特性を示した図である。
【図5】図5は、本発明の実施形態を対数変換型イメージセンサに適用した場合の、1画素分の回路図である。
【図6】図6は、図5に示した本発明の実施形態における、光電変換特性を示した図である。
【図7】図7は、本発明の他の実施形態で、画素の断面図である。
【図8】図8は、図7に示した本発明の実施形態における、深さ方向の濃度、電界強度、ポテンシャルそれぞれの分布を示した図である。
【図9】図9は、図1および図7に示した本発明の実施形態における、分光特性を示した図である。
【図10】図10は、本発明の実施形態を2次元イメージセンサに適用した場合の、4画素分の回路図である。
【図11】図11は、従来の実施形態をリニア変換型イメージセンサに適用した場合の、1画素分の回路図である。
【図12】図12は、従来の実施形態で、画素の断面図である。
【図13】図13は、図11に示した従来の実施形態における、深さ方向の濃度、電界強度、ポテンシャルそれぞれの分布を示した図である。
【図14】図14は、従来の実施形態を対数変換型イメージセンサに適用した場合の、1画素分の回路図である。
【図15】図15は、従来の他の実施形態で、画素の断面図である。
【符号の説明】
1 低濃度P型基板
2 P型ウェル
40,40′ アバランシェフォトダイオード
Claims (12)
- 半導体基板上に画素が複数配列され、上記各画素は少なくとも光電変換領域、信号増幅用の第1のMOSトランジスタ、上記光電変換領域の信号電荷を排出するための第2のMOSトランジスタ、および画素選択用の第3のMOSトランジスタを有する、増幅型固体撮像装置において、
上記光電変換領域は、上記基板上に形成された半導体層からなるアバランシェフォトダイオードを備えること、を特徴とする増幅型固体撮像装置。 - 請求項1に記載の増幅型固体撮像装置において、
上記第1、第2および第3のMOSトランジスタは、第1の導電型をもつ上記基板上に形成された第1の導電型をもつ第1の層内に形成されていること、を特徴とする増幅型固体撮像装置。 - 請求項1に記載の増幅型固体撮像装置において、
上記アバランシェフォトダイオードは、PN接合をなすように、
第1の導電型で低濃度の上記基板上に形成された、第1の導電型で高濃度の第2の層と、
上記第2の層上に形成された、第2の導電型で上記第2の層より高濃度の第3の層とを有し、
上記第3の層は第2の層より平面的に広がっていること、を特徴とする増幅型固体撮像装置。 - 請求項3に記載の増幅型固体撮像装置において、
上記第2の層は上記基板と同電位とされ、
上記第2の層と第3の層との間には逆バイアス電圧が印加されるようになっていること、を特徴とする増幅型固体撮像装置。 - 請求項1に記載の増幅型固体撮像装置において、
上記アバランシェフォトダイオードは、PN接合をなすように、
第1の導電型で低濃度の上記基板上に形成された、第2の導電型をもつ第3の層と、
上記第3の層内の表面側に形成された、第1の導電型で上記第3の層より高濃度の第4の層とを有し、
上記第4の層は第3の層より平面的に狭まっていること、を特徴とする増幅型固体撮像装置。 - 請求項5に記載の増幅型固体撮像装置において、
上記第4の層の周縁部に沿って、上記第4の層と同じ導電型で上記第4の層より低濃度の第5の層が設けられていること、を特徴とする増幅型固体撮像装置。 - 請求項5に記載の増幅型固体撮像装置において、
上記第3の層は上記基板より高電位とされ、
上記第4の層は上記基板より低電位とされ、
上記第3の層と第4の層との間には逆バイアス電圧が印加されるようになっていること、を特徴とする増幅型固体撮像装置。 - 請求項1に記載の増幅型固体撮像装置において、
上記アバランシェフォトダイオードに印加される逆バイアス電圧は、上記信号増幅用の第1のMOSトランジスタに印加される電源電圧とは別に設定されるようになっていること、を特徴とする増幅型固体撮像装置。 - 請求項8に記載の増幅型固体撮像装置において、
上記アバランシェフォトダイオードに印加される逆バイアス電圧として、上記フォトダイオードにアバランシェ増幅させる電圧とアバランシェ増幅させない電圧とが選択可能になっていること、を特徴とする増幅型固体撮像装置。 - 請求項8に記載の増幅型固体撮像装置において、
上記第2のMOSトランジスタのゲート電位はACとされ、一定期間毎に上記アバランシェフォトダイオードを逆バイアス電圧にリセットするようになっていること、を特徴とする増幅型固体撮像装置。 - 請求項8に記載の増幅型固体撮像装置において、
上記第2のMOSトランジスタのゲート電位はDCとされ、上記アバランシェフォトダイオードの電荷を定常的に、上記第2のMOSトランジスタのサブスレショルド電流により放電するようになっていること、を特徴とする増幅型固体撮像装置。 - 請求項1に記載の増幅型固体撮像装置において、
上記複数の画素は行列状に配置され、上記画素の列毎に信号線と電源線とが設けられる一方、上記画素の行毎に制御線が設けられ、
上記第1および第3のMOSトランジスタが直列に接続された両端のいずれか一方が上記信号線に、他方が上記電源線に接続され、
上記第3のMOSトランジスタのゲートは行単位で上記各制御線に接続され、
パルス状の駆動電圧を上記各制御線を介して上記第3のMOSトランジスタのゲートに行単位で順次印加する第1の走査回路を備えること、を特徴とする増幅型固体撮像装置。
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-
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JPWO2019186750A1 (ja) * | 2018-03-28 | 2021-04-01 | パナソニックIpマネジメント株式会社 | 固体撮像素子 |
US11888003B2 (en) | 2018-03-30 | 2024-01-30 | Panasonic Intellectual Property Management Co., Ltd. | Photodetector |
JPWO2021106521A1 (ja) * | 2019-11-29 | 2021-06-03 | ||
WO2021106521A1 (ja) * | 2019-11-29 | 2021-06-03 | パナソニックIpマネジメント株式会社 | 光検出器、固体撮像装置、及び、距離測定装置 |
JP7281718B2 (ja) | 2019-11-29 | 2023-05-26 | パナソニックIpマネジメント株式会社 | 光検出器、固体撮像装置、及び、距離測定装置 |
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