JP5427928B2 - 分子検出および識別に応用する多接合フォトダイオード、およびその製造方法 - Google Patents
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Description
[第1実施形態]
[第2実施形態]
[第3実施形態]
[第4実施形態]
[第5実施形態]
[第6実施形態]
102 基板
104 エピタキシー層
106 深ウェル領域
108、110、112、116、118、120、122、212、214、302 ウェル領域
114、124、211、304 ドープ領域
124a 開口
126 接触面
202、204、206、208、210 層領域
S702〜S726、S802〜S820、S902〜S918 ステップ
Claims (26)
- 第1導電型ドーパントを有する基板と、
前記基板の上に配置され、前記第1導電型ドーパントを有するエピタキシー層と、
前記エピタキシー層の中に配置され、第2導電型ドーパントを有する深ウェル領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、3つの側辺が前記エピタキシー層に接触している第1ウェル領域と、
前記第1ウェル領域の中に配置され、前記第2導電型ドーパントを有する第2ウェル領域と、
前記第2ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、3つの側辺が前記エピタキシー層に接触している第3ウェル領域と、
前記第3ウェル領域の中に配置され、前記第2導電型ドーパントを有する第1ドープ領域と
を含む半導体装置。 - 前記第2ウェル領域の中に配置された前記第2導電型ドーパントを有する第4ウェル領域をさらに含み、前記第4ウェル領域が、前記第2ウェル領域よりも高いドーピング濃度を有する請求項1記載の半導体装置。
- 前記深ウェル領域の中に配置された前記第2導電型ドーパントを有する第5ウェル領域をさらに含み、前記第5ウェル領域が、前記深ウェル領域よりも高いドーピング濃度を有する請求項1記載の半導体装置。
- 前記エピタキシー層の中および前記深ウェル領域の端部の外側に配置された前記第1導電型ドーパントを有する第6ウェル領域をさらに含む請求項1記載の半導体装置。
- 前記エピタキシー層の中および前記第6ウェル領域の端部の外側に配置された前記第2導電型ドーパントを有する第7ウェル領域をさらに含む請求項4記載の半導体装置。
- 前記深ウェル領域の上部に配置された前記第1導電型ドーパントを有する第2ドープ領域をさらに含む請求項1記載の半導体装置。
- 前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項1記載の半導体装置。
- 第1導電型ドーパントを有する基板と、
前記基板の上に配置され、前記第1導電型ドーパントを有するエピタキシー層と、
前記エピタキシー層の中に配置され、第2導電型ドーパントを有する深ウェル領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、3つの側辺がそれぞれ前記エピタキシー層に接触している第1層領域および第2層領域と、そのうち、前記第2層領域が、前記第1層領域の上方に設置されるが連結しておらず、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、前記第1層領域の上方に設置されて、前記第1層領域を前記エピタキシー層の上表面に接続する少なくとも1つの第3層領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、前記第2層領域の上方に設置されて、前記第2層領域を前記エピタキシー層の前記上表面に接続する第4層領域と
を含む半導体装置。 - 前記深ウェル領域の中に配置された前記第2導電型ドーパントを有する第1ドープ領域をさらに含み、前記第1ドープ領域が、前記第2層領域の上方に設置されるとともに、前記深ウェル領域よりも高いドーピング濃度を有する請求項8記載の半導体装置。
- 前記深ウェル領域の中に配置された前記第2導電型ドーパントを有する少なくとも1つの第1ウェル領域をさらに含み、前記第1ウェル領域が、前記深ウェル領域よりも高いドーピング濃度を有する請求項8記載の半導体装置。
- 前記エピタキシー層の中および前記深ウェル領域の端部の外側に配置された前記第1導電型ドーパントを有する第2ウェル領域をさらに含む請求項8記載の半導体装置。
- 前記エピタキシー層の中および前記第2ウェル領域の端部の外側に配置された前記第2導電型ドーパントを有する第3ウェル領域をさらに含む請求項11記載の半導体装置。
- 前記深ウェル領域の上部に配置された前記第1導電型ドーパントを有する第2ドープ領域をさらに含む請求項8記載の半導体装置。
- 前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項8記載の半導体装置。
- 第1導電型ドーパントを有する基板と、
前記基板の上に配置され、前記第1導電型ドーパントを有するエピタキシー層と、
前記エピタキシー層の中に配置され、第2導電型ドーパントを有する深ウェル領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、3つの側辺が前記エピタキシー層に接触している第1層領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、前記第1層領域の上方に設置されて、前記第1層領域を前記エピタキシー層の上表面に接続する少なくとも1つの第2層領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、前記第1層領域の上方に設置されるが連結しておらず、3つの側辺が前記エピタキシー層に接触している第1ウェル領域と、
前記第1ウェル領域の中に配置され、前記第2導電型ドーパントを有する第1ドープ領域と
を含む半導体装置。 - 前記深ウェル領域の中に配置された前記第2導電型ドーパントを有する少なくとも1つの第2ウェル領域をさらに含み、前記第2ウェル領域が、前記深ウェル領域よりも高いドーピング濃度を有する請求項15記載の半導体装置。
- 前記エピタキシー層の中および前記深ウェル領域の端部の外側に配置された前記第1導電型ドーパントを有する第3ウェル領域をさらに含む請求項15記載の半導体装置。
- 前記エピタキシー層の中および前記第3ウェル領域の端部の外側に配置された前記第2導電型ドーパントを有する第4ウェル領域をさらに含む請求項17記載の半導体装置
- 前記深ウェル領域の上部に配置された前記第1導電型ドーパントを有する第2ドープ領域をさらに含む請求項15記載の半導体装置。
- 前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項15記載の半導体装置
- 第1導電型ドーパントを有する基板を提供することと、
前記基板の上に前記第1導電型ドーパントを有するエピタキシー層を形成することと、
前記エピタキシー層の中に第2導電型ドーパントを有する深ウェル領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、3つの側辺が前記エピタキシー層に接触している第1ウェル領域を形成することと、
前記第1ウェル領域の中に前記第2導電型ドーパントを有する第2ウェル領域を形成することと、
前記第2ウェル領域の中に前記第1導電型ドーパントを有するとともに、3つの側辺が前記エピタキシー層に接触している第3ウェル領域を形成することと、
前記第3ウェル領域の中に前記第2導電型ドーパントを有する第1ドープ領域を形成することと
を含む半導体装置の製造方法。 - 前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項21記載の半導体装置の製造方法。
- 第1導電型ドーパントを有する基板を提供することと、
前記基板の上に前記第1導電型ドーパントを有するエピタキシー層を形成することと、
前記エピタキシー層の中に第2導電型ドーパントを有する深ウェル領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、3つの側辺がそれぞれ前記エピタキシー層に接触している第1層領域および第2層領域を形成し、そのうち、前記第2層領域が、前記第1層領域の上方に設置されるが連結していないことと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、前記第1層領域の上方に形成されて、前記第1層領域を前記エピタキシー層の上表面に接続する少なくとも1つの第3層領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、前記第2層領域の上方に形成されて、前記第2層領域を前記エピタキシー層の前記上表面に接続する第4層領域を形成することと
を含む半導体装置の製造方法。 - 前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項23記載の半導体装置の製造方法。
- 第1導電型ドーパントを有する基板を提供することと、
前記基板の上に前記第1導電型ドーパントを有するエピタキシー層を形成することと、
前記エピタキシー層の中に第2導電型ドーパントを有する深ウェル領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、3つの側辺が、前記エピタキシー層に接触している第1層領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、前記第1層領域の上方に形成されて、前記第1層領域を前記エピタキシー層の上表面に接続する少なくとも1つの第2層領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するするとともに、前記第1層領域の上方に形成されるが連結しておらず、3つの側辺が前記エピタキシー層に接触している第1ウェル領域を形成することと、
前記第1ウェル領域の中に前記第2導電型ドーパントを有する第1ドープ領域を形成することと
を含む半導体装置の製造方法。 - 前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項25記載の半導体装置の製造方法。
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